JP2005079311A

JP2005079311A - Method of manufacturing semiconductor device

Info

Publication number: JP2005079311A
Application number: JP2003307150A
Authority: JP
Inventors: Hiroyuki Ito; 浩之伊藤
Original assignee: Semiconductor Leading Edge Technologies Inc
Current assignee: Semiconductor Leading Edge Technologies Inc
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing semiconductor device by which a high-k film can be etched by suppressing the etching of an element separating region or Si substrate. <P>SOLUTION: In the method of manufacturing semiconductor device, a gate electrode is processed to a prescribed shape after a gate insulating film is formed on a substrate, and the gate electrode is formed on the gate insulating film. After the gate electrode is processed, the portion of the gate insulating film exposed on the surface is removed. At the time of removing the gate insulating film, an aqueous solution containing a fluorine compound is used as the etchant of the gate insulating film. The gate insulating film is composed of the material expressed by the formula 1 of Al<SB>1-x</SB>Hf<SB>x</SB>O<SB>y</SB>(wherein, x=0.2-0.85) or formula 2 of Al<SB>1-z</SB>Zr<SB>z</SB>O<SB>y</SB>(wherein, z=0.2-0.85). <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は半導体装置の製造方法に関する。更に、具体的には、ゲート絶縁膜として高誘電率膜を有する半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device. More specifically, the present invention relates to a method for manufacturing a semiconductor device having a high dielectric constant film as a gate insulating film.

近年、微細化プロセスの進歩に伴い、トランジスタにおいても、ゲート長の微細化が急速に進み、現在では、０．１μm以下のゲート長が可能になりつつある。ゲート長の微細化と共に、動作速度は向上するが、一方で、単にゲート長を微細化するだけでは、消費電力が増大してしまう。そこで、消費電力を低減するため、ゲート長の微細化と共に、スケーリング則に従って、ゲート絶縁膜の膜厚を薄くする必要がある。例えば、ゲート長が０．１μm以下となった場合、ゲート絶縁膜の膜厚を、ＥＯＴ（Equivalent Oxide Thickness；酸化膜換算膜厚）で、約１．０〜２．０nm以下にまでする必要がある。しかし、このように、ゲート絶縁膜を薄膜化すると、従来のＳｉＯ_２からなるゲート絶縁膜では、トンネル電流が増大し、リーク電流が増大するという問題を回避することができない。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜とする）を用いる方法が考えられている。ゲート絶縁膜として、High-k膜を用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、同時に、ＥＯＴを薄くして消費電力の低下を測ることができる In recent years, with the progress of the miniaturization process, the gate length of transistors has been rapidly miniaturized, and at present, a gate length of 0.1 μm or less is becoming possible. As the gate length is reduced, the operation speed is improved. On the other hand, simply reducing the gate length increases power consumption. Therefore, in order to reduce power consumption, it is necessary to reduce the thickness of the gate insulating film in accordance with the scaling law as well as miniaturization of the gate length. For example, when the gate length becomes 0.1 μm or less, the thickness of the gate insulating film needs to be about 1.0 to 2.0 nm or less in terms of EOT (Equivalent Oxide Thickness). is there. However, when the gate insulating film is thinned in this way, the conventional gate insulating film made of SiO ₂ cannot avoid the problem that the tunnel current increases and the leakage current increases. Therefore, a method using a high dielectric constant film (hereinafter referred to as a High-k film) as a gate insulating film has been considered. By using a high-k film as the gate insulating film, it is possible to measure the decrease in power consumption by reducing the EOT while securing the actual physical film thickness and suppressing the tunnel current.

ここで、High-k膜は、一般に、比誘電率がＳｉＯ_２膜より高い膜であり、例えば、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＺｒＳｉＯ_４、ＨｆＳｉＯ_４等が挙げられる。このようなHigh-k膜を用いることにより、ゲート長が、０．１μm以下の場合にも、５nm程度の物理的膜厚のゲート絶縁膜を用いることができるため、トンネル効果によるゲートリーク電流を抑制することができる（例えば、特許文献１参照）。 Here, the high-k film is generally a film having a relative dielectric constant higher than that of the SiO ₂ film, and examples thereof include Ta ₂ O ₅ , Al ₂ O ₃ , ZrO ₂ , HfO ₂ , ZrSiO ₄ , and HfSiO _4. It is done. By using such a high-k film, a gate insulating film having a physical thickness of about 5 nm can be used even when the gate length is 0.1 μm or less. (For example, refer patent document 1).

High-k膜をゲート電極として用いる場合のトランジスタの製造方法の１つとして、次のような方法がある
まず、Ｓｉ基板上を、素子分離領域により区画し、この区画領域にウェルを形成する。その後、このウェル領域上に、ＳｉＯ_２膜、High-k膜、ゲート電極材料であるポリシリコン膜等、ハードマスクとなるＳｉＯ_２膜等を順に堆積する。その後、ゲート電極のパターニングを行う。具体的には、まず、フォトレジスト剤を塗布し、リソグラフィー技術によりフォトレジストにパターンを形成し、レジストマスクを形成する。このレジストマスクをマスクとして、最上層のＳｉＯ_２膜をエッチングした後、レジストマスクを除去する。エッチングされたＳｉＯ_２膜をハードマスクとして、ポリシリコン膜をエッチングし、次いで、High-k膜、ＳｉＯ_２膜を順にエッチングする。 As a method for manufacturing a transistor in the case where a high-k film is used as a gate electrode, there is the following method. First, a Si substrate is partitioned by an element isolation region, and a well is formed in this partitioned region. Then, the well region is deposited SiO ₂ film, High-k film, a polysilicon film or the like is a gate electrode material, a SiO ₂ film or the like serving as the hard mask in order. Thereafter, the gate electrode is patterned. Specifically, first, a photoresist agent is applied, a pattern is formed on the photoresist by a lithography technique, and a resist mask is formed. Using this resist mask as a mask, the uppermost SiO ₂ film is etched, and then the resist mask is removed. Using the etched SiO ₂ film as a hard mask, the polysilicon film is etched, and then the High-k film and the SiO ₂ film are sequentially etched.

特開２００２−７５９７２号公報JP 2002-75972 A

しかし、High-k膜と、素子分離領域のＳｉＯ_２膜とのエッチング選択比は小さい。従って、High-k膜をエッチングする際にドライエッチング技術を用いると、選択エッチングが困難となる場合がある。また、ＳｉＯ_２膜下層のＳｉ基板と、High-k膜とのエッチング選択比は、更に小さいため、ドライエッチングの際に、Ｓｉ基板までエッチングが進んでしまうことも考えられる。ＳｉＯ_２からなる素子分離領域の過剰なエッチングや、Ｓｉ基板のエッチングによる損傷は、半導体のデバイス特性に影響を与えるため問題である。また、ゲート端部のHigh-k膜のエッチング形状は、裾を引く、あるいは、イオン注入工程で、High-k膜がノックオンにより、Ｓｉ基板中に侵入し、デバイス特性に悪影響を与える場合も考えられる。 However, the etching selectivity between the high-k film and the SiO ₂ film in the element isolation region is small. Therefore, if a dry etching technique is used when etching the high-k film, selective etching may be difficult. In addition, since the etching selectivity between the Si substrate under the SiO ₂ film and the high-k film is smaller, it is considered that the etching proceeds to the Si substrate during dry etching. Excessive etching of the element isolation region made of SiO ₂ and damage due to etching of the Si substrate are problematic because they affect the device characteristics of the semiconductor. In addition, the etching shape of the high-k film at the edge of the gate may have a negative effect, or in the ion implantation process, the high-k film may penetrate into the Si substrate due to knock-on and adversely affect device characteristics. It is done.

従って、この発明は、上述のような問題を解決し、ゲート絶縁膜としてHigh-k膜を用いた場合にも、素子分離領域やＳｉ基板等、他の部分の過剰なエッチングを抑え、High-k膜を選択的に除去できるようにした半導体装置の製造方法を提案するものである。 Therefore, the present invention solves the above-described problems, and even when a high-k film is used as a gate insulating film, excessive etching of other portions such as an element isolation region and a Si substrate is suppressed, and a high- The present invention proposes a method of manufacturing a semiconductor device in which the k film can be selectively removed.

この発明の半導体装置の製造方法は、
基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を所定の形状に加工するゲート電極加工工程と、
前記ゲート絶縁膜の、前記ゲート電極加工工程後に表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、エッチング液として、フッ素化合物を含む水溶液を用い
前記ゲート絶縁膜は、
Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ・・・・（式１）
（但し、ｘ=０．２〜０．８５）
あるいは、
Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙ・・・・（式２）
（但し、ｚ=０．２〜０．８５）
で示されるものである。 The manufacturing method of the semiconductor device of this invention is as follows:
A gate insulating film forming step for forming a gate insulating film on the substrate;
Forming a gate electrode on the gate insulating film; and
A gate electrode processing step of processing the gate electrode into a predetermined shape;
A gate insulating film removing step of removing a portion of the gate insulating film exposed to the surface after the gate electrode processing step;
With
The gate insulating film removing step uses an aqueous solution containing a fluorine compound as an etchant.
Al _(1-x) Hf _x O _y ... (Formula 1)
(However, x = 0.2 to 0.85)
Or
Al _(1-z) Zr _z O _y ... (Formula 2)
(However, z = 0.2 to 0.85)
It is shown by.

この発明においては、ゲート絶縁膜であるＡｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ（ｘ=０．２〜０．８５）あるいは、Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙ（ｚ=０．２〜０．８５）の除去の際、除去液として、フッ素化合物を含む水溶液を用いる。これにより、ゲート絶縁膜除去のためのエッチングにおいて、素子分離領域や、あるいは、基板とのエッチング選択比を大きくとることができる。従って、不要部分にゲート絶縁膜の残渣を残すことなく除去することができ、一方で、除去の際の素子分離領域や基板の過剰なエッチングは抑えることができる。従って、デバイス特性の良好な半導体装置を得ることができる。 In the present invention, Al _(1-x) Hf _x O _y (x = 0.2 to 0.85) or Al _(1-z) Zr _z O _y (z = 0.2 to When removing 0.85), an aqueous solution containing a fluorine compound is used as the removal liquid. Thereby, in the etching for removing the gate insulating film, the etching isolation ratio with the element isolation region or the substrate can be increased. Therefore, it can be removed without leaving a residue of the gate insulating film in an unnecessary portion, while excessive etching of the element isolation region and the substrate during the removal can be suppressed. Therefore, a semiconductor device with good device characteristics can be obtained.

以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof is simplified or omitted.

この発明の実施の形態の概要を説明すると、まず、ゲート絶縁膜としては、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙあるいは、Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙを材料とする高誘電率膜（以下、High-k膜とする）を用いる。そして、ゲート電極加工後、このゲート絶縁膜の不要部分を除去する際には、エッチング液として、フッ素化合物を含有するエッチング液を用いる。 The outline of an embodiment of the present invention will be described. First, as a gate insulating film, a high dielectric constant film made of Al _(1-x) Hf _x O _y or Al _(1-z) Zr _z O _y is used. (Hereinafter referred to as “High-k film”). Then, when the unnecessary portion of the gate insulating film is removed after the gate electrode processing, an etching solution containing a fluorine compound is used as the etching solution.

実験によれば、この実施の形態において説明する方法は、このHigh-k膜、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙあるいは、Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙのうち、０．２≦ｘ≦０．８５、０．２≦ｙ≦０．８５の広い範囲で効果があることが確認されている。これについて、１例をあげて説明する。 According to experiments, the method described in this embodiment is 0.2 ≦≦ of this High-k film, Al _(1-x) Hf _x O _y or Al _(1-z) Zr _z O _y. It has been confirmed that there is an effect in a wide range of x ≦ 0.85 and 0.2 ≦ y ≦ 0.85. This will be described with an example.

図１は、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙの構成割合に対するエッチング速度を示すグラフである。図１において、横軸は、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ、１モル中の、ＨｆＯ_ｙの占める割合（モル）を示し、縦軸は、エッチング速度（nm/分）を示す。また、グラフ中、実線は、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜を表し、点線は、ＳｉＯ_２膜を表している。また、この実験条件として、構成割合に関わらず、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ膜には、１０５０℃の熱処理を加えている。
図１に示されるように、０．２≦ｘ≦０．８５の広い範囲で、ＳｉＯ_２膜に比べて、高いエッチング速度を得られることがわかる。 FIG. 1 is a graph showing the etching rate with respect to the constituent ratio of Al _(1-x) Hf _x O _y . In FIG. 1, the horizontal axis represents Al _(1-x) Hf _x O _y , the proportion (mole) of HfO _{y in} 1 mol, and the vertical axis represents the etching rate (nm / min). In the graph, the solid line represents the Al _0.7 Hf _0.3 O _y film, and the dotted line represents the SiO ₂ film. In addition, as an experimental condition, regardless of the composition ratio, a heat treatment at 1050 ° C. is applied to the Al _(1-x) Hf _x O _y film.
As shown in FIG. 1, it can be seen that a higher etching rate can be obtained in a wide range of 0.2 ≦ x ≦ 0.85 compared to the SiO ₂ film.

また、エッチング液に含有させるフッ素化合物としては、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、あるいは、フッ化テトラメチルアンモニウム等があげられる。エッチング液には、これらのうちいずれか１を含むものでもよく、また、複数を含むものでも良い。 Examples of the fluorine compound contained in the etching solution include hydrofluoric acid, ammonium fluoride, ammonium hydrogen fluoride, and tetramethylammonium fluoride. The etchant may contain any one of these, or may contain a plurality.

エッチング液に含有させるフッ素化合物の割合は、０．０１〜０．５重量%が好適である。残りの重量%は、純水が占める。この発明は、特にこの割合に限定されるものではないが、０．０１重量%未満の場合、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがある。また、０．５重量%以上になった場合には、上記のHigh-k膜だけでなく、素子分離領域を構成するＳｉＯ_２や、Ｓｉ基板等をエッチングする効果が大きくなり、例えば、素子分離領域のエッチングによるリーク電流の増大等、デバイス特性を劣化させる問題が発生することが考えられる。これについて、具体的に、１例をあげて説明する。 The proportion of the fluorine compound contained in the etching solution is preferably 0.01 to 0.5% by weight. The remaining weight% is occupied by pure water. The present invention is not particularly limited to this ratio, but if it is less than 0.01% by weight, the effect of dissolving and removing the High-k film may be reduced. In addition, when it becomes 0.5% by weight or more, the effect of etching not only the above-described high-k film but also SiO ₂ constituting the element isolation region, the Si substrate, etc. is increased. It is conceivable that problems such as an increase in leakage current due to etching of the region may cause a problem of deteriorating device characteristics. This will be specifically described with an example.

図２は、フッ素化合物濃度に対する、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜と、ＳｉＯ_２膜のエッチング速度を示すグラフである。図２において、横軸は、フッ素化合物の濃度（重量%）を示し、縦軸は、エッチング速度（nm/分）を示す。また、グラフ中、実線は、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜を表し、点線は、ＳｉＯ_２膜を表している。なお、この際、実験条件として、フッ素化合物の濃度に関わらず、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜には、１０５０℃の熱処理を加えている。
図２に示されるように、ＳｉＯ_２膜に対して、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜は、幅広い範囲で、高いエッチング速度を得ることができる。特に、上述したように、０．０１〜０．５重量%の範囲では、エッチング選択比を大きく取ることができる。 FIG. 2 is a graph showing the etching rates of the Al _0.7 Hf _0.3 O _y film and the SiO ₂ film with respect to the fluorine compound concentration. In FIG. 2, the horizontal axis indicates the concentration (% by weight) of the fluorine compound, and the vertical axis indicates the etching rate (nm / min). In the graph, the solid line represents the Al _0.7 Hf _0.3 O _y film, and the dotted line represents the SiO ₂ film. At this time, as an experimental condition, a heat treatment at 1050 ° C. is applied to the Al _0.7 Hf _0.3 O _y film regardless of the concentration of the fluorine compound.
As shown in FIG. 2, the Al _0.7 Hf _0.3 O _y film can obtain a high etching rate in a wide range with respect to the SiO ₂ film. In particular, as described above, an etching selectivity can be increased in the range of 0.01 to 0.5% by weight.

また、フッ素の解離度が、上記のHigh-k膜のエッチング速度に強く影響している。即ち、フッ素の解離度を高めた液では、相対的に、上記のHigh-k膜のエッチング速度を高めることができる。一般に、フッ酸中の、フッ素の解離度は、フッ素濃度が高いほど高くなる。ところが、フッ素の解離度を大きくする、即ち、フッ素濃度を大きくすると、上記のHigh-k膜のエッチング速度のみならず、ＳｉＯ_２膜のエッチング速度も大きくなり、ＳｉＯ_２膜のフッ素濃度に対するエッチング速度の増加量は、上記のHigh-k膜の場合に比べて大きくなる。従って、ＳｉＯ_２膜のエッチング速度が、上記のHigh-k膜のエッチング速度より大きくなり、例えば、素子分離領域のエッチングにより、リーク電流の増大等のデバイス特性を劣化させる。しかしながら、この実施の形態における方法によれば、対象となる上記High-k膜の、フッ素の解離度に対するエッチング速度は、０．０１〜０．５重量%の範囲においては、ＳｉＯ_２膜のエッチング速度に比べて大きくなっている。従って、エッチング液中のフッ素化合物の濃度を下げることで、上記のHigh-k膜のエッチング速度と、ＳｉＯ_２膜のエッチング速度との比、即ち、エッチング選択比を大きくすることができる。 In addition, the degree of fluorine dissociation strongly affects the etching rate of the high-k film. That is, with the liquid in which the degree of dissociation of fluorine is increased, the etching rate of the high-k film can be relatively increased. In general, the degree of fluorine dissociation in hydrofluoric acid increases as the fluorine concentration increases. However, when the degree of fluorine dissociation is increased, that is, the fluorine concentration is increased, not only the etching rate of the high-k film but also the etching rate of the SiO ₂ film is increased, and the etching rate with respect to the fluorine concentration of the SiO ₂ film is increased. The amount of increase is larger than that of the high-k film. Therefore, the etching rate of the SiO ₂ film becomes higher than the etching rate of the high-k film, and the device characteristics such as an increase in leakage current are deteriorated by, for example, etching of the element isolation region. However, according to the method of this embodiment, the High-k film to be the etching rate for the degree of dissociation of fluorine, in the range of 0.01 to 0.5 wt%, etching of the SiO ₂ film It is larger than the speed. Accordingly, by reducing the concentration of the fluorine compound in the etching solution, the ratio between the etching rate of the high-k film and the etching rate of the SiO ₂ film, that is, the etching selectivity can be increased.

但し、エッチング液のフッ素濃度を下げる場合、エッチングの速度自体は、減少し、実用面で、処理時間の増加が問題となることが考えられる。この場合、エッチング液の温度を上げることが考えられる。但し、上記のHigh-k膜に対しては、熱処理を加えない場合や、あるいは、低温の熱処理を行った場合が対象となる。高温の熱処理を加えた場合には、エッチング速度が低下してしまうため、この場合には、同じ液組成でも、フッ素の解離度を上げることが望ましい。 However, when the fluorine concentration of the etching solution is lowered, the etching rate itself decreases, and it is considered that an increase in processing time becomes a problem in practical use. In this case, it is conceivable to raise the temperature of the etching solution. However, the above-described high-k film is targeted when no heat treatment is performed or when a low-temperature heat treatment is performed. When a high temperature heat treatment is applied, the etching rate decreases. In this case, it is desirable to increase the degree of dissociation of fluorine even with the same liquid composition.

高温の熱処理を加えた場合、エッチング液の温度としては、約３０〜６０℃が好適である。３０℃未満の場合、エッチング液と上記のHigh-k膜との反応が起こりにくく、エッチング速度が遅くなることが考えられる。また、６０℃以上となった場合、フッ素化合物の影響により、ＳｉＯ_２のエッチング速度が、上記のHigh-k膜のエッチング速度よりも速くなってしまう。この場合、例えば、素子分離領域のＳｉＯ_２の減少によるリーク電流の増大等、デバイス特性を劣化させる問題が考えられる。具体的に、以下に説明する。 When a high temperature heat treatment is applied, the temperature of the etching solution is preferably about 30 to 60 ° C. When the temperature is lower than 30 ° C., the reaction between the etching solution and the high-k film is unlikely to occur, and the etching rate may be slow. When the temperature is 60 ° C. or higher, the etching rate of SiO ₂ becomes faster than the etching rate of the high-k film due to the influence of the fluorine compound. In this case, for example, there may be a problem of deteriorating device characteristics such as an increase in leakage current due to a decrease in SiO _{2 in} the element isolation region. Specifically, this will be described below.

図３は、１０５０℃の熱処理を加えたＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜のエッチング速度と、ＳｉＯ_２のエッチング速度を比較したグラフである。図３において、横軸は、薬液温度を表し、縦軸はエッチング速度を表す。また、グラフ中、実線は、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜を表し、点線は、ＳｉＯ_２膜を表している。 FIG. 3 is a graph comparing the etching rate of an Al _0.7 Hf _0.3 O _y film subjected to heat treatment at 1050 ° C. and the etching rate of SiO ₂ . In FIG. 3, the horizontal axis represents the chemical temperature, and the vertical axis represents the etching rate. In the graph, the solid line represents the Al _0.7 Hf _0.3 O _y film, and the dotted line represents the SiO ₂ film.

図３に示すように、１０５０℃の熱処理は、想定される最高温度の熱処理であるが、その場合でも、エッチング液が、３０〜６０℃の範囲であれば、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜のエッチング速度の方が、ＳｉＯ_２のエッチング速度よりも速い。また、熱処理温度が低い場合には、ＳｉＯ_２に対して、さらに高いエッチング選択比を得ることができる。
以下、上述した方法を利用した場合のより具体的な実施の形態について説明する。但し、この発明は、下記に説明する実施の形態に限定されるものではない。 As shown in FIG. 3, the heat treatment at 1050 ° C. is the heat treatment at the highest temperature assumed, but even in that case, if the etching solution is in the range of 30 to 60 ° C., Al _0.7 Hf _0.3 The etching rate of the O _y film is faster than the etching rate of SiO ₂ . In addition, when the heat treatment temperature is low, a higher etching selectivity than SiO ₂ can be obtained.
Hereinafter, a more specific embodiment when the above-described method is used will be described. However, the present invention is not limited to the embodiments described below.

実施の形態．
図４は、この発明の実施の形態におけるトランジスタ１００を説明するための断面模式図である。
図４に示すように、トランジスタ１００においては、Ｓｉ基板２の、素子分離領域４により分離された領域に、ウェル６が形成されている。ここで、素子分離領域４は、ＳｉＯ_２により構成される。Ｓｉ基板のウェル６が形成された領域上には、界面ゲート絶縁膜として、ＳｉＯ_２膜１０が形成され、更に、その上に、ゲート絶縁膜として、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙからなるHigh-k膜１２が、ゲート絶縁膜として形成されている。また、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２上には、ゲート電極であるポリシリコン膜１４が形成され、更にその上にＳｉＯ_２膜１６が形成されている。Ｓｉ基板２表面付近のゲート電極外側には、拡散層が形成されている。 Embodiment.
FIG. 4 is a schematic cross-sectional view for explaining transistor 100 in the embodiment of the present invention.
As shown in FIG. 4, in the transistor 100, the well 6 is formed in a region of the Si substrate 2 separated by the element isolation region 4. Here, the element isolation region 4 is made of SiO ₂ . An SiO ₂ film 10 is formed as an interfacial gate insulating film on the region where the well 6 of the Si substrate is formed, and further, Al _0.7 Hf _0.3 O _{y is used} as a gate insulating film thereon. A high-k film 12 is formed as a gate insulating film. Further, a polysilicon film 14 as a gate electrode is formed on the Al _0.7 Hf _0.3 O _y film 12, and a SiO ₂ film 16 is further formed thereon. A diffusion layer is formed outside the gate electrode near the surface of the Si substrate 2.

上述のようなトランジスタ１００を形成する場合の形成方法について説明する。
図５は、この実施の形態におけるトランジスタ１００の製造方法を説明するためのフロー図である。また、図６〜図９は、トランジスタ１００製造過程における状態を説明するための断面模式図である。 A formation method in the case of forming the transistor 100 as described above will be described.
FIG. 5 is a flowchart for explaining a manufacturing method of the transistor 100 in this embodiment. 6 to 9 are schematic cross-sectional views for explaining states in the manufacturing process of the transistor 100. FIG.

まず、図６に示すように、Ｓｉ基板２上に素子分離領域４を形成する（ステップＳ２）。素子分離領域４は、酸化拡散工程と、ＣＶＤ（chemical Vapor Deposition）工程とを行うことにより形成する。また、素子分離領域４形成においては、Ｓｉ基板２を保護するため、Ｓｉ基板２上に、ＳｉＯ_２膜２０及びＳｉＮ膜２２を形成する。その後、Ｓｉ基板２にホウ素イオンを注入し、例えばＲＴＡ（Rapid Thermal Annealing）等により熱処理を加え、ウェル６を形成する（ステップＳ４）。なお、ＳｉＯ_２膜２０、ＳｉＮ膜２２は、ＳｉＯ_２膜１０形成前に除去される。 First, as shown in FIG. 6, the element isolation region 4 is formed on the Si substrate 2 (step S2). The element isolation region 4 is formed by performing an oxidation diffusion process and a CVD (chemical vapor deposition) process. In forming the element isolation region 4, the SiO ₂ film 20 and the SiN film 22 are formed on the Si substrate 2 in order to protect the Si substrate 2. After that, boron ions are implanted into the Si substrate 2 and heat treatment is performed by, for example, RTA (Rapid Thermal Annealing) to form the well 6 (step S4). The SiO ₂ film 20 and the SiN film 22 are removed before the SiO ₂ film 10 is formed.

次に、図７に示すように、Ｓｉ基板２上に、ＳｉＯ_２膜１０を形成する（ステップＳ６）。ＳｉＯ_２膜１０の膜厚は、約１nmである。次に、ＳｉＯ_２膜１０上に、High-k膜であるＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２を形成する（ステップＳ８）。ここで、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２は、スパッタ法により形成し、その膜厚約４nmとする。また、成膜後、約１秒間、約１０５０℃の熱処理を加える。 Next, as shown in FIG. 7, the SiO ₂ film 10 is formed on the Si substrate 2 (step S6). The thickness of the SiO ₂ film 10 is about 1 nm. Next, an Al _0.7 Hf _0.3 O _y film 12 that is a high-k film is formed on the SiO ₂ film 10 (step S8). Here, the Al _0.7 Hf _0.3 O _y film 12 is formed by sputtering and has a thickness of about 4 nm. Further, after film formation, heat treatment at about 1050 ° C. is applied for about 1 second.

次に、図８に示すように、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２上に、ポリシリコン膜１４を形成する（ステップＳ１０）。ポリシリコン膜１４は、ゲート電極となる材料膜であり、その膜厚は、約１５０nmである。次に、ポリシリコン膜１４上に、ＳｉＯ_２膜１６を形成する（ステップＳ１２）。ＳｉＯ_２膜１６は、ゲート加工の際ハードマスクとなる膜である。その後、ＳｉＯ_２膜上のゲート電極を形成する位置に、レジストマスク２４を形成する（ステップＳ１４）。ここでは、ＳｉＯ_２膜１６上に、レジストを塗布し、フォトリソグラフィ技術により、パターン形成を行う。 Next, as shown in FIG. 8, a polysilicon film 14 is formed on the Al _0.7 Hf _0.3 O _y film 12 (step S10). The polysilicon film 14 is a material film that becomes a gate electrode, and has a film thickness of about 150 nm. Next, the SiO ₂ film 16 is formed on the polysilicon film 14 (step S12). The SiO ₂ film 16 is a film that becomes a hard mask during gate processing. Thereafter, a resist mask 24 is formed at a position where the gate electrode is formed on the SiO ₂ film (step S14). Here, a resist is applied on the SiO ₂ film 16, and pattern formation is performed by photolithography.

次に、図９に示すように、レジストマスク２４をマスクとして、ＳｉＯ_２膜１６のドライエッチングを行う（ステップＳ１６）。その後、レジストマスク２４を除去し（ステップＳ１８）、ＳｉＯ_２膜１６をマスクとして、ポリシリコン膜１４のドライエッチングを行う（ステップＳ２０）。このエッチングの際、ポリシリコン膜１４下層のＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２のエッチングがされても良いが、プラズマやイオンによるＳｉ基板２へのダメージを避けるため、少なくとも、約１nm程度の膜厚は残すようにする。 Next, as shown in FIG. 9, the SiO ₂ film 16 is dry-etched using the resist mask 24 as a mask (step S16). Thereafter, the resist mask 24 is removed (step S18), and the polysilicon film 14 is dry-etched using the SiO ₂ film 16 as a mask (step S20). In this etching, the Al _0.7 Hf _0.3 O _y film 12 under the polysilicon film 14 may be etched, but at least about 1 nm in order to avoid damage to the Si substrate 2 by plasma or ions. Leave about a film thickness.

次に、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２の除去と、ＳｉＯ_２膜の除去を行う（ステップＳ２２）。ここでは、上述したような、フッ素化合物を含むエッチング液を用いスプレー式洗浄を行う。具体的に、ここでは、フッ素化合物を、０．０５重量%含有する、約５０℃のエッチング液を、基板に、約８分間、霧状にして吹きつける。これにより、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２、及び、ＳｉＯ_２膜１０が除去される。 Next, the Al _0.7 Hf _0.3 O _y film 12 and the SiO ₂ film are removed (step S22). Here, spray cleaning is performed using an etchant containing a fluorine compound as described above. Specifically, here, an etching solution containing about 0.05% by weight of a fluorine compound and sprayed at about 50 ° C. is sprayed on the substrate for about 8 minutes. Thereby, the Al _0.7 Hf _0.3 O _y film 12 and the SiO ₂ film 10 are removed.

その後、イオン注入による拡散層１８の形成（ステップＳ２４）により、図１に示すようなトランジスタ１００を形成することができる。また、必要に応じて、サイドウォール形成、イオン注入等を行うことにより、ソース/ドレイン、エクステンションを含む拡散層を有するトランジスタを形成することができる。また、必要に応じて、トランジスタ１００上に、多層配線を形成することにより半導体装置を得ることができる。 Thereafter, the transistor 100 as shown in FIG. 1 can be formed by forming the diffusion layer 18 by ion implantation (step S24). In addition, a transistor having a diffusion layer including a source / drain and an extension can be formed by performing sidewall formation, ion implantation, or the like as necessary. In addition, a semiconductor device can be obtained by forming a multilayer wiring over the transistor 100 as necessary.

以上説明したように、この発明よれば、ゲート電極加工のためのポリシリコン膜１４のドライエッチング後に、残存するＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２と、ＳｉＯ_２膜１０を、フッ素化合物を含む薬液によるスプレー式洗浄により除去する。これにより、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２と、素子分離領域のＳｉＯ_２膜とのエッチング選択比、あるいは、Ｓｉ基板２とのエッチング選択比を十分に高くとった状態で、不要のＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２を、選択的に除去することができる。従って、素子分離領域４が同時にエッチングされて減少したことによるリーク電流の増大や、Ｓｉ基板２がエッチングされることによるデバイス特性の劣化を抑えることができ、デバイス特性の良好な半導体装置を得ることができる。 As described above, according to the present invention, after the dry etching of the polysilicon film 14 for gate electrode processing, the remaining Al _0.7 Hf _0.3 O _y film 12 and the SiO ₂ film 10 are converted into fluorine compounds. It is removed by spray cleaning with a chemical solution containing. As a result, the etching selectivity ratio between the Al _0.7 Hf _0.3 O _y film 12 and the SiO ₂ film in the element isolation region or the etching selectivity ratio with respect to the Si substrate 2 is sufficiently high. The Al _0.7 Hf _0.3 O _y film 12 can be selectively removed. Therefore, it is possible to suppress an increase in leakage current due to the simultaneous reduction of the element isolation region 4 and a deterioration in device characteristics due to the etching of the Si substrate 2, and to obtain a semiconductor device with good device characteristics. Can do.

具体的に、この実施の形態のＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２除去の結果を、比較例をあげて説明する。
表１は、この実施の形態で用いたエッチング条件と、比較例におけるエッチング条件を表すものである。

Specifically, the result of removing the Al _0.7 Hf _0.3 O _y film 12 of this embodiment will be described with reference to a comparative example.
Table 1 shows the etching conditions used in this embodiment and the etching conditions in the comparative example.

表１に示すように、この実施の形態においては、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２成膜後、約１０５０℃、約１秒間のアニールを行っている。また、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２除去工程におけるエッチング液の、フッ素化合物の含有量は、約０．０５重量%である。また、薬液の温度は、約５０℃、洗浄時間は、約８分間である。
これに対して、比較例においては、アニール条件、薬液の温度、洗浄時間は実施の形態と同様であるが、エッチング液のフッ素化合物の含有量は、約１．０重量%としている。 As shown in Table 1, in this embodiment, after the Al _0.7 Hf _0.3 O _y film 12 is formed, annealing is performed at about 1050 ° C. for about 1 second. Further, the fluorine compound content of the etching solution in the step of removing the Al _0.7 Hf _0.3 O _y film 12 is about 0.05% by weight. The temperature of the chemical solution is about 50 ° C., and the cleaning time is about 8 minutes.
In contrast, in the comparative example, the annealing conditions, the temperature of the chemical solution, and the cleaning time are the same as in the embodiment, but the content of the fluorine compound in the etching solution is about 1.0% by weight.

表２は、上述したような条件での、実施の形態の場合と、比較例におけるＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２と、素子分離領域４のＳｉＯ_２の膜厚について表した表である。

Table 2 shows the film thickness of the SiO ₂ film in the Al _0.7 Hf _0.3 O _y film 12 and the element isolation region 4 in the case of the embodiment and the comparative example under the conditions described above. It is.

表２に示すように、比較例の場合、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２は、０nmと完全に除去されるものの、素子分離領域４は、１５０nmとなり、約１２０nmエッチングされている。素子分離領域４が、１５０nmにまでエッチングされた場合、素子分離能力が低下し、リーク電流が増大してしまうため問題である。一方、この実施の形態の場合、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２は、除去処理後、０nmとなり、完全に除去される。また、素子分離領域４は、約２．５nmのみエッチングされただけで、除去処理後も２６７.５nm残り、十分に高い素子分離能力を確保できていることがわかる。 As shown in Table 2, in the case of the comparative example, the Al _0.7 Hf _0.3 O _y film 12 is completely removed to 0 nm, but the element isolation region 4 becomes 150 nm and is etched by about 120 nm. . When the element isolation region 4 is etched to 150 nm, the element isolation capability is lowered and the leakage current is increased. On the other hand, in this embodiment, the Al _0.7 Hf _0.3 O _y film 12 becomes 0 nm after the removal process, and is completely removed. In addition, it can be seen that the element isolation region 4 is only etched by about 2.5 nm and remains 267.5 nm after the removal process, thus ensuring a sufficiently high element isolation capability.

なお、この実施の形態において、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２下層に、ＳｉＯ_２膜１０を形成する場合について説明した。しかし、この発明はこれに限るものではなく、この発明の対象となるHigh-k膜を、直接、Ｓｉ基板２上に形成するものであってもよい。このようにしても、Ｓｉ基板２と、High-k膜とのエッチング選択比は、十分に大きいことから、Ｓｉ基板２のエッチングを抑え、良好なデバイス特性の半導体装置を得ることができる。 In this embodiment, the case where the SiO ₂ film 10 is formed in the lower layer of the Al _0.7 Hf _0.3 O _y film 12 has been described. However, the present invention is not limited to this, and the High-k film that is the subject of the present invention may be formed directly on the Si substrate 2. Even in this case, the etching selectivity between the Si substrate 2 and the High-k film is sufficiently large, so that the etching of the Si substrate 2 can be suppressed and a semiconductor device having good device characteristics can be obtained.

また、この発明においては、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜１２除去の際、スプレー式洗浄を用いる場合について説明した。しかし、この発明は、スプレー式洗浄に限るものではなく、他の洗浄、エッチング方法を用いるものであってもよい。他の方法の１例としては、この発明のエッチング液を、処理槽に満たしたところに基板を浸漬する浸漬式洗浄等が考えられる。 In the present invention, the case where the spray cleaning is used when removing the Al _0.7 Hf _0.3 O _y film 12 has been described. However, the present invention is not limited to spray cleaning, and other cleaning and etching methods may be used. As an example of another method, immersion cleaning or the like in which the substrate is immersed in a place where the etching solution of the present invention is filled in a processing tank can be considered.

また、この発明においては、Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ（但し、ｘ=０．２〜０．８５）あるいは、Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙ（但し、ｚ=０．２〜０．８５）をゲート絶縁膜として用い、これを除去する際に、フッ素化合物を含むエッチング液を用いる。この発明において、その他の部分における膜の成膜方法、成膜材料、またエッチング方法等は、この実施の形態において説明したものに限定されるものではない。各膜の成膜材料や成膜方法は、この発明の範囲内で適宜選択し得るものである。例えば、ゲート電極としてポリシリコン膜１６を用いる場合について説明したが、ポリシリコンゲートに代えて、メタルゲートを用いるもの等にも適用することができる。 In the present invention, Al _(1-x) Hf _x O _y (where x = 0.2 to 0.85) or Al _(1-z) Zr _z O _y (where z = 0.2). ˜0.85) is used as the gate insulating film, and an etching solution containing a fluorine compound is used when removing the gate insulating film. In the present invention, the film forming method, film forming material, etching method, and the like in other portions are not limited to those described in this embodiment. The film forming material and the film forming method for each film can be appropriately selected within the scope of the present invention. For example, the case where the polysilicon film 16 is used as the gate electrode has been described, but the present invention can be applied to a case where a metal gate is used instead of the polysilicon gate.

なお、例えば、実施の形態１において、ステップＳ８、１０を実行することにより、それぞれ、この発明のゲート絶縁膜形成工程、ゲート電極形成工程が実行され、ステップＳ１４〜Ｓ２０を実行することにより、この発明のゲート電極加工工程が実行され、ステップＳ２２を実行することにより、ゲート絶縁膜除去工程が実行される。 For example, in the first embodiment, by executing steps S8 and S10, the gate insulating film forming process and the gate electrode forming process of the present invention are performed, respectively, and by executing steps S14 to S20, this process is performed. The gate electrode processing step of the invention is executed, and the gate insulating film removing step is executed by executing step S22.

Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙの構成割合に対するエッチング速度を示すグラフである。It is a graph showing the etching rate for the composition ratio of _{_{Al (1-x) Hf x}} O y. フッ素化合物濃度に対する、Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜と、ＳｉＯ_２膜のエッチング速度を示すグラフである。To fluorine compound concentration _is a graph showing the Al _{0.7 Hf} 0.3 _{O y} film, the etching rate of the SiO ₂ film. １０５０℃の熱処理を加えたＡｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜のエッチング速度と、ＳｉＯ_２のエッチング速度を比較したグラフである。And the etching rate of the _Al 0.7 _Hf 0.3 _{O y} film subjected to heat treatment of 1050 ° C., is a graph comparing the etch rate of SiO _2. この発明の実施の形態におけるトランジスタの構成を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the structure of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造方法を説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing method of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention.

符号の説明Explanation of symbols

１００トランジスタ
２Ｓｉ基板
４素子分離領域
６ウェル
１０ＳｉＯ_２膜
１２Ａｌ_０．７Ｈｆ_０．３Ｏ_ｙ膜
１４ポリシリコン膜
１６ＳｉＯ_２膜
１８拡散層
２０ＳｉＯ_２膜
２２ＳｉＮ膜
２４レジストマスク 100 transistor 2 Si substrate 4 element isolation region 6 well 10 SiO ₂ film 12 Al _0.7 Hf _0.3 O _y film 14 polysilicon film 16 SiO ₂ film 18 diffusion layer 20 SiO ₂ film 22 SiN film 24 resist mask

Claims

基板に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極を所定の形状に加工するゲート電極加工工程と、
前記ゲート絶縁膜の、前記ゲート電極加工工程後に表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、エッチング液として、フッ素化合物を含む水溶液を用い
前記ゲート絶縁膜は、［式１］、あるいは、［式２］で示されるものであることを特徴とする半導体装置の製造方法。
［式１］
Ａｌ_{（１−ｘ）}Ｈｆ_ｘＯ_ｙ
（但し、ｘ=０．２〜０．８５）
［式２］
Ａｌ_{（１−ｚ）}Ｚｒ_ｚＯ_ｙ
（但し、ｚ=０．２〜０．８５） A gate insulating film forming step for forming a gate insulating film on the substrate;
Forming a gate electrode on the gate insulating film; and
A gate electrode processing step of processing the gate electrode into a predetermined shape;
A gate insulating film removing step of removing a portion of the gate insulating film exposed to the surface after the gate electrode processing step;
With
The gate insulating film removing step uses an aqueous solution containing a fluorine compound as an etchant. The gate insulating film is represented by [Formula 1] or [Formula 2]. Production method.
[Formula 1]
Al _(1-x) Hf _x O _y
(However, x = 0.2 to 0.85)
[Formula 2]
Al _(1-z) Zr _z O _y
(However, z = 0.2 to 0.85)

前記エッチング液は、前記フッ素化合物の含有量が、約０．０１〜０．５重量％であることを特徴とする請求項１に記載の半導体装置の製造方法。 2. The method of manufacturing a semiconductor device according to claim 1, wherein the etching solution has a content of the fluorine compound of about 0.01 to 0.5 wt%.

前記フッ素化合物は、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、フッ化テトラメチルアンモニウムの少なくとも１種類を含むものであることを特徴とする請求項２に記載の半導体装置の製造方法。 The method for manufacturing a semiconductor device according to claim 2, wherein the fluorine compound contains at least one of hydrofluoric acid, ammonium fluoride, ammonium hydrogen fluoride, and tetramethylammonium fluoride.

前記除去工程は、前記エッチング液の温度を約３０〜６０℃とすることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。 4. The method of manufacturing a semiconductor device according to claim 1, wherein in the removing step, the temperature of the etching solution is set to about 30 to 60 ° C. 5.

前記除去工程は、浸漬洗浄法により行うことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。 5. The method of manufacturing a semiconductor device according to claim 1, wherein the removing step is performed by an immersion cleaning method.

前記除去工程は、スプレー洗浄法により行うことを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein the removing step is performed by a spray cleaning method.