JP2005062440A - Device and method for image display - Google Patents
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Abstract
Description
本発明は、画像表示装置及び画像表示方法に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、階調データの下位側ビットに割り当てる画像データの値に応じて論理レベルが変化する駆動パターンにより、この階調データの下位側ビットの論理値を設定し、この階調データの下位側ビットによる階調数を画像データの階調数に拡大して表示部を駆動することにより、簡易な構成により表現可能な階調数を増大させることができるようにする。 The present invention relates to an image display device and an image display method, and can be applied to, for example, a liquid crystal display device in which a drive circuit is integrally formed on an insulating substrate. The present invention sets the logical value of the lower bits of the gradation data by a drive pattern whose logical level changes according to the value of the image data assigned to the lower bits of the gradation data. By driving the display unit by increasing the number of gradations by the side bits to the number of gradations of the image data, the number of gradations that can be expressed with a simple configuration can be increased.
近年、液晶表示装置においては、カラー化が進むと共に大型化、高画質化が進み、これによりホワイトバランス、ガンマ補正等における処理においても、高精度化が求められるようになされている。このような処理においては、光源であるバックライトの光学特性、対象機種によってそれぞれ異なる特性による処理が求められる反面、簡易な構成による処理が求められるようになされており、従来、例えばテーブルを用いた画像データの処理によりこのような処理が実行されるようになされている。 In recent years, in liquid crystal display devices, as colorization progresses, size increase and image quality increase, so that high precision is also required in processing in white balance, gamma correction, and the like. In such processing, processing with different characteristics is required depending on the optical characteristics of the backlight, which is the light source, and the target model, but processing with a simple configuration has been required. Conventionally, for example, a table has been used. Such processing is executed by processing image data.
すなわち図１７は、この種の処理に係る液晶表示装置を示すブロック図である。この液晶表示装置１において、表示部２は、赤色、緑色、青色の画素を順次配列してなる液晶表示パネルと、これら各画素の階調を順次指示してなる階調データＤ１により対応する画素を駆動する駆動回路とにより構成され、これにより例えばラスタ走査順に入力される階調データＤ１により画像を表示する。なおここで図において、Ｄ１〔５：０〕は、対応するデータの０ビット目から５ビット目を示すものである。
That is, FIG. 17 is a block diagram showing a liquid crystal display device according to this type of processing. In the liquid
ディスプレイメモリ３は、表示に供する画像データを保持するメモリであり、例えば表示部２の画素の配置に対応した順序により、対応する画像データＤ２を順次出力する。
The
補正テーブル４は、例えばランダムアクセスメモリにより構成され、画像データＤ２の値に応じて画像データＤ２の値を補正する補正データＤ３を出力し、演算回路５は、この補正データＤ３により画像データＤ２の値を補正して階調データＤ１を出力する。
The correction table 4 is constituted by, for example, a random access memory, and outputs correction data D3 for correcting the value of the image data D2 in accordance with the value of the image data D2. The
これによりこの種の液晶表示装置１では、例えば図１８に示すように、画像データＤ１の値が大きい側で飽和する特性に画像データＤ１を補正するように、画像データＤ１の値に応じて補正データＤ３を生成してガンマ補正できるようになされている。
As a result, in this type of liquid
しかしながらこの種の液晶表示装置１においては、例えば図１９に示すように、最終的に、表示部２で表現可能な分解能Ｂによる階調により画像が表示されることにより、このようにガンマ補正した場合にあっても、高輝度の側では、画像データＤ１における隣接する階調が同一の階調で表示されるのに対し、低輝度の側では、画像データＤ１における隣接する階調差が大きな階調差に強調されて表示され、これにより低輝度部分、高輝度部分で結局階調が失われてしまう。
However, in this type of liquid
これによりこの種の画像表示装置においては、一段と高い分解能による階調の表現が求められるようになされている。しかしてこのように高い分解能により階調を表現することができれば、このようなホワイトバランス調整、ガンマ補正等に係る処理に係わらず、表示画像の品質を一段と向上することができる。 As a result, this type of image display apparatus is required to express gradation with a higher resolution. Thus, if the gradation can be expressed with such a high resolution, the quality of the display image can be further improved regardless of the processing related to such white balance adjustment and gamma correction.
しかしながら単に表示部２において階調表示の分解能を増大させたのでは、表示部２における駆動回路の構成が複雑になる問題があり、さらには表示部２の汎用性が劣化する問題もある。
However, if the resolution of gradation display is simply increased in the
これに対して例えば特許第３４０２６０２号においては、バックライトに発光ダイオードを適用し、この発光ダイオードの点灯パターンの制御により、表示部２で表現可能な階調数を増大させる方法が提案されるようになされている。また特開平１０−１５３９８２号公報においては、１フィールドの期間をサブフィールドに区切り、各サブフィールドで階調の制御を切り換えることにより、表示部２で表現可能な階調数を増大させる方法が提案されるようになされている。しかしながらこれらの方法においても、表示部２の構成が複雑になる問題がある。
On the other hand, for example, Japanese Patent No. 3402602 proposes a method in which a light emitting diode is applied to the backlight and the number of gradations that can be expressed by the
また例えば誤差拡散法等を適用して隣接する画素との組み合わせにより見た目の階調数を増大させる方法も考えられるが、この方法の場合には、解像度が劣化する欠点がある。
本発明は以上の点を考慮してなされたもので、簡易な構成により表現可能な階調数を増大させることができる画像表示装置及び画像表示方法を提案しようとするものである。 The present invention has been made in consideration of the above points, and intends to propose an image display apparatus and an image display method capable of increasing the number of gradations that can be expressed with a simple configuration.
係る課題を解決するため請求項１の発明においては、各画素の階調を指示する階調データを順次表示部に入力して、階調データに応じた画像を表示部に表示する画像表示装置に適用して、少なくとも階調データの最下位ビットを除いた上位側ビットに対して、階調データに比してビット数の大きな画像データの対応する上位側ビットを割り当て、画像データ処理回路により、１つの画素に対する連続するフレームで画像データの残る下位側ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、階調データの残る下位側ビットの論理値を設定することにより、階調データの残る下位側ビットによる表示部の階調数を、画像データの残る下位側ビットによる階調数に拡大して表示部を駆動し、画像データによる画像を表示部に表示する。
In order to solve such a problem, in the invention of
また請求項９の発明においては、各画素の階調を指示する階調データを順次表示部に入力して、階調データに応じた画像を表示部に表示する画像表示方法に適用して、少なくとも階調データの最下位ビットを除いた上位側ビットに対して、階調データに比してビット数の大きな画像データの対応する上位側ビットを割り当て、１つの画素に対する連続するフレームで画像データの残る下位側ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、階調データの残る下位側ビットの論理値を設定することにより、階調データの残る下位側ビットによる表示部の階調数を、画像データの残る下位側ビットによる階調数に拡大して表示部を駆動し、画像データによる画像を表示部に表示する。 Further, in the invention of claim 9, the present invention is applied to an image display method in which gradation data instructing the gradation of each pixel is sequentially input to the display unit, and an image corresponding to the gradation data is displayed on the display unit, At least high-order bits excluding the least significant bit of gradation data are assigned corresponding high-order bits of image data having a larger number of bits than gradation data, and image data in consecutive frames for one pixel The logic level changes according to the value of the remaining low-order bits, and the gradation value is set by setting the logical value of the low-order bits of the remaining gradation data with a drive pattern that differs for adjacent pixels. The display unit is driven by expanding the number of gradations of the display unit due to the lower-order bits of the remaining data to the number of gradations of the lower-order bits of the remaining image data, and an image of the image data is displayed on the display unit.
請求項１の構成により、各画素の階調を指示する階調データを順次表示部に入力して、階調データに応じた画像を表示部に表示する画像表示装置に適用して、少なくとも階調データの最下位ビットを除いた上位側ビットに対して、階調データに比してビット数の大きな画像データの対応する上位側ビットを割り当て、画像データ処理回路により、１つの画素に対する連続するフレームで画像データの残る下位側ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、階調データの残る下位側ビットの論理値を設定することにより、階調データの残る下位側ビットによる表示部の階調数を、画像データの残る下位側ビットによる階調数に拡大して表示部を駆動し、画像データによる画像を表示部に表示すれば、例えば静止画を表示する場合に、この駆動パターンに応じて所定フィールドのうちの何れかのフィールドで階調を増大させて、見かけ上、各画素の階調数を増大させることができ、その分、画質を向上することができる。また駆動パターンの設定によりこのような一時的な階調の立ち上げを目立たなくすることもできる。しかしてこの場合、駆動パターンを用いた単なる画像データの処理により階調を増大させることができ、これらにより簡易な構成により表現可能な階調数を増大させることができる。
According to the configuration of
またこれらにより請求項９の構成によれば、簡易な構成により表現可能な階調数を増大させることができる画像表示方法を提供することができる。 Further, according to the configuration of the ninth aspect, it is possible to provide an image display method capable of increasing the number of gradations that can be expressed with a simple configuration.
本発明によれば、簡易な構成により表現可能な階調数を増大させることができる。 According to the present invention, the number of gradations that can be expressed with a simple configuration can be increased.
以下、適宜図面を参照しながら本発明の実施例を詳述する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings as appropriate.
（１）実施例の構成
図２は、本発明の実施例に適用される画像表示装置である液晶表示装置を示すブロック図である。この液晶表示装置１１において、表示部１２は、液晶による画素をマトリックス状に配置した液晶表示パネルと、この液晶表示パネルの画素をライン単位で順次選択する垂直駆動回路、階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕に応じた駆動信号を液晶表示パネルの信号線に出力することにより垂直駆動回路により選択されるラインの各画素を階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕による階調に設定する水平駆動回路、これら垂直駆動回路、水平駆動回路等の動作基準を生成するタイミングジェネレータ等により構成される。
(1) Configuration of Embodiment FIG. 2 is a block diagram showing a liquid crystal display device which is an image display device applied to an embodiment of the present invention. In the liquid
この表示部１２は、それぞれ６ビットによる階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕に対応するように、水平駆動回路が構成され、これにより各画素を６４階調により駆動できるようになされている。また表示部１２においては、それぞれ赤色用、緑色用、青色用のディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂから、赤色用、緑色用、青色用の３系統による階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕が同時並列的に供給されるようになされ、これにより各階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕により対応する画素を駆動して、６４×６４×６４色のカラー画像を表示するようになされている。
The
ディスプレイメモリ１３は、表示に供する画像データを保持するメモリであり、表示部１２の画素の配置に対応した順序により、それぞれ６ビットによる赤色用、緑色用、青色用の画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕をそれぞれ赤色用、緑色用、青色用のディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂに出力する。
The
赤色用、緑色用、青色用のディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂは、それぞれ対応する画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕の階調を補正するディジタル信号処理回路であり、この階調の補正により、ホワイトバランス調整、ガンマ補正の処理を実行し、さらには表示部１２で表示する画像の見かけの階調を増大させる。なおこれら赤色用、緑色用、青色用のディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂは、処理対象の画像データ、ホワイトバランス調整、ガンマ補正の処理に係る特性が異なる点を除いて同一に構成されることにより、以下においては、赤色用のディジタル信号処理回路１４Ｒについて詳細に説明し、他のディジタル信号処理回路１４Ｇ、１４Ｂについては、説明を省略する。
The digital
ここでディジタル信号処理回路１４Ｒは、６ビットによる階調データＤ２Ｒ〔５：０〕を受け、この階調データＤ２を精度拡張回路１６に入力する。ここで精度拡張回路１６は、単純補間の手法によりこの画像データＤ２の階調を増大させて９ビットによる階調データＤ４Ｒ〔８：０〕を出力する。具体的に、精度拡張回路１６は、階調データＤ２Ｒ〔５：０〕の上位２ビットをコピーしてこの階調データＤ２の下位２ビットに付け加え、さらに最上位に極性を示す０ビットを付け加え、これにより６４階調による階調データＤ２を２５６階調による階調データＤ４Ｒ〔８：０〕に変換して出力する。なお、このような画像データの階調を増大させる処理においては、周辺画素値による補間処理等、種々の手法を適用することができる。
Here, the digital
補正テーブル１７は、例えば精度拡張回路１６の出力データＤ４Ｒ〔８：０〕に対応する補正データＤ３Ｒ〔８：０〕を記録したランダムアクセスメモリにより構成され、画像データＤ２Ｒ〔５：０〕をアドレスにして記録した補正データＤ３Ｒ〔８：０〕を出力することにより、画像データＤ２Ｒ〔５：０〕の値に応じて、階調データＤ４Ｒ〔８：０〕を補正する補正データＤ３Ｒ〔８：０〕を出力する。これによりこの補正テーブル１７においては、６４×９ビットによるメモリ空間が補正データＤ３Ｒ〔８：０〕の記録に適用されるようになされ、例えば被写体の色温度により、この補正テーブルの記録を更新してホワイトバランス調整できるようになされ、また高輝度部分と低輝度部分とで順次補正データの値を異なるように設定してガンマ調整できるようになされている。
The correction table 17 is composed of, for example, a random access memory that records correction data D3R [8: 0] corresponding to the output data D4R [8: 0] of the
ディジタル信号処理回路１４Ｒにおいては、上述したように精度拡張回路１６で階調データＤ４Ｒ〔８：０〕の最上位ビットに極性のビットを付け加え、またこれに対応して補正テーブル１７は、この精度拡張回路１６の出力データＤ４Ｒ〔８：０〕に対応して２の補数形式により補正データＤ３Ｒ〔８：０〕を格納し、これによりこれらホワイトバランス調整等に係る階調データＤ４Ｒ〔８：０〕の処理を簡略化するようになされている。
In the digital
これによりディジタル信号処理回路１４Ｒにおいて、演算回路１８は、補正データＤ３Ｒ〔８：０〕により階調データＤ４Ｒ〔８：０〕を補正して出力する。具体的に、演算回路１８は、加算回路１９で階調データＤ４Ｒ〔８：０〕と補正データＤ３Ｒ〔８：０〕とを加算することにより、階調データＤ４Ｒ〔８：０〕を補正データＤ３Ｒ〔８：０〕により補正する。また続く飽和処理回路２０に加算回路１９の出力データを入力し、ここで０以下の値を値０に設定し、また値２５５以上の値を値２５５に設定し、これにより加算回路１９による補正結果を８ビットの階調データにより表現可能な値に補正する。飽和処理回路２０は、この処理結果より最上位の極性ビットを除去し、補正結果である８ビットの階調データＤ５Ｒ〔７：０〕を出力する。
Thus, in the digital
かくするにつき図３は、このディジタル信号処理回路１４Ｒにおける演算回路１８までの処理に係る一連のデータの変化を示す図表である。これらの処理によりディジタル信号処理回路１４Ｒでは、画像データＤ２Ｒ〔５：０〕を画質調整し、階調を増大させるようになされている。
Thus, FIG. 3 is a chart showing a series of data changes related to processing up to the
ディジタル信号処理回路１４Ｒは、表示部１２に入力する階調データＤ１Ｒ〔５：０〕の少なくとも最下位ビットＤ１Ｒ〔０〕を除いた上位側ビットＤ１Ｒ〔５：１〕に対して、この階調データＤ１Ｒ〔５：０〕に比してビット数が大きな画像データである階調データＤ５Ｒ〔７：０〕の対応する上位側ビットＤ５Ｒ〔７：３〕を割り当てるように、階調データＤ５Ｒ〔７：０〕の上位側ビットをそのまま表示部１２に出力する。ここでこの実施例では、具体的に、演算回路１８から出力される８ビットによる階調データＤ５Ｒ〔７：０〕のうち、上位側５ビットＤ５Ｒ〔７：３〕を、表示部１２に入力する階調データＤ１Ｒ〔５：０〕の上位５ビットＤ１Ｒ〔５：１〕に割り当てて出力する。
The digital
これに対して階調データＤ５Ｒ〔７：０〕のうちの残る下位側ビットである下位３ビットＤ５Ｒ〔２：０〕を画像データ処理回路である時間変調回路２１に入力し、ここで１つの画素に対する連続するフレームで、この画像データの下位側３ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、階調データＤ１Ｒ〔５：０〕の残る下位側ビットＤ１Ｒ〔０〕の論理値を設定する。
On the other hand, the lower 3 bits D5R [2: 0] which are the remaining lower bits of the gradation data D5R [7: 0] are input to the
これによりこの実施例では、下位側３ビットの処理により８ビットによる階調データＤ５Ｒ〔７：０〕を６ビットによる階調データＤ１Ｒ〔５：０〕に変換して表示部１２を駆動し、この階調データＤ１Ｒ〔５：０〕の下位側ビットＤ１Ｒ〔０〕による表示部１２の階調数を、画像データＤ５Ｒ〔７：０〕の下位側ビットＤ５Ｒ〔２：０〕による階調数に拡大して表示部１２を駆動し、画像データＤ５Ｒ〔７：０〕による画像を表示部１２に表示するようになされている。
Thus, in this embodiment, the 8-bit gradation data D5R [7: 0] is converted into 6-bit gradation data D1R [5: 0] by the processing of the lower 3 bits, and the
ここでこの駆動パターンにおいては、画像データＤ５Ｒ〔７：０〕の下位側ビットＤ５Ｒ〔２：０〕による階調数が８階調であるのに対し、階調データＤ１Ｒ〔５：０〕の下位側ビットＤ１Ｒ〔０〕による階調数が１階調であることにより、これらの階調数に応じた８階調−１階調による値７による増大させる階調数に対応して、１つの画素に対しては７フレームを単位にして順次循環的に論理レベルが変化するように設定される。
Here, in this drive pattern, the number of gradations of the lower-order bits D5R [2: 0] of the image data D5R [7: 0] is 8 gradations, whereas the gradation data D1R [5: 0] Since the number of gradations by the lower-order bit D1R [0] is one gradation, 1 corresponding to the number of gradations to be increased by the
これにより時間変調回路２１は、下位側ビットＤ５Ｒ〔２：０〕の論理値が０（０００）の場合、これら連続する７フレームの期間で、何ら階調データＤ１Ｒ〔０〕に係る階調を立ち上げないようにするのに対し、この下位側ビットＤ５Ｒ〔２：０〕の論理値が順次増大すると、この増大に対応してこの連続する７フレームにおいて、階調データＤ１Ｒ〔０〕に係る階調を立ち上げる回数を増大させ、下位側ビットＤ５Ｒ〔２：０〕の論理値が７（１１１）の場合、この連続する７フレームの全てで階調データＤ１Ｒ〔０〕に係る階調を連続して立ち上げる。
As a result, the
時間変調回路２１は、このような連続する７フレームにおける１つの画素に対する階調の立ち上げが、時間軸上で重り合わないように、立ち上げる期間を充分に擾乱させる。すなわち時間軸上で階調立ち上げのタイミングを拡散させる。
The
また各ディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂの時間変調回路２１における同期した処理により、赤色、緑色、青色の対応する画素間にあっては、この駆動パターンによる階調の増大を同時に実行する。
Further, by the synchronized processing in the
これに対して隣接する同一色用の画素においては、この下位側３ビットの値が同一の場合に、この駆動パターンを異ならせ、このような瞬間的な階調の増大を目立たなくさせる。すなわち空間的にも階調を立ち上げるタイミングを拡散させる。ここでこの駆動パターンを異ならせる範囲において、水平方向には、駆動パターン自体を異ならせて、同一色による隣接２画素の範囲に設定される。これに対して垂直方向には、駆動パターンの位相を順次ずらせることにより駆動パターンが異なるように設定され、これにより駆動パターンの繰り返し周期と同様に、連続する７ラインの範囲により同一の駆動パターンが繰り返されて階調が設定されるようになされている。またこのように水平方向と垂直方向とで異なる範囲で駆動パターンを異ならせることにより、斜め方向についても、隣接する同一色の画素については、駆動パターンを異ならせることができるようになされ、その分、このような階調の変化を目立たなくするようになされている。 On the other hand, in the adjacent pixels for the same color, when the values of the lower 3 bits are the same, this drive pattern is made different so that the instantaneous increase in gradation is inconspicuous. That is, the timing for raising the gradation is also diffused spatially. Here, in the range in which this drive pattern is made different, the drive pattern itself is made different in the horizontal direction and set to the range of two adjacent pixels of the same color. On the other hand, in the vertical direction, the drive pattern is set to be different by sequentially shifting the phase of the drive pattern, and as a result, the same drive pattern is defined by a range of 7 consecutive lines as in the repetition cycle of the drive pattern. Is repeated to set the gradation. In addition, by changing the driving pattern in different ranges in the horizontal direction and the vertical direction in this way, the driving pattern can be made different for the pixels of the same color adjacent in the oblique direction. The gradation change is made inconspicuous.
これらによりこの実施例では、表示部１２で表示可能な最小の階調より細かな階調で画像を表示して、簡易な構成により違和感なく高階調の画像を表示するようになされている。
Accordingly, in this embodiment, an image is displayed with a gradation finer than the minimum gradation that can be displayed on the
具体的に、時間変調回路２１は、図１に示すように構成される。ここで時間変調回路２１において、カウンタ３１は、駆動パターンのフレーム数に対応する値０〜値６までの範囲で、画像データＤ２Ｒに同期した第１のタイミング信号を順次循環的にカウントする第１のカウンタであり、この実施例では、３ビットのカウンタが適用されて、図示しないリセットパルスにより他のディジタル信号処理回路１４Ｇ、１４Ｂの時間変調回路２１に設けられた対応するカウンタと同時にカウント値をリセットした後、画像データＤ２Ｒの垂直ブランキング期間に対応するタイミングで供給されるフレームパルスＦＰによりカウント値を更新する。これにより図４に示すように、カウンタ３１は、階調データＤ５Ｒ〔７：０〕のフレームに応じて、この時間軸変調回路２１に割り当てられた階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕のビット数に応じた値０（０００）から値６（１１０）の範囲で順次循環的にカウント値を変化させるようになされている。
Specifically, the
カウンタ３２は、カウンタ３１と同様の、駆動パターンのフレーム数に対応する値０〜値６までの範囲で、画像データＤ２Ｒに同期した第２のタイミング信号を順次循環的にカウントする第２のカウンタであり、この実施例では、３ビットのカウンタが適用されて、フレームパルスＦＰによりカウンタ３１のカウント値をロードし、このカウント値を初期値に設定して、水平ブランキング期間に対応するタイミングで供給される水平パルスＬＰによりカウント値を順次循環的に更新する。これにより図４に示すように、カウンタ３１は、階調データＤ５Ｒ〔７：０〕のラインに応じて、この時間軸変調回路２１に割り当てられた階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕のビット数に応じた値０（０００）から値６（１１０）の範囲で、カウンタ３１によるカウント値から順次循環的にカウント値を変化させるようになされている。
Similarly to the
並替回路３３は、カウンタ３２から出力されるカウント値Ｃ１の最上位ビットと最下位ビットとを入れ換えることにより、このカウント値Ｃ１を擾乱させ、これにより画像データＤ５Ｒ〔７：０〕の下位側ビットＤ５Ｒ〔２：０〕による階調数と、階調データＤ１Ｒ〔５：０〕の下位側ビットＤ１Ｒ〔０〕による階調数とに応じた範囲の値（値０〜値６）が、ランダムな順序により順次循環的に繰り返されてなる第１の判定基準値を生成する。
The
続く比較回路３４は、この並替回路３３による第１の判定基準値Ｃ２と、階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕とを比較し、比較結果を偶数列用の階調データＲｅｄ〔２〕ｅとして出力することにより、階調データＤ１Ｒ〔５：０〕の下位側ビットＤ１Ｒ〔０〕を設定する。
The
しかして図５は、このカウンタ３１のカウント値Ｃ１及び比較回路３４による比較結果である偶数列用の階調データＲｅｄ〔２〕ｅと、階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕との関係を示す図表である。これによりこの時間変調回路２１では、この図５に示す論理レベルの変化による駆動パターンを偶数列用に生成するようになされ、この駆動パターンにより階調データＤ１の最下位ビットの論理値を設定するようになされている。
Therefore, FIG. 5 shows the count value C1 of the
また時間軸変調回路２１は、インバータ３５によりカウンタ３２のカウント値Ｃ１を反転させた後、同様にして並替回路３６、比較回路３７により処理することにより、この偶数列用の駆動パターンと異なる奇数列用の駆動パターンを作成する。すなわち時間変調回路２１において、インバータ３５は、カウンタ３２のカウント値Ｃ１を反転させてカウント値Ｃ３を出力し、並替回路３６は、このカウント値Ｃ３の最上位ビットと最下位ビットとを入れ換えることにより、このカウント値Ｃ３を擾乱させて出力し、続く比較回路３７は、この並替回路３６の出力値Ｃ４と、階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕とを比較して比較結果により奇数列用の階調データＲｅｄ〔２〕ｏを出力する。
In addition, the time
これによりこの実施例において、インバータ３５は、間接的に、上述した並替回路３３による第１の判定基準値の各ビットの値を反転させて第２の判定基準値を生成する第２の判定基準値生成手段を構成するようになされ、比較回路３４が、この第１の判定基準値と画像データの残る下位側ビットによる値を判定して階調データの残る下位側ビットの論理値を設定する第１の比較回路を構成するのに対し、比較回路３７が、第２の判定基準値と画像データの残る下位側ビットによる値を判定して階調データの下位側ビットの論理値を設定する第２の比較回路を構成するようになされている。
Thus, in this embodiment, the
またカウンタ３１及び３２は、このような第１の判定基準値を生成する判定基準値生成手段を構成するようになされている。
Further, the
しかして図６は、図５との対比により、比較回路３７による比較結果である奇数列用の階調データＲｅｄ〔２〕ｏと、階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕との関係を示す図表である。これによりこの時間変調回路２１では、偶数列とは異なる駆動パターンにより奇数列用の駆動パターンを生成し、セレクタ３８は、この偶数列用及び奇数列用の階調データＲｅｄ〔２〕ｅ及び階調データＲｅｄ〔２〕ｏを交互に出力し、これにより時間変調回路２１は、水平方向に２画素の組み合わせを単位にして駆動パターンを生成するようになされている。
6 is compared with FIG. 5 by comparing the gradation data Red [2] o for odd columns, which is the comparison result by the
なお比較回路３４においては、並替回路３３の出力値Ｃ２と階調データＤ５Ｒ〔２：０〕の値が等しい場合、並替回路３３の出力値Ｃ２が階調データＤ５Ｒ〔２：０〕の値より大きい場合と同様にして出力値を値０に設定するのに対し、比較回路３７においては、並替回路３６の出力値Ｃ３と階調データＤ５Ｒ〔２：０〕の値とが等しい場合、並替回路３６の出力値Ｃ３が階調データＤ５Ｒ〔２：０〕の値より小さい場合と同様にして出力値を値１に設定するようになされている。すなわちカウンタ３２のカウント値Ｄ１の各ビットをＣ３〔２〕、Ｃ３〔１〕、Ｃ３〔０〕としたとき、比較回路３４は、Ｄ５Ｒ〔２：０〕＞〔Ｃ３〔０〕，Ｃ３〔１〕，Ｃ３〔２〕〕が真のとき値１を出力するのに対し、比較回路３４は、Ｄ５Ｒ〔２：０〕≧〔ＩＣ３〔０〕，ＩＣ３〔１〕，ＩＣ３〔２〕〕が真のとき値１を出力するようになされている。なおここでＩは、論理値の反転を示す。
In the
これにより図７に示すように、この液晶表示装置１１では、階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕の値に応じて、連続するラインで対応する画素の階調を立ち上げるようになされ、例えば全画面で階調データＤ５Ｒ〔７：０〕の下位３ビットＤ５Ｒ〔２：０〕が値０１１に保持されている場合には、連続するフレームを図８（Ａ）〜（Ｃ）の順序により示すように、対応する画素の階調を立ち上げるようになされている。なおこの図７及び図８、以下の図９〜図１４においては、１階調の階調の立ち上げを塗り潰しにより示す。
As a result, as shown in FIG. 7, in this liquid
しかして７フレーム、７ライン単位で順次循環的に駆動パターンを切り換え、また水平方向に隣接する同一色の２画素について、駆動パターンを切り換えることにより、垂直方向に隣接するこれら７ライン、水平方向に連続する同一色の２画素について、連続する７フレームにおける階調の立ち上げについては、それぞれ下位３ビットＤ５Ｒ〔２：０〕の値に応じて図９〜図１４に示されるように、対応する画素の階調を立ち上げるようになされている。なおここで下位３ビットＤ５Ｒ〔２：０〕の値が０（０００）の場合には、何ら階調が立ち上げられないのに対し、下位３ビットＤ５Ｒ〔２：０〕の値が７（１１１）の場合、階調が立ち上げられたままに保持されることは言うまでも無い。 Thus, the drive pattern is sequentially and cyclically switched in units of 7 frames and 7 lines, and the two adjacent pixels of the same color in the horizontal direction are switched, thereby switching these 7 lines adjacent in the vertical direction in the horizontal direction. With respect to two consecutive pixels of the same color, the rise of gradation in seven consecutive frames corresponds as shown in FIGS. 9 to 14 according to the value of the lower 3 bits D5R [2: 0]. The gradation of the pixel is raised. Here, when the value of the lower 3 bits D5R [2: 0] is 0 (000), no gradation is raised, whereas the value of the lower 3 bits D5R [2: 0] is 7 ( In the case of (111), it goes without saying that the gradation is held up.
これによりこの液晶表示装置１１では、見かけ上、階調を増大させて、図１９との対比により図１５に示すように、ガンマ補正してなる高輝度部分、低輝度部分にあっても、正しい階調により表示して、その分、階調の低下による画質劣化を有効に回避するようになされている。
As a result, the liquid
（２）実施例の動作
以上の構成において、この液晶表示装置１１では（図２）、ディスプレイメモリ１３から赤色用、緑色用、青色用による３系統の画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕が同時並列的にラスタ走査順に出力され、これら画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕がそれぞれディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂにより処理されて階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕に変換され、これら階調データＤ１Ｒ〔５：０〕、Ｄ１Ｇ〔５：０〕、Ｄ１Ｂ〔５：０〕により表示部１２が駆動されて画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕による画像が表示される。
(2) Operation of Embodiment In the above configuration, in the liquid crystal display device 11 (FIG. 2), three systems of image data D2R [5: 0] and D2G [ 5: 0] and D2B [5: 0] are output simultaneously and in parallel in raster scan order, and these image data D2R [5: 0], D2G [5: 0], and D2B [5: 0] are digital signal processed, respectively. Processed by the
このようにして表示に供される画像データＤ２Ｒ〔５：０〕、Ｄ２Ｇ〔５：０〕、Ｄ２Ｂ〔５：０〕は、それぞれディジタル信号処理回路１４Ｒ、１４Ｇ、１４Ｂにおいて、精度拡張回路１６によりビット数が増大された後、補正テーブル１７から出力される補正データＤ３Ｒ〔８：０〕により加算回路１９で値が補正され、続く飽和処理回路２０により高輝度側及び低輝度側の値が丸められ、これらによりホワイトバランス調整、ガンマ補正される。
The image data D2R [5: 0], D2G [5: 0], and D2B [5: 0] provided for display in this way are converted by the
液晶表示装置１１では、このようにしてホワイトバランス調整、ガンマ補正されてなる８ビットによる画像データである階調データＤ５Ｒ〔７：０〕のうち、上位側５ビットＤ５Ｒ〔７：３〕が階調データＤ１Ｒ〔５：０〕の上位ビットに割り当てられて表示部１２に直接出力されるのに対し、残る下位側３ビットＤ５Ｒ〔２：０〕においては、画像データ処理回路である時間変調回路２１に入力され、この下位側３ビットＤ５Ｒ〔２：０〕の値に応じて連続するフレームで論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより（図４〜図６）、階調データＤ１Ｒ〔５：０〕の残る下位側ビットＤ１Ｒ〔０〕の論理値が設定される。
In the liquid
これにより例えば静止画を表示している場合、連続する７フレームにおいて、下位側３ビットＤ５Ｒ〔２：０〕が値０００に設定されている場合、下位ビットＤ１Ｒ〔５：０〕が連続して値０に保持されて対応する画素の階調にあっては何ら立ち上げられないのに対し、下位側３ビットＤ５Ｒ〔２：０〕が値００１に設定されている場合、連続する７フレームの１フレームにおいて、下位ビットＤ１Ｒ〔５：０〕が値１に立ち上げられて対応する階調が１フレームの期間だけ立ち上げられ、その分、表示部１２において表示可能な階調より細かな階調が表現される。また同様に、下位側３ビットＤ５Ｒ〔２：０〕が値０１０に設定されている場合、連続する７フレームのうちの２フレームにおいて、下位ビットＤ１Ｒ〔５：０〕が値１に立ち上げられて対応する階調が２フレームの期間だけ立ち上げられ、さらに下位側３ビットＤ５Ｒ〔２：０〕が値０１１に設定されている場合、連続する７フレームのうちの３フレームにおいて、下位ビットＤ１Ｒ〔５：０〕が値１に立ち上げられて対応する画素の階調が３フレームの期間だけ立ち上げられ、その分、表示部１２において表示可能な階調より細かな階調が表現される。また同様に、下位側３ビットＤ５Ｒ〔２：０〕の値に応じて、これら連続する７フレームにおいて階調を立ち上げるフレーム数が増大され、下位側３ビットＤ５Ｒ〔２：０〕の値が１１１の場合、これら連続する７フレームの全てで階調が立ち上げられる。これらによりこの液晶表示装置１１では、表示部１２において階調データＤ１Ｒの分解能に対応する階調を、見かけ上、増大させて画像表示することができ、その分、高品位の画像を表示できるようになされている。
Thus, for example, when a still image is displayed, if the lower 3 bits D5R [2: 0] are set to the
このようにして階調データＤ１Ｒの最下位ビットを設定して画像表示するにつき、この液晶表示装置１１では、このような画像データの下位側ビットによる値に応じて論理レベルが変化する駆動パターンにより設定したことにより、この駆動パターンの設定により階調の立ち上げを目立たなくして違和感なく階調数を増大させることができる。すなわち隣接する画素に対しては異なってなる駆動パターンにより、階調データの下位側ビットの論理値を設定することにより、階調の立ち上げを目立たなくして違和感なく階調数を増大させることができる。その結果、例えば図１８、図１９について上述したような、ガンマ補正による高輝度部分、低輝度部分における階調の劣化を防止することができる。また表示部１２において表現可能な色彩も増大することができ、この実施例では、６４×６４×６４色による表示部１２を用いて、４×６４×４×６４×４×６４色を表現することができる。
In this way, when displaying the image by setting the least significant bit of the gradation data D1R, the liquid
また、単に表示部１２に入力する画像データの処理により階調数を増大させることができることにより、さらには駆動パターンに応じた最下位ビットの設定であることにより、簡易な構成により階調を増大させることができる。
In addition, the number of gradations can be increased simply by processing the image data input to the
具体的に、この実施例では（図１）、階調データＤ１Ｒ〔５：０〕の最下位ビットＤ１Ｒ〔０〕による階調数２と、画像データＤ５Ｒ〔７：０〕の対応する下位側ビットＤ５Ｒ〔２：０〕による階調数８とに応じたカウント値０〜６の範囲で、画像データＤ５Ｒ〔７：０〕に同期した第１のタイミング信号であるフレームパルスＦＰを順次循環的に第１のカウンタ３１によりカウントする。さらにこの第１のタイミング信号ＦＰにより第１のカウンタ３１のカウント値を第２のカウンタ３２にロードし、同様の値０〜６の範囲で、第１のタイミング信号ＦＰに比して短い周期による画像データに同期した第２のタイミング信号である水平パルスＬＰを順次循環的にこの第２のカウンタ３２によりカウントする。さらにこの第２のカウンタ３２によるカウント値Ｃ１の上位ビットと下位ビットとを並替回路３３により入れ換えることにより、階調データＤ１Ｒ〔５：０〕の最下位ビットＤ１Ｒ〔０〕による階調数２と、画像データＤ５Ｒ〔７：０〕の対応する下位側ビットＤ５Ｒ〔２：０〕による階調数８とに応じた範囲の値０〜６が、ランダムな順序により順次循環的に繰り返されてなる判定基準値Ｃ２を生成し、これによりこの判定基準値Ｃ２と下位側ビットＤ５Ｒ〔２：０〕とを比較回路３４により順次比較して最下位ビットＤ１Ｒ〔０〕の論理値を設定することにより、先の駆動パターンにより、最下位ビットＤ１Ｒ〔０〕の論理値が設定される。
Specifically, in this embodiment (FIG. 1), the number of
これにより垂直方向には、駆動パターンの位相を１フレーム単位でシフトさせて（図７、図９〜図１４）、隣接する画素に同一の論理値が割り当てられている場合等にあっても、階調の立ち上げを目立たなくすることができる。 Thus, in the vertical direction, the phase of the drive pattern is shifted by one frame unit (FIGS. 7, 9 to 14), and even when the same logical value is assigned to adjacent pixels, The rise of gradation can be made inconspicuous.
またこのようにして生成してなる判定基準値Ｃ２に対して、各論理値を反転させてなる第２の判定基準値をインバータ３５、並替回路３６により生成し、この第２の判定基準値と画像データＤ５Ｒ〔７：０〕の対応する下位側ビットＤ５Ｒ〔２：０〕とを比較回路で比較して最下位ビットＤ１Ｒ〔０〕の論理値を設定し、第１の判定基準値による設定と第２の判定基準値による設定とを選択回路であるセレクタ３８で交互に選択することにより、水平方向に隣接する画素については、同一の生成基準による駆動パターン自体を異ならせて階調を立ち上げ（図７、図９〜図１４）、これによっても隣接する画素に同一の論理値が割り当てられている場合等にあっても、階調の立ち上げを目立たなくすることができる。
Further, a second determination reference value obtained by inverting each logical value is generated by the
（３）実施例の効果
以上の構成によれば、階調データの下位側ビットに割り当てる画像データの値に応じて画像データに同期して論理レベルが変化する駆動パターンにより、この階調データの下位側ビットの論理値を設定し、この階調データの下位側ビットによる階調数を、画像データの階調数に拡大して表示部を駆動することにより、簡易な構成により表現可能な階調数を増大させることができる。
(3) Advantages of the embodiment According to the configuration described above, the gradation data is generated by the drive pattern whose logical level changes in synchronization with the image data in accordance with the value of the image data assigned to the lower bits of the gradation data. By setting the logical value of the lower-order bits and expanding the number of gradations by the lower-order bits of the gradation data to the number of gradations of the image data, the display unit is driven, and the levels that can be expressed with a simple configuration. The logarithm can be increased.
具体的に、駆動パターンの位相を隣接する画素で異ならせることにより、隣接する画素に対しては異なってなる駆動パターンに設定して階調データの下位側ビットの論理値を設定するようにして、簡易な構成により表現可能な階調数を増大させて、階調の増大による画像を違和感なく表示することができる。 Specifically, by changing the phase of the drive pattern between adjacent pixels, the drive pattern is set different for adjacent pixels, and the logical value of the lower-order bits of the gradation data is set. By increasing the number of gradations that can be expressed with a simple configuration, an image due to the increase in gradation can be displayed without a sense of incongruity.
すなわち階調データの下位側ビットによる階調数と、画像データの下位側ビットによる階調数とに応じたカウント値の範囲で、画像データに同期した第１のタイミング信号を順次循環的にカウントする第１のカウンタと、この第１のタイミング信号により第１のカウンタのカウント値をロードし、同一のカウント値の範囲で、第１のタイミング信号に比して短い周期による画像データに同期した第２のタイミング信号を順次循環的にカウントする第２のカウンタと、この第２のカウンタによるカウント値の上位ビットと下位ビットとを入れ換えて、階調データの残る下位側ビットによる階調数と、画像データの残る下位側ビットによる階調数とに応じた範囲の値が、ランダムな順序により順次循環的に繰り返されてなる判定基準値を生成する並替回路と、この判定基準値により画像データの残る下位側ビットによる値を判定して階調データの残る下位側ビットの論理値を設定することにより、駆動パターンにより、階調データの残る下位側ビットの論理値を設定する比較回路とを設けることにより、簡易な構成によるディジタル信号処理回路により表現可能な階調数を増大させて、階調の増大による画像を違和感なく表示することができる。 That is, the first timing signal synchronized with the image data is sequentially and cyclically counted within the range of the count value according to the number of gradations by the lower order bits of the gradation data and the number of gradations by the lower order bits of the image data. The first counter and the count value of the first counter are loaded by this first timing signal, and the same count value range is synchronized with the image data having a shorter period than the first timing signal. A second counter that sequentially and cyclically counts the second timing signal, and the upper and lower bits of the count value by the second counter are replaced, and the number of gradations by the lower bits remaining in the gradation data A reference value is generated by cyclically repeating values in a range corresponding to the number of gradations of the remaining lower bits of the image data in a random order. By determining the value of the low-order bits of the image data based on the replacement circuit and the determination reference value and setting the logical value of the low-order bits of the gradation data, the low-order side of the gradation data remaining according to the drive pattern By providing the comparison circuit for setting the logical value of the bit, the number of gradations that can be expressed by a digital signal processing circuit with a simple configuration can be increased, and an image due to the increase in gradation can be displayed without a sense of incongruity.
また隣接する画素で、駆動パターン自体を異ならせることにより、隣接する画素に対しては異なってなる駆動パターンにより、階調データの下位側ビットの論理値を設定するようにしても、簡易な構成により表現可能な階調数を増大させて、階調の増大による画像を違和感なく表示することができる。 In addition, by making the drive pattern itself different between adjacent pixels, the logical value of the lower-order bits of the gradation data can be set with a different drive pattern for the adjacent pixels. By increasing the number of gradations that can be expressed by this, it is possible to display an image due to the increase in gradations without a sense of incongruity.
具体的に階調データの下位側ビットによる階調数と、画像データの下位側ビットによる階調数とに応じた範囲の値が、ランダムな順序により順次循環的に繰り返されてなる第１の判定基準値を生成する第１の判定基準値生成手段と、この第１の判定基準値の各ビットの値を反転させて第２の判定基準値を生成する第２の判定基準値生成手段と、第１及び第２の判定基準値により画像データの下位側ビットによる値を判定して階調データの下位側ビットの論理値を設定し、これら第１及び第２の判定基準による設定を交互に選択して表示部に出力するようにしても、簡易な構成によるディジタル信号処理回路により表現可能な階調数を増大させて、階調の増大による画像を違和感なく表示することができる。 Specifically, a first value in which a value in a range corresponding to the number of gradations by the lower-order bits of the gradation data and the number of gradations by the lower-order bits of the image data is sequentially and cyclically repeated in a random order. A first determination reference value generating means for generating a determination reference value; a second determination reference value generating means for generating a second determination reference value by inverting the value of each bit of the first determination reference value; The value of the lower bit of the image data is determined by the first and second determination reference values, the logical value of the lower bit of the gradation data is set, and the setting based on the first and second determination criteria is alternately performed. Even if it is selected and output to the display unit, the number of gradations that can be expressed by a digital signal processing circuit with a simple configuration is increased, and an image due to an increase in gradation can be displayed without a sense of incongruity.
またこれらを垂直方向及び水平方向に組み合わせて構成することにより、すなわち水平方向に隣接する画素に対しては、駆動パターンを異ならせることにより、垂直方向に隣接する画素に対しては、駆動パターンの位相を隣接する画素で異ならせることにより、隣接する画素に対する画像データの残る下位側ビットが同一の値である場合に、駆動パターンを異ならせることにより、このようなディジタル信号処理回路を効率良く構成して表現可能な階調数を増大させ、階調の増大による画像を違和感なく表示することができる。 In addition, by combining these in the vertical direction and the horizontal direction, that is, by changing the drive pattern for the pixels adjacent in the horizontal direction, the drive pattern of the pixels adjacent in the vertical direction is changed. By differentiating the phase between adjacent pixels, it is possible to efficiently configure such a digital signal processing circuit by changing the drive pattern when the remaining lower bits of the image data for the adjacent pixels have the same value. Thus, the number of gradations that can be expressed can be increased, and an image due to the increase in gradation can be displayed without a sense of incongruity.
この実施例においては、図１に示す時間変調回路に代えて、図１６に示す時間変調回路が適用されて液晶表示装置が構成される。なおこの実施例においては、この時間変調回路４１に係る構成が異なる点を除いて、実施例１に係る液晶表示装置１１と同一に構成される。
In this embodiment, in place of the time modulation circuit shown in FIG. 1, a time modulation circuit shown in FIG. 16 is applied to constitute a liquid crystal display device. In this embodiment, the configuration is the same as that of the liquid
この時間変調回路４１においては、実施例１について上述した時間変調回路２１に設けられたカウンタ３２の後段に、さらにカウンタ４３が設けられ、このカウンタ４３のカウント値が並替回路３３に入力される。ここでこのカウンタ４３は、水平パルスＬＰによりカウンタ３２のカウント値をロードし、カウンタ３２と同一の値０〜６の範囲で、画像データＤ５Ｒに同期したクロックＣＫをカウントする。
In this
これによりこの実施例では、垂直方向及び水平方向の双方に、駆動パターンの位相を順次変化させ、同一色の隣接する画素について、同一の論理値による画像データＤ５Ｒ〔７：０〕等が割り当てられた場合でも、駆動パターンを異ならせ、階調の増大に伴う違和感を無くすようになされている。 Thereby, in this embodiment, the phase of the drive pattern is sequentially changed both in the vertical direction and in the horizontal direction, and image data D5R [7: 0] or the like having the same logical value is assigned to adjacent pixels of the same color. Even in such a case, the drive pattern is made different so as to eliminate the uncomfortable feeling accompanying the increase in gradation.
この実施例のように、水平方向及び垂直方向の双方について、駆動パターンの位相を順次変化させ、隣接する画素で駆動パターンを異ならせるようにしても、実施例１と同様の効果を得ることができる。 As in this embodiment, even if the drive pattern phase is sequentially changed in both the horizontal direction and the vertical direction and the drive pattern is made different between adjacent pixels, the same effect as in the first embodiment can be obtained. it can.
なお上述の実施例においては、垂直方向には駆動パターンの位相を順次変化させる場合について述べたが、本発明はこれに限らず、必要に応じて垂直方向にもインバータを用いて駆動パターン自体を異ならせるようにしてもよい。 In the above-described embodiment, the case where the phase of the drive pattern is sequentially changed in the vertical direction has been described. However, the present invention is not limited to this, and the drive pattern itself is also used in the vertical direction by using an inverter. You may make it differ.
また上述の実施例においては、図１について上述したように、インバータを介して極性を反転した後、並替回路によりビットを並べ替える場合について述べたが、本発明はこれに限らず、これらの構成の順序を逆にしてもよい。 Further, in the above-described embodiment, as described above with reference to FIG. 1, the case where the bits are rearranged by the rearrangement circuit after the polarity is inverted through the inverter has been described. The configuration order may be reversed.
また上述の実施例においては、カウンタによりフレームパルス、水平パルスをカウントして判定基準値を生成する場合について述べたが、本発明はこれに限らず、例えばメモリより順次記録を読み出して判定基準値を生成する場合等、種々の生成方法を広く適用することができる。 In the above-described embodiment, the case where the determination reference value is generated by counting the frame pulse and the horizontal pulse by the counter has been described. However, the present invention is not limited to this. For example, the determination reference value is obtained by sequentially reading records from the memory. For example, various generation methods can be widely applied.
また上述の実施例においては、１ビットによる階調を３ビットによる階調に拡大する場合について述べたが、本発明はこれに限らず、これらのビット数にあっては、必要に応じて種々に設定することができる。 In the above-described embodiments, the case where the gradation of 1 bit is expanded to the gradation of 3 bits has been described. However, the present invention is not limited to this, and various numbers of bits can be used as necessary. Can be set to
また上述の実施例においては、入力される画像データのビット数を拡大して表示部に表示する場合について述べたが、本発明はこれに限らず、表示部の階調データに比してビット数の大きな画像データを入力して処理する場合等にも広く適用することができる。 In the above-described embodiment, the case where the number of bits of the input image data is enlarged and displayed on the display unit has been described. However, the present invention is not limited to this, and the number of bits is larger than the gradation data of the display unit. The present invention can be widely applied to a case where a large number of image data is input and processed.
また上述の実施例においては、液晶表示パネルによる表示部を駆動する場合について述べたが、本発明はこれに限らず、ＥＬ（Electro Luminescence）による表示部を駆動する場合等にも広く適用することができる。 In the above-described embodiments, the case where the display unit is driven by the liquid crystal display panel has been described. However, the present invention is not limited to this, and the present invention can be widely applied to the case where the display unit is driven by EL (Electro Luminescence). Can do.
本発明は、絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。 The present invention can be applied to a liquid crystal display device in which a drive circuit is integrally formed on an insulating substrate.
１、１１……液晶表示装置、２、１２……表示部、３、１３……ディスプレイメモリ、４、１７……補正テーブル、１４Ｒ、１４Ｇ、１４Ｂ……ディジタル信号処理回路、１６……精度拡張回路、２１、４１……時間変調回路、３１、３２、４３……カウンタ、３３、３６……並替回路、３５……インバータ、３４、３７……比較回路、３８……セレクタ
DESCRIPTION OF
Claims (9)
前記階調データの少なくとも最下位ビットを除いた上位側ビットに対して、前記階調データに比してビット数の大きな画像データの対応する上位側ビットを割り当て、
画像データ処理回路により、
１つの画素に対する連続するフレームで前記画像データの残る下位側ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定することにより、
前記階調データの残る下位側ビットによる前記表示部の階調数を、前記画像データの残る下位側ビットによる階調数に拡大して前記表示部を駆動し、前記画像データによる画像を前記表示部に表示する
ことを特徴とする画像表示装置。 In an image display device that sequentially inputs gradation data indicating the gradation of each pixel to the display unit and displays an image corresponding to the gradation data on the display unit.
Assigning upper bits corresponding to image data having a larger number of bits compared to the gradation data to the upper bits excluding at least the least significant bit of the gradation data;
Image data processing circuit
The lower level where the gradation data remains due to the drive pattern that changes in logic level according to the value of the lower side bits remaining in the image data in successive frames for one pixel and is different for adjacent pixels By setting the logical value of the bit,
The display unit is driven by expanding the number of gradations of the display unit by the lower-order bits remaining in the gradation data to the number of gradations by the lower-order bits remaining in the image data, and the image by the image data is displayed. An image display device characterized by being displayed on a screen.
前記駆動パターンの位相を隣接する画素で異ならせることにより、
前記隣接する画素に対しては異なってなる駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定する
ことを特徴とする請求項１に記載の画像表示装置。 The image data processing circuit includes:
By making the phase of the drive pattern different between adjacent pixels,
The image display device according to claim 1, wherein a logical value of a lower-order bit that remains in the gradation data is set according to a driving pattern that is different for the adjacent pixels.
前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じたカウント値の範囲で、前記画像データに同期した第１のタイミング信号を順次循環的にカウントする第１のカウンタと、
前記第１のタイミング信号により前記第１のカウンタのカウント値をロードし、前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じたカウント値の範囲で、前記第１のタイミング信号に比して短い周期による前記画像データに同期した第２のタイミング信号を順次循環的にカウントする第２のカウンタと、
前記第２のカウンタによるカウント値の上位ビットと下位ビットとを入れ換えて、前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じた範囲の値が、ランダムな順序により順次循環的に繰り返されてなる判定基準値を生成する並替回路と、
前記判定基準値により前記画像データの残る下位側ビットによる値を判定して前記階調データの残る下位側ビットの論理値を設定することにより、前記駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定する比較回路とを有する
ことを特徴とする請求項２に記載の画像表示装置。 The image data processing circuit includes:
A first timing signal synchronized with the image data is sequentially applied within a range of count values corresponding to the number of gradations by the remaining lower bits of the gradation data and the number of gradations by the remaining lower bits of the image data. A first counter that cyclically counts;
The count value of the first counter is loaded by the first timing signal, and the number of gradations according to the remaining lower bits of the gradation data and the number of gradations according to the remaining lower bits of the image data are determined. A second counter that sequentially and cyclically counts a second timing signal synchronized with the image data in a cycle shorter than that of the first timing signal within a range of count values;
Replacing the upper and lower bits of the count value by the second counter according to the number of gradations by the remaining lower bits of the gradation data and the number of gradations by the remaining lower bits of the image data A rearrangement circuit for generating a criterion value in which the values of the range are cyclically repeated sequentially in a random order; and
By determining the value of the lower-order bits remaining in the image data based on the determination reference value and setting the logical value of the lower-order bits remaining in the gradation data, the lower-order side remaining in the gradation data is determined according to the driving pattern. The image display apparatus according to claim 2, further comprising a comparison circuit that sets a logical value of the bit.
前記隣接する画素で、前記駆動パターン自体を異ならせることにより、
前記隣接する画素に対しては異なってなる駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定する
ことを特徴とする請求項１に記載の画像表示装置。 The image data processing circuit includes:
By making the drive pattern itself different in the adjacent pixels,
The image display device according to claim 1, wherein a logical value of a lower-order bit that remains in the gradation data is set according to a driving pattern that is different for the adjacent pixels.
前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じた範囲の値が、ランダムな順序により順次循環的に繰り返されてなる第１の判定基準値を生成する第１の判定基準値生成回路と、
前記第１の判定基準値の各ビットの値を反転させて第２の判定基準値を生成する第２の判定基準値生成回路と、
前記第１の判定基準値と前記画像データの残る下位側ビットによる値を判定して前記階調データの残る下位側ビットの論理値を設定する第１の比較回路と、
前記第２の判定基準値と前記画像データの残る下位側ビットによる値を判定して前記階調データの残る下位側ビットの論理値を設定する第２比較回路と、
前記第１及び第２の比較回路による比較結果を交互に選択して前記表示部に出力するセレクタとを有する
ことを特徴とする請求項４に記載の画像表示装置。 The image data processing circuit includes:
A value in a range corresponding to the number of gradations by the lower-order bits remaining in the gradation data and the number of gradations by the lower-order bits remaining in the image data is sequentially and cyclically repeated in a random order. A first determination reference value generation circuit for generating a determination reference value of
A second determination reference value generation circuit that generates a second determination reference value by inverting the value of each bit of the first determination reference value;
A first comparison circuit configured to determine a value of the first determination reference value and the lower-order bits remaining in the image data and set a logical value of the lower-order bits remaining in the gradation data;
A second comparison circuit for determining a value of the second determination reference value and the remaining lower bits of the image data and setting a logical value of the remaining lower bits of the gradation data;
The image display device according to claim 4, further comprising: a selector that alternately selects a comparison result by the first and second comparison circuits and outputs the comparison result to the display unit.
水平方向に隣接する画素に対しては、前記駆動パターン自体を異ならせることにより、
垂直方向に隣接する画素に対しては、前記駆動パターンの位相を隣接する画素で異ならせることにより、
前記隣接する画素に対しては異なってなる駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定する
ことを特徴とする請求項１に記載の画像表示装置。 The image data processing circuit includes:
For pixels adjacent in the horizontal direction, the drive pattern itself is made different,
For pixels adjacent in the vertical direction, the phase of the drive pattern differs between adjacent pixels,
The image display device according to claim 1, wherein a logical value of a lower-order bit that remains in the gradation data is set according to a driving pattern that is different for the adjacent pixels.
前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じたカウント値の範囲で、前記画像データに同期した第１のタイミング信号を順次循環的にカウントする第１のカウンタと、
前記第１のタイミング信号により前記第１のカウンタのカウント値をロードし、前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じたカウント値の範囲で、前記第１のタイミング信号に比して短い周期による前記画像データに同期した第２のタイミング信号を順次循環的にカウントする第２のカウンタと、
前記第２のカウンタによるカウント値の上位ビットと下位ビットとを入れ換えて、前記階調データの残る下位側ビットによる階調数と、前記画像データの残る下位側ビットによる階調数とに応じた範囲の値が、ランダムな順序により順次循環的に繰り返されてなる第１の判定基準値を生成する並替回路と、
前記第１の判定基準値の各ビットの値を反転させて第２の判定基準値を生成する第２の判定基準値生成手段と、
前記第１の判定基準値と前記画像データの残る下位側ビットによる値を判定して前記階調データの残る下位側ビットの論理値を設定する第１の比較回路と、
前記第２の判定基準値と前記画像データの残る下位側ビットによる値を判定して前記階調データの残る下位側ビットの論理値を設定する第２の比較回路と
前記第１及び第２の比較回路による比較結果を交互に選択して前記表示部に出力するセレクタとを有する
ことを特徴とする請求項６に記載の画像表示装置。 The image data processing circuit includes:
A first timing signal synchronized with the image data is sequentially applied within a range of count values corresponding to the number of gradations by the remaining lower bits of the gradation data and the number of gradations by the remaining lower bits of the image data. A first counter that cyclically counts;
The count value of the first counter is loaded by the first timing signal, and the number of gradations according to the remaining lower bits of the gradation data and the number of gradations according to the remaining lower bits of the image data are determined. A second counter that sequentially and cyclically counts a second timing signal synchronized with the image data in a cycle shorter than that of the first timing signal within a range of count values;
Replacing the upper and lower bits of the count value by the second counter according to the number of gradations by the remaining lower bits of the gradation data and the number of gradations by the remaining lower bits of the image data A rearrangement circuit for generating a first determination reference value in which the values of the range are cyclically repeated sequentially in a random order;
Second determination reference value generating means for generating a second determination reference value by inverting the value of each bit of the first determination reference value;
A first comparison circuit configured to determine a value of the first determination reference value and the lower-order bits remaining in the image data and set a logical value of the lower-order bits remaining in the gradation data;
A second comparison circuit for determining a value of the second determination reference value and the remaining lower bits of the image data and setting a logical value of the remaining lower bits of the gradation data; and the first and second The image display device according to claim 6, further comprising: a selector that alternately selects a comparison result by the comparison circuit and outputs the comparison result to the display unit.
前記第２のタイミング信号が、水平ブランキング期間に対応する期間で供給される水平パルスである
ことを特徴とする請求項７に記載の画像表示装置。 The first timing signal is a frame pulse supplied in a period corresponding to a vertical blanking period;
The image display apparatus according to claim 7, wherein the second timing signal is a horizontal pulse supplied in a period corresponding to a horizontal blanking period.
前記階調データの少なくとも最下位ビットを除いた上位側ビットに対して、前記階調データに比してビット数の大きな画像データの対応する上位側ビットを割り当て、
１つの画素に対する連続するフレームで前記画像データの残る下位側ビットによる値に応じて論理レベルが変化し、かつ隣接する画素に対しては異なってなる駆動パターンにより、前記階調データの残る下位側ビットの論理値を設定することにより、
前記階調データの残る下位側ビットによる前記表示部の階調数を、前記画像データの残る下位側ビットによる階調数に拡大して前記表示部を駆動し、前記画像データによる画像を前記表示部に表示する
ことを特徴とする画像表示方法。
In the image display method of sequentially inputting gradation data instructing the gradation of each pixel to the display unit and displaying an image corresponding to the gradation data on the display unit,
Assigning upper bits corresponding to image data having a larger number of bits compared to the gradation data to the upper bits excluding at least the least significant bit of the gradation data;
The lower level where the gradation data remains due to the drive pattern that changes in logic level according to the value of the lower side bits remaining in the image data in successive frames for one pixel and is different for adjacent pixels By setting the logical value of the bit,
The display unit is driven by expanding the number of gradations of the display unit by the lower-order bits remaining in the gradation data to the number of gradations by the lower-order bits remaining in the image data, and the image by the image data is displayed. An image display method characterized by displaying on a screen.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003291937A JP2005062440A (en) | 2003-08-12 | 2003-08-12 | Device and method for image display |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889166B2 (en) | 2005-09-29 | 2011-02-15 | Samsung Electronics Co., Ltd. | Liquid crystal display with improved image quality |
| JPWO2019054178A1 (en) * | 2017-09-12 | 2020-08-27 | ソニー株式会社 | Display device and signal processing device |
-
2003
- 2003-08-12 JP JP2003291937A patent/JP2005062440A/en active Pending
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| JPWO2019054178A1 (en) * | 2017-09-12 | 2020-08-27 | ソニー株式会社 | Display device and signal processing device |
| US11621301B2 (en) | 2017-09-12 | 2023-04-04 | Saturn Licensing Llc | Display device and signal processing device |
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