JP2005057389A

JP2005057389A - Data output apparatus

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Publication number: JP2005057389A
Application number: JP2003284499A
Authority: JP
Inventors: Toshiaki Furukabu; 利昭古株
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-07-31
Filing date: 2003-07-31
Publication date: 2005-03-03

Abstract

<P>PROBLEM TO BE SOLVED: To provide a data output apparatus capable of reducing a data amount to set a DAC input code. <P>SOLUTION: The data output apparatus is provided with: a serial shift register 11 for converting received serial data in n-bits into parallel data; and a data latch register 12 for latching the converted parallel data, and has a function of receiving the serial data one by one bit synchronously with a first clock signal, converting the serial data received by n-bits into parallel data, transferring the parallel data to the data latch register 12, and carrying out feedback shift of the parallel data synchronously with a second clock signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＤＡＣ入力コードを設定するためのデータを出力するデータ出力装置に関する。 The present invention relates to a data output device that outputs data for setting a DAC input code.

従来、ＤＡＣ回路を検査するためのデータを出力する装置として図１９に示したような測定装置が知られている。図１９に示した測定装置７０は、外部から入力されたｎビット分のシリアルデータをクロック信号に基づいてパラレルデータに変換するシリアルパラレル変換回路７１（以下、シリアルシフトレジスタという）と、該シリアルシフトレジスタ７１から出力されるパラレルデータをラッチ信号に同期して保持するデータ保持レジスタ７２とにより構成されている。データ保持レジスタ７２に保持されているデジタルデータを測定対象のＤＡＣ回路１００へ出力し、ＤＡＣ回路１００から得られるアナログデータが予め設定された期待値と一致するか否かにより検査が行われる。ＤＡＣ回路１００から出力されるデータと期待値とを比較した結果、両者が一致した場合は、ＤＡＣ回路１００は良品と判断され、両者が一致しなかった場合は、ＤＡＣ回路１００は不良品と判断される。 Conventionally, a measuring apparatus as shown in FIG. 19 is known as an apparatus for outputting data for inspecting a DAC circuit. 19 includes a serial / parallel conversion circuit 71 (hereinafter referred to as a serial shift register) that converts n-bit serial data input from the outside into parallel data based on a clock signal, and the serial shift. The data holding register 72 holds the parallel data output from the register 71 in synchronization with the latch signal. The digital data held in the data holding register 72 is output to the DAC circuit 100 to be measured, and an inspection is performed depending on whether analog data obtained from the DAC circuit 100 matches a preset expected value. As a result of comparing the data output from the DAC circuit 100 and the expected value, if both match, the DAC circuit 100 is determined to be non-defective, and if both do not match, the DAC circuit 100 is determined to be defective. Is done.

図２０は測定装置７０の詳細を説明するブロック図であり、図２１は測定装置７０の動作を説明するタイミングチャートである。シリアルシフトレジスタ７１は、ｎ個のＤ型フリップフロップ回路Ｄ０〜Ｄｎ−１を備えており、まず、クロック信号の立ち上がりに同期して、１ビット目（最下位ビット）のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され、該Ｄ型フリップフロップ回路Ｄｎ−１にてそのデータが一時的に保持される。次のクロック信号の立ち上がりに同期してＤ型フリップフロップ回路Ｄｎ−１で保持している１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトして、Ｄ型フリップフロップ回路Ｄｎ−２ににてそのデータを保持すると共に、２ビット目のデータがＤ型フリップフロップ回路Ｄｎ−１に入力されて保持される。同様に、次のクロック信号の立ち上がりに同期して、Ｄ型フリップフロップ回路Ｄｎ−２で保持している１ビット目のデータ、Ｄ型フリップフロップ回路Ｄｎ−１で保持している２ビット目のデータを夫々Ｄ型フリップフロップ回路Ｄｎ−３，Ｄｎ−２へシフトして保持すると共に、３ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力されて保持される。このような動作をｎビット目（最上位ビット）のデータがＤ型フリップフロップ回路Ｄｎ−１に入力されるまで繰り返すことにより、Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１には、１ビット目のデータ、２ビット目のデータ、…、ｎビット目のデータがそれぞれ保持されることとなり、保持されたｎビット分のデータを出力することでパラレルデータに変換する。 FIG. 20 is a block diagram for explaining the details of the measuring apparatus 70, and FIG. 21 is a timing chart for explaining the operation of the measuring apparatus 70. The serial shift register 71 includes n D-type flip-flop circuits D0 to Dn-1. First, in synchronization with the rising edge of the clock signal, serial data of the first bit (least significant bit) is a D-type flip-flop. The D-type flip-flop circuit Dn-1 temporarily holds the data. The first bit data held in the D-type flip-flop circuit Dn-1 is shifted to the adjacent D-type flip-flop circuit Dn-2 in synchronization with the next rising edge of the clock signal, and the D-type flip-flop circuit Dn-2 The data is held at -2, and the second bit data is input to and held in the D-type flip-flop circuit Dn-1. Similarly, in synchronization with the rise of the next clock signal, the first bit data held in the D-type flip-flop circuit Dn-2 and the second bit held in the D-type flip-flop circuit Dn-1 Data is shifted and held in D-type flip-flop circuits Dn-3 and Dn-2, respectively, and serial data of the third bit is input and held in D-type flip-flop circuit Dn-1. By repeating such an operation until the n-th bit (most significant bit) data is input to the D-type flip-flop circuit Dn-1, the D-type flip-flop circuits D0, D1,. The first bit data, the second bit data,..., The n-th bit data are held, and the held n-bit data is output to be converted into parallel data.

データ保持レジスタ７２は、ｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１を備え、図２１に示すラッチ信号に同期してシリアルシフトレジスタ７１から出力されたデータを保持し、その保持したデータをＤＡＣ回路１００へ出力する。具体的には、シリアルシフトレジスタ７１のＤ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１から出力される各データがデータ保持レジスタ７２のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−１にて保持され、これらの保持されたデータがＤＡＣ回路１００へ出力される。 The data holding register 72 includes n D-type flip-flop circuits R0 to Rn-1, holds data output from the serial shift register 71 in synchronization with the latch signal shown in FIG. 21, and stores the held data. Output to the DAC circuit 100. Specifically, each data output from the D-type flip-flop circuits D0, D1,..., Dn-1 of the serial shift register 71 is converted into D-type flip-flop circuits R0, R1,. And the held data is output to the DAC circuit 100.

このように、従来の測定装置７０では、ＤＡＣ回路１００の入力設定をする際に、シリアルシフトレジスタ７１及びデータ保持レジスタ７２の２段のレジスタを経由して入力設定を行っていた。 As described above, in the conventional measuring apparatus 70, when setting the input of the DAC circuit 100, the input setting is performed via the two-stage registers of the serial shift register 71 and the data holding register 72.

また、別の従来例としてカウンタ回路を利用した測定装置が提案されている（例えば、特許文献１参照）。図２２はカウンタ回路を利用した従来の測定装置を示すブロック図である。 As another conventional example, a measuring apparatus using a counter circuit has been proposed (see, for example, Patent Document 1). FIG. 22 is a block diagram showing a conventional measuring apparatus using a counter circuit.

図２２に示した測定装置８０は、カウンタ回路８３と、ＤＡＣ回路１００の検査時及び通常動作時でデータを切替えるための切替回路８１と、入力段レジスタ８２とを備えている。ＤＡＣ回路１００の検査時には、カウンタ回路８３から出力される信号が入力段レジスタ８２に保持されるように切り替えられ、通常動作時には、切替回路８１はデータバスの信号が入力段レジスタ８２に保持されるように切り替えられる。このように、切替回路８１を切り替えることにより、ＤＡＣ回路１００の検査時にはカウンタ回路８３のカウント信号がＤＡＣ回路１００に入力される。
特開平６−１５２４１２号公報 The measuring device 80 shown in FIG. 22 includes a counter circuit 83, a switching circuit 81 for switching data when the DAC circuit 100 is inspected and during normal operation, and an input stage register 82. When the DAC circuit 100 is inspected, the signal output from the counter circuit 83 is switched to be held in the input stage register 82, and during the normal operation, the switching circuit 81 holds the data bus signal in the input stage register 82. Are switched as follows. Thus, by switching the switching circuit 81, the count signal of the counter circuit 83 is input to the DAC circuit 100 when the DAC circuit 100 is inspected.
Japanese Patent Laid-Open No. 6-152412

しかしながら、図１９に示した従来の測定装置７０は、シリアルシフトレジスタ７１とデータ保持レジスタ７２との２段レジスタ回路構成となっており、単純増加（減少）のコード入力によりＤＡＣ回路１００の特性を補償するためにｎビット分（２ⁿ 回）のシリアルデータを毎回シリアルシフトレジスタ７１に入力し、ラッチの信号によりデータ保持レジスタ７２でデータを保持する２段のレジスタ工程を必ず通らないと設定できないことになる。すなわち、２段のレジスタ工程を通ることでＤＡＣ入力を設定するための時間が長くなり、検査に要する時間が多く必要になる。他に外部からの入力信号のデータ設定がＤＡＣ入力ｎビット分（２ⁿ 回）と同等の数のデータが必要になり、シリアルデータを記憶させるための外部記憶装置も大容量になり装置のコストアップを招いているという問題点を有している。 However, the conventional measuring apparatus 70 shown in FIG. 19 has a two-stage register circuit configuration of a serial shift register 71 and a data holding register 72, and the characteristics of the DAC circuit 100 can be obtained by simply increasing (decreasing) code input. In order to compensate, serial data of n bits (2 ⁿ times) is input to the serial shift register 71 every time, and the setting cannot be made without passing through a two-stage register process in which data is held in the data holding register 72 by a latch signal. It will be. That is, it takes a long time to set the DAC input by passing through the two-stage register process, and a lot of time is required for the inspection. In addition, the data setting of the external input signal requires the same number of data as the DAC input n bits (2 ⁿ times), and the external storage device for storing the serial data has a large capacity and the cost of the device Has the problem of inviting up.

また、図２２に示した測定装置８０では、カウンタ回路８３、及び切替回路８１、入力段レジスタ８２の３段の回路工程を介しているためＤＡＣ入力を設定する時間が長くなり、検査に要する時間も多く必要になるという問題点を有している。さらにカウンタ回路８３は、単純増加（減少）によるＤＡＣ入力設定は容易であるが、任意のＤＡＣ入力の設定、及びランダムなＤＡＣ入力の設定には長時間を要するという問題点を有している。 Further, in the measuring apparatus 80 shown in FIG. 22, since the three-stage circuit process of the counter circuit 83, the switching circuit 81, and the input stage register 82 is used, the time for setting the DAC input becomes long, and the time required for the inspection. However, it has a problem that a lot is needed. Further, the counter circuit 83 can easily set a DAC input by simply increasing (decreasing), but has a problem that it takes a long time to set an arbitrary DAC input and a random DAC input.

本発明は斯かる事情に鑑みてなされたものであり、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする構成とすることにより、大容量の外部記憶装置を必要とすることなく、高速に設定すべきデータを出力することが可能なデータ出力装置を提供することを目的とする。 The present invention has been made in view of such circumstances, and a conversion circuit that converts input n-bit serial data into parallel data, and n bits that hold the parallel data converted by the conversion circuit for each bit. And the bit value held in the i-th bit (i = 1, 2,..., N−1) holding unit of the register is shifted to the i + 1-th bit holding unit, and n By shifting the bit value held in the bit holding unit to the first bit holding unit, data that should be set at high speed can be output without requiring a large-capacity external storage device An object of the present invention is to provide a data output device capable of performing the above.

本発明に係るデータ出力装置は、シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、該レジスタが保持するパラレルデータを外部へ出力する出力端子とを備えるデータ出力装置において、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段を備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とする。 A data output device according to the present invention includes an input terminal for serial data, a conversion circuit for converting serial data of n bits (n is an integer of 2 or more) input from the input terminal into parallel data, and the conversion circuit In the data output device comprising: a register having an n-bit holding unit for holding the parallel data converted by each bit; and an output terminal for outputting the parallel data held by the register to the outside. The bit value held in the holding part of the eye (i = 1, 2,..., N−1) is shifted to the holding part of the (i + 1) th bit, and the bit value held in the holding part of the nth bit is 1 bit. Means for shifting to the eye holding part is provided, and parallel data obtained by the shifting is output from the output terminal.

本発明にあっては、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間が短縮される。 In the present invention, a conversion circuit that converts input n-bit serial data into parallel data, and a register having an n-bit holding unit that holds the parallel data converted by the conversion circuit for each bit. The bit value held in the i-th bit holding unit of the register is shifted to the i + 1-th bit holding unit, and the bit value held in the n-th bit holding unit is shifted to the first bit holding unit. Therefore, it is possible to generate data to be output to a circuit to be inspected such as a DAC by feedback shift, and it is not necessary to input a large amount of serial data, and a large capacity for storing serial data. Eliminates the need for external storage devices. In addition, since the amount of data to be input can be reduced, the time required for inspection is shortened.

本発明に係るデータ出力装置は、シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有する複数のレジスタと、各レジスタが保持するパラレルデータを外部へ出力する複数の出力端子とを備えるデータ出力装置において、前記シリアルデータは、出力先を指定するアドレスデータを含み、前記変換回路によりパラレルデータに変換されたアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段とを備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とする。 A data output device according to the present invention includes an input terminal for serial data, a conversion circuit for converting serial data of n bits (n is an integer of 2 or more) input from the input terminal into parallel data, and the conversion circuit In a data output device comprising: a plurality of registers having n-bit holding units for holding the parallel data converted by each bit; and a plurality of output terminals for outputting the parallel data held by each register to the outside. The serial data includes address data designating an output destination, and based on the address data converted into parallel data by the conversion circuit, a switching circuit for switching a register to hold parallel data, and an i-th bit ( i = 1, 2,..., n−1) is transferred to the (i + 1) th bit holding unit. And a means for shifting the bit value held in the n-th bit holding unit to the first bit holding unit, and the parallel data obtained by the shifting should be output from the output terminal. It is characterized by.

本発明にあっては、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、変換したパラレルデータに含まれるアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の複数の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間が短縮される。 In the present invention, a conversion circuit that converts input n-bit serial data into parallel data, and a switching circuit that switches a register to hold parallel data based on address data included in the converted parallel data And a register having an n-bit holding unit for holding the converted parallel data for each bit, and shifting the bit value held in the i-th bit holding unit of the register to the i + 1-bit holding unit, Since the bit value held in the n-th bit holding unit is shifted to the first bit holding unit, data to be output to a plurality of circuits to be inspected such as a DAC can be generated by feedback shift. Equipped with a large-capacity external storage device for storing serial data without the need to input a large amount of serial data That the need is eliminated. In addition, since the amount of data to be input can be reduced, the time required for inspection is shortened.

本発明に係るデータ出力装置は、前記アドレスデータをデコードする回路を更に備え、デコードされたデータに基づいてレジスタを切替えるべくなしてあることを特徴とする。 The data output device according to the present invention further includes a circuit for decoding the address data, and is characterized in that a register is switched based on the decoded data.

本発明にあっては、アドレスデータをデコードする回路を更に備えているため、多数の検査対象回路を検査する際に設定すべきアドレスデータのビット数を減少させることが可能となる。 In the present invention, since a circuit for decoding address data is further provided, it is possible to reduce the number of bits of address data to be set when a large number of test target circuits are tested.

本発明に係るデータ出力装置は、前記レジスタのｊビット目（ｊ＝２，３，…，ｎ）の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトする手段を更に備えることを特徴とする。 The data output apparatus according to the present invention shifts the bit value held in the j-th (j = 2, 3,..., N) holding unit of the register to the j−1-th holding unit and 1 The apparatus further includes means for shifting the bit value held in the bit-th holding unit to the n-th bit holding unit.

本発明にあっては、レジスタのｊビット目の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトするようにしているため、検査対象回路へ出力すべきデータを双方向帰還シフトにより生成することが可能となり、入力データを少なくすることが可能となる。 In the present invention, the bit value held in the j-th bit holding unit of the register is shifted to the j-1 bit holding unit, and the bit value held in the first bit holding unit is n bits. Since the shift to the eye holding unit is performed, data to be output to the circuit to be inspected can be generated by bidirectional feedback shift, and input data can be reduced.

本発明に係るデータ出力装置は、前記変換回路が変換したパラレルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、前記出力端子から出力すべきパラレルデータの出力元を２つのレジスタの何れか一方に切替える回路とを更に備えることを特徴とする。 A data output device according to the present invention includes a bit inversion circuit for bit-inverting the parallel data converted by the conversion circuit, and an n-bit holding unit for holding the bit-inverted parallel data for each bit. And a circuit for switching an output source of parallel data to be output from the output terminal to one of two registers.

本発明にあっては、変換回路が変換したパラレルデータをビット反転するビット反転回路と、ビット反転したパラレルデータを保持するレジスタとを備え、出力すべきレジスタを切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、ビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。 In the present invention, a bit inverting circuit for bit inverting the parallel data converted by the conversion circuit and a register for holding the bit inverted parallel data are provided, and the register to be output is switched and output. Therefore, data to be output to the circuit to be inspected can be generated by bit inversion and feedback shift, and the amount of input data can be reduced.

本発明に係るデータ出力装置は、前記入力端子から入力されたシリアルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したシリアルデータをパラレルデータに変換する変換回路と、前記レジスタへ送出すべきパラレルデータの送出元を２つの変換回路の何れか一方に切替える回路とを更に備えることを特徴とする。 A data output device according to the present invention includes a bit inverting circuit that bit-inverts serial data input from the input terminal, a conversion circuit that converts serial data bit-inverted by the bit inverting circuit into parallel data, and the register And a circuit for switching a transmission source of parallel data to be transmitted to one of two conversion circuits.

本発明にあっては、入力されたシリアルデータをビット反転する反転回路と、ビット反転したシリアルデータをパラレルデータに変換する変換回路とを備え、出力すべきデータの出力元を２つの変換回路を切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、データのビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。 The present invention includes an inverting circuit that inverts the input serial data in bits and a conversion circuit that converts the bit-inverted serial data into parallel data. The output is switched. Therefore, data to be output to the circuit to be inspected can be generated by data bit inversion and feedback shift, and the amount of input data can be reduced.

本発明に係るデータ出力装置は、前記出力端子にＤＡＣを接続可能になしてあり、前記出力端子に接続されたＤＡＣへパラレルデータを出力すべくなしてあることを特徴とする。 The data output device according to the present invention is characterized in that a DAC can be connected to the output terminal, and parallel data is output to the DAC connected to the output terminal.

本発明にあっては、出力端子に接続されたＤＡＣへパラレルデータを出力するようにしてあるため、ＤＡＣ回路に対して設定すべき入力コードが即時的に決定され、検査に要する時間が減少する。 In the present invention, since parallel data is output to the DAC connected to the output terminal, the input code to be set for the DAC circuit is determined immediately, and the time required for inspection is reduced. .

本発明による場合は、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなり、コストを減少させることが可能となる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間を短縮することができる。 According to the present invention, there is provided a conversion circuit for converting input n-bit serial data into parallel data, and a register having an n-bit holding unit for holding the parallel data converted by the conversion circuit for each bit. The bit value held in the i-th bit holding unit of the register is shifted to the i + 1-th bit holding unit, and the bit value held in the n-th bit holding unit is shifted to the first bit holding unit. Therefore, it is possible to generate data to be output to a circuit to be inspected such as a DAC by feedback shift, it is not necessary to input a large amount of serial data, and a large external capacity for storing serial data There is no need to install a storage device, and the cost can be reduced. Further, since the amount of data to be input can be reduced, the time required for inspection can be shortened.

本発明による場合は、入力されたｎビット分のシリアルデータをパラレルデータに変換する変換回路と、変換したパラレルデータに含まれるアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、変換したパラレルデータをビット毎に保持するｎビットの保持部を有するレジスタとを備え、レジスタのｉビット目の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトするようにしているため、ＤＡＣ等の複数の検査対象回路へ出力すべきデータを帰還シフトにより生成することが可能であり、多量のシリアルデータを入力させる必要がなく、シリアルデータを記憶させるための大容量の外部記憶装置を搭載する必要性がなくなり、コストを減少させることが可能となる。また、入力させるデータ量を減少させることが可能となるため、検査に要する時間を短縮することができる。 According to the present invention, a conversion circuit that converts input n-bit serial data into parallel data, and a switching circuit that switches a register to hold parallel data based on address data included in the converted parallel data; A register having an n-bit holding unit that holds the converted parallel data for each bit, and the bit value held in the i-th bit holding unit of the register is shifted to the i + 1-bit holding unit, and n Since the bit value held in the bit holding unit is shifted to the first bit holding unit, it is possible to generate data to be output to a plurality of circuit to be inspected such as DAC by feedback shift. There is no need to input a large amount of serial data, and a large-capacity external storage device for storing serial data is installed. The need to have eliminated, it becomes possible to reduce the cost. In addition, since the amount of data to be input can be reduced, the time required for inspection can be shortened.

本発明による場合は、アドレスデータをデコードする回路を更に備えているため、多数の検査対象回路を検査する際に設定すべきアドレスデータのビット数を減少させることが可能となる。 According to the present invention, since a circuit for decoding address data is further provided, it is possible to reduce the number of bits of address data to be set when inspecting a large number of inspection target circuits.

本発明による場合は、レジスタのｊビット目の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトするようにしているため、検査対象回路へ出力すべきデータを双方向帰還シフトにより生成することが可能となり、入力データを少なくすることが可能となる。 According to the present invention, the bit value held in the j-th bit holding unit of the register is shifted to the j−1-th bit holding unit, and the bit value held in the first bit holding unit is changed to the n-th bit. Therefore, the data to be output to the circuit to be inspected can be generated by bidirectional feedback shift, and the input data can be reduced.

本発明による場合は、変換回路が変換したパラレルデータをビット反転するビット反転回路と、ビット反転したパラレルデータを保持するレジスタとを備え、出力すべきレジスタを切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、ビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。 According to the present invention, a bit inverting circuit that inverts the parallel data converted by the conversion circuit and a register that holds the bit-inverted parallel data are provided, and the register to be output is switched and output. Therefore, data to be output to the circuit to be inspected can be generated by bit inversion and feedback shift, and the amount of input data can be reduced.

本発明による場合は、入力されたシリアルデータをビット反転する反転回路と、ビット反転したシリアルデータをパラレルデータに変換する変換回路とを備え、出力すべきデータの出力元を２つの変換回路を切替えて出力するようにしている。したがって、検査対象回路へ出力すべきデータを、データのビット反転及び帰還シフトにより生成することが可能となり、入力データ量を少なくすることが可能となる。 According to the present invention, there is provided an inverting circuit for bit-inverting the input serial data and a conversion circuit for converting the bit-inverted serial data to parallel data, and the output source of the data to be output is switched between the two conversion circuits. Output. Therefore, data to be output to the circuit to be inspected can be generated by data bit inversion and feedback shift, and the amount of input data can be reduced.

本発明にあよる場合は、出力端子に接続されたＤＡＣへパラレルデータを出力するようにしてあるため、ＤＡＣ回路に対して設定すべき入力コードを即時的に決定することができ、検査に要する時間を減少することができる。 In the case of the present invention, since parallel data is output to the DAC connected to the output terminal, an input code to be set for the DAC circuit can be immediately determined, which is necessary for the inspection. Time can be reduced.

以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。 Hereinafter, the present invention will be specifically described with reference to the drawings showing embodiments thereof.

実施の形態１．
図１は本実施の形態に係る測定装置の構成を説明するブロック図である。図中１０は本発明のデータ出力装置を利用した測定装置であり、外部から入力されたｎビット分のシリアルデータをパラレルデータに変換するシリアルパラレル変換回路１１（以下、シリアルシフトレジスタという）と、該シリアルシフトレジスタ１１により変換されたパラレルデータを保持するためのデータ保持レジスタ１２とを備えており、このデータ保持レジスタ１２に保持されているデータを検査対象のＤＡＣ回路１００に転送して検査を行う。具体的には、ＤＡＣ回路１００から出力されるアナログデータが予め設定された期待値と一致するか否かにより良品であるか否かが検査され、期待値と一致する場合にはそのＤＡＣ回路１００が良品であると判定され、期待値と一致しない場合にはそのＤＡＣ回路１００が不良品であると判定される。測定装置１０は、検査の際に必要となる複数のパラレルデータからなるデータセットをＤＡＣ回路１００に転送する。 Embodiment 1 FIG.
FIG. 1 is a block diagram illustrating a configuration of a measuring apparatus according to the present embodiment. In the figure, reference numeral 10 denotes a measuring device using the data output device of the present invention, a serial-parallel conversion circuit 11 (hereinafter referred to as a serial shift register) for converting n-bit serial data inputted from the outside into parallel data, A data holding register 12 for holding the parallel data converted by the serial shift register 11, and transferring the data held in the data holding register 12 to the DAC circuit 100 to be inspected. Do. Specifically, whether the analog data output from the DAC circuit 100 is a non-defective product is checked based on whether or not the analog data matches a preset expected value. If the analog data matches the expected value, the DAC circuit 100 is checked. Is determined to be a non-defective product, and if it does not match the expected value, the DAC circuit 100 is determined to be a defective product. The measuring apparatus 10 transfers a data set composed of a plurality of parallel data necessary for the inspection to the DAC circuit 100.

シリアルシフトレジスタ１１は、ｎ個のＤ型フリップフロップ回路Ｄ０〜Ｄｎ−１で構成され、第１クロック信号とシリアルのデータ信号とが入力される。シリアルシフトレジスタ１１の各Ｄ型フリッププロップ回路Ｄ０〜Ｄｎ−１は、データ保持レジスタ１２の各Ｄ型フリップフロップ回路Ｒ０〜Ｒｎ−１にそれぞれ接続されている。 The serial shift register 11 includes n D-type flip-flop circuits D0 to Dn-1, and receives a first clock signal and a serial data signal. The D-type flip-flop circuits D0 to Dn-1 of the serial shift register 11 are connected to the D-type flip-flop circuits R0 to Rn-1 of the data holding register 12, respectively.

データ保持レジスタ１２は、シリアルシフトレジスタ１１から出力されるパラレルデータをラッチ信号に同期させて保持すると共に、第２クロック信号に同期させて帰還シフトする機能を備えている。このデータ保持レジスタ１２から出力されるパラレルデータは前述したＤＡＣ回路１００に入力される。 The data holding register 12 has a function of holding the parallel data output from the serial shift register 11 in synchronization with the latch signal and performing feedback shift in synchronization with the second clock signal. The parallel data output from the data holding register 12 is input to the DAC circuit 100 described above.

図２は測定装置１０の詳細を説明するブロック図である。シリアルシフトレジスタ１１が備える各Ｄ型フリップフロップ回路Ｄ０〜Ｄｎ−１は、クロック入力端ＣＫ、データ入力端Ｄ、及びデータ出力端Ｑを有している。 FIG. 2 is a block diagram illustrating details of the measuring apparatus 10. Each of the D-type flip-flop circuits D0 to Dn-1 included in the serial shift register 11 has a clock input terminal CK, a data input terminal D, and a data output terminal Q.

以下、シリアルシフトレジスタ１１の動作について説明する。まず、第１クロック信号の立ち上がりに同期して１ビット目（最下位ビット）のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１のデータ入力端Ｄに入力され、Ｄ型フリップフロップ回路Ｄｎ−１にてそのデータを保持する。そして、次の第１クロック信号の立ち上がりに同期して、Ｄ型フリップフロップ回路Ｄｎ−１で保持されている１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトしてＤ型フリップフロップ回路Ｄｎ−２にて１ビット目のデータ保持すると共に、２ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され、Ｄ型フリップフロップ回路Ｄｎ−１にて２ビット目のデータを保持する。更に、次の第１クロック信号の立ち上がりに同期して、Ｄ型フリッププロップ回路Ｄｎ−２に保持されている１ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−３にシフトして保持し、Ｄ型フリップフロップ回路Ｄｎ−１に保持されている２ビット目のデータを隣のＤ型フリップフロップ回路Ｄｎ−２にシフトして保持すると共に、３ビット目のシリアルデータがＤ型フリップフロップ回路Ｄｎ−１に入力され保持される。 Hereinafter, the operation of the serial shift register 11 will be described. First, in synchronization with the rise of the first clock signal, serial data of the first bit (least significant bit) is input to the data input terminal D of the D-type flip-flop circuit Dn-1, and is input to the D-type flip-flop circuit Dn-1. Hold that data. Then, in synchronization with the next rising edge of the first clock signal, the data of the first bit held in the D-type flip-flop circuit Dn-1 is shifted to the adjacent D-type flip-flop circuit Dn-2 to be D-type. The flip-flop circuit Dn-2 holds the first bit data, and the second bit serial data is input to the D-type flip-flop circuit Dn-1, and the D-type flip-flop circuit Dn-1 Retain data. Further, in synchronization with the next rising edge of the first clock signal, the first bit data held in the D-type flip-flop circuit Dn-2 is shifted and held in the adjacent D-type flip-flop circuit Dn-3. The second bit data held in the D-type flip-flop circuit Dn-1 is shifted and held in the adjacent D-type flip-flop circuit Dn-2, and the third bit serial data is transferred to the D-type flip-flop circuit. Dn-1 is input and held.

このような動作をｎビット目（最上位ビット）のシリアルデータがＤ型フリップフロップ回路に入力され保持されるまで繰り返すことにより、Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１にはそれぞれ１ビット目（最下位ビット）のデータ、２ビット目のデータ、…、ｎビット目（最上位ビット）のデータがそれぞれ保持されることとなり、全体としてｎビット分のシリアルデータがｎビットのパラレルデータに変換される。 By repeating such an operation until the n-th bit (most significant bit) serial data is input and held in the D-type flip-flop circuit, each of the D-type flip-flop circuits D0, D1,. The first bit (least significant bit) data, the second bit data,..., The nth bit (most significant bit) data are held, and n bits of serial data as a whole are parallel in n bits. Converted to data.

これに対してデータ保持レジスタ１２は、それぞれがクロック入力端ＣＫ、ラッチ信号入力端Ｌ、２つのデータ入力端Ｄ＿１，Ｄ＿２、及びデータ出力端Ｑを有するｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１により構成されており、ラッチ信号に同期してパラレルデータを保持すると共に、保持したデータをＤＡＣ回路１００に供給する。 On the other hand, the data holding register 12 includes n D-type flip-flop circuits R0 to Rn each having a clock input terminal CK, a latch signal input terminal L, two data input terminals D_1 and D_2, and a data output terminal Q. -1 and holds parallel data in synchronization with the latch signal and supplies the held data to the DAC circuit 100.

以下、データ保持レジスタ１２の動作について説明する。シリアルシフトレジスタ１１の各Ｄ型フリップフロップ回路Ｄ０，Ｄ１，…，Ｄｎ−１から出力されるデータは、データ保持レジスタ１２のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−１のそれぞれに保持される。すなわち、Ｄ型フリップフロップ回路Ｄ０から出力される１ビット目（最下位ビット）のデータはＤ型フリップフロップ回路Ｒ０に保持され、Ｄ型フリップフロップ回路Ｄ１から出力される２ビット目のデータはＤ型フリップフロップ回路Ｒ１に保持され、…、Ｄ型フリップフロップ回路Ｄｎ−１から出力されるｎビット目（最上位ビット）のデータはＤ型フリップフロップ回路Ｒｎ−１に保持される。 Hereinafter, the operation of the data holding register 12 will be described. Data output from the D-type flip-flop circuits D0, D1,..., Dn-1 of the serial shift register 11 are held in the D-type flip-flop circuits R0, R1,. Is done. That is, the first bit (least significant bit) data output from the D-type flip-flop circuit D0 is held in the D-type flip-flop circuit R0, and the second bit data output from the D-type flip-flop circuit D1 is D The n-th bit (most significant bit) data held in the type flip-flop circuit R1 and outputted from the D-type flip-flop circuit Dn-1 is held in the D-type flip-flop circuit Rn-1.

更に、データ保持レジスタ１２は、第２クロック信号に同期して帰還シフトする機能を備えており、クロック信号の立ち上がりに同期して左方向にデータをシフトすると共に、シフトしたデータをＤＡＣ回路１００に供給する。ここで、左方向にデータをシフトするとは、Ｄ型フリップフロップ回路Ｒ０に保持されているデータをＤ型フリップフロップ回路Ｒ１に、Ｄ型フリップフロップ回路Ｒ１に保持されているデータをＤ型フリップフロップ回路Ｒ２に、…、Ｄ型フリップフロップ回路Ｒｎ−２に保持されているデータをＤ型フリップフロップ回路Ｒｎ−１に、それぞれシフトして保持することを意味する。また、帰還シフトするとは、Ｄ型フリップフロップ回路Ｒｎ−１に保持されているデータをＤ型フリップフロップ回路Ｒ０にシフトして保持することを意味する。なお、左方向にデータをシフトする構成について説明したが、右方向にデータをシフトする構成にしてもよいことは勿論である。 Further, the data holding register 12 has a function of performing a feedback shift in synchronization with the second clock signal, shifts the data to the left in synchronization with the rising edge of the clock signal, and transfers the shifted data to the DAC circuit 100. Supply. Here, shifting data to the left means that data held in the D-type flip-flop circuit R0 is transferred to the D-type flip-flop circuit R1, and data held in the D-type flip-flop circuit R1 is transferred to the D-type flip-flop. In the circuit R2, ... means that the data held in the D-type flip-flop circuit Rn-2 is shifted and held in the D-type flip-flop circuit Rn-1. The feedback shift means that the data held in the D-type flip-flop circuit Rn-1 is shifted and held in the D-type flip-flop circuit R0. Although the configuration for shifting data in the left direction has been described, it goes without saying that the configuration for shifting data in the right direction may be used.

次に、従来の構成（図１９）によりＤＡＣ回路１００に入力設定する場合と、本実施の形態の構成によりＤＡＣ回路１００に入力設定する場合とに関してそれぞれの測定装置５０，１０に入力すべきシリアルデータのデータ量の差異について説明する。 Next, the serial to be input to each of the measurement devices 50 and 10 in the case of setting the input to the DAC circuit 100 by the conventional configuration (FIG. 19) and the case of setting the input to the DAC circuit 100 by the configuration of the present embodiment. The difference in data amount will be described.

図３及び図４は測定装置１０に入力するシリアルデータの組合わせを説明する説明図である。例えば、２ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２² （＝４）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、３通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良く、シリアルシフトレジスタ１１に入力するデータ量が軽減される。すなわち、図３（ａ）に示したように“１０”のデータは、データ保持レジスタ１２に保持された“０１” のデータを帰還シフトして得ることができるため、シリアルシフトレジスタ１１に外部から入力する必要はなく、“１０”のデータをＤＡＣ回路１００に対して出力する場合には、２段のレジスタ工程（シリアルシフトレジスタ１１、及びデータ保持レジスタ１２）を通らなくて良いため検査時間を短縮できる。 3 and 4 are explanatory diagrams for explaining combinations of serial data input to the measuring apparatus 10. For example, when 2-bit parallel data is input to the DAC circuit 100 for inspection, conventionally, 2 ² (= 4) types of serial data must be input to the measuring apparatus 70. When the measuring apparatus 10 is used, it is only necessary to input three types of serial data to the serial shift register 11, and the amount of data input to the serial shift register 11 is reduced. That is, as shown in FIG. 3A, the data “10” can be obtained by feedback shifting the data “01” held in the data holding register 12, so that the serial shift register 11 is externally connected. There is no need to input, and when “10” data is output to the DAC circuit 100, it is not necessary to go through a two-stage register process (the serial shift register 11 and the data holding register 12). Can be shortened.

３ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２³ （＝８）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、４通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図３（ｂ）に示したように“０１０”のデータは、データ保持レジスタ１２に保持された“００１”のデータを帰還シフトして得ることができ、“１００”のデータは、“０１０”のデータを更に帰還シフトして得ることができる。同様に、“１１０”のデータは、データ保持レジスタ１２に保持された“０１１”のデータを帰還シフトして得ることができ、“１０１”のデータは、“１１０”のデータを更に帰還シフトして得ることができる。 In the case where 3-bit parallel data is input to the DAC circuit 100 for inspection, conventionally, 2 ³ (= 8) kinds of serial data have to be input to the measuring device 70, but the measurement according to the present embodiment is performed. When the apparatus 10 is used, it is only necessary to input four kinds of serial data to the serial shift register 11. That is, as shown in FIG. 3B, the data “010” can be obtained by feedback shifting the data “001” held in the data holding register 12, and the data “100” The data of 010 ″ can be obtained by further feedback shifting. Similarly, the data “110” can be obtained by feedback shifting the data “011” held in the data holding register 12, and the data “101” can be obtained by further feedback shifting the data “110”. Can be obtained.

４ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２⁴ （＝１６）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、６通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図３（ｃ）に示したように、“００１０”のデータは、データ保持レジスタ１２に保持された“０００１”のデータを帰還シフトして得ることができ、“０１００”のデータは、“００１０”のデータを帰還シフトして得ることができ、“１０００”のデータは、“０１００”のデータを帰還シフトして得ることができる。同様に、“０１１０”のデータは、データ保持レジスタ１２に保持された“００１１”のデータを帰還シフトして得ることができる、“１１００”のデータは、“０１１０”のデータを帰還シフトして得ることができる、“１００１”のデータは、“１１００”のデータを帰還シフトして得ることができる。また、“１１１０”のデータは、データ保持レジスタ１２に保持された“０１１１”のデータを帰還シフトして得ることができ、“１１０１”のデータは、“１１１０”のデータを帰還シフトして得ることができ、“１０１１”のデータは、“１１０１”のデータを帰還シフトして得ることができる。 When 4-bit parallel data is input to the DAC circuit 100 for inspection, conventionally, 2 ⁴ (= 16) kinds of serial data have to be input to the measuring device 70, but the measurement according to this embodiment is performed. When the device 10 is used, it is only necessary to input six types of serial data to the serial shift register 11. That is, as shown in FIG. 3C, the data “0010” can be obtained by feedback shifting the data “0001” held in the data holding register 12, and the data “0100” The data “0010” can be obtained by feedback shifting, and the data “1000” can be obtained by feedback shifting the data “0100”. Similarly, the data “0110” can be obtained by feedback shifting the data “0011” held in the data holding register 12. The data “1100” can be obtained by feedback shifting the data “0110”. The data “1001” that can be obtained can be obtained by feedback shifting the data “1100”. The data “1110” can be obtained by feedback shifting the data “0111” held in the data holding register 12, and the data “1101” can be obtained by feedback shifting the data “1110”. The data “1011” can be obtained by feedback-shifting the data “1101”.

５ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２⁵ （＝３２）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置１０を用いた場合には、８通りのシリアルデータをシリアルシフトレジスタ１１に入力するだけで良い。すなわち、図４に示したように、“０００１０”のデータは、データ保持レジスタ１２に保持された“００００１”のデータを帰還シフトして得ることができ、“００１００”のデータは、“０００１０”のデータを帰還シフトして得ることができ、“０１０００”のデータは、“００１００”のデータを帰還シフトして得ることができ、“１００００”のデータは、“０１０００”のデータを帰還シフトして得ることができる。同様に、“００１１０”のデータは、データ保持レジスタ１２に保持された“０００１１”のデータを帰還シフトして得ることができ、“０１１００”のデータは、“００１１０”のデータを帰還シフトして得ることができ、“１１０００”のデータは、“０１１００”のデータを帰還シフトして得ることができ、“１０００１”のデータは、“１１０００”のデータを帰還シフトして得ることができる。また、“０１０１０”のデータは、データ保持レジスタ１２に保持された“００１０１”のデータを帰還シフトして得ることができ、“１０１００”のデータは、“０１０１０”のデータを帰還シフトして得ることができ、“０１００１”のデータは、“１０１００”のデータを帰還シフトして得ることができ、“１００１０”のデータは、“０１００１”のデータを帰還シフトして得ることができる。また、“０１１１０”のデータは、データ保持レジスタ１２に保持された“００１１１”のデータを帰還シフトして得ることができ、“１１１００”のデータは、“０１１１０”のデータを帰還シフトして得ることができ、“１１００１”のデータは、“１１１００”のデータを帰還シフトして得ることができ、“１００１１”のデータは、“１１００１”のデータを帰還シフトして得ることができる。また、“１０１１０”のデータは、データ保持レジスタ１２に保持された“０１０１１”のデータを帰還シフトして得ることができ、“０１１０１”のデータは、“１０１１０”のデータを帰還シフトして得ることができ、“１１０１０”のデータは、“０１１０１”のデータを帰還シフトして得ることができ、“１０１０１”のデータは、“１１０１０”のデータを帰還シフトして得ることができる。また、“１１１１０”のデータは、データ保持レジスタ１２に保持された“０１１１１”のデータを帰還シフトして得ることができ、“１１１０１”のデータは、“１１１１０”のデータを帰還シフトして得ることができ、“１１０１１”のデータは、“１１１０１”のデータを帰還シフトして得ることができ、“１０１１１”のデータは、“１１０１１”のデータを帰還シフトして得ることができる。 When the 5-bit parallel data is input to the DAC circuit 100 and inspected, conventionally, 2 ⁵ (= 32) serial data must be input to the measuring device 70, but the measurement according to the present embodiment is performed. When the device 10 is used, it is only necessary to input eight kinds of serial data to the serial shift register 11. That is, as shown in FIG. 4, the data “00010” can be obtained by feedback shifting the data “00001” held in the data holding register 12, and the data “00100” is “00010”. The data of “01000” can be obtained by feedback shifting the data of “00100”, and the data of “10000” can be obtained by feedback shifting the data of “01000”. Can be obtained. Similarly, the data “00110” can be obtained by feedback shifting the data “00011” held in the data holding register 12, and the data “01100” can be obtained by feedback shifting the data “00110”. The data “11000” can be obtained by feedback shifting the data “01100”, and the data “10001” can be obtained by feedback shifting the data “11000”. The data “01010” can be obtained by feedback shifting the data “00101” held in the data holding register 12, and the data “10100” can be obtained by feedback shifting the data “01010”. The data “01001” can be obtained by feedback shifting the data “10100”, and the data “10010” can be obtained by feedback shifting the data “01001”. The data “01110” can be obtained by feedback shifting the data “00111” held in the data holding register 12, and the data “11100” can be obtained by feedback shifting the data “01110”. The data “11001” can be obtained by feedback shifting the data “11100”, and the data “10011” can be obtained by feedback shifting the data “11001”. The data “10110” can be obtained by feedback shifting the data “01011” held in the data holding register 12, and the data “01101” can be obtained by feedback shifting the data “10110”. The data “11010” can be obtained by feedback shifting the data “01101”, and the data “10101” can be obtained by feedback shifting the data “11010”. The data “11110” can be obtained by feedback shifting the data “01111” held in the data holding register 12, and the data “11101” can be obtained by feedback shifting the data “11110”. The data “11011” can be obtained by feedback shifting the data “11101”, and the data “10111” can be obtained by feedback shifting the data “11011”.

このように本実施の形態では、ＤＡＣ回路１００に対して出力すべきパラレルデータの一部をデータ保持レジスタ１２の帰還シフト機能を利用して得ているため、測定装置１０に入力するデータ（シリアルデータ）を軽減することが可能となる。 As described above, in the present embodiment, a part of parallel data to be output to the DAC circuit 100 is obtained by using the feedback shift function of the data holding register 12, so that data (serial) is input to the measuring apparatus 10. Data) can be reduced.

なお、通常動作時は第２クロック信号が供給されず、消費電力の低減を図ることが可能である。また、検査対象物をＤＡＣ回路１００とする代わりに別のロジック回路の設定に利用しても良い。 Note that the second clock signal is not supplied during normal operation, and power consumption can be reduced. Further, instead of using the DAC circuit 100 as the inspection object, it may be used for setting another logic circuit.

実施の形態２．
実施の形態１では、データ保持レジスタ１２が一方向にのみ帰還シフトする構成について説明したが、本実施の形態では双方向に帰還シフトする構成について説明する。すなわち、本実施の形態でのデータ保持レジスタは双方向に帰還シフトする機能を有しているため、左方向にデータをシフトさせる場合と、右方向にデータをシフトさせる場合とが可能となる。 Embodiment 2. FIG.
In the first embodiment, the configuration in which the data holding register 12 performs feedback shift only in one direction has been described, but in the present embodiment, the configuration in which feedback shift is performed in both directions will be described. In other words, since the data holding register in this embodiment has a function of performing bidirectional shift shifting, it is possible to shift data in the left direction and shift data in the right direction.

図５は本実施の形態に係る測定装置の構成を説明するブロック図である。本実施の形態に係る測定装置２０は、実施の形態１に示した測定装置１０と同様の構成をしており、外部から入力されたｎビット分のシリアルデータをパラレルデータに変換するシリアルシフトレジスタ２１と、該シリアルシフトレジスタ２１により変換されたパラレルデータを保持するためのデータ保持レジスタ２２とを備えており、このデータ保持レジスタ２２に保持されているデータを検査対象のＤＡＣ回路１００に転送して検査を行う。 FIG. 5 is a block diagram illustrating the configuration of the measuring apparatus according to the present embodiment. The measuring apparatus 20 according to the present embodiment has the same configuration as the measuring apparatus 10 shown in the first embodiment, and converts a serial data for n bits input from the outside into parallel data. 21 and a data holding register 22 for holding the parallel data converted by the serial shift register 21, and the data held in the data holding register 22 is transferred to the DAC circuit 100 to be inspected. Inspect.

図６は測定装置２０の詳細を説明するブロック図である。なお、シリアルシフトレジスタ２１の構成については実施の形態１と全く同様であるためその説明を省略することとする。 FIG. 6 is a block diagram illustrating details of the measuring apparatus 20. Note that the configuration of the serial shift register 21 is exactly the same as that of the first embodiment, and therefore the description thereof is omitted.

データ保持レジスタ２２は、それぞれがクロック入力端ＣＫ、ラッチ信号入力端Ｌ、３つのデータ入力端Ｄ＿１，Ｄ＿ＲＩＧＨＴ，Ｄ＿ＬＥＦＴ、切替信号入力端Ｒ／Ｌ、及びデータ出力端Ｑを有するｎ個のＤ型フリップフロップ回路Ｒ０〜Ｒｎ−１により構成されており、シリアルシフトレジスタ２１から出力されるパラレルデータをラッチ信号に同期して保持すると共に、第２クロック信号に同期して帰還シフトする機能を備えている。また、切替信号入力端Ｒ／Ｌに入力される切替信号により、左方向又は右方向のどちらか一方にデータのシフト方向を切替えるようにしている。 The data holding register 22 has n D-types each having a clock input terminal CK, a latch signal input terminal L, three data input terminals D_1, D_RIGHT, D_LEFT, a switching signal input terminal R / L, and a data output terminal Q. The flip-flop circuits R0 to Rn-1 are configured to hold the parallel data output from the serial shift register 21 in synchronization with the latch signal and perform feedback shift in synchronization with the second clock signal. Yes. Further, the data shift direction is switched to either the left direction or the right direction by the switching signal input to the switching signal input terminal R / L.

実施の形態３．
図７は本実施の形態に係る測定装置の構成を説明するブロック図であり、図８は測定装置で利用されるスイッチ回路の詳細を説明するブロック図である。本実施の形態に係る測定装置３０は、シリアルシフトレジスタ３１、第１データ保持レジスタ３２、第２データ保持レジスタ３３、１／２分周回路３５、切替回路３７，３８、インバータ３４，３４，…，３４，３６、及びスイッチ回路ＳＷ，ＳＷ，…，ＳＷを備えている。 Embodiment 3 FIG.
FIG. 7 is a block diagram illustrating the configuration of the measurement apparatus according to the present embodiment, and FIG. 8 is a block diagram illustrating details of a switch circuit used in the measurement apparatus. The measuring apparatus 30 according to the present embodiment includes a serial shift register 31, a first data holding register 32, a second data holding register 33, a 1/2 frequency dividing circuit 35, switching circuits 37 and 38, inverters 34, 34,. , 34, 36 and switch circuits SW, SW,..., SW.

以下、本実施の形態に係る測定装置３０の動作を図９に示したタイミングチャートにより説明する。 Hereinafter, the operation of the measuring apparatus 30 according to the present embodiment will be described with reference to the timing chart shown in FIG.

シリアルシフトレジスタ３１は、実施の形態１と同様に外部から入力されたｎビット分のシリアルデータを第１クロック信号に同期してパラレルデータに変換するシリアルパラレル変換回路である。シリアルシフトレジスタ３１には、第１データ保持レジスタ３２が接続されているとともに、インバータ３４，３４，…，３４を介して第２データ保持レジスタ３３が接続されている。 The serial shift register 31 is a serial-parallel conversion circuit that converts n-bit serial data input from the outside into parallel data in synchronization with the first clock signal, as in the first embodiment. A first data holding register 32 is connected to the serial shift register 31, and a second data holding register 33 is connected via inverters 34, 34,.

第１データ保持レジスタ３２及び第２データ保持レジスタ３３の構成は、実施の形態１に示したデータ保持レジスタ１２の構成と同様であり（図２参照）、第２クロック信号に同期して保持しているデータを帰還シフトする。 The configuration of the first data holding register 32 and the second data holding register 33 is the same as that of the data holding register 12 shown in the first embodiment (see FIG. 2), and is held in synchronization with the second clock signal. Shifts the data that is being fed back.

１／２分周回路３５は、第２クロック信号を１／２分周するための回路であり、“Ｈ”レベルの信号と“Ｌ” レベルの信号とを交互に出力する。切替回路３７、３８は、論理和回路で構成され、１／２分周回路３５の出力が“Ｈ”レベルのとき、第２クロック信号を第１データ保持レジスタ３２に供給し、“Ｌ”レベルのとき、第２クロック信号を第２データ保持レジスタ３３に供給する。また、１／２分周回路３５と切替回路３８との間にはインバータ３６を備えている。インバータ３４，３４，…，３４は、シリアルシフトレジスタ３１と第２データ保持レジスタ３３との間に接続されており、シリアルシフトレジスタ３１から出力されたデータをビット反転させる。 The ½ divider circuit 35 is a circuit for dividing the second clock signal by ½, and alternately outputs an “H” level signal and an “L” level signal. The switching circuits 37 and 38 are composed of OR circuits, and when the output of the ½ divider circuit 35 is at “H” level, the second clock signal is supplied to the first data holding register 32 and is at “L” level. At this time, the second clock signal is supplied to the second data holding register 33. Further, an inverter 36 is provided between the 1/2 frequency divider 35 and the switching circuit 38. The inverters 34, 34,..., 34 are connected between the serial shift register 31 and the second data holding register 33, and bit-invert data output from the serial shift register 31.

また、スイッチ回路ＳＷは、図８に示すように２つの論理和回路３０１，３０２とインバータ３０３とにより構成されており、１／２分周回路３５の出力が“Ｈ”レベルのとき、第１データ保持レジスタ３２に保持されているデータをＤＡＣ回路１００に出力し、“Ｌ”レベルのとき、第２データ保持レジスタ３３に保持されているデータをＤＡＣ回路１００に出力する。 Further, as shown in FIG. 8, the switch circuit SW includes two OR circuits 301 and 302 and an inverter 303. When the output of the ½ divider circuit 35 is “H” level, The data held in the data holding register 32 is output to the DAC circuit 100, and the data held in the second data holding register 33 is output to the DAC circuit 100 when the level is “L”.

次に、従来の構成（図１９）によりＤＡＣ回路１００に入力設定する場合と、本実施の形態の構成によりＤＡＣ回路１００に入力設定する場合とに関してそれぞれの測定装置３０，７０に入力すべきシリアルデータのデータ量の差異について説明する。 Next, the serial to be input to each of the measuring devices 30 and 70 in the case of setting the input to the DAC circuit 100 by the conventional configuration (FIG. 19) and the case of setting the input to the DAC circuit 100 by the configuration of the present embodiment. The difference in data amount will be described.

図１０〜図１３は測定装置３０に入力するシリアルデータの組合わせを説明する説明図である。例えば、２ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２² （＝４）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置３０を用いた場合には、２通りのシリアルデータをシリアルシフトレジスタ３１に入力するだけで良く、シリアルシフトレジスタ３１に入力するデータ量が軽減される。 10 to 13 are explanatory diagrams for explaining combinations of serial data input to the measuring apparatus 30. FIG. For example, when 2-bit parallel data is input to the DAC circuit 100 for inspection, conventionally, 2 ² (= 4) types of serial data must be input to the measuring apparatus 70. When the measuring device 30 is used, only two types of serial data need be input to the serial shift register 31, and the amount of data input to the serial shift register 31 is reduced.

本実施の形態では、シリアルデータ“００”が、まず、シリアルシフトレジスタ３１に入力され、パラレルデータ“００”に変換される。変換された“００”のパラレルデータが第１データ保持レジスタ３２に保持され、保持された“００”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２がパラレルデータ“００”を保持する際、同時に、パラレルデータ“００”を反転した“１１”のデータが第２データ保持レジス３３に保持され、“００”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３３に保持された“１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。 In the present embodiment, serial data “00” is first input to the serial shift register 31 and converted to parallel data “00”. The converted parallel data “00” is held in the first data holding register 32, and the held parallel data “00” is output to the DAC circuit 100 for inspection. When the first data holding register 32 holds the parallel data “00”, at the same time, the data “11” obtained by inverting the parallel data “00” is held in the second data holding register 33 and the parallel data “00” is stored. After being output to the DAC circuit 100 and inspected, the parallel data “11” held in the second data holding register 33 is output to the DAC circuit 100 and inspected.

次に、シリアルデータ“１０”がシリアルシフトレジスタ３１に入力され、パラレルデータ“１０”に変換される。変換された“１０”のパラレルデータが第１データ保持レジスタ３２に保持され、保持された“１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２がパラレルデータ“１０”を保持する際、同時に、パラレルデータ“１０”を反転した“０１”のデータが、第２データ保持レジスタ３３に保持され、“１０”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３３に保持された“０１”のパラレルデータをＤＡＣ回路１００に出力して検査する。 Next, serial data “10” is input to the serial shift register 31 and converted to parallel data “10”. The converted “10” parallel data is held in the first data holding register 32, and the held “10” parallel data is output to the DAC circuit 100 for inspection. When the first data holding register 32 holds the parallel data “10”, simultaneously, the data “01” obtained by inverting the parallel data “10” is held in the second data holding register 33, and the parallel data “10” is stored. Is output to the DAC circuit 100 for inspection, and then the parallel data “01” held in the second data holding register 33 is output to the DAC circuit 100 for inspection.

３ビットのパラレルデータをＤＡＣ回路１００に入力して検査する場合には、従来では、２³ （＝８）通りのシリアルデータを測定装置７０に入力する必要があるが、本実施の形態の測定装置３０を用いた場合には、２通りのシリアルデータをシリアルシフトレジスタ３１に入力するだけで良い。 In the case where 3-bit parallel data is input to the DAC circuit 100 for inspection, conventionally, 2 ³ (= 8) kinds of serial data have to be input to the measuring device 70, but the measurement according to the present embodiment is performed. When the device 30 is used, it is only necessary to input two kinds of serial data to the serial shift register 31.

まず、シリアルデータ“０００”がシリアルシフトレジスタ３１に入力され、パラレルデータ“０００”に変換される。変換された“０００”のデータが第１データ保持レジスタ３２に保持され、保持された“０００”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２にパラレルデータ“０００”を保持する際、同時に、“０００”を反転した“１１１”のデータが、第２データ保持レジスタ３２に保持され、“０００”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３２に保持された“１１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。 First, serial data “000” is input to the serial shift register 31 and converted into parallel data “000”. The converted “000” data is held in the first data holding register 32, and the held “000” parallel data is output to the DAC circuit 100 for inspection. When parallel data “000” is held in the first data holding register 32, simultaneously, “111” data obtained by inverting “000” is held in the second data holding register 32, and the parallel data of “000” is converted to DAC. After being output to the circuit 100 and inspected, the parallel data “111” held in the second data holding register 32 is output to the DAC circuit 100 and inspected.

次に、シリアルデータ“００１”がシリアルシフトレジスタ３１に入力され、パラレルデータ“００１”に変換される。変換された“００１”のデータが第１データ保持レジスタ３２に保持され、保持された“００１”のパラレルデータをＤＡＣ回路１００に出力して検査する。第１データ保持レジスタ３２にパラレルデータ“００１”を保持する際、同時に、“００１”を反転した“１１０”のデータが、第２データ保持レジスタ３２に保持され、“００１”のパラレルデータをＤＡＣ回路１００に出力して検査した後、第２データ保持レジスタ３２に保持された“１１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。 Next, serial data “001” is input to the serial shift register 31 and converted into parallel data “001”. The converted “001” data is held in the first data holding register 32, and the held “001” parallel data is output to the DAC circuit 100 for inspection. When the parallel data “001” is held in the first data holding register 32, simultaneously, the data “110” obtained by inverting “001” is held in the second data holding register 32, and the parallel data “001” is converted to the DAC. After being output to the circuit 100 and inspected, the parallel data “110” held in the second data holding register 32 is output to the DAC circuit 100 and inspected.

次に、第１データ保持レジスタ３２により、保持された“００１”のデータを帰還シフトして、“０１０”のデータを保持し、“０１０”のパラレルデータをＤＡＣ回路１００に出力して検査する。次に、第２データ保持レジスタ３２により、保持された“１１０”のデータを帰還シフトして“１０１”のデータを保持し、“１０１”のパラレルデータをＤＡＣ回路１００に出力して検査する。 Next, the first data holding register 32 feedback shifts the held “001” data, holds the “010” data, and outputs the “010” parallel data to the DAC circuit 100 for inspection. . Next, the second data holding register 32 feedback shifts the held “110” data to hold the “101” data, and outputs the “101” parallel data to the DAC circuit 100 for inspection.

次に、第１データ保持レジスタ３２により、“０１０”のデータを帰還シフトして“１００”のデータを保持し、“１００”のパラレルデータをＤＡＣ回路１００に出力して検査する。次に、第２データ保持レジスタ３２により、“１０１”のデータを帰還シフトして“０１１”のデータを保持し、“０１１”のパラレルデータをＤＡＣ回路１００に出力して検査する。 Next, the first data holding register 32 feedback-shifts the data “010” to hold the data “100”, and outputs the parallel data “100” to the DAC circuit 100 for inspection. Next, the second data holding register 32 feedback-shifts the data “101” to hold the data “011”, and outputs the parallel data “011” to the DAC circuit 100 for inspection.

４〜７ビットのパラレルデータをＤＡＣ回路１００に出力して検査する場合も同様である。４ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２⁴ （＝１６）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには４通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、５ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２⁵ （＝３２）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには４通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、６ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２⁶ （＝６４）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには８通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。また、７ビットのパラレルデータを出力してＤＡＣ回路１００を検査する場合には、従来では２⁷ （＝１２８）通りのシリアルデータを測定装置７０に転送する必要があるが、本実施の形態に係る測定装置３０を利用するときには１０通りのシリアルデータをシリアルシフトレジスタ３１に転送するだけでよい。 The same applies to the case where 4 to 7-bit parallel data is output to the DAC circuit 100 for inspection. In the case of inspecting the DAC circuit 100 by outputting 4-bit parallel data, conventionally, 2 ⁴ (= 16) kinds of serial data have to be transferred to the measuring device 70, but the measurement according to the present embodiment is performed. When the device 30 is used, it is only necessary to transfer four types of serial data to the serial shift register 31. In the case where the DAC circuit 100 is inspected by outputting 5-bit parallel data, conventionally, it is necessary to transfer 2 ⁵ (= 32) serial data to the measuring apparatus 70. When using such a measuring device 30, it is only necessary to transfer four types of serial data to the serial shift register 31. In the case where the DAC circuit 100 is inspected by outputting 6-bit parallel data, conventionally, 2 ⁶ (= 64) serial data must be transferred to the measuring apparatus 70. When using such a measuring device 30, it is only necessary to transfer eight types of serial data to the serial shift register 31. In the case where the DAC circuit 100 is inspected by outputting 7-bit parallel data, conventionally, 2 ⁷ (= 128) serial data must be transferred to the measuring apparatus 70. When using such a measuring device 30, it is only necessary to transfer ten kinds of serial data to the serial shift register 31.

このように、本実施の形態では、測定装置３０に入力されたシリアルシフトレジスタ３１により変換して得られたパラレルデータ又はビット反転して得られたパラレルデータを帰還シフトしてＤＡＣ回路１００に対して出力すべきデータを得るようにしているため、測定装置３０に入力するデータ（シリアルデータ）を実施の形態１と比較しても更に軽減することが可能となる。 As described above, in the present embodiment, the parallel data obtained by conversion by the serial shift register 31 input to the measuring device 30 or the parallel data obtained by bit inversion is feedback-shifted to the DAC circuit 100. Therefore, even if the data (serial data) input to the measuring device 30 is compared with the first embodiment, it is possible to further reduce the data to be output.

なお、本実施の形態では、シリアルシフトレジスタ３１にてパラレルデータに変換した後にビット反転する構成としたが、入力されたシリアルデータをそのままパラレルデータに変換するシリアルシフトレジスタと、入力されたシリアルデータをビット反転した後にパラレルデータに変換するシリアルシフトレジスタとを搭載し、２つのシリアルシフトレジスタを切替えてデータ保持レジスタに出力する構成であっても良い。 In this embodiment, the bit is inverted after being converted into parallel data by the serial shift register 31, but the serial shift register that converts the input serial data into parallel data as it is and the input serial data It is also possible to have a configuration in which a serial shift register that converts the data into parallel data after bit inversion is mounted and the two serial shift registers are switched and output to the data holding register.

実施の形態４．
図１４は本実施の形態に係る測定装置の構成を説明するブロック図であり、図１５は測定装置の動作を説明するタイミングチャートである。本実施の形態に係る測定装置５０は、シリアルシフトレジスタＳＲ、２ｍ個（ｍは正の整数）のデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）、デコーダＤＥＣ、及び２ｍ個の切替回路Ｗ０〜Ｗ（２^m −１）により構成される。 Embodiment 4 FIG.
FIG. 14 is a block diagram illustrating the configuration of the measurement apparatus according to the present embodiment, and FIG. 15 is a timing chart illustrating the operation of the measurement apparatus. The measuring apparatus 50 according to the present embodiment includes a serial shift register SR, 2m (m is a positive integer) data holding registers DR0 to DR (2 ^m −1), a decoder DEC, and 2m switching circuits W0 to W0. W (2 ^m −1).

シリアルシフトレジスタＳＲは、ｎビット分のデータを保持するデータ部と転送先を指定するためのアドレスデータを保持するアドレス部とにより構成され、シリアル入力されたシリアルデータをアドレス部とデータ部とに分けて保持することによりパラレルデータに変換する。シリアルシフトレジスタＳＲのアドレス部はデコーダＤＥＣに接続されており、該デコーダＤＥＣの出力端はデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）の何れかを選択するための切替回路Ｗ０〜Ｗ（２^m −１）に接続されている。デコーダＤＥＣは、アドレス部のアドレスデータに応じて複数のデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）の内、何れか一つをアクティブ（“Ｈ”レベル）にする信号を出力する。デコーダＤＥＣを設けることにより、アドレス部のビット数がｍビットの場合、ＤＡＣ回路は２ｍ個設定することができ、アドレス部のビット数を減らすことができる。 The serial shift register SR is composed of a data portion that holds n-bit data and an address portion that holds address data for designating a transfer destination. Serial input serial data is converted into an address portion and a data portion. Convert to parallel data by holding separately. The address portion of the serial shift register SR is connected to the decoder DEC, and the output terminal of the decoder DEC has switching circuits W0 to W (2 for selecting one of the data holding registers DR0 to DR (2 ^m -1). ^m- 1). The decoder DEC outputs a signal for making any one of the plurality of data holding registers DR0 to DR (2 ^m −1) active (“H” level) according to the address data in the address portion. By providing the decoder DEC, when the number of bits in the address part is m bits, 2m DAC circuits can be set, and the number of bits in the address part can be reduced.

切替回路Ｗ０〜Ｗ（２^m −１）は論理和回路により構成され、デコーダＤＥＣの出力から“Ｈ”レベルの信号を受けたデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）に対してラッチ信号に同期してデータ信号が転送される。シリアルシフトレジスタＳＲは実施の形態１と同様であり、２ｍ個のデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）が接続されている。 The switching circuits W0 to W (2 ^m −1) are composed of OR circuits, and latch signals for the data holding registers DR0 to DR (2 ^m −1) that receive the “H” level signal from the output of the decoder DEC. The data signal is transferred in synchronization with. The serial shift register SR is the same as that of the first embodiment, and 2m data holding registers DR0 to DR (2 ^m −1) are connected thereto.

データ保持レジスタＤＲ０〜ＤＲ（２^m −１）により保持されたパラレルデータは第２クロック信号に同期して帰還シフトされる。すなわち、データ保持レジスタＤＲ０の最上位ビットに対応するＤ型フリップフロップ回路Ｒｎ−１から出力されたデータは、データ保持レジスタＤＲ（２^m −１）の最下位ビットに対応するＤ型フリップフロップ回路Ｒ０に入力されると共に、データ保持レジスタＤＲ（２^m −１）のＤ型フリップフロップ回路Ｒ０，Ｒ１，…，Ｒｎ−２に保持されたデータは夫々上位ビット側へシフトされる。また、データ保持レジスタＤＲｉ（ｉ＝（２^m −１），（２^m −２），…，１）の最上位ビットから出力されるデータは隣接するデータ保持レジスタＤＲｉ−１の最下位ビットへ入力されると共に、各データ保持レジスタＤＲｉに保持された各ビットのデータは上位ビット側へとシフトされる。 The parallel data held by the data holding registers DR0 to DR (2 ^m -1) is feedback shifted in synchronization with the second clock signal. That is, the data output from the D-type flip-flop circuit Rn-1 corresponding to the most significant bit of the data holding register DR0 is the D-type flip-flop circuit corresponding to the least significant bit of the data holding register DR (2 ^m -1). While being input to R0, the data held in the D-type flip-flop circuits R0, R1,..., Rn-2 of the data holding register DR (2 ^m −1) is shifted to the upper bit side. Further, the data output from the most significant bit of the data holding register DRi (i = (2 ^m −1), (2 ^m −2),..., 1) is transferred to the least significant bit of the adjacent data holding register DRi-1. At the same time, the data of each bit held in each data holding register DRi is shifted to the upper bit side.

各データ保持レジスタＤＲ０〜ＤＲ（２^m −１）の出力端は検査対象であるＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２^m −１）の夫々に接続されており、各データ保持レジスタＤＲ０〜ＤＲ（２^m −１）に保持されたデータはラッチ信号に同期して各ＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２^m −１）に転送される。 The output terminals of the data holding registers DR0 to DR (2 ^m −1) are connected to the DAC circuits DAC0 to DAC (2 ^m −1) to be tested, and the data holding registers DR0 to DR (2 ^m). The data held in -1) is transferred to the DAC circuits DAC0 to DAC (2 ^m -1) in synchronization with the latch signal.

図１６及び図１７は測定装置５０に入力するシリアルデータの組合わせを説明する説明図である。図１６では、５ビット入力を有する２組のＤＡＣ回路ＤＡＣ０，ＤＡＣ１（すなわち、ｍ＝２の場合）を検査する際に測定装置５０に入力するシリアルデータの組合わせについて説明する。まず、“００００１”のデータがデータ保持レジスタＤＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、“０００１１”のデータがデータ保持レジスタＤＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力する（参照符（１），（２）を参照）。各データ保持レジスタＤＲ０，ＤＲ１により保持されたパラレルデータは検査用のデータとして夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１に出力される。 16 and 17 are explanatory diagrams for explaining combinations of serial data input to the measuring apparatus 50. FIG. FIG. 16 illustrates a combination of serial data input to the measuring apparatus 50 when inspecting two sets of DAC circuits DAC0 and DAC1 (that is, when m = 2) having a 5-bit input. First, serial data to which address data is added so that the data “00001” is held in the data holding register DR0 is input to the measuring apparatus 50, and the address so that the data “00011” is held in the data holding register DR1. The serial data to which the data is added is input to the measuring device 50 (see reference numerals (1) and (2)). The parallel data held by the data holding registers DR0 and DR1 are output to the DAC circuits DAC0 and DAC1 as test data, respectively.

次いで、各データ保持レジスタＤＲ０，ＤＲ１に保持されたデータは、第２クロック信号に同期して帰還シフトされる。すなわち、データ保持レジスタＤＲ０の各ビットのデータがそれぞれ上位ビット側にシフトされると共に、最上位ビットのデータがデータ保持レジスタＤＲ１の最下位ビットに入力される。また、データ保持レジスタＤＲ１の各ビットのデータがそれぞれ上位ビット側にシフトされると共に、最上位ビットのデータがデータ保持レジスタＤＲ０の最下位ビットに入力される。このようにして、データ保持レジスタＤＲ０には“０００１０”のデータが保持されることとなり、データ保持レジスタＤＲ１には、“００１１０”のデータが保持されることとなる。各データ保持レジスタＤＲ０，ＤＲ１に保持されたパラレルデータは検査用のデータとしてＤＡＣ回路ＤＡＣ０，ＤＡＣ１に出力される。 Next, the data held in the data holding registers DR0 and DR1 is feedback shifted in synchronization with the second clock signal. That is, the data of each bit of the data holding register DR0 is shifted to the upper bit side, and the most significant bit data is input to the least significant bit of the data holding register DR1. The data of each bit of the data holding register DR1 is shifted to the upper bit side, and the most significant bit data is input to the least significant bit of the data holding register DR0. In this way, the data holding register DR0 holds “00010” data, and the data holding register DR1 holds “00110” data. The parallel data held in the data holding registers DR0 and DR1 is output to the DAC circuits DAC0 and DAC1 as inspection data.

同様にして、帰還シフトを繰り返すことによりデータ保持レジスタＤＲ０，ＤＲ１の夫々につき更に８種類のデータが得られる。これらのデータは検査用のデータとしてＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。 Similarly, eight types of data are obtained for each of the data holding registers DR0 and DR1 by repeating the feedback shift. These data are output to the DAC circuits DAC0 and DAC1 as inspection data.

次いで、“００１０１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“００１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（３），（４）参照）。そして、前述と同様にして帰還シフトを第２クロック信号に同期させて実行してゆき、更に９種類のデータを各データ保持レジスタＤＲ０，ＤＲ１にて取得する。取得したデータは検査用のデータとして逐次的にＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。 Next, serial data added with address data is input to the measuring device 50 so that the data “00101” is held in the data holding register R0, and the data “00111” is held in the data holding register R1. Serial data to which address data is added is input to the measuring device 50, and these data are output to the DAC circuits DAC0 and DAC1, respectively (see reference numerals (3) and (4)). Then, the feedback shift is executed in synchronism with the second clock signal in the same manner as described above, and further nine types of data are acquired by the data holding registers DR0 and DR1. The acquired data is sequentially output to the DAC circuits DAC0 and DAC1 as inspection data.

次いで、“０１０１１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“０１１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（５），（６）参照）。そして、前述と同様にして帰還シフトを第２クロック信号に同期させて実行してゆき、更に９種類のデータを各データ保持レジスタＤＲ０，ＤＲ１にて取得する。取得したデータは検査用のデータとして逐次的にＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力される。 Next, serial data added with address data is input to the measuring device 50 so that the data “01011” is held in the data holding register R0, and the data “01111” is held in the data holding register R1. Serial data to which address data is added is input to the measuring apparatus 50, and these data are output to the DAC circuits DAC0 and DAC1, respectively (see reference numerals (5) and (6)). Then, the feedback shift is executed in synchronism with the second clock signal in the same manner as described above, and further nine types of data are acquired by the data holding registers DR0 and DR1. The acquired data is sequentially output to the DAC circuits DAC0 and DAC1 as inspection data.

また、“０００００”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“１１１１１”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（７），（８）参照）。更に、“１１１１１”のデータがデータ保持レジスタＲ０に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力すると共に、“０００００”のデータがデータ保持レジスタＲ１に保持されるようにアドレスデータを付加したシリアルデータを測定装置５０に入力し、これらのデータを夫々ＤＡＣ回路ＤＡＣ０，ＤＡＣ１へ出力する（参照符（９），（１０）参照）。 Further, serial data to which address data is added so that data “00000” is held in the data holding register R0 is input to the measuring device 50, and data “11111” is held in the data holding register R1. Serial data to which address data is added is input to the measuring apparatus 50, and these data are output to the DAC circuits DAC0 and DAC1, respectively (see reference numerals (7) and (8)). Further, serial data to which address data is added so that the data “11111” is held in the data holding register R0 is input to the measuring device 50, and the data “00000” is held in the data holding register R1. Serial data to which address data is added is input to the measuring device 50, and these data are output to the DAC circuits DAC0 and DAC1, respectively (see reference numerals (9) and (10)).

すなわち、実施の形態１に記載した測定装置１０では、５ビット入力のＤＡＣ回路１００を検査するために８通りのシリアルデータをシリアルシフトレジスタ１１に入力し、２４回の帰還シフトを実行する必要があるのに対し、本実施形態では１０通りのデータをシリアルシフトレジスタＳＲに入力し、アドレス設定にて２個のデータ保持レジスタＤＲ０，ＤＲ１に振り分け、２７回の帰還シフトを実行することにより２個のＤＡＣ回路ＤＡＣ０，ＤＡＣ１を測定できるようになる。 That is, in the measuring apparatus 10 described in the first embodiment, in order to test the 5-bit input DAC circuit 100, it is necessary to input eight kinds of serial data to the serial shift register 11 and execute 24 feedback shifts. On the other hand, in the present embodiment, 10 types of data are input to the serial shift register SR, are distributed to the two data holding registers DR0 and DR1 by address setting, and two by executing 27 feedback shifts. The DAC circuits DAC0 and DAC1 can be measured.

図１６では、２個のＤＡＣ回路ＤＡＣ０，ＤＡＣ１に対して入力設定を行うときのデータ転送の組合わせについて説明したが、ＤＡＣ回路が２ｎ個（ｎ＞１の整数）ある場合も同様である。すなわち、図１７に示す奇数番目に対応したＤＡＣ回路の設定は、図１６に示すＤＡＣ回路（ＤＡＣ０）の設定と同様であり、図１７に示す偶数番目に対応したＤＡＣ回路の設定は、図１６に示すＤＡＣ回路（ＤＡＣ１）の設定と同様である。このように検査すべきＤＡＣ回路が２ｎある場合も、１０通りのシリアルデータをシリアルシフトレジスタに転送し、アドレス設定により偶数番目と奇数番目とのデータ保持レジスタにそれぞれ交互にデータを振り分け、２７回の帰還シフトを実行することによって２ｎ個のＤＡＣ回路を測定することができる。 In FIG. 16, the combination of data transfer when input setting is performed for the two DAC circuits DAC0 and DAC1 has been described, but the same applies to the case where there are 2n DAC circuits (n> 1). That is, the setting of the DAC circuit corresponding to the odd number shown in FIG. 17 is the same as the setting of the DAC circuit (DAC0) shown in FIG. 16, and the setting of the DAC circuit corresponding to the even number shown in FIG. The setting of the DAC circuit (DAC1) shown in FIG. Even when there are 2n DAC circuits to be tested in this way, 10 types of serial data are transferred to the serial shift register, and the data are alternately distributed to the even-numbered and odd-numbered data holding registers by the address setting, 27 times. 2n DAC circuits can be measured by performing a feedback shift of.

このように本実施の形態に係る測定装置５０では、実施の形態１に記載した測定装置１０と比較した場合、複数のデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）、及び複数の検査対象回路（ＤＡＣ回路ＤＡＣ０〜ＤＡＣ（２^m −１））を１つのシリアルシフトレジスタＳＲから設定することができ、入力されるデータ数も複数のデータ保持レジスタＤＲ０〜ＤＲ（２^m −１）で帰還シフトさせるために単体の帰還シフト時よりも低減することができる。 As described above, in the measurement apparatus 50 according to the present embodiment, when compared with the measurement apparatus 10 described in the first embodiment, a plurality of data holding registers DR0 to DR (2 ^m −1) and a plurality of inspection target circuits. (DAC circuit DAC0 to DAC (2 ^m -1)) can be set from one serial shift register SR, and the number of input data is also feedback shifted by a plurality of data holding registers DR0 to DR (2 ^m -1). Therefore, it can be reduced as compared with a single feedback shift.

なお、本実施の形態においても、実施の形態２と同様にして双方向に帰還シフトする構成であっても良い。 Also in the present embodiment, a configuration in which feedback shift is performed in both directions similarly to the second embodiment may be employed.

実施の形態５．
実施の形態４では、シリアルシフトレジスタＳＲのアドレス部からデコーダＤＥＣを介してデータの転送先を定める構成であったが、シリアルシフトレジスタＳＲのアドレス部が直接的に転送先のアドレスを定める構成であっても良い。本実施の形態ではこのような構成を有する測定装置について説明する。 Embodiment 5 FIG.
In the fourth embodiment, the data transfer destination is determined from the address portion of the serial shift register SR via the decoder DEC. However, the address portion of the serial shift register SR directly determines the transfer destination address. There may be. In this embodiment, a measurement apparatus having such a configuration will be described.

図１８は本実施の形態に係る測定装置の構成を説明するブロック図である。本実施の形態に係る測定装置６０は、シリアルシフトレジスタＳＲ、ｎ個（ｎは正の整数）のデータ保持レジスタＤＲ０〜ＤＲｎ−１、及び切替回路Ｗ０〜Ｗｎ−１により構成される。 FIG. 18 is a block diagram illustrating the configuration of the measurement apparatus according to this embodiment. The measuring apparatus 60 according to the present embodiment includes a serial shift register SR, n (n is a positive integer) data holding registers DR0 to DRn-1, and switching circuits W0 to Wn-1.

シリアルシフトレジスタＳＲは、ｎビット分のデータを保持するデータ部と転送先を指定するためのアドレスデータを保持するアドレス部とにより構成される。本実施の形態では、アドレス部のビット数は測定対象のＤＡＣ回路の数と同数であり、アドレス部の各ビットのビット値により転送の可否を定めている。例えば、測定すべきＤＡＣ回路の数が６個である場合、アドレス部のビット数が“１０１０１０”のときは奇数番目のデータ保持レジスタが選択され、アドレス部のビット数が“０１０１０１”のときは偶数番目のデータ保持レジスタが選択される。 The serial shift register SR includes a data portion that holds n-bit data and an address portion that holds address data for designating a transfer destination. In the present embodiment, the number of bits in the address portion is the same as the number of DAC circuits to be measured, and whether transfer is possible is determined by the bit value of each bit in the address portion. For example, when the number of DAC circuits to be measured is 6, when the number of bits in the address portion is “101010”, the odd-numbered data holding register is selected, and when the number of bits in the address portion is “010101” The even-numbered data holding register is selected.

測定装置６０の内部構成は、実施の形態４で説明した測定装置５０と同様であるため、以下では、アドレスの設定に関して実施の形態４と異なる点について説明する。 Since the internal configuration of the measurement device 60 is the same as that of the measurement device 50 described in the fourth embodiment, the following description will be made on differences from the fourth embodiment regarding address setting.

実施の形態４に示した測定装置５０は、デコーダＤＥＣを有しているため、アドレス部のビット数が少ない場合であっても出力を多く設定することができ、多くのデータ保持レジスタにデータを転送することができる。但し、この場合、一度に設定できるアドレスは１つである。 Since the measuring apparatus 50 shown in the fourth embodiment has the decoder DEC, it is possible to set a large number of outputs even when the number of bits in the address portion is small, and data is stored in many data holding registers. Can be transferred. In this case, however, only one address can be set at a time.

本実施の形態では、シリアルシフトレジスタＳＲのアドレス部のビット数と同数のデータ保持レジスタに同時にデータを転送することができる。シリアルシフトレジスタＳＲのアドレス部のデータによりデータの転送先を定めることができるため、同一のデータを複数のデータ保持レジスタに同時に転送する際に利用される。例えば、図１７に示したように、奇数番目に対応するＤＡＣ回路の設定を同時に行う場合、及び偶数番目に対応するＤＡＣ回路の設定を同時に行う場合に効果的に設定することが可能となる。 In the present embodiment, data can be transferred simultaneously to the same number of data holding registers as the number of bits in the address portion of the serial shift register SR. Since the data transfer destination can be determined by the data in the address part of the serial shift register SR, it is used when transferring the same data to a plurality of data holding registers simultaneously. For example, as shown in FIG. 17, it is possible to set effectively when the DAC circuit corresponding to the odd number is set simultaneously and when the DAC circuit corresponding to the even number is set simultaneously.

本実施の形態に係る測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the measuring apparatus which concerns on this Embodiment. 測定装置の詳細を説明するブロック図である。It is a block diagram explaining the detail of a measuring device. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 本実施の形態に係る測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the measuring apparatus which concerns on this Embodiment. 測定装置の詳細を説明するブロック図である。It is a block diagram explaining the detail of a measuring device. 本実施の形態に係る測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the measuring apparatus which concerns on this Embodiment. 測定装置で利用されるスイッチ回路の詳細を説明するブロック図である。It is a block diagram explaining the detail of the switch circuit utilized with a measuring apparatus. 本実施の形態に係る測定装置の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of the measuring apparatus which concerns on this Embodiment. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring device. 本実施の形態に係る測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the measuring apparatus which concerns on this Embodiment. 測定装置の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of a measuring apparatus. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring apparatus. 測定装置に入力するシリアルデータの組合わせを説明する説明図である。It is explanatory drawing explaining the combination of the serial data input into a measuring apparatus. 本実施の形態に係る測定装置の構成を説明するブロック図である。It is a block diagram explaining the structure of the measuring apparatus which concerns on this Embodiment. 従来の測定装置を示すブロック図である。It is a block diagram which shows the conventional measuring apparatus. 測定装置の詳細を説明するブロック図である。It is a block diagram explaining the detail of a measuring device. 測定装置の動作を説明するタイミングチャートである。It is a timing chart explaining operation | movement of a measuring apparatus. カウンタ回路を利用した従来の測定装置を示すブロック図である。It is a block diagram which shows the conventional measuring apparatus using a counter circuit.

符号の説明Explanation of symbols

１０，２０，３０，５０，６０測定装置
１１，２１，３１シリアルシフトレジスタ
１２，２２データ保持レジスタ
３２第１データ保持レジスタ
３３第２データ保持レジスタ
Ｄ０，Ｄ１，…，ＤｎＤ型フリップフロップ回路
Ｒ０，Ｒ１，…，ＲｎＤ型フリップフロップ回路
１００ＤＡＣ回路
10, 20, 30, 50, 60 Measuring device 11, 21, 31 Serial shift register 12, 22 Data holding register 32 First data holding register 33 Second data holding register D0, D1,..., Dn D type flip-flop circuit R0 , R1,..., Rn D-type flip-flop circuit 100 DAC circuit

Claims

シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、該レジスタが保持するパラレルデータを外部へ出力する出力端子とを備えるデータ出力装置において、
前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段を備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とするデータ出力装置。 An input terminal for serial data, a conversion circuit for converting n-bit serial data (n is an integer of 2 or more) input from the input terminal into parallel data, and the parallel data converted by the conversion circuit for each bit In a data output device comprising a register having an n-bit holding unit for holding, and an output terminal for outputting parallel data held by the register to the outside,
The bit value held in the i-th bit (i = 1, 2,..., N−1) holding unit of the register is shifted to the i + 1-th bit holding unit and held in the n-th bit holding unit. A data output device comprising means for shifting a bit value to a first bit holding unit, and parallel data obtained by shifting is output from the output terminal.

シリアルデータに対する入力端子と、該入力端子から入力されたｎビット分（ｎは２以上の整数）のシリアルデータをパラレルデータに変換する変換回路と、該変換回路が変換したパラレルデータをビット毎に保持するためのｎビットの保持部を有する複数のレジスタと、各レジスタが保持するパラレルデータを外部へ出力する複数の出力端子とを備えるデータ出力装置において、
前記シリアルデータは、出力先を指定するアドレスデータを含み、前記変換回路によりパラレルデータに変換されたアドレスデータに基づいて、パラレルデータを保持すべきレジスタを切替える切替回路と、前記レジスタのｉビット目（ｉ＝１，２，…，ｎ−１）の保持部に保持されたビット値をｉ＋１ビット目の保持部へシフトするとともに、ｎビット目の保持部に保持されたビット値を１ビット目の保持部へシフトする手段とを備え、シフトして得られたパラレルデータを前記出力端子から出力すべくなしてあることを特徴とするデータ出力装置。 An input terminal for serial data, a conversion circuit for converting n-bit serial data (n is an integer of 2 or more) input from the input terminal into parallel data, and the parallel data converted by the conversion circuit for each bit In a data output device comprising a plurality of registers having n-bit holding units for holding, and a plurality of output terminals for outputting parallel data held by each register to the outside,
The serial data includes address data designating an output destination, and based on the address data converted into parallel data by the conversion circuit, a switching circuit for switching a register to hold parallel data, and the i-th bit of the register The bit value held in the holding unit (i = 1, 2,..., N−1) is shifted to the i + 1th bit holding unit, and the bit value held in the nth bit holding unit is changed to the first bit. And a means for shifting to the holding section, and outputting the parallel data obtained by the shifting from the output terminal.

前記アドレスデータをデコードする回路を更に備え、デコードされたデータに基づいてレジスタを切替えるべくなしてあることを特徴とする請求項２に記載のデータ出力装置。 3. The data output device according to claim 2, further comprising a circuit for decoding the address data, wherein the register is switched based on the decoded data.

前記レジスタのｊビット目（ｊ＝２，３，…，ｎ）の保持部に保持されたビット値をｊ−１ビット目の保持部へシフトするとともに、１ビット目の保持部に保持されたビット値をｎビット目の保持部へシフトする手段を更に備えることを特徴とする請求項１乃至請求項３の何れか一つに記載のデータ出力装置。 The bit value held in the holding part of the j-th bit (j = 2, 3,..., N) of the register is shifted to the holding part of the (j−1) th bit and held in the holding part of the first bit. 4. The data output device according to claim 1, further comprising means for shifting the bit value to the nth bit holding unit.

前記変換回路が変換したパラレルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したパラレルデータをビット毎に保持するためのｎビットの保持部を有するレジスタと、前記出力端子から出力すべきパラレルデータの出力元を２つのレジスタの何れか一方に切替える切替回路とを更に備えることを特徴とする請求項１又は請求項４に記載のデータ出力装置。 A bit inversion circuit for inverting the bit of the parallel data converted by the conversion circuit, a register having an n-bit holding unit for holding the bit-inverted parallel data for each bit, and an output from the output terminal 5. The data output apparatus according to claim 1, further comprising a switching circuit that switches an output source of parallel data to be switched to one of two registers.

前記入力端子から入力されたシリアルデータをビット反転するビット反転回路と、該ビット反転回路がビット反転したシリアルデータをパラレルデータに変換する変換回路と、前記レジスタへ送出すべきパラレルデータの送出元を２つの変換回路の何れか一方に切替える切替回路とを更に備えることを特徴とする請求項１又は請求項４に記載のデータ出力装置。 A bit inversion circuit for bit-inverting serial data input from the input terminal, a conversion circuit for converting the serial data bit-inverted by the bit inversion circuit into parallel data, and a source of parallel data to be sent to the register The data output device according to claim 1, further comprising a switching circuit that switches to one of the two conversion circuits.

前記出力端子にＤＡＣを接続可能になしてあり、前記出力端子に接続されたＤＡＣへパラレルデータを出力すべくなしてあることを特徴とする請求項１乃至請求項６の何れか一つに記載のデータ出力装置。

7. The DAC according to claim 1, wherein a DAC is connectable to the output terminal, and parallel data is output to the DAC connected to the output terminal. 8. Data output device.