JP2005050439A - ダイナミック半導体記憶装置並びにその読出及び書込動作方法 - Google Patents
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Abstract
【解決手段】 N型センスアンプNSAtを構成するトランジスタN7のドレインが共有線SAに接続され、トランジスタN8のドレインが共有線/SAに接続される。N型センスアンプNSAbを構成するトランジスタN9のドレインが共有線SAに接続され、トランジスタN10のドレインが共有線/SAに接続される。トランジスタN7〜N10のしきい値電圧は0.2〜0.3Vであり、トランジスタP1〜P3のしきい値電圧よりも低い。アイソレータBLIt,BLIbのゲートには電源電圧Vddを与えることにより、電源電圧VddをアイソレータBLIt,BLIbでクランプし、アレイの内部電圧を電源電圧VddよりもトランジスタN3〜N6のしきい値電圧だけ低い0.8Vにする。
【選択図】 図1
Description
図1に示すように、本実施の形態によるDRAMは、トップアレイTA及びボトムアレイBAと、アイソレータBLIt及びBLIbと、P型センスアンプPSAと、N型センスアンプNSAt及びNSAbとを備える。
次に、このDRAMの読出動作を図2に示したタイミング図を参照して説明する。
次に、このDRAMの書込動作を図3に示したタイミング図を参照して説明する。
以上のように本実施の形態によれば、分離制御信号ISOt及びISObを昇圧する必要はなく、電源電圧Vddをそのまま使用できるため、待機時に直流電流を消費する昇圧回路やレギュレータが不要になる。
BLt,/BLt,BLb,/BLb ビット線
BLIt,BLIb アイソレータ
PSA P型センスアンプ
NSAt,NSAb N型センスアンプ
N13,N14 カラム選択ゲート
Claims (7)
- 第1の共有線と、
前記第1の共有線と対をなす第2の共有線と、
第1のビット線と、
前記第1のビット線と対をなす第2のビット線と、
第3のビット線と、
前記第3のビット線と対をなす第4のビット線と、
前記第1及び第2の共有線と前記第1及び第2のビット線との間に接続された第1のアイソレータと、
前記第1及び第2の共有線と前記第3及び第4のビット線との間に接続された第2のアイソレータと、
前記第1及び第2の共有線の間に接続されたP型センスアンプと、
第1及び第2のN型センスアンプとを備え、
前記第1のN型センスアンプは、
前記第1のビット線に接続されたゲートと、前記第2の共有線に接続されたドレインとを有する第1のN型電界効果トランジスタと、
前記第2のビット線に接続されたゲートと、前記第1の共有線に接続されたドレインとを有する第2のN型電界効果トランジスタとを含み、
前記第2のN型センスアンプは、
前記第3のビット線に接続されたゲートと、前記第2の共有線に接続されたドレインとを有する第3のN型電界効果トランジスタと、
前記第4のビット線に接続されたゲートと、前記第1の共有線に接続されたドレインとを有する第4のN型電界効果トランジスタとを含むことを特徴とするダイナミック半導体記憶装置。 - 請求項1に記載のダイナミック半導体記憶装置であって、
前記P型センスアンプは、
前記第1の共有線に接続されたゲートと、前記第2の共有線に接続されたドレインとを有する第1のP型電界効果トランジスタと、
前記第2の共有線に接続されたゲートと、前記第1の共有線に接続されたドレインとを有する第2のP型電界効果トランジスタとを含み、
前記第1〜第4のN型電界効果トランジスタは前記第1及び第2のP型電界効果トランジスタのしきい値電圧よりも小さいしきい値電圧を有することを特徴とするダイナミック半導体記憶装置。 - 請求項2に記載のダイナミック半導体記憶装置であって、
前記第1及び第2のP型電界効果トランジスタのソースは電源に直接接続されたことを特徴とするダイナミック半導体記憶装置。 - 請求項1〜請求項3のいずれか1項に記載のダイナミック半導体記憶装置の読出動作方法であって、
ワード線の電圧を上昇させるステップと、
前記ワード線の電圧を上昇させた後に、前記第1又は第2のN型センスアンプを活性化するステップと、
前記第1又は第2のN型センスアンプを活性化した後に、前記第1又は第2のアイソレータのゲートに電源電圧を与えるステップと、
前記第1又は第2のアイソレータのゲートに電源電圧を与えた後に、カラム選択ゲートをオンにするステップとを備えたことを特徴とするダイナミック半導体記憶装置の読出動作方法。 - 請求項5に記載のダイナミック半導体記憶装置の読出動作方法であってさらに、
前記ワード線の電圧を上昇させる前に、前記第1〜第4のビット線を電源電圧の半分の電圧よりも低い電圧にプリチャージするステップを備えたことを特徴とするダイナミック半導体記憶装置の読出動作方法。 - 請求項1〜請求項3のいずれか1項に記載のダイナミック半導体記憶装置の書込動作方法であって、
ワード線の電圧を上昇させるステップと、
前記ワード線の電圧を上昇させた後に、前記第1又は第2のN型センスアンプを活性化するステップと、
前記ワード線の電圧を上昇させた後に、カラム選択ゲートをオンにするステップと、
前記第1又は第2のN型センスアンプを活性化しかつ前記カラム選択ゲートをオンにした後に、前記第1又は第2のアイソレータのゲートに電源電圧を与えるステップとを備えたことを特徴とするダイナミック半導体記憶装置の書込動作方法。 - 請求項7に記載のダイナミック半導体記憶装置の書込動作方法であってさらに、
前記ワード線の電圧を上昇させる前に、前記第1〜第4のビット線を電源電圧の半分の電圧よりも低い電圧にプリチャージするステップを備えたことを特徴とするダイナミック半導体記憶装置の書込動作方法。
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