JP2005045285A - Method for manufacturing semiconductor element - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a semiconductor element that can etch a conductor film on a semiconductor substrate by using a spin etching process. <P>SOLUTION: The method of the present invention includes the steps of: forming a predetermined insulating film on a semiconductor substrate 210; forming a contact hole into the insulating film; forming a predetermined conductor film on the insulating film while burying the contact hole; rotating the semiconductor substrate 210 on which the conductor film is formed; and etching the conductor film by supplying etching liquid on the rotating semiconductor substrate 210 such that the conductor film exists only within the contact hole and does not exist on the insulating film, wherein the etching liquid is supplied through a nozzle 214 which is located on the upper portion of the semiconductor substrate 210 and performs boom swing at one side of the right and left sides based on the center of the semiconductor substrate 210. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、半導体素子製造工程に関するもので、より詳しくは特定のエッチング液を利用してスピンエッチング方法を遂行して半導体基板上の薄膜をエッチングすることでタングステンプラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差を最小化することができる半導体素子の製造方法に関するものである。   The present invention relates to a semiconductor device manufacturing process, and more particularly, a tungsten plug formation, a polysilicon plug formation, and an interlayer are performed by performing a spin etching method using a specific etching solution to etch a thin film on a semiconductor substrate. The present invention relates to a method for manufacturing a semiconductor element capable of minimizing a step of an insulating film.

現在、半導体素子は高集積化、高密度化によりさらに微細なパターン形成技術を必要としており、配線の多層化構造を要求する領域も広くなっている。
これは半導体素子の表面構造が複雑になり、層間膜の段差の程度が酷くなるということを意味する。層間膜の段差は半導体素子製造工程で多くの工程不良を発生させる原因となっている。 Currently, semiconductor devices require finer pattern formation technology due to higher integration and higher density, and the area requiring a multilayered structure of wiring is also widened.
This means that the surface structure of the semiconductor element becomes complicated and the level difference of the interlayer film becomes severe. The steps in the interlayer film cause many process defects in the semiconductor element manufacturing process.

特に、写真工程はウェーハ上にフォトレジストを塗布した後、フォトレジスト上に回路が形成されたマスクを整列させて光を利用した露光工程を遂行し、フォトレジストパターンを形成させる工程で、従来線幅が大きく低層構造を有する素子の製造時には問題がなかったが、微細パターンと多層構造によって段差が増加することにより段差の上層と下層の露光フォーカスをあわせにくく、正確なパターン形成をすることが難しくなっている。   In particular, the photographic process is a process for forming a photoresist pattern by applying a photoresist on a wafer, aligning a mask on which a circuit is formed on the photoresist, and performing an exposure process using light. There was no problem when manufacturing a device with a large width and a low layer structure, but it was difficult to align the exposure focus of the upper and lower layers of the step due to the increase in the step due to the fine pattern and the multilayer structure, making it difficult to form an accurate pattern It has become.

従って、段差を除去するためにウェーハの平坦化技術の重要性が台頭された。平坦化技術としてＳＯＧ膜蒸着、エッチバックまたはリフロー（Ｒｅｆｌｏｗ）等の部分平坦化方法が開発されて工程に使用されてきたが、多くの問題点が発生してウェーハ全面に渡る平坦化、即ち広域平坦化（Ｇｌｏｂａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）のためにＣＭＰ技術が開発された。   Therefore, the importance of the planarization technique of the wafer to remove the level difference has risen. As a planarization technique, a partial planarization method such as SOG film deposition, etchback or reflow has been developed and used in the process. However, many problems occur and planarization over the entire surface of the wafer, that is, a wide area. A CMP technique has been developed for global planarization.

ＣＭＰというのは、化学的、物理的な反応を通じてウェーハの表面を平坦化する技術である。
ＣＭＰ技術の原理は、ウェーハのパターンが形成されている薄膜表面を研磨パッド表面に接触するようにした状態で、スラリを供給してウェーハの薄膜表面を化学的に反応させると同時に回転運動させて物理的にウェーハ薄膜表面の凹凸部分を研磨して平坦化することである。 CMP is a technique for planarizing the surface of a wafer through chemical and physical reactions.
The principle of the CMP technology is that the thin film surface on which the pattern of the wafer is formed is in contact with the polishing pad surface, and slurry is supplied to cause the thin film surface of the wafer to react chemically and simultaneously rotate. It is to physically polish and flatten the uneven portions on the wafer thin film surface.

ＣＭＰ技術は、研磨速度と平坦度が重要で、これらはＣＭＰ装備の工程条件、スラリの種類及び研磨パッドの種類によって決定される。特に、ＣＭＰをする時、スラリの構成成分、ｐＨ及びイオン濃度等は薄膜との化学的反応に相当な影響を与える。
スラリは大きく二種類で、酸化膜スラリと金属膜スラリに分けられる。酸化膜スラリはアルカリ性で、金属膜スラリは酸性である。 In the CMP technique, the polishing rate and flatness are important, and these are determined by the process conditions of the CMP equipment, the type of slurry, and the type of polishing pad. In particular, when CMP is performed, the components of the slurry, pH, ion concentration, etc. have a considerable influence on the chemical reaction with the thin film.
There are two main types of slurries: oxide film slurries and metal film slurries. The oxide film slurry is alkaline, and the metal film slurry is acidic.

酸化膜ＣＭＰのメカニズムは、一例でシリコンダイオキサイド（ＳｉＯ2）薄膜の場合、シリコンダイオキサイドの表面とアルカリ性であるスラリとの反応によって水分が浸透しやすい水溶性材質に変質されていく。変質されたシリコンダイオキサイド膜に水分が浸透してシリコンダイオキサイドの連結リングを切る。このように反応が行われたシリコンダイオキサイド層は、研磨粒子との摩擦によって除去される。 For example, in the case of a silicon dioxide (SiO 2 ) thin film, the mechanism of the oxide film CMP is changed to a water-soluble material in which moisture easily permeates due to a reaction between the surface of the silicon dioxide and an alkaline slurry. Moisture penetrates into the altered silicon dioxide film and breaks the silicon dioxide oxide coupling ring. The silicon dioxide layer thus reacted is removed by friction with the abrasive particles.

金属膜ＣＭＰのメカニズムは、スラリ内の酸化剤によって金属膜表面上に化学反応が起きて金属酸化膜を形成させ、このような金属酸化膜はパターン凹凸部の上部から研磨粒子によって摩滅現象によって機械的に除去される。   The mechanism of the metal film CMP is that a chemical reaction occurs on the surface of the metal film by the oxidizing agent in the slurry to form a metal oxide film. Such a metal oxide film is mechanically affected by abrasion from the upper part of the pattern irregularities by abrasive particles. Removed.

図１は、従来の半導体素子の製造方法を遂行するための概略的なＣＭＰ装置を示した構成図である。
まず、図１をみると、ＣＭＰ装置は下部にＣＭＰを遂行する半導体基板１００を固定させ、回転運動する研磨ヘッド１０２、ＣＭＰが遂行される研磨テーブル１０４、研磨テーブル１０４表面に位置し、スラリ供給管１０６から供給されるスラリによってウェーハと接触してウェーハ上の薄膜を研磨させる研磨パッド１０８で構成される。 FIG. 1 is a schematic diagram illustrating a conventional CMP apparatus for performing a conventional method of manufacturing a semiconductor device.
First, referring to FIG. 1, a CMP apparatus fixes a semiconductor substrate 100 that performs CMP underneath, a polishing head 102 that rotates, a polishing table 104 that performs CMP, a polishing table 104 surface, and a slurry supply. It comprises a polishing pad 108 that contacts the wafer by a slurry supplied from a tube 106 and polishes a thin film on the wafer.

即ち、研磨パッド１０８上に半導体基板１００が面接した状態で研磨ヘッド１０２によって半導体基板１００が回転する間、スラリが研磨パッド１０８上に供給されながらスラリと半導体基板１００の表面が反応する中、研磨パッド１０８によって研磨される。   That is, while the semiconductor substrate 100 is rotated by the polishing head 102 while the semiconductor substrate 100 is in contact with the polishing pad 108, the slurry reacts with the surface of the semiconductor substrate 100 while the slurry is supplied onto the polishing pad 108. Polished by the pad 108.

図２から図７は、従来の半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ部分とタングステンプラグ形成時、アラインマークの形成過程を同時に示す。   2 to 7 are process cross-sectional views for explaining a tungsten plug forming process by a conventional method of manufacturing a semiconductor device, and simultaneously showing a process of forming an alignment mark when forming a tungsten plug part and a tungsten plug.

ここで、素子パターンが形成されるセル部Ｃとアラインマーク等が形成されるぺリ部Ｐに分けて図示した。
まず、半導体基板１１０上に絶縁膜として酸化膜１１４を形成する段階で、図２を参照すると、所定の間隔分、離隔された多数の局部パターン１１２が既に形成された半導体基板１１０上に絶縁膜として酸化膜１１４を形成する。局部パターン１１２は伝導層で、ポリシリコンパターンまたは金属パターンであり得る。酸化膜１１４は、通常の化学気相蒸着方法で形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）または、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ）が使用される。この際、ペリ部Ｐのアラインマーク（表示しない）が形成される部分にも酸化膜１１４が形成される。 Here, the cell portion C in which the element pattern is formed and the peripheral portion P in which the alignment mark and the like are formed are illustrated separately.
First, in the step of forming an oxide film 114 as an insulating film on the semiconductor substrate 110, referring to FIG. 2, an insulating film is formed on the semiconductor substrate 110 on which a number of local patterns 112 separated by a predetermined interval have already been formed. As a result, an oxide film 114 is formed. The local pattern 112 is a conductive layer and may be a polysilicon pattern or a metal pattern. The oxide film 114 may be a silicon dioxide film formed by a normal chemical vapor deposition method, and an insulating film between a polysilicon pattern and a metal film is generally PSG (phosphophosphonate) or BPSG (borophosphosilicate). ) Is used. At this time, the oxide film 114 is also formed on the portion where the alignment mark (not shown) of the peri portion P is formed.

継続して、酸化膜１１４の平坦化段階として、図３を参照すると、図１のＣＭＰ装置を使用して局部パターン１１２によって屈曲を有する酸化膜１１４を平坦化する。   Subsequently, referring to FIG. 3 as a step of planarizing the oxide film 114, the oxide film 114 having a bend is planarized by the local pattern 112 using the CMP apparatus of FIG.

続いて、局部パターン１１２及び半導体基板１１０が露出されるように酸化膜１１４上にコンタクトホール１１６を形成させる段階で、図４を参照すると、酸化膜１１４にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン１１２と半導体基板１１０が露出されるようにコンタクトホール１１６を形成させる。この際、アラインマークを形成するコンタクトホール１１６より直径が大きいペリパラルホール１１８が形成される。   Subsequently, referring to FIG. 4, in the step of forming a contact hole 116 on the oxide film 114 so that the local pattern 112 and the semiconductor substrate 110 are exposed, a photoresist is applied to the oxide film 114 and normal photolithography is performed. A contact hole 116 is formed so that the local pattern 112 and the semiconductor substrate 110 are exposed through the process. At this time, a peripheral hole 118 having a diameter larger than that of the contact hole 116 for forming the alignment mark is formed.

継続して、コンタクトホール１１６の内部と酸化膜１１４上に境界金属膜１２０を形成させる段階として、図５を参照するとタングステン膜形成前に境界金属膜１２０でコンタクトホール１１６上にＴｉ／ＴｉＮ膜を形成する。Ｔｉ１２０ａ膜の形成は、通常のスパタリング方法を利用する。また、ＴｉＮ１２０ｂ膜の形成も同じく通常のスパタリングまたは化学気相蒸着方法を利用することができる。これらのうちいずれか一つの方法に限定されるものではない。境界金属膜１２０はタングステン膜のコンタクト抵抗を減少させ、酸化膜１１４とタングステン膜の接着力を向上させる役割をする。また、後続工程のタングステン膜除去時、ストッパ（Ｓｔｏｐｐｅｒ）層として使用され得る。この際、ペリパラルホール１１８内にも境界金属膜１２０が形成される。   Next, as a step of forming the boundary metal film 120 in the contact hole 116 and on the oxide film 114, referring to FIG. 5, a Ti / TiN film is formed on the contact hole 116 with the boundary metal film 120 before the tungsten film is formed. Form. The Ti120a film is formed using a normal sputtering method. Similarly, the TiN120b film can be formed by using the usual sputtering or chemical vapor deposition method. It is not limited to any one of these methods. The boundary metal film 120 serves to reduce the contact resistance of the tungsten film and improve the adhesion between the oxide film 114 and the tungsten film. Further, it can be used as a stopper layer when removing the tungsten film in the subsequent process. At this time, the boundary metal film 120 is also formed in the peripheral hole 118.

続いて、コンタクトホール１１６上にタングステン膜１２２を形成する段階として図６を参照すると、コンタクトホール１１６を埋没させながら所定の厚さを有するタングステン膜１２２を酸化膜１１４上に形成する。現在、コンタクトホール１１６の内部にだけタングステン膜１２２を正確に埋没させることができない。それで、コンタクトホール１１６を埋没させながらコンタクトホール１１６上部にタングステン膜１２２を形成させる。この際、ペリパラルホール１１８内にもタングステン膜１２２が形成される。ペリパラルホール１１８は、セル部のコンタクトホール１１６より直径が大きいのでタングステン膜１２２が十分に埋没される。   Subsequently, referring to FIG. 6 as a step of forming a tungsten film 122 on the contact hole 116, a tungsten film 122 having a predetermined thickness is formed on the oxide film 114 while the contact hole 116 is buried. At present, the tungsten film 122 cannot be accurately buried only in the contact hole 116. Accordingly, the tungsten film 122 is formed on the contact hole 116 while the contact hole 116 is buried. At this time, the tungsten film 122 is also formed in the peripheral hole 118. Since the peripheral hole 118 has a diameter larger than that of the contact hole 116 in the cell portion, the tungsten film 122 is sufficiently buried.

続いて、タングステン膜１２２の所定の厚さを研磨して除去する段階として、図７を参照すると、タングステン膜１２２が形成された半導体基板１１０を図１のＣＭＰ装置の研磨ヘッド１０２にタングステン膜１２２が形成された半導体基板１１０を装着した後、スラリ供給管１０６から金属膜スラリを供給しながら、研磨ヘッド１０２を回転させて、研磨ヘッド１０８にタングステン膜１２２を接触させてコンタクトホール１１６内にタングステン膜１２２が存在するように境界金属膜１２０上のタングステン膜１２２を除去する。この際、ペリパラルホール１１８には相変わらずタングステン膜１２２が残っている。ペリパラルホール１１８内に残っているタングステン膜１１２は、後続工程でパーティクルとして作用し、写真工程のアライン能力を減少させることがある。   Subsequently, as a step of polishing and removing a predetermined thickness of the tungsten film 122, referring to FIG. 7, the semiconductor substrate 110 on which the tungsten film 122 is formed is applied to the polishing head 102 of the CMP apparatus of FIG. After the semiconductor substrate 110 on which is formed is mounted, the polishing head 102 is rotated while supplying the metal film slurry from the slurry supply pipe 106, the tungsten film 122 is brought into contact with the polishing head 108, and tungsten in the contact hole 116. The tungsten film 122 on the boundary metal film 120 is removed so that the film 122 exists. At this time, the tungsten film 122 remains in the peripheral hole 118 as usual. The tungsten film 112 remaining in the peripheral hole 118 may act as a particle in a subsequent process and reduce the alignment capability of the photographic process.

前述のように、コンタクトホール内にタングステン膜を埋没させるタングステンプラグを形成し、ＣＭＰ工程を実施することは現在の高集積化された半導体素子の製造に必須不可欠である。しかし、ＣＭＰ工程は研磨剤または研磨機の状況によってＣＭＰ工程を遂行した薄膜にマイクロスクラッチが発生する問題があるし、タングステン膜の厚さの２〜４倍の大きさを有するアラインマーク及びスクライブライン（Ｓｃｒｉｂｅ Ｌｉｎｅ）内には研磨剤が残り、後続工程でパーティクルソースとして作用するし、後続工程で写真工程のアライン能力を減少させる。   As described above, forming a tungsten plug in which a tungsten film is buried in a contact hole and performing a CMP process are indispensable for manufacturing a highly integrated semiconductor device. However, the CMP process has a problem that micro scratches occur in the thin film that has been subjected to the CMP process depending on the conditions of the polishing agent or the polishing machine, and alignment marks and scribe lines having a size 2 to 4 times the thickness of the tungsten film. The abrasive remains in (Scribe Line) and acts as a particle source in the subsequent process, and reduces the alignment ability of the photographic process in the subsequent process.

特に、トポロジ（Ｔｏｐｏｌｏｇｙ）が存在する絶縁膜の状態では必ず絶縁膜の平坦化の後、タングステンプラグ工程を行わなければならない。従って、関連のある工程の追加、生産性の低下、ＣＭＰ設備の工程能力を維持するための頻繁なテストウェーハによるモニタ及び高価の部品交換による原価上昇という短所がある。また、研磨のために研磨機が高い圧力でウェーハ表面に接触する関係で研磨機の摩耗と、ウェーハに加えられる圧力によってウェーハの割れが頻繁に発生するし、研磨機等の部品交換後、工程条件をセッティングするために長時間のダミー（Ｄｕｍｍｙ）研磨をするという問題で設備の実稼働率が非常に低調という問題点がある。   In particular, in the state of an insulating film where topology exists, a tungsten plug process must be performed after the insulating film is planarized. Therefore, there are the disadvantages of adding related processes, reducing productivity, monitoring by frequent test wafers to maintain the process capability of the CMP facility, and increasing costs due to expensive parts replacement. In addition, because the polishing machine contacts the wafer surface with high pressure for polishing, the wear of the polishing machine and cracking of the wafer frequently occur due to the pressure applied to the wafer, and after replacing parts such as the polishing machine, the process There is a problem that the actual operation rate of the equipment is very low due to the problem of long-time dummy polishing in order to set conditions.

また、タングステンプラグ形成時、ドライエッチバック（Ｄｒｙ Ｅｔｃｈ Ｂａｃｋ）工程は、パターンの微細化によってプラズマの電気的チャージアップによる問題でコンタクト抵抗上昇及びトランジスタに電気的劣化をもたらす問題点がある。
従って、前述の短所を克服しながら工程が容易で、原価節減及び生産性を向上させることができる代替工程の開発が求められている。 In addition, when the tungsten plug is formed, the dry etch back process has a problem that the contact resistance rises and the transistor is electrically deteriorated due to the problem of electrical charge-up of the plasma due to the miniaturization of the pattern.
Accordingly, there is a need for the development of an alternative process that is easy to process while overcoming the aforementioned disadvantages, and that can reduce cost and improve productivity.

本発明は回転する半導体基板上にエッチング液を供給しながらエッチング遂行するスピンエッチング方法を使用して、半導体基板上の伝導体膜または層間絶縁膜をエッチングすることができる半導体素子の製造方法を提供することにある。   The present invention provides a method for manufacturing a semiconductor device capable of etching a conductor film or an interlayer insulating film on a semiconductor substrate using a spin etching method in which etching is performed while supplying an etching solution onto a rotating semiconductor substrate. There is to do.

本発明の他の目的は、半導体基板表面のマイクロスクラッチ発生及び高いコンタクト抵抗発生無しに層間絶縁膜の平坦化と伝導体プラグを形成することができる半導体素子の製造方法を提供することにある。
本発明のまた他の目的は、伝導体膜または酸化膜をスピンエッチング方法でエッチングすることができるようにするエッチング液を提供することにある。 Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of planarizing an interlayer insulating film and forming a conductor plug without generating micro scratches and high contact resistance on the surface of the semiconductor substrate.
Still another object of the present invention is to provide an etching solution that enables a conductor film or an oxide film to be etched by a spin etching method.

本発明の請求項１記載の半導体素子の製造方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没しながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、伝導体膜が前記コンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする。   According to a first aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: forming a predetermined insulating film on a semiconductor substrate; forming a contact hole in the insulating film; and burying the contact hole on the insulating film. Forming a predetermined conductor film on the substrate, rotating the semiconductor substrate on which the conductor film is formed, and supplying an etching solution onto the rotating semiconductor substrate so that the conductor film is only in the contact hole. Etching the conductor film so that it does not exist on the insulating film, and the etchant is located on the upper side of the semiconductor substrate and on one side of the left and right sides with respect to the center of the semiconductor substrate. It is supplied through a nozzle capable of performing a boom swing.

本発明の請求項２記載の半導体素子の製造方法によると、エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。 According to the method of manufacturing a semiconductor device of the second aspect of the present invention, the etching solution is H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO. 6 , from the group consisting of at least one oxidant selected from the group consisting of KOH and HNO 3 , HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl At least one selected enhancer and a buffer solution are mixed at a predetermined ratio.

本発明の請求項３記載の半導体素子の製造方法によると、緩衝液は脱イオン水である。
本発明の請求項４記載の半導体素子の製造方法によると、伝導体膜はタングステン膜、銅膜または多結晶シリコン膜である。 According to the method for manufacturing a semiconductor element according to claim 3 of the present invention, the buffer solution is deionized water.
According to the method for manufacturing a semiconductor element according to claim 4 of the present invention, the conductor film is a tungsten film, a copper film or a polycrystalline silicon film.

本発明の請求項５記載の半導体素子の製造方法によると、タングステン膜を形成する前には、コンタクトホールを含めて半導体基板全面に境界金属膜を形成させる段階をさらに含む。
本発明の請求項６記載の半導体素子の製造方法によると、境界金属膜はＴｉ，ＴｉＮ，Ｔｉ／ＴｉＮ，Ｔａ，ＴａＮまたはＴａ／ＴａＮである。 According to the method for manufacturing a semiconductor element of the fifth aspect of the present invention, before forming the tungsten film, the method further includes the step of forming a boundary metal film on the entire surface of the semiconductor substrate including the contact hole.
According to the method of manufacturing a semiconductor element according to claim 6 of the present invention, the boundary metal film is Ti, TiN, Ti / TiN, Ta, TaN or Ta / TaN.

本発明の請求項７記載の半導体素子の製造方法によると、エッチング液の温度は、２０℃〜９０℃である。
本発明の請求項８記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度の範囲に加熱される。 According to the semiconductor element manufacturing method of the seventh aspect of the present invention, the temperature of the etching solution is 20 ° C. to 90 ° C.
According to the semiconductor element manufacturing method of the present invention, the semiconductor substrate is heated to the temperature range of the etching solution in order to minimize the change in the temperature of the etching solution when the etching solution is supplied.

本発明の請求項９記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれる。   According to the method of manufacturing a semiconductor device according to claim 9 of the present invention, the etching solution contains 0.01 to 30% by weight of oxidizer nitric acid, 0.01 to 30% by weight of ammonium fluoride fluoride, and deionized to the remaining amount. Contains water.

本発明の請求項１０記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれる。   According to the method for manufacturing a semiconductor device according to claim 10 of the present invention, the etching solution is composed of 3 to 55% by weight of oxidizing nitric acid, 0.2 to 35% by weight of hydrogen fluoride, and deionized water in the remaining amount. included.

本発明の請求項１１記載の半導体素子の製造方法によると、エッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウムが０．０１〜３０重量％、及び残量に脱イオン水が含まれる。   According to the method for manufacturing a semiconductor device according to claim 11 of the present invention, the etching solution contains 0.2 to 30% by weight of the oxidizing agent hydrogen peroxide, 0.01 to 30% by weight of the enhancing agent ammonium hydroxide, and the remaining amount. Contains deionized water.

本発明の請求項１２記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸３〜６０重量％、増強剤弗化水素０．０６〜３０重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１３記載の半導体素子の製造方法によると、伝導体膜のエッチングは、少なくとも二つのエッチング工程を遂行することからなる。 According to the method for manufacturing a semiconductor device according to claim 12 of the present invention, the etching solution contains 3 to 60% by weight of oxidizing nitric acid, 0.06 to 30% by weight of hydrogen fluoride, and deionized water in the remaining amount. included.
According to the semiconductor device manufacturing method of the thirteenth aspect of the present invention, the etching of the conductor film comprises performing at least two etching steps.

本発明の請求項１４記載の半導体素子の製造方法は、半導体基板上に素子パターン構造を形成する段階と、素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、層間絶縁膜が平坦になるように層間絶縁膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする。   According to a fourteenth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: forming an element pattern structure on a semiconductor substrate; forming an interlayer insulating film on the entire surface of the semiconductor substrate including the element pattern structure; and rotating the semiconductor substrate. And supplying an etchant onto the rotating semiconductor substrate, and etching the interlayer insulating film so that the interlayer insulating film is flat, the etchant being located on the semiconductor substrate, It is supplied through a nozzle that can perform a boom swing on one of the left and right sides with respect to the center of the semiconductor substrate.

本発明の請求項１５記載の半導体素子の製造方法によると、エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。 According to the semiconductor device manufacturing method of the present invention, the etching solution is H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO. 6 , from the group consisting of at least one oxidant selected from the group consisting of KOH and HNO 3 , HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl At least one selected enhancer and a buffer solution are mixed at a predetermined ratio.

本発明の請求項１６記載の半導体素子の製造方法によると、層間絶縁膜は、酸化膜、窒化膜、ＢＰＳＧ膜、ＰＳＧ膜及びＴＥＯＳ膜からなるグループの中から選択された一つである。   According to the method of manufacturing a semiconductor element of the sixteenth aspect of the present invention, the interlayer insulating film is one selected from the group consisting of an oxide film, a nitride film, a BPSG film, a PSG film, and a TEOS film.

本発明の請求項１７記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、並びに残量で脱イオン水が含まれる。   According to the method for manufacturing a semiconductor element of claim 17 of the present invention, the etching solution is 0.01 to 60% by weight of oxidizer nitric acid, 0.05 to 25% by weight of hydrogen fluoride, and deionized in the remaining amount. Contains water.

本発明の請求項１８記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれる。
本発明の請求項１９記載の半導体素子の製造方法によると、半導体基板の回転速度は２００〜５０００ＲＰＭである。 According to the method for manufacturing a semiconductor device of claim 18, the etching solution contains 0.01 to 30% by weight of an oxidizing agent nitric acid, 0.01 to 30% by weight of an ammonium fluoride fluoride, and deionized to the remaining amount. Contains water.
According to the semiconductor device manufacturing method of the nineteenth aspect of the present invention, the rotation speed of the semiconductor substrate is 200 to 5000 RPM.

本発明の請求項２０記載の半導体素子の製造方法によると、ブームスイングは、遠距離のブームスイングと近距離のブームスイングを順次的に連続して遂行する。
本発明の請求項２１記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度範囲に加熱される。 According to the semiconductor element manufacturing method of the present invention, the boom swing performs a long-distance boom swing and a short-distance boom swing successively in succession.
According to the semiconductor element manufacturing method of the twenty-first aspect of the present invention, the semiconductor substrate is heated to the temperature range of the etching solution in order to minimize the change in the temperature of the etching solution when the etching solution is supplied.

以下、エッチング液を使用した本発明の好ましい半導体素子の製造方法に関する実施例を記述する。
以下の実施例は本発明を例証するためのもので、本発明の範囲を局限するものとして理解されてはならない。 Examples relating to the preferred method for manufacturing a semiconductor device of the present invention using an etching solution will be described below.
The following examples are intended to illustrate the invention and should not be understood as limiting the scope of the invention.

本発明による新しいスピンエッチング方法、即ちＣＥＰ（ＣｈｅｍｉｃａｌＥｎｈａｎｃｅｄＰｏｌｉｓｈｉｎｇ）方法は、タングステン膜、銅膜、ポリシリコン膜、窒化膜または酸化膜等を所定の厚さ分だけエッチングする工程に用いられる。   A new spin etching method, that is, a CEP (Chemical Enhanced Polishing) method according to the present invention is used for a process of etching a tungsten film, a copper film, a polysilicon film, a nitride film, an oxide film, or the like by a predetermined thickness.

ＣＥＰ方法は回転する半導体ウェーハ上に所定のエッチング液を供給しながら遂行されるもので、伝導体ライン及び伝導体プラグを含む半導体素子製造工程に用いられる。
伝導体ラインは、一般的に半導体素子の内部信号を外部に伝達する相互連絡ラインの役割をするし、伝導体プラグは、下部伝導体ラインと下部伝導体ラインと層間絶縁膜で分離されている上部伝導体ラインを連結させる機能をする。 The CEP method is performed while supplying a predetermined etching solution onto a rotating semiconductor wafer, and is used in a semiconductor device manufacturing process including a conductor line and a conductor plug.
The conductor line generally serves as an interconnection line for transmitting the internal signal of the semiconductor device to the outside, and the conductor plug is separated by the lower conductor line, the lower conductor line, and the interlayer insulating film. Functions to connect upper conductor lines.

また、ＣＥＰ方法は、後続工程の円滑な遂行のために現在工程で遂行された半導体ウェーハ表面を平坦化するために用いられる。
即ち、半導体ウェーハ上に形成された酸化膜及び窒化膜等のような絶縁膜は後続する写真工程の円滑な遂行のために表面の段差を減少させようとして平坦化させる。 Also, the CEP method is used to planarize the surface of the semiconductor wafer performed in the current process for smooth execution of subsequent processes.
That is, an insulating film such as an oxide film and a nitride film formed on a semiconductor wafer is planarized so as to reduce the surface step for smooth execution of the subsequent photographic process.

本発明の目的を達成するための半導体素子製造用エッチング液は半導体基板上の特定被エッチング物質をスピンエッチングすることができるようにＨ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤（Ｅｎｈａｎｃｅｒ）、並びに緩衝液（ＢｕｆｆｅｒＳｏｌｕｔｉｏｎ）が所定の比率で混合されてなる。緩衝液は、エッチング液の濃度、温度及びコンタクトアングルを制御するもので、脱イオン水が好ましい。 An etching solution for manufacturing a semiconductor device for achieving the object of the present invention is capable of spin-etching a specific material to be etched on a semiconductor substrate, such as H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3. , S 2 O 8 − , KIO 3 , H 5 IO 6 , KOH and HNO 3 , at least one oxidizing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , at least one enhancer selected from the group consisting of HCl and a buffer solution are mixed at a predetermined ratio. The buffer solution controls the concentration, temperature and contact angle of the etching solution, and deionized water is preferable.

本発明の目的を達成するための好ましいエッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜３５重量％及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、タングステン膜、銅膜及びポリシリコン膜等を含む伝導体膜、または酸化膜及び窒化膜等を含む絶縁膜であり得る。 A preferable etching solution for achieving the object of the present invention is 0.01 to 60% by weight of oxidizer nitric acid, 0.05 to 35% by weight of hydrogen fluoride, and deionized water in the remaining amount. possible.
The thin film etched by the etchant may be a conductor film including a tungsten film, a copper film, and a polysilicon film, or an insulating film including an oxide film and a nitride film.

本発明の目的を達成するための好ましい他のエッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。 Other preferred etchants for accomplishing the objectives of the present invention include 0.2-30% by weight oxidant hydrogen peroxide, 0.01-30% by weight enhancer ammonium hydroxide and deionized water in the balance. Could have been
The thin film etched by the etchant can be a conductor film, an insulating film, or a boundary metal film.

本発明の目的を達成するための好ましい他のエッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。 Other preferred etchants for accomplishing the objectives of the present invention included 0.01-30 wt% oxidizer nitric acid, 0.01-30 wt% enhancer ammonium fluoride, and the balance contained deionized water. Can be a thing.
The thin film etched by the etchant can be a conductor film, an insulating film, or a boundary metal film.

図８は、エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフで、特に酸化剤の組成比によるエッチング速度の傾向を説明するためのグラフである。   FIG. 8 is a graph for explaining the tendency of the etching rate of the tungsten film with respect to the composition ratio of the etching solution, and in particular, a graph for explaining the tendency of the etching rate due to the composition ratio of the oxidizing agent.

図８を参照すると、Ａ線は、酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤硝酸の組成比が増加するほどエッチング速度が速いことを示す。   Referring to FIG. 8, line A shows the etching rate of the etchant mixed with oxidant nitric acid, enhancer hydrogen fluoride and deionized water with respect to the tungsten film, and the composition ratio of oxidant nitric acid increases. Indicates that the etching rate is high.

Ｂ線は、酸化剤過酸化水素、増強剤水酸化アンモニウム及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤過酸化水素の組成比が増加するほどエッチング速度が遅いということを示す。   B line shows the etching rate of the etching solution mixed with the oxidizing agent hydrogen peroxide, the enhancing agent ammonium hydroxide and deionized water with respect to the tungsten film, and the etching rate increases as the composition ratio of the oxidizing agent hydrogen peroxide increases. Indicates that is slow.

図９は、本発明の半導体素子の製造方法を遂行するためのスピンエッチング装置の概略的な構成図である。
図９で見るように、スピンエッチング装置２００は、モータ２１１、スピンチャック２１２、ボール２１３、複数個の噴射ノズル２１４、クランプ２１５、ヒータ２１６、ドレーン管２１７、レギュレータ２１８及び窒素ガス管２１９を備えてなる。 FIG. 9 is a schematic configuration diagram of a spin etching apparatus for performing the semiconductor device manufacturing method of the present invention.
As shown in FIG. 9, the spin etching apparatus 200 includes a motor 211, a spin chuck 212, a ball 213, a plurality of injection nozzles 214, a clamp 215, a heater 216, a drain pipe 217, a regulator 218, and a nitrogen gas pipe 219. Become.

スピンチャック２１２は、半導体基板２１０の下部に位置し、エッチング液を供給する噴射ノズル２１４は半導体基板２１０上部に位置する。
噴射ノズル２１４は、エッチング液を半導体基板２１０に供給しながらスピンチャック２１２の左側または右側に運動することができる。 The spin chuck 212 is positioned below the semiconductor substrate 210, and the spray nozzle 214 that supplies the etchant is positioned above the semiconductor substrate 210.
The spray nozzle 214 can move to the left or right side of the spin chuck 212 while supplying an etching solution to the semiconductor substrate 210.

噴射ノズル２１４の一つは脱イオン水のような洗浄液用で使用することができる。
ボール２１３は、スピンチャック２１２を包みながら工程中、エッチング液が外部に漏れることを防止する。 One of the spray nozzles 214 can be used for a cleaning liquid such as deionized water.
The ball 213 prevents the etchant from leaking outside during the process while wrapping the spin chuck 212.

窒素ガス管２１９を通じて供給される加熱された窒素ガスはスピンチャック２１２に供給されて半導体基板２１０をスピンチャック２１２から約２ｍｍ程度持ち上げるし、半導体基板２１０を加熱させる役割をする。
前述したように窒素ガスは、特に半導体基板２１０の後面を処理するのに有用である。 The heated nitrogen gas supplied through the nitrogen gas pipe 219 is supplied to the spin chuck 212 to lift the semiconductor substrate 210 from the spin chuck 212 by about 2 mm and to heat the semiconductor substrate 210.
As described above, nitrogen gas is particularly useful for treating the rear surface of the semiconductor substrate 210.

ヒータ２１６は、窒素ガスの温度を制御するために使用される。また、スピンエッチング装置２００は、エッチング液の温度を制御するための他のヒータ（表示しない）を備えることができる。   The heater 216 is used to control the temperature of the nitrogen gas. Further, the spin etching apparatus 200 can include another heater (not shown) for controlling the temperature of the etching solution.

本発明では半導体基板２１０の加熱のための好ましいガスで窒素ガスを言及したが、他の不活性ガスも使用することができる。不活性ガスはエッチング工程に何の影響も与えないからである。   Although the present invention refers to nitrogen gas as a preferred gas for heating the semiconductor substrate 210, other inert gases can also be used. This is because the inert gas has no influence on the etching process.

エッチング液の温度は２０〜９０℃範囲で、より好ましくはエッチング対象膜のエッチング速度を向上させるために３０〜７０℃の範囲が維持できるようにする。
窒素ガスの好ましい温度範囲も３０〜７０℃である。 The temperature of the etching solution is in the range of 20 to 90 ° C., and more preferably in the range of 30 to 70 ° C. in order to improve the etching rate of the etching target film.
The preferable temperature range of nitrogen gas is also 30-70 degreeC.

もしも、エッチング液は特定の工程温度を維持するが、半導体基板２１０がエッチング液と同一な温度を維持しないと、エッチング液と半導体基板２１０の間に温度の差が発生してエッチング液が工程温度を維持しなくなり、エッチング対象膜のエッチング速度が低くなる結果を招来する。これはエッチング工程の後、エッチング対象膜が不均一なエッチング表面を有するようになる原因となる。   If the etchant maintains a specific process temperature, but the semiconductor substrate 210 does not maintain the same temperature as the etchant, a temperature difference occurs between the etchant and the semiconductor substrate 210, and the etchant is at the process temperature. Is not maintained, and the etching rate of the etching target film is lowered. This causes the film to be etched to have a non-uniform etching surface after the etching process.

噴射ノズル２１４から半導体基板２１０に供給されるエッチング液の温度が低くなることは、エッチング液が半導体基板２１０の表面に沿って広がることに起因したもので、半導体基板２１０のそれぞれの地点の温度が異なるからである。
温度の差の結果として、エッチング液が最初に接触する半導体基板２１０の領域は、エッチング液が半導体基板２１０の表面に広がり、後で接触される半導体基板２１０の領域より高いエッチング速度を有する。 The lowering of the temperature of the etching solution supplied from the spray nozzle 214 to the semiconductor substrate 210 is due to the fact that the etching solution spreads along the surface of the semiconductor substrate 210. The temperature at each point of the semiconductor substrate 210 is Because it is different.
As a result of the temperature difference, the region of the semiconductor substrate 210 where the etchant first contacts has a higher etch rate than the region of the semiconductor substrate 210 where the etchant spreads over the surface of the semiconductor substrate 210 and is subsequently contacted.

温度差は、次世代直径３００ｍｍを有するウェーハのように直径が大きいウェーハに対してさらに深刻である。これはウェーハの直径が大きければ大きいほどエッチング液がウェーハ表面を横切りながら広がる移動距離が長いからである。
従って、本発明は半導体基板の裏面に加熱された窒素ガスの供給、スピンチャック２１２内部のヒータの装着、工程チャンバーの密封などのような工程環境を組成することで均一な工程条件を調整し均一な工程条件を提供するための多様な方法を提供する。 The temperature difference is more serious for wafers with large diameters, such as wafers with next generation diameters of 300 mm. This is because the larger the diameter of the wafer, the longer the travel distance that the etching solution spreads across the wafer surface.
Therefore, according to the present invention, uniform process conditions are adjusted and uniform by composing a process environment such as supply of heated nitrogen gas to the back surface of the semiconductor substrate, mounting of a heater inside the spin chuck 212, sealing of the process chamber, and the like. Various methods for providing various process conditions are provided.

従って、エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎであるし、エッチング液は、半導体基板の中心を基準に左右側の内一側で噴射ノズル２１４がブームスイングを遂行しながら供給され得る。
ブームスイングは、エッチング液を供給しながら半導体基板上を繰り返し動くノズル２１４の運動を意味する。 Accordingly, the supply amount of the etching solution is 0.1 to 2.5 l / min, and the etching solution is performed while the spray nozzle 214 performs a boom swing on one of the left and right sides with respect to the center of the semiconductor substrate. Can be supplied.
The boom swing means the movement of the nozzle 214 that repeatedly moves on the semiconductor substrate while supplying the etching solution.

半導体基板２１０の中心から、左側へのブームスイングは（−）、半導体基板２１０の中心から右側へのブームスイングは（＋）に示し単位はｍｍである。
本発明でのブームスイングの領域は０〜（±）８０である。即ち、ノズル２１４は、半導体基板２１０の中心から左側または右側に８０ｍｍ離れた地点まで反復運動しながらエッチング液を半導体基板２１０上に供給する。 The boom swing from the center of the semiconductor substrate 210 to the left is (-), the boom swing from the center of the semiconductor substrate 210 to the right is (+), and the unit is mm.
The boom swing region in the present invention is 0 to (±) 80. That is, the nozzle 214 supplies the etching solution onto the semiconductor substrate 210 while repetitively moving from the center of the semiconductor substrate 210 to a point 80 mm away from the left or right side.

ブームスイングは、エッチングされる薄膜のエッチング均一度に影響を与える工程要素であるので最適化されることが好ましい。
ブームスイングは、遠距離ブームスイングと、近距離ブームスイングを順次的に連続して遂行することが好ましい。 The boom swing is preferably optimized because it is a process element that affects the etching uniformity of the thin film to be etched.
It is preferable that the boom swing performs a long-distance boom swing and a short-distance boom swing sequentially in succession.

遠距離ブームスイングは、噴射ノズル２１４が移動可能な最大地点まで運動するブームスイングである。反面、近距離ブームスイングは噴射ノズル２１４が遠距離ブームスイングより短い距離を運動するのである。   The long-distance boom swing is a boom swing that moves to the maximum point where the injection nozzle 214 can move. On the other hand, in the short distance boom swing, the injection nozzle 214 moves a shorter distance than the long distance boom swing.

図１０は、半導体基板上で多様な位置を運動するブームスイングによるエッチング速度を示すグラフである。
グラフは酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液組成物を使用してタングステン薄膜をエッチングする場合のエッチング速度を示す。 FIG. 10 is a graph showing an etching rate by a boom swing that moves in various positions on a semiconductor substrate.
The graph shows the etching rate when etching a tungsten thin film using an etchant composition in which oxidizer nitric acid, enhancer hydrogen fluoride and deionized water are mixed.

Ｃ線は、噴射ノズル２１４を半導体基板の中央に固定させて、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。Ｃ線は半導体基板の中央領域のエッチング速度が相対的に縁部位より高いことを示す。   Line C indicates the etching rate when the injection nozzle 214 is fixed to the center of the semiconductor substrate and the etching solution composition is supplied onto the semiconductor substrate. The C line indicates that the etching rate of the central region of the semiconductor substrate is relatively higher than that of the edge portion.

Ｄ線は、噴射ノズル２１４が遠距離ブームスイングを遂行しながら、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。Ｄ線は、半導体基板の縁部位のエッチング速度が相対的に中央領域より高いことが分かる。   Line D shows the etching rate when the spray nozzle 214 supplies the etching solution composition onto the semiconductor substrate while performing the long-distance boom swing. As for D line, it turns out that the etching rate of the edge part of a semiconductor substrate is relatively higher than a center area | region.

Ｅ線は、ノズル２１４を遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行しながら、エッチング液を半導体基板上に供給する場合のエッチング速度を示す。Ｅ線は、半導体基板の中央領域と縁部位領域のエッチング速度がほとんど同じで水平線をなすことを示す。   Line E indicates the etching rate when the etching solution is supplied onto the semiconductor substrate while the nozzle 214 sequentially performs the long-distance boom swing and the short-distance boom swing in sequence. The E line indicates that the etching rate of the central region and the edge region of the semiconductor substrate is almost the same and forms a horizontal line.

図１１は、多様なブームスイングに対するエッチング速度とエッチング均一度を示すグラフである。
グラフは、酸化剤硝酸、増強剤弗化アンモニウム及び脱イオン水が含まれたエッチング液を使用してタングステン薄膜をエッチングする場合を示す。Ｆ線は、エッチング均一度を示し、棒グラフエッチング速度を示す。 FIG. 11 is a graph showing the etching rate and the etching uniformity for various boom swings.
The graph shows the case of etching a tungsten thin film using an etchant containing oxidizer nitric acid, enhancer ammonium fluoride and deionized water. The F line indicates the etching uniformity and the bar graph etching rate.

エッチング速度は、所定の時間の間エッチング液によってエッチングされるエッチング対象膜の厚さを示す。エッチング均一度は、エッチングが完了された後、半導体基板上の中心部、縁部、及び中心部と縁部の中間地点等のような複数の地点でのエッチング後のエッチング対象膜の厚さの偏差の程度を示す。
従って、偏差の程度が低ければ低いほど、エッチングが均一にできたことを示す。 The etching rate indicates the thickness of the etching target film that is etched by the etching solution for a predetermined time. The etching uniformity is the thickness of the film to be etched after etching at a plurality of points such as the center, the edge, and the center between the center and the edge after the etching is completed. Indicates the degree of deviation.
Therefore, the lower the deviation, the more uniform the etching.

図１１で見るように、ブームスイングが遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行する場合エッチング速度が高く、エッチング均一度が向上されることが分かる。ブームスイングが−２０〜０の場合、エッチング速度は約５４０Å／ｍｉｎでエッチング率は工程条件に満足されるが、エッチング均一度は１０％として非常に高いし、ブームスイングが−４０〜０の場合は、エッチング速度は低く、エッチング均一度は高いのでエッチング工程に適用できないということが分かる。   As can be seen from FIG. 11, when the boom swing performs the long-distance boom swing and the short-distance boom swing successively in sequence, the etching rate is high and the etching uniformity is improved. When the boom swing is -20 to 0, the etching rate is about 540 km / min and the etching rate is satisfied with the process conditions, but the etching uniformity is very high as 10%, and the boom swing is -40 to 0 Since the etching rate is low and the etching uniformity is high, it can be seen that it cannot be applied to the etching process.

反面、ブームスイングを、−４０〜０である場合と、−２０〜０である場合を連続して遂行する場合、エッチング速度は約５４０Å／ｍｉｎであるし、エッチング均一度は、約１％として十分に工程に適用することができることが分かる。これは図１０のＥ線は、Ｄ線とＣ線の結合によって得られることを意味する。   On the other hand, when the boom swing is performed continuously between −40 to 0 and −20 to 0, the etching rate is about 540 Å / min, and the etching uniformity is about 1%. It can be seen that the process can be sufficiently applied. This means that the E line in FIG. 10 is obtained by the combination of the D line and the C line.

もしも、半導体基板の特定領域のエッチング速度を高くする場合には、ノズルの留まる時間を長くするか、エッチング液の供給量を多くすることで実現することができる。
本発明でエッチング液の供給時、回転チャックの回転速度は２００〜５０００ｒｐｍが好ましい。 If the etching rate of a specific region of the semiconductor substrate is increased, it can be realized by increasing the nozzle staying time or increasing the supply amount of the etching solution.
In the present invention, when the etching solution is supplied, the rotation speed of the rotary chuck is preferably 200 to 5000 rpm.

（第１実施例）
本実施例は、伝導体プラグ形成方法に関するものである。実施例は、ＣＭＰ工程によるウェーハ表面のマイクロスクラッチの発生及びドライエッチバックによるコンタクト抵抗上昇を防止する新しい伝導体プラグ形成方法を提供する。 (First embodiment)
The present embodiment relates to a conductor plug forming method. The embodiment provides a new method for forming a conductor plug that prevents generation of micro scratches on a wafer surface due to a CMP process and an increase in contact resistance due to dry etch back.

本発明による伝導体プラグ形成方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没させながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にＨ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ３からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤及び緩衝液を所定の比率で混合したエッチング液を供給して伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階を備えてなる。 The method for forming a conductor plug according to the present invention includes a step of forming a predetermined insulating film on a semiconductor substrate, a step of forming a contact hole in the insulating film, and a predetermined conductor on the insulating film while burying the contact hole. A step of forming a film, a step of rotating the semiconductor substrate on which the conductor film is formed, and H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 on the rotating semiconductor substrate. - , KIO 3 , H 5 IO 6 , KOH and HNO 3 , at least one oxidizing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F And an etching solution in which at least one enhancer selected from the group consisting of HCl and a buffer solution is mixed in a predetermined ratio to supply a conductive film only in the contact hole, and on the insulating film. Does not exist Comprising comprising a step of etching the conductor film so as.

伝導体膜は、タングステン膜または銅膜であり得る。
伝導体プラグは絶縁膜に形成されたコンタクトホールを通じて下部伝導体膜と、上部伝導体膜を連結させる機能を遂行する。
伝導体プラグ形成方法は、まずエッチングする伝導体膜が形成されている半導体基板２１０を回転可能なスピンチャック２１２上に位置させた後、所定の速度に回転させる。 The conductor film can be a tungsten film or a copper film.
The conductor plug performs a function of connecting the lower conductor film and the upper conductor film through a contact hole formed in the insulating film.
In the conductor plug forming method, first, a semiconductor substrate 210 on which a conductor film to be etched is formed is positioned on a rotatable spin chuck 212 and then rotated at a predetermined speed.

継続して、回転する半導体基板２１０の上部に位置した噴射ノズル２１４を通じてエッチング液を供給して半導体基板２１０上の伝導体膜をエッチングして、伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないようにする。
即ち、本発明はスピンチャック２１２の回転による半導体基板２１０の遠心力と伝導体膜と優秀な反応性を有する所定のエッチング液によって、伝導体膜の水平方向へのエッチングモメンタムが増加して半導体基板上の伝導体膜がエッチングされる。 Continuously, the etching liquid is supplied through the injection nozzle 214 located on the upper part of the rotating semiconductor substrate 210 to etch the conductor film on the semiconductor substrate 210, so that the conductor film exists only in the contact hole and is insulated. Do not exist on the membrane.
That is, according to the present invention, the etching moment in the horizontal direction of the conductor film is increased by a predetermined etching solution having excellent reactivity with the centrifugal force of the semiconductor substrate 210 due to the rotation of the spin chuck 212 and the conductor film. The upper conductor film is etched.

スピンチャック２１２の回転速度が速ければ速いほど水平方向へのエッチングモメンタムはさらに増加して、伝導体膜のエッチング速度とエッチング均一度が向上し、エッチングされる伝導体膜表面に不必要なボイド（ｖｏｉｄ）の発生を防止できる。   As the rotational speed of the spin chuck 212 increases, the etching momentum in the horizontal direction further increases, improving the etching speed and etching uniformity of the conductor film, and unnecessary voids on the surface of the conductor film to be etched ( (void) can be prevented.

半導体基板２１０上にエッチング液を供給する段階は、二つ以上の段階に分けて遂行することが好ましい。即ち、エッチング速度が速いエッチング液を供給する第１供給段階及び第１供給段階後、第１供給段階で使用するエッチング液よりエッチング速度が遅いエッチング液を供給する第２供給段階に分けることができる。   The step of supplying the etchant onto the semiconductor substrate 210 is preferably performed in two or more steps. That is, it can be divided into a first supply stage for supplying an etchant having a high etching rate and a second supply stage for supplying an etchant having an etch rate slower than that used in the first supply stage after the first supply stage and the first supply stage. .

図１２から図１７は、本発明の第１実施例による半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ形成と、タングステンプラグ形成時、アラインマークまたはスクライブラインの形成過程を示す。図面には素子パターンが形成されるセル部Ｃと、アラインマーク等が形成されるぺリ部Ｐが分離して図示されている。   12 to 17 are process cross-sectional views for explaining a tungsten plug forming process by the method of manufacturing a semiconductor device according to the first embodiment of the present invention. The tungsten plug is formed and an alignment mark or a scribe line is formed when the tungsten plug is formed. The formation process of is shown. In the drawing, a cell portion C in which an element pattern is formed and a peripheral portion P in which an alignment mark or the like is formed are shown separately.

図１２を参照すると、所定間隔分、離隔された多数の局部パターン２２２が既に形成された半導体基板２２０上に、絶縁膜として酸化膜２２４を形成する。局部パターン２２２は伝導層でポリシリコンパターンまたは金属パターンであり得る。酸化膜２２４は通常の化学気相蒸着方法で、形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にＰＳＧまたは、ＢＰＳＧが使用される。本実施例の酸化膜２２４の厚さは、４０００〜１５０００Åであり得る。アラインマーク（表示しない）が形成されるぺリ部Ｐにも酸化膜２２４が形成される。   Referring to FIG. 12, an oxide film 224 is formed as an insulating film on a semiconductor substrate 220 on which a large number of local patterns 222 separated by a predetermined interval are already formed. The local pattern 222 is a conductive layer and may be a polysilicon pattern or a metal pattern. The oxide film 224 may be a silicon dioxide film formed by an ordinary chemical vapor deposition method, and PSG or BPSG is generally used as an insulating film between the polysilicon pattern and the metal film. The thickness of the oxide film 224 of the present embodiment may be 4000-15000 mm. An oxide film 224 is also formed in the peripheral portion P where the alignment mark (not shown) is formed.

図１３を参照すると、酸化膜２２４にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン２２２と半導体基板２２０が露出されるようにコンタクトホール２２６を形成させる。この際、アラインマークまたはスクライブラインを形成するコンタクトホール２２６より直径が大きいペリパラルホール２２８が形成される。   Referring to FIG. 13, a photoresist is applied to the oxide film 224, and a contact hole 226 is formed to expose the local pattern 222 and the semiconductor substrate 220 through a normal photolithography process. At this time, a peripheral hole 228 having a diameter larger than that of the contact hole 226 forming the alignment mark or scribe line is formed.

図１４を参照すると、タングステン膜形成前に境界金属膜２３０としてＴｉ／ＴｉＮ膜（７００／７００Å）をコンタクトホール２２６、ペリパラルホール２２８及び酸化膜２２４上に形成する。Ｔｉ２３０ａ膜及びＴｉＮ２３０ｂ膜は、通常のスパタリングまたは化学気相蒸着方法を利用して形成する。境界金属膜２３０は、タングステン膜のコンタクト抵抗を減少させて、酸化膜２２４と後続されるタングステン膜の接着力を向上させる機能をする。また、後続工程のタングステン膜除去時、ストッパ（Ｓｔｏｐｐｅｒ）層として使用され得る。   Referring to FIG. 14, a Ti / TiN film (700 / 700Å) is formed on the contact hole 226, the peripheral hole 228 and the oxide film 224 as the boundary metal film 230 before forming the tungsten film. The Ti230a film and the TiN230b film are formed using a normal sputtering method or a chemical vapor deposition method. The boundary metal film 230 functions to reduce the contact resistance of the tungsten film and improve the adhesion between the oxide film 224 and the subsequent tungsten film. Further, it can be used as a stopper layer when removing the tungsten film in the subsequent process.

図１５を参照すると、コンタクトホール２２６を埋没させながら所定の厚さを有する第１タングステン膜２３２を４０００〜７０００Å形成する。現在、コンタクトホール２２６の内部のみ第１タングステン膜２３２を正確に埋没させることができないので、コンタクトホール２２６を埋没させながらペリパラルホール２２８及び酸化膜２２４の上部に第１タングステン膜２３２を形成させる。ペリパラルホール２２８はセル部Ｃのコンタクトホール２２６より直径が大きいので第１タングステン膜２３２はペリパラルホール２２８の底と側壁に形成される。   Referring to FIG. 15, the first tungsten film 232 having a predetermined thickness is formed in a thickness of 4000 to 7000 while the contact hole 226 is buried. At present, the first tungsten film 232 cannot be accurately buried only in the contact hole 226, so the first tungsten film 232 is formed on the peripheral hole 228 and the oxide film 224 while the contact hole 226 is buried. Since the peripheral hole 228 has a larger diameter than the contact hole 226 of the cell portion C, the first tungsten film 232 is formed on the bottom and side walls of the peripheral hole 228.

図１６を参照すると、第１タングステン膜２３２が形成された半導体基板２２０を図９のスピンチャック２１２上に位置させた後、回転させると同時に噴射ノズル２１４を通じて半導体基板２２０上に酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは、酸化剤硝酸１０〜４５重量％、増強剤弗化水素１〜２４重量％、及び残量に脱イオン水が含まれたエッチング液を０．１〜２．５ｌ／ｍｉｎで供給しながら第１タングステン膜２３２をエッチングして第２タングステン膜２３３を形成する。   Referring to FIG. 16, the semiconductor substrate 220 on which the first tungsten film 232 is formed is positioned on the spin chuck 212 of FIG. 55% by weight, enhancer hydrogen fluoride 0.2-35% by weight, and the remaining amount contains deionized water, preferably oxidant nitric acid 10-45% by weight, enhancer fluorination The first tungsten film 232 is etched to form a second tungsten film 233 while supplying an etchant containing 1 to 24% by weight of hydrogen and deionized water in the remaining amount at 0.1 to 2.5 l / min. To do.

エッチング液の工程温度は２０〜９０℃であるし、もっとも好ましいのは３０〜７０℃である。スピンチャック２１２の回転速度は、２００〜５０００ＲＰＭで、好ましくは１０００〜３０００ＲＰＭである。第１タングステン膜２３２のエッチング速度は７０〜２２０００Å／ｍｉｎである。工程時間は、第１タングステン膜２３２の厚さによって異なるし、工程条件によって調整可能である。ここで、第１タングステン膜２３２のエッチングの厚さは、本来第１タングステン膜２３２の厚さの４０〜９５％をエッチングできるし、好ましくは７０〜９０％である。   The process temperature of the etching solution is 20 to 90 ° C, and most preferably 30 to 70 ° C. The rotation speed of the spin chuck 212 is 200 to 5000 RPM, preferably 1000 to 3000 RPM. The etching rate of the first tungsten film 232 is 70 to 22000 L / min. The process time varies depending on the thickness of the first tungsten film 232 and can be adjusted according to process conditions. Here, the thickness of the etching of the first tungsten film 232 can be originally 40 to 95% of the thickness of the first tungsten film 232, and is preferably 70 to 90%.

この際、半導体基板２２０の裏面には３０〜１５０℃に加熱された窒素ガスを供給して半導体基板２２０とエッチング液との温度差を減少させる。従って、エッチング工程の均一度を向上させる。   At this time, nitrogen gas heated to 30 to 150 ° C. is supplied to the back surface of the semiconductor substrate 220 to reduce the temperature difference between the semiconductor substrate 220 and the etching solution. Therefore, the uniformity of the etching process is improved.

図１７を参照すると、境界金属膜２３０上に第２タングステン膜２３２が残っている半導体基板２２０を図９のスピンチャック２１２上に位置させた後、回転させると同時に噴射ノズル２１４を通じて、半導体基板２２０上に酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましは酸化剤過酸化水素０．１〜３０重量％、増強剤水酸化アンモニウム０．０１〜２９重量％、及び残量に脱イオン水が含まれたエッチング液を０．１〜２．５ｌ／ｍｉｎで供給しながら、残余第２タングステン膜２３３を除去してタングステンプラグ２３５を形成させる。この際、エッチング液の工程温度は２０〜９０℃で、スピンチャック２１２の回転速度は４００〜５０００ＲＰＭであるし、エッチング液のエッチング速度は３０〜１２０００Å／ｍｉｎである。工程時間は、残余第２タングステン膜２３３の厚さによって異なるし、工程条件によって調整することができる。この際、半導体基板２２０の裏面には３０〜１５０℃に加熱された窒素ガスを供給して半導体基盤２２０とエッチング液との温度差を減少させる。   Referring to FIG. 17, the semiconductor substrate 220 having the second tungsten film 232 remaining on the boundary metal film 230 is positioned on the spin chuck 212 of FIG. The oxidant hydrogen peroxide may be 0.2 to 30% by weight, the enhancer ammonium hydroxide 0.01 to 30% by weight, and the remaining amount may include deionized water. An etching solution containing 0.1 to 30% by weight of hydrogen peroxide, 0.01 to 29% by weight of an enhancer ammonium hydroxide, and deionized water in the remaining amount is supplied at 0.1 to 2.5 l / min. However, the remaining second tungsten film 233 is removed to form a tungsten plug 235. At this time, the process temperature of the etching liquid is 20 to 90 ° C., the rotation speed of the spin chuck 212 is 400 to 5000 RPM, and the etching speed of the etching liquid is 30 to 12000 K / min. The process time varies depending on the thickness of the remaining second tungsten film 233 and can be adjusted according to process conditions. At this time, nitrogen gas heated to 30 to 150 ° C. is supplied to the back surface of the semiconductor substrate 220 to reduce the temperature difference between the semiconductor substrate 220 and the etching solution.

エッチング工程によってペリパラルホール２２８内の第２タングステン膜２３３と境界金属膜２３０は除去される。即ち、ペリパラルホール２２８の大きさは、タングステンプラグ２３５を形成するコンタクトホール２２６より大きいので、エッチング液を利用したスピンエッチング時、十分にペリパラルホール２２８内にエッチング液が浸水され第２タングステン膜２３３及び境界金属膜が除去される。   The second tungsten film 233 and the boundary metal film 230 in the peripheral hole 228 are removed by the etching process. That is, since the size of the peripheral hole 228 is larger than the contact hole 226 for forming the tungsten plug 235, the etchant is sufficiently submerged in the peripheral hole 228 during spin etching using the etchant, so that the second tungsten film 233 and the boundary metal film are removed.

前述のようにタングステンプラグ工程を２段階に二元化して、第１段階ではエッチング速度が速い弗化水素と硝酸が混合されたエッチング液を使用して第１タングステン膜２３２の厚さの４０〜９５％をエッチングし、第２段階ではエッチング速度が遅い過酸化水素と水酸化アンモニウムが混合されたエッチング液を使用して境界金属膜２３０上の第２タングステン膜２３３をエッチングする。従って、コンタクトホール２２６内部にのみタングステン膜が効果的に存在するようにしてタングステンプラグ２３５を形成する。また、タングステンプラグ２３５を形成するために第１タングステン膜２３２の除去を３次、４次及びそれ以上の多段階に分けて遂行することができることは当然である。   As described above, the tungsten plug process is binarized into two stages. In the first stage, an etching solution having a high etching rate and a mixture of hydrogen fluoride and nitric acid is used, and the thickness of the first tungsten film 232 is reduced to 40 to 40. Etch 95%, and etch the second tungsten film 233 on the boundary metal film 230 using an etchant in which hydrogen peroxide and ammonium hydroxide having a slow etching rate are mixed in the second stage. Accordingly, the tungsten plug 235 is formed so that the tungsten film effectively exists only in the contact hole 226. Of course, the removal of the first tungsten film 232 in order to form the tungsten plug 235 can be performed in multiple stages of tertiary, quaternary and higher.

タングステンプラグ形成方法は、従来のＣＭＰ方法のように研磨機を、一定の圧力を加えて半導体基板に接触させた状態で研磨剤を供給して研磨する方法ではない半導体基板の高速回転力とタングステン膜との反応性が良いエッチング液を使用して半導体基板の高速回転による遠心力による半導体基板の水平方向へのエッチングモメンタムを増加させてＣＭＰ方法によって研磨することと同じ特性を有するようにする。特に、アラインマーク及びスクライブライン上の各種凹凸パターン等のようなタングステン膜の厚さの４倍以上の大きさを有するペリパラルホール内の金属膜がスピンエッチング過程で全て除去されて後続工程のパーティクル発生が抑制され、アライン能力が向上される。   The tungsten plug forming method is not a method of polishing by supplying a polishing agent in a state where the polishing machine is in contact with the semiconductor substrate by applying a certain pressure as in the conventional CMP method, and the tungsten substrate is formed by high-speed rotational force and tungsten. An etching solution having good reactivity with the film is used to increase the etching momentum in the horizontal direction of the semiconductor substrate due to the centrifugal force caused by the high-speed rotation of the semiconductor substrate so as to have the same characteristics as polishing by the CMP method. In particular, the metal film in the peripheral hole having a size more than four times the thickness of the tungsten film such as various uneven patterns on the alignment mark and the scribe line is completely removed in the spin etching process, and particles in the subsequent process are removed. Occurrence is suppressed and alignment ability is improved.

従って、本発明による半導体素子の製造方法で形成された半導体素子は、半導体基板上に形成された所定の素子パターンを絶縁させる絶縁膜と、これらの素子パターンを互いに電気的に連結させる伝導体プラグを含むセル部と、セル部を包みながらセル部内の絶縁膜と同一な絶縁膜に対して伝導体プラグ形成のためのコンタクトホール形成と同一なエッチング過程によってエッチング形成された配線用各種凹凸パターンが備えられるペリパラル部からなる半導体素子において、ペリパラル部の凹凸パターン内には伝導体プラグを形成し、伝導体プラグを形成する伝導体膜が存在しない凹凸パターンが少なくとも一つ以上存在することができる。   Accordingly, a semiconductor element formed by the method of manufacturing a semiconductor element according to the present invention includes an insulating film that insulates a predetermined element pattern formed on a semiconductor substrate, and a conductor plug that electrically connects these element patterns to each other. And various uneven patterns for wiring etched by the same etching process as the contact hole formation for conductor plug formation on the same insulating film as the insulating film in the cell part while enclosing the cell part. In the semiconductor element including the peripheral part provided, a conductor plug is formed in the uneven pattern of the peripheral part, and there can be at least one uneven pattern without a conductor film forming the conductor plug.

図１８は、本発明による半導体素子の製造方法で形成した多層構造を示す。図１８で見るようにプラグ形成方法を連続して遂行し、従来のＣＭＰ工程を遂行しなくても好ましい多層構造Ｆ，Ｓ，Ｔを形成することができる。即ち、第１層構造F上に第２層構造Ｓの形成後、平坦化工程の遂行無しにも効率的に第３層構造Tを形成することができる。ここで多層構造は第３層構造に限定することではない。
前述したように、本発明は層間絶縁膜を平坦化させなくても良好なタングステンプラグを形成することができるので工程が簡単で生産性が向上される。 FIG. 18 shows a multilayer structure formed by the method of manufacturing a semiconductor device according to the present invention. As shown in FIG. 18, the preferred multilayer structure F, S, T can be formed without performing the conventional CMP process by continuously performing the plug forming method. That is, after the formation of the second layer structure S on the first layer structure F, the third layer structure T can be efficiently formed without performing a planarization process. Here, the multilayer structure is not limited to the third layer structure.
As described above, according to the present invention, a good tungsten plug can be formed without planarizing the interlayer insulating film, so that the process is simple and the productivity is improved.

（第２実施例）
現在、半導体素子の高集積化によるコンタクトホールの深さは深くなり、直径は小さくなってコンタクトホール内部に薄膜を充填することがさらに難しくなっている。
従って、コンタクトホールが形成される位置の下部にパッドを形成させてコンタクトホールの深さを浅くすることでコンタクトホールのプロファイルを向上させることができる。 (Second embodiment)
At present, the depth of a contact hole is increased due to high integration of semiconductor elements, the diameter is reduced, and it becomes more difficult to fill a thin film inside the contact hole.
Therefore, the profile of the contact hole can be improved by forming a pad below the position where the contact hole is formed to reduce the depth of the contact hole.

図１９から図２３は、本発明の第２実施例によって半導体素子の製造方法によりポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。
図１９を参照すると、セル（Ｃｅｌｌ）間の素子分離を目的とするトレンチ分離膜２５２によって活性領域及び非活性領域に区分される半導体基板２５０上にスペーサ２５４で囲まれ、所定間隔分、離隔される複数のゲート電極２５６上に第１絶縁膜２５８を形成する。即ち、ゲート電極２５６の間にセルパッド形成時、前記セルパッド間の絶縁のための第１絶縁膜２５８を形成する。第１絶縁膜２５８はＢＰＳＧであり得る。 19 to 23 are process cross-sectional views for explaining a cell pad forming process through a polysilicon plug by a semiconductor device manufacturing method according to a second embodiment of the present invention.
Referring to FIG. 19, a semiconductor substrate 250 divided into an active region and a non-active region by a trench isolation film 252 for element isolation between cells is surrounded by a spacer 254 and separated by a predetermined distance. A first insulating film 258 is formed over the plurality of gate electrodes 256. That is, when the cell pads are formed between the gate electrodes 256, a first insulating film 258 for insulating between the cell pads is formed. The first insulating film 258 may be BPSG.

図２０を参照すると、第１絶縁膜２５８から第２絶縁膜２５９を形成するためにＣＭＰ工程を遂行することで第１絶縁膜２５８を平坦化させる。
図２１を参照すると、平坦化された第２絶縁膜２５９上に、ゲート電極２５６及び半導体基板２５０が露出されるようにコンタクトホール２６０を形成する。即ち、平坦化された第２絶縁膜２５９上にフォトレジストを塗布した後、通常の写真工程を遂行してフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして使用し、コンタクトホール２６０を形成する。 Referring to FIG. 20, the first insulating film 258 is planarized by performing a CMP process to form the second insulating film 259 from the first insulating film 258.
Referring to FIG. 21, a contact hole 260 is formed on the planarized second insulating film 259 so that the gate electrode 256 and the semiconductor substrate 250 are exposed. That is, after a photoresist is applied on the planarized second insulating film 259, a normal photolithography process is performed to form a photoresist pattern, and the contact hole 260 is formed using the photoresist pattern as an etching mask. Form.

図２２を参照すると、コンタクトホール２６０を埋没させながら、第２絶縁膜２５９上に所定の厚さのポリシリコン膜２６２を形成する。
図２３を参照すると、第２絶縁膜２５９の上部表面が露出され、ポリシリコン膜２６２がコンタクトホール２６０内に存在するように、ポリシリコン膜２６２が形成されている半導体基板２７０を図９のスピンチャック２１２上に位置させた後、半導体基板２７０を回転させると同時にノズル２１４を通じてエッチング液を半導体基板２７０上に供給してポリシリコン膜２６２をエッチングする。 Referring to FIG. 22, a polysilicon film 262 having a predetermined thickness is formed on the second insulating film 259 while the contact hole 260 is buried.
Referring to FIG. 23, the semiconductor substrate 270 on which the polysilicon film 262 is formed so that the upper surface of the second insulating film 259 is exposed and the polysilicon film 262 is present in the contact hole 260 is spinned in FIG. After being positioned on the chuck 212, the semiconductor substrate 270 is rotated, and at the same time, an etching solution is supplied onto the semiconductor substrate 270 through the nozzle 214 to etch the polysilicon film 262.

この際、エッチング液は、酸化剤硝酸３〜６０重量％、増強剤弗化水素０．０６〜３０重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸８〜４５重量％、増強剤弗化水素０．３〜１２重量％、及び残量に脱イオン水が含まれたものであり得る。   At this time, the etching solution may be 3 to 60% by weight of oxidant nitric acid, 0.06 to 30% by weight of hydrogen fluoride, and deionized water in the remaining amount, and preferably oxidant. The nitric acid may be 8 to 45% by weight, the enhancer hydrogen fluoride is 0.3 to 12% by weight, and the remaining amount may include deionized water.

エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎで、エッチング液の工程温度は２０〜９０℃で、好ましくは３０〜７０℃である。
スピンチャンク２１２の回転速度は２００〜５０００ＲＰＭであるし、ポリシリコン膜２６２のエッチング速度は３０〜４８０００Å／ｍｉｎである。工程時間は、ポリシリコン膜２６２の厚さによって異なるし、工程条件によって調整することができる。
前述のように形成されたポリシリコンプラグ２６３は後続工程のセルパッドとして使用する。 The supply amount of the etching solution is 0.1 to 2.5 l / min, and the process temperature of the etching solution is 20 to 90 ° C., preferably 30 to 70 ° C.
The rotation speed of the spin chunk 212 is 200 to 5000 RPM, and the etching speed of the polysilicon film 262 is 30 to 48000 cm / min. The process time varies depending on the thickness of the polysilicon film 262 and can be adjusted according to process conditions.
The polysilicon plug 263 formed as described above is used as a cell pad in a subsequent process.

（第３実施例）
現在、半導体素子の高集積化による多層構造によって素子パターンが形成されるセル部と、セル部の間のぺリ部との段差はさらに大きくなっている状況である。従って、段差が増加することによって写真工程で段差の上層と下層の露光フォーカスを合わせにくく正確なパターン形成がし難くなっている。それで、段差を除去するためにウェーハの平坦化技術の重要性が台頭されている。 (Third embodiment)
At present, the level difference between a cell portion where an element pattern is formed by a multi-layered structure due to high integration of semiconductor elements and a peripheral portion between the cell portions is further increased. Therefore, an increase in the level difference makes it difficult to align the exposure focus of the upper and lower layers of the level in the photographic process, making it difficult to form an accurate pattern. Thus, the importance of wafer flattening technology has emerged in order to remove steps.

図２４から図２８は、本発明の第３実施例による半導体素子の製造方法を利用した段差を最小化するための平坦化方法を説明するための工程断面図である。
まず、図２４を参照すると、半導体基盤２７０上に形成されたキャパシタ電極２７２を有する半導体素子の第１段差Ｈ１を示す。第１段差Ｈ１は、素子パターンが形成されるセル部Ｃとぺリ部Ｐの間に存在する。 24 to 28 are process cross-sectional views for explaining a planarization method for minimizing a step using a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
First, referring to FIG. 24, a first step H1 of a semiconductor element having a capacitor electrode 272 formed on a semiconductor substrate 270 is shown. The first step H1 exists between the cell part C and the peripheral part P where the element pattern is formed.

図２５は、第１段差Ｈ１が形成されている半導体基板２７０上に層間絶縁膜として第１酸化膜２７４が形成されたことを示す断面図である。
第１段差Ｈ１のために第１酸化膜２７４もまたセル部Ｃとペリ部Ｐの間に第２段差Ｈ２が形成される。 FIG. 25 is a cross-sectional view showing that a first oxide film 274 is formed as an interlayer insulating film on the semiconductor substrate 270 on which the first step H1 is formed.
Due to the first step H1, the first oxide film 274 also forms a second step H2 between the cell part C and the peri part P.

段差Ｈ１，Ｈ２は、素子パターンの形成のための写真工程時、段差の下部と上部を同時に満足させる最適のフォーカスを合わせることを難しくして後続工程で素子パターンに不良を発生させる。
第１酸化膜２７４はＢＰＳＧ膜であり得るし、ＢＰＳＧ膜であると制限することではない。ＢＰＳＧ膜は、化学気相蒸着（ＣＶＤ）方法によって形成させることができるし、特に、低圧化学気相蒸着によって均一なＢＰＳＧ膜を形成することができる。 The steps H1 and H2 make it difficult to achieve an optimum focus that satisfies the lower and upper portions of the step at the same time during the photographic process for forming the element pattern, and cause a defect in the element pattern in the subsequent process.
The first oxide film 274 may be a BPSG film and is not limited to being a BPSG film. The BPSG film can be formed by a chemical vapor deposition (CVD) method, and in particular, a uniform BPSG film can be formed by low pressure chemical vapor deposition.

図２６は、第１酸化膜２７４をフロー平坦化させて、第２酸化膜２７５を形成させたことを示す断面図である。
第１酸化膜２７４を７５０℃以上の高温で、第２段差Ｈ２を最小化するためにフロー平坦化させる。フロー平坦化後、セル部Ｃの第２酸化膜２７５の厚さＬ２は、本来の第１酸化膜２７４の厚さＬより低くなった。即ち、第２酸化膜２７５の第３段差Ｈ３は、第１酸化膜２７４の第２段差Ｈ２より低い。従って、第３段差Ｈ３による第１傾斜角θ１も緩慢である。しかし、高温フロー平坦化工程は限界を有する。 FIG. 26 is a cross-sectional view showing that the first oxide film 274 is flow flattened to form the second oxide film 275.
The first oxide film 274 is flow-flattened at a high temperature of 750 ° C. or higher in order to minimize the second step H2. After the flow planarization, the thickness L2 of the second oxide film 275 in the cell portion C is lower than the original thickness L of the first oxide film 274. That is, the third step H3 of the second oxide film 275 is lower than the second step H2 of the first oxide film 274. Therefore, the first inclination angle θ1 due to the third step H3 is also slow. However, the high temperature flow planarization process has its limitations.

図２７は、フロー平坦化させた第２酸化膜２７５をスピンエッチング方法を使用して平坦化させて第３酸化膜２７６を形成させたことを示す断面図である。
フロー平坦化させた第２酸化膜２７５を有する半導体基板２７０をスピンチャック２１２上に位置させた後、半導体基板２７０を回転させると同時に噴射ノズル２１４を通じてエッチング液を半導体基板２７０上に供給して第２酸化膜２７５をエッチングする。 FIG. 27 is a cross-sectional view showing that the third oxide film 276 is formed by flattening the flow-flattened second oxide film 275 using a spin etching method.
After the semiconductor substrate 270 having the flow-flattened second oxide film 275 is positioned on the spin chuck 212, the semiconductor substrate 270 is rotated, and at the same time, an etching solution is supplied onto the semiconductor substrate 270 through the spray nozzle 214. The oxide film 275 is etched.

この際、エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸０〜６０重量％、増強剤弗化水素０．５〜１２重量％、及び残量に脱イオン水が含まれたものであり得る。   In this case, the etching solution may be an oxidizing agent nitric acid 0.01 to 60% by weight, an enhancer hydrogen fluoride 0.05 to 25% by weight, and a residual amount containing deionized water, preferably The oxidizing agent may be 0 to 60% by weight of nitric acid, the enhancing agent hydrogen fluoride is 0.5 to 12% by weight, and the remaining amount may include deionized water.

エッチング液の供給量は、０．１〜２．５ｌ／ｍｉｎであるし、エッチング液の工程温度は２０〜９０℃で、好ましくは３０〜７０℃である。
前記スピンチャック２１２の回転速度は、２００〜５０００ＲＰＭで、第２酸化膜２７５のエッチング速度は３０〜５２０００Å／ｍｉｎであり得る。工程時間は、第２酸化膜２７５の厚さによって異なるし、工程条件によって調整することができる。 The supply amount of the etching solution is 0.1 to 2.5 l / min, and the process temperature of the etching solution is 20 to 90 ° C., preferably 30 to 70 ° C.
The spin chuck 212 may have a rotational speed of 200 to 5000 RPM, and the second oxide film 275 may have an etching speed of 30 to 52000 Å / min. The process time varies depending on the thickness of the second oxide film 275 and can be adjusted according to process conditions.

従って、前記スピンエッチングによって平坦化された図２７の第３酸化膜２７６と図２６第２酸化膜２７５を比較してみると、Ｈ３＞Ｈ４、Ｌ２＞Ｌ４、Ｌ１＜Ｌ３及びθ１＞θ２の関係が分かる。その結果、第４段差Ｈ４及び第２傾斜角θ２はスピンエッチングによる平坦化を遂行することで最小化された。   Therefore, comparing the third oxide film 276 of FIG. 27 planarized by the spin etching and the second oxide film 275 of FIG. 26, the relationship of H3> H4, L2> L4, L1 <L3 and θ1> θ2 is obtained. I understand. As a result, the fourth step H4 and the second inclination angle θ2 were minimized by performing planarization by spin etching.

第４段差Ｈ４は、スピンチャックの回転速度を増加させることができるほど第２傾斜角θ２は小さくなってさらに最小化される。しかし、回転速度は、無限定増加には限界があるので、本発明で言及する回転速度の増加は、エッチング液と第２酸化膜２７５の反応が充分に存在する範囲を言及する。スピンエッチングによって除去される酸化膜の厚さはＬ２−Ｌ４である。   The fourth step H4 is further minimized by decreasing the second inclination angle θ2 as the rotation speed of the spin chuck can be increased. However, since the rotation speed is limited to an unlimited increase, the increase in the rotation speed referred to in the present invention refers to a range where the reaction between the etching solution and the second oxide film 275 exists sufficiently. The thickness of the oxide film removed by spin etching is L2-L4.

図２８は、スピンエッチングによって平坦化された第３酸化膜２７６上にフォトレジストパターン２７８が形成されたことを示す断面図である。
フォトレジストパターン２７８は、第３酸化膜２７６上にフォトレジストを塗布した後、写真工程を遂行して形成する。
従って、前述のように本来の第１酸化膜２７４の上部と下部の段差Ｈ１を最小化させることで後続工程の写真工程で焦点深度（ＤＯＦ：Ｄｅｐｔｈ Ｏｆ Ｆｏｃｕｓ）を向上させることができる。 FIG. 28 is a cross-sectional view showing a photoresist pattern 278 formed on the third oxide film 276 planarized by spin etching.
The photoresist pattern 278 is formed by applying a photoresist on the third oxide film 276 and performing a photographic process.
Therefore, as described above, the depth of focus (DOF) can be improved in the subsequent photographic process by minimizing the step H1 between the upper part and the lower part of the original first oxide film 274.

前述したように第１実施例、第２実施例及び第３実施例が示す本発明は、金属膜プラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差の最小化工程時、従来のＣＭＰ方法のように半導体基板を研磨パッドに接触させた状態で研磨剤を供給しながら研磨機を使用して回転運動させながら物理化学的に半導体基板を全面研磨する方法とは異なって、特定の速度に回転する半導体基板上にエッチング対象膜との反応が優秀な特定のエッチング液を供給して、回転による遠心力によって半導体基板の水平方向へのエッチングモメンタムを増加させてエッチング対象膜をエッチングすることにその特徴がある。   As described above, the first, second, and third embodiments of the present invention show that the conventional CMP method is used in the metal film plug formation, the polysilicon plug formation, and the step of minimizing the step of the interlayer insulating film. Unlike the method of polishing the entire surface of the semiconductor substrate physicochemically while rotating using a polishing machine while supplying the abrasive while the semiconductor substrate is in contact with the polishing pad, it rotates at a specific speed The etching target film is etched by supplying a specific etching solution excellent in reaction with the etching target film on the semiconductor substrate and increasing the etching momentum in the horizontal direction of the semiconductor substrate by centrifugal force due to rotation. There are features.

また、本発明は、伝導体プラグ製造時、層間絶縁膜を平坦化させなくても良好な伝導体プラグを形成することができるので製造工程の生産性を向上させることができる。そして、アラインマーク及びスクライブライン上の各種凹凸パターン等のような伝導体膜厚さの４倍以上の大きさを有するホールパターン内部の伝導体膜がエッチング過程で完全に除去されて後続工程でパーティクル発生を抑制し、アライン能力が向上され、研磨剤による半導体基板のマイクロスクラッチ発生及び半導体基板の割れ等の問題を解決することができる。
そして、本発明は、半導体基板の回転力とエッチング液の供給量、噴射圧力、ノズルのブームスイングの変化等を調整することでエッチング特性を容易に可変させることができる。 Further, according to the present invention, when a conductor plug is manufactured, a good conductor plug can be formed without flattening the interlayer insulating film, so that the productivity of the manufacturing process can be improved. Then, the conductor film inside the hole pattern having a size more than four times the conductor film thickness, such as various uneven patterns on the alignment marks and scribe lines, is completely removed during the etching process, and the particles in the subsequent process. Generation | occurrence | production is suppressed, alignment capability is improved and problems, such as generation | occurrence | production of the micro scratch of the semiconductor substrate by a polishing agent, and a crack of a semiconductor substrate, can be solved.
In the present invention, the etching characteristics can be easily varied by adjusting the rotational force of the semiconductor substrate, the supply amount of the etching solution, the injection pressure, the change in the boom swing of the nozzle, and the like.

従って、半導体素子製造時、製造工程の単純化、素子の信頼性向上及び製造工程の原価を節減させる効果がある。
以上で、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。 Accordingly, there are effects of simplifying the manufacturing process, improving the reliability of the element, and reducing the cost of the manufacturing process when manufacturing the semiconductor element.
Although the present invention has been described in detail only for the specific examples described above, it is obvious to those skilled in the art that various changes and modifications can be made within the scope of the technical idea of the present invention. Naturally, variations and modifications fall within the scope of the appended claims.

従来の半導体素子の製造方法を遂行するための概略的なＣＭＰ装置の構成図である。FIG. 10 is a schematic configuration diagram of a CMP apparatus for performing a conventional method of manufacturing a semiconductor device. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. 従来の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the conventional semiconductor element. エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフである。It is a graph for demonstrating the tendency of the etching rate of a tungsten film with respect to the composition ratio of etching liquid. 本発明の半導体素子の製造方法を遂行するための概略的なスピンエッチング装置の構成図である。1 is a schematic configuration diagram of a spin etching apparatus for performing a method of manufacturing a semiconductor device of the present invention. ブームスイングによるエッチング率を示すグラフである。It is a graph which shows the etching rate by a boom swing. 多様なブームスイングに対するエッチング率と、エッチング均一度を示すグラフである。It is a graph which shows the etching rate with respect to various boom swings, and an etching uniformity. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってタングステンプラグの製造方法を説明するための工程断面図である。It is process sectional drawing for demonstrating the manufacturing method of a tungsten plug with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって形成される多層構造を説明するための工程断面図である。It is process sectional drawing for demonstrating the multilayer structure formed by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the cell pad formation process through a polysilicon plug by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the cell pad formation process through a polysilicon plug by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the cell pad formation process through a polysilicon plug by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the cell pad formation process through a polysilicon plug by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によってポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the cell pad formation process through a polysilicon plug by the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the planarization process with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the planarization process with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the planarization process with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the planarization process with the manufacturing method of the semiconductor element of this invention. 本発明の半導体素子の製造方法によって平坦化工程を説明するための工程断面図である。It is process sectional drawing for demonstrating the planarization process with the manufacturing method of the semiconductor element of this invention.

符号の説明Explanation of symbols

１００、１１０、２２０、２５０、２７０ 半導体基板
１０２ 研磨ヘッド
１０４ 研磨テーブル
１０６ スラリ供給管
１０８ 研磨パッド
１１２、２２２ 局部パターン
１１４、２２４ 酸化膜
１１６、２２６、２６０ コンタクトホール
１１８、２２８ ペリパラルホール
１２０、２３０ 境界金属膜
１２０ａ、２３０ａ チタン膜
１２０ｂ、２３０ｂ チタンナイトライド膜
１２２ タングステン膜
１２３、２３５ タングステンプラグ
２００ エッチング装置
２１１ モータ
２１２ スピンチャック
２１３ ボール
２１５ クランプ
２１６ ヒータ
２１７ ドレーン管
２１８ レギュレータ
２１９ 窒素ガス管
２３２ 第１タングステン膜
２３３ 第２タングステン膜
２１４ 噴射ノズル
２５２ トレンチ分離膜
２５４ スペーサ
２５６ ゲート電極
２５８ 第１絶縁膜
２５９ 第２絶縁膜
２６２ ポリシリコン膜
２６３ ポリシリコンプラグ
２７２ キャパシタ電極
２７４ 第１酸化膜
２７５ 第２酸化膜
２７６ 第３酸化膜
２７８ フォトレジストパターン
100, 110, 220, 250, 270 Semiconductor substrate 102 Polishing head 104 Polishing table 106 Slurry supply pipe 108 Polishing pad 112, 222 Local pattern 114, 224 Oxide film 116, 226, 260 Contact hole 118, 228 Peripheral hole 120, 230 Boundary metal film 120a, 230a Titanium film 120b, 230b Titanium nitride film 122 Tungsten film 123, 235 Tungsten plug 200 Etching apparatus 211 Motor 212 Spin chuck 213 Ball 215 Clamp 216 Heater 217 Drain pipe 218 Regulator 219 Nitrogen gas pipe 232 First tungsten Film 233 Second tungsten film 214 Injection nozzle 252 Trench isolation film 254 Spacer 256 Gate electrode 258 First insulating film 259 Second insulating film 262 Polysilicon film 263 Polysilicon plug 272 Capacitor electrode 274 First oxide film 275 Second oxide film 276 Third oxide film 278 Photoresist pattern

Claims (21)

半導体基板上に所定の絶縁膜を形成する段階と、
前記絶縁膜内にコンタクトホールを形成する段階と、
前記コンタクトホールを埋没しながら前記絶縁膜上に所定の伝導体膜を形成する段階と、
前記伝導体膜が形成された半導体基板を回転させる段階と、
前記回転する半導体基板上にエッチング液を供給して、前記伝導体膜が前記コンタクトホール内にのみ存在し、前記絶縁膜上には存在しないように前記伝導体膜をエッチングする段階と、
を含み、
前記エッチング液は、前記半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行するノズルを通じて供給されることを特徴とする半導体素子の製造方法。 Forming a predetermined insulating film on the semiconductor substrate;
Forming a contact hole in the insulating film;
Forming a predetermined conductor film on the insulating film while burying the contact hole;
Rotating the semiconductor substrate on which the conductor film is formed;
Supplying an etchant onto the rotating semiconductor substrate and etching the conductor film so that the conductor film exists only in the contact hole and not on the insulating film;
Including
The method of manufacturing a semiconductor device, wherein the etchant is supplied through a nozzle that is located above the semiconductor substrate and performs a boom swing on one side of the left and right sides with respect to the center of the semiconductor substrate. 前記エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなることを特徴とする請求項１に記載の半導体素子の製造方法。 The etchant was selected from the group consisting of H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO 6 , KOH and HNO 3 . At least one oxidizing agent, at least one enhancing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl, and a buffer solution. 2. The method of manufacturing a semiconductor element according to claim 1, wherein the semiconductor element is mixed at a predetermined ratio. 前記緩衝液は脱イオン水であることを特徴とする請求項２に記載の半導体素子の製造方法。   The method for manufacturing a semiconductor device according to claim 2, wherein the buffer solution is deionized water. 前記伝導体膜はタングステン膜、銅膜または多結晶シリコン膜であることを特徴とする請求項１に記載の半導体素子の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the conductor film is a tungsten film, a copper film, or a polycrystalline silicon film. 前記タングステン膜を形成する前には、前記コンタクトホールを含めて前記半導体基板全面に境界金属膜を形成させる段階をさらに含むことを特徴とする請求項４に記載の半導体素子の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, further comprising forming a boundary metal film on the entire surface of the semiconductor substrate including the contact hole before forming the tungsten film. 6. 前記境界金属膜はＴｉ，ＴｉＮ，Ｔｉ／ＴｉＮ，Ｔａ，ＴａＮまたはＴａ／ＴａＮであることを特徴とする請求項５に記載の半導体素子の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the boundary metal film is Ti, TiN, Ti / TiN, Ta, TaN, or Ta / TaN. 前記エッチング液の温度は、２０℃〜９０℃であることを特徴とする請求項１に記載の半導体素子の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the temperature of the etching solution is 20 ° C. to 90 ° C. 前記半導体基板は、前記エッチング液の供給時、前記エッチング液の温度の変化を最小化するために前記エッチング液の温度の範囲に加熱されることを特徴とする請求項７に記載の半導体素子の製造方法。   The semiconductor device according to claim 7, wherein the semiconductor substrate is heated to a temperature range of the etchant to minimize a change in temperature of the etchant when the etchant is supplied. Production method. 前記エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。   5. The etching solution according to claim 4, wherein the etching solution comprises 0.01 to 30% by weight of oxidant nitric acid, 0.01 to 30% by weight of ammonium fluoride fluoride, and deionized water in the remaining amount. The manufacturing method of the semiconductor element of description. 前記エッチング液は、酸化剤硝酸３〜５５重量％、増強剤弗化水素０．２〜３５重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。   5. The etching solution according to claim 4, wherein the etchant comprises 3-55 wt% oxidizer nitric acid, 0.2-35 wt% enhancer hydrogen fluoride, and deionized water in the remaining amount. A method for manufacturing a semiconductor device. 前記エッチング液は、酸化剤過酸化水素０．２〜３０重量％、増強剤水酸化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。   The etching solution comprises 0.2 to 30% by weight of an oxidizing agent hydrogen peroxide, 0.01 to 30% by weight of an enhancer ammonium hydroxide, and deionized water in the remaining amount. 5. A method for producing a semiconductor device according to 4. 前記エッチング液は、酸化剤硝酸３〜６０重量％、増強剤弗化水素０．０６〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項４に記載の半導体素子の製造方法。   5. The etching solution according to claim 4, wherein the etchant comprises 3 to 60 wt% oxidizer nitric acid, 0.06 to 30 wt% enhancer hydrogen fluoride, and deionized water in the remaining amount. A method for manufacturing a semiconductor device. 前記伝導体膜のエッチングは、少なくとも二つのエッチング工程を遂行することを特徴とする請求項１に記載の半導体素子の製造方法。   The method of claim 1, wherein the conductor film is etched by performing at least two etching processes. 半導体基板上に素子パターン構造を形成する段階と、
前記素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、
前記半導体基板を回転させる段階と、
前記回転する半導体基板上にエッチング液を供給して、前記層間絶縁膜が平坦になるように前記層間絶縁膜をエッチングする段階と、
を含み、
前記エッチング液は、前記半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする半導体素子の製造方法。 Forming an element pattern structure on a semiconductor substrate;
Forming an interlayer insulating film on the entire surface of the semiconductor substrate including the element pattern structure;
Rotating the semiconductor substrate;
Supplying an etchant onto the rotating semiconductor substrate and etching the interlayer insulating film so that the interlayer insulating film becomes flat;
Including
The etchant is supplied through a nozzle that is located on the semiconductor substrate and can perform a boom swing on one side of the left and right sides with respect to the center of the semiconductor substrate. Production method. 前記エッチング液は、Ｈ2Ｏ2，Ｏ2，ＩＯ4 -，ＢｒＯ3，ＣｌＯ3，Ｓ2Ｏ8 -，ＫＩＯ3，Ｈ5ＩＯ6，ＫＯＨ及びＨＮＯ3からなるグループの中から選択された少なくとも一つ以上の酸化剤、ＨＦ，ＨＮ4ＯＨ，Ｈ3ＰＯ4，Ｈ2ＳＯ4，ＮＨ4Ｆ及びＨＣｌからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなることを特徴とする請求項１４に記載の半導体素子の製造方法。 The etchant was selected from the group consisting of H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO 6 , KOH and HNO 3 . At least one oxidizing agent, at least one enhancing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl, and a buffer solution. The method of manufacturing a semiconductor element according to claim 14, wherein the semiconductor element is mixed at a predetermined ratio. 前記層間絶縁膜は、酸化膜、窒化膜、ＢＰＳＧ膜、ＰＳＧ膜及びＴＥＯＳ膜からなるグループの中から選択された一つであることを特徴とする請求項１４に記載の半導体素子の製造方法。   The method of claim 14, wherein the interlayer insulating film is one selected from the group consisting of an oxide film, a nitride film, a BPSG film, a PSG film, and a TEOS film. 前記エッチング液は、酸化剤硝酸０．０１〜６０重量％、増強剤弗化水素０．０５〜２５重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項１６に記載の半導体素子の製造方法。   17. The etching solution according to claim 16, wherein the etching solution includes 0.01 to 60% by weight of oxidant nitric acid, 0.05 to 25% by weight of an enhancing agent hydrogen fluoride, and deionized water in the remaining amount. The manufacturing method of the semiconductor element of description. 前記エッチング液は、酸化剤硝酸０．０１〜３０重量％、増強剤弗化アンモニウム０．０１〜３０重量％、及び残量に脱イオン水が含まれてなることを特徴とする請求項１６に記載の半導体素子の製造方法。   17. The etching solution according to claim 16, wherein the etching solution contains 0.01 to 30% by weight of oxidant nitric acid, 0.01 to 30% by weight of an ammonium fluoride fluoride, and deionized water is contained in the remaining amount. The manufacturing method of the semiconductor element of description. 前記半導体基板の回転速度は２００〜５０００ＲＰＭであることを特徴とする請求項１４に記載の半導体素子の製造方法。   The method of manufacturing a semiconductor device according to claim 14, wherein a rotation speed of the semiconductor substrate is 200 to 5000 RPM. 前記ブームスイングは、遠距離のブームスイングと近距離のブームスイングを順次的に連続して遂行することを特徴とする請求項１４に記載の半導体素子の製造方法。   15. The method of manufacturing a semiconductor device according to claim 14, wherein the boom swing performs a long distance boom swing and a short distance boom swing successively in sequence. 前記半導体基板は、前記エッチング液の供給時、前記エッチング液の温度の変化を最小化するために前記エッチング液の温度範囲に加熱されることを特徴とする請求項１４に記載の半導体素子の製造方法。

The semiconductor device as claimed in claim 14, wherein the semiconductor substrate is heated to a temperature range of the etchant to minimize a change in temperature of the etchant when the etchant is supplied. Method.

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