JP2005045285A - Method for manufacturing semiconductor element - Google Patents
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Abstract
Description
本発明は、半導体素子製造工程に関するもので、より詳しくは特定のエッチング液を利用してスピンエッチング方法を遂行して半導体基板上の薄膜をエッチングすることでタングステンプラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差を最小化することができる半導体素子の製造方法に関するものである。 The present invention relates to a semiconductor device manufacturing process, and more particularly, a tungsten plug formation, a polysilicon plug formation, and an interlayer are performed by performing a spin etching method using a specific etching solution to etch a thin film on a semiconductor substrate. The present invention relates to a method for manufacturing a semiconductor element capable of minimizing a step of an insulating film.
現在、半導体素子は高集積化、高密度化によりさらに微細なパターン形成技術を必要としており、配線の多層化構造を要求する領域も広くなっている。
これは半導体素子の表面構造が複雑になり、層間膜の段差の程度が酷くなるということを意味する。層間膜の段差は半導体素子製造工程で多くの工程不良を発生させる原因となっている。
Currently, semiconductor devices require finer pattern formation technology due to higher integration and higher density, and the area requiring a multilayered structure of wiring is also widened.
This means that the surface structure of the semiconductor element becomes complicated and the level difference of the interlayer film becomes severe. The steps in the interlayer film cause many process defects in the semiconductor element manufacturing process.
特に、写真工程はウェーハ上にフォトレジストを塗布した後、フォトレジスト上に回路が形成されたマスクを整列させて光を利用した露光工程を遂行し、フォトレジストパターンを形成させる工程で、従来線幅が大きく低層構造を有する素子の製造時には問題がなかったが、微細パターンと多層構造によって段差が増加することにより段差の上層と下層の露光フォーカスをあわせにくく、正確なパターン形成をすることが難しくなっている。 In particular, the photographic process is a process for forming a photoresist pattern by applying a photoresist on a wafer, aligning a mask on which a circuit is formed on the photoresist, and performing an exposure process using light. There was no problem when manufacturing a device with a large width and a low layer structure, but it was difficult to align the exposure focus of the upper and lower layers of the step due to the increase in the step due to the fine pattern and the multilayer structure, making it difficult to form an accurate pattern It has become.
従って、段差を除去するためにウェーハの平坦化技術の重要性が台頭された。平坦化技術としてSOG膜蒸着、エッチバックまたはリフロー(Reflow)等の部分平坦化方法が開発されて工程に使用されてきたが、多くの問題点が発生してウェーハ全面に渡る平坦化、即ち広域平坦化(Global Planarization)のためにCMP技術が開発された。 Therefore, the importance of the planarization technique of the wafer to remove the level difference has risen. As a planarization technique, a partial planarization method such as SOG film deposition, etchback or reflow has been developed and used in the process. However, many problems occur and planarization over the entire surface of the wafer, that is, a wide area. A CMP technique has been developed for global planarization.
CMPというのは、化学的、物理的な反応を通じてウェーハの表面を平坦化する技術である。
CMP技術の原理は、ウェーハのパターンが形成されている薄膜表面を研磨パッド表面に接触するようにした状態で、スラリを供給してウェーハの薄膜表面を化学的に反応させると同時に回転運動させて物理的にウェーハ薄膜表面の凹凸部分を研磨して平坦化することである。
CMP is a technique for planarizing the surface of a wafer through chemical and physical reactions.
The principle of the CMP technology is that the thin film surface on which the pattern of the wafer is formed is in contact with the polishing pad surface, and slurry is supplied to cause the thin film surface of the wafer to react chemically and simultaneously rotate. It is to physically polish and flatten the uneven portions on the wafer thin film surface.
CMP技術は、研磨速度と平坦度が重要で、これらはCMP装備の工程条件、スラリの種類及び研磨パッドの種類によって決定される。特に、CMPをする時、スラリの構成成分、pH及びイオン濃度等は薄膜との化学的反応に相当な影響を与える。
スラリは大きく二種類で、酸化膜スラリと金属膜スラリに分けられる。酸化膜スラリはアルカリ性で、金属膜スラリは酸性である。
In the CMP technique, the polishing rate and flatness are important, and these are determined by the process conditions of the CMP equipment, the type of slurry, and the type of polishing pad. In particular, when CMP is performed, the components of the slurry, pH, ion concentration, etc. have a considerable influence on the chemical reaction with the thin film.
There are two main types of slurries: oxide film slurries and metal film slurries. The oxide film slurry is alkaline, and the metal film slurry is acidic.
酸化膜CMPのメカニズムは、一例でシリコンダイオキサイド(SiO2)薄膜の場合、シリコンダイオキサイドの表面とアルカリ性であるスラリとの反応によって水分が浸透しやすい水溶性材質に変質されていく。変質されたシリコンダイオキサイド膜に水分が浸透してシリコンダイオキサイドの連結リングを切る。このように反応が行われたシリコンダイオキサイド層は、研磨粒子との摩擦によって除去される。 For example, in the case of a silicon dioxide (SiO 2 ) thin film, the mechanism of the oxide film CMP is changed to a water-soluble material in which moisture easily permeates due to a reaction between the surface of the silicon dioxide and an alkaline slurry. Moisture penetrates into the altered silicon dioxide film and breaks the silicon dioxide oxide coupling ring. The silicon dioxide layer thus reacted is removed by friction with the abrasive particles.
金属膜CMPのメカニズムは、スラリ内の酸化剤によって金属膜表面上に化学反応が起きて金属酸化膜を形成させ、このような金属酸化膜はパターン凹凸部の上部から研磨粒子によって摩滅現象によって機械的に除去される。 The mechanism of the metal film CMP is that a chemical reaction occurs on the surface of the metal film by the oxidizing agent in the slurry to form a metal oxide film. Such a metal oxide film is mechanically affected by abrasion from the upper part of the pattern irregularities by abrasive particles. Removed.
図1は、従来の半導体素子の製造方法を遂行するための概略的なCMP装置を示した構成図である。
まず、図1をみると、CMP装置は下部にCMPを遂行する半導体基板100を固定させ、回転運動する研磨ヘッド102、CMPが遂行される研磨テーブル104、研磨テーブル104表面に位置し、スラリ供給管106から供給されるスラリによってウェーハと接触してウェーハ上の薄膜を研磨させる研磨パッド108で構成される。
FIG. 1 is a schematic diagram illustrating a conventional CMP apparatus for performing a conventional method of manufacturing a semiconductor device.
First, referring to FIG. 1, a CMP apparatus fixes a
即ち、研磨パッド108上に半導体基板100が面接した状態で研磨ヘッド102によって半導体基板100が回転する間、スラリが研磨パッド108上に供給されながらスラリと半導体基板100の表面が反応する中、研磨パッド108によって研磨される。
That is, while the
図2から図7は、従来の半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ部分とタングステンプラグ形成時、アラインマークの形成過程を同時に示す。 2 to 7 are process cross-sectional views for explaining a tungsten plug forming process by a conventional method of manufacturing a semiconductor device, and simultaneously showing a process of forming an alignment mark when forming a tungsten plug part and a tungsten plug.
ここで、素子パターンが形成されるセル部Cとアラインマーク等が形成されるぺリ部Pに分けて図示した。
まず、半導体基板110上に絶縁膜として酸化膜114を形成する段階で、図2を参照すると、所定の間隔分、離隔された多数の局部パターン112が既に形成された半導体基板110上に絶縁膜として酸化膜114を形成する。局部パターン112は伝導層で、ポリシリコンパターンまたは金属パターンであり得る。酸化膜114は、通常の化学気相蒸着方法で形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にPSG(Phosphosilicate)または、BPSG(Borophosphosilicate)が使用される。この際、ペリ部Pのアラインマーク(表示しない)が形成される部分にも酸化膜114が形成される。
Here, the cell portion C in which the element pattern is formed and the peripheral portion P in which the alignment mark and the like are formed are illustrated separately.
First, in the step of forming an
継続して、酸化膜114の平坦化段階として、図3を参照すると、図1のCMP装置を使用して局部パターン112によって屈曲を有する酸化膜114を平坦化する。
Subsequently, referring to FIG. 3 as a step of planarizing the
続いて、局部パターン112及び半導体基板110が露出されるように酸化膜114上にコンタクトホール116を形成させる段階で、図4を参照すると、酸化膜114にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン112と半導体基板110が露出されるようにコンタクトホール116を形成させる。この際、アラインマークを形成するコンタクトホール116より直径が大きいペリパラルホール118が形成される。
Subsequently, referring to FIG. 4, in the step of forming a
継続して、コンタクトホール116の内部と酸化膜114上に境界金属膜120を形成させる段階として、図5を参照するとタングステン膜形成前に境界金属膜120でコンタクトホール116上にTi/TiN膜を形成する。Ti120a膜の形成は、通常のスパタリング方法を利用する。また、TiN120b膜の形成も同じく通常のスパタリングまたは化学気相蒸着方法を利用することができる。これらのうちいずれか一つの方法に限定されるものではない。境界金属膜120はタングステン膜のコンタクト抵抗を減少させ、酸化膜114とタングステン膜の接着力を向上させる役割をする。また、後続工程のタングステン膜除去時、ストッパ(Stopper)層として使用され得る。この際、ペリパラルホール118内にも境界金属膜120が形成される。
Next, as a step of forming the
続いて、コンタクトホール116上にタングステン膜122を形成する段階として図6を参照すると、コンタクトホール116を埋没させながら所定の厚さを有するタングステン膜122を酸化膜114上に形成する。現在、コンタクトホール116の内部にだけタングステン膜122を正確に埋没させることができない。それで、コンタクトホール116を埋没させながらコンタクトホール116上部にタングステン膜122を形成させる。この際、ペリパラルホール118内にもタングステン膜122が形成される。ペリパラルホール118は、セル部のコンタクトホール116より直径が大きいのでタングステン膜122が十分に埋没される。
Subsequently, referring to FIG. 6 as a step of forming a
続いて、タングステン膜122の所定の厚さを研磨して除去する段階として、図7を参照すると、タングステン膜122が形成された半導体基板110を図1のCMP装置の研磨ヘッド102にタングステン膜122が形成された半導体基板110を装着した後、スラリ供給管106から金属膜スラリを供給しながら、研磨ヘッド102を回転させて、研磨ヘッド108にタングステン膜122を接触させてコンタクトホール116内にタングステン膜122が存在するように境界金属膜120上のタングステン膜122を除去する。この際、ペリパラルホール118には相変わらずタングステン膜122が残っている。ペリパラルホール118内に残っているタングステン膜112は、後続工程でパーティクルとして作用し、写真工程のアライン能力を減少させることがある。
Subsequently, as a step of polishing and removing a predetermined thickness of the
前述のように、コンタクトホール内にタングステン膜を埋没させるタングステンプラグを形成し、CMP工程を実施することは現在の高集積化された半導体素子の製造に必須不可欠である。しかし、CMP工程は研磨剤または研磨機の状況によってCMP工程を遂行した薄膜にマイクロスクラッチが発生する問題があるし、タングステン膜の厚さの2〜4倍の大きさを有するアラインマーク及びスクライブライン(Scribe Line)内には研磨剤が残り、後続工程でパーティクルソースとして作用するし、後続工程で写真工程のアライン能力を減少させる。 As described above, forming a tungsten plug in which a tungsten film is buried in a contact hole and performing a CMP process are indispensable for manufacturing a highly integrated semiconductor device. However, the CMP process has a problem that micro scratches occur in the thin film that has been subjected to the CMP process depending on the conditions of the polishing agent or the polishing machine, and alignment marks and scribe lines having a size 2 to 4 times the thickness of the tungsten film. The abrasive remains in (Scribe Line) and acts as a particle source in the subsequent process, and reduces the alignment ability of the photographic process in the subsequent process.
特に、トポロジ(Topology)が存在する絶縁膜の状態では必ず絶縁膜の平坦化の後、タングステンプラグ工程を行わなければならない。従って、関連のある工程の追加、生産性の低下、CMP設備の工程能力を維持するための頻繁なテストウェーハによるモニタ及び高価の部品交換による原価上昇という短所がある。また、研磨のために研磨機が高い圧力でウェーハ表面に接触する関係で研磨機の摩耗と、ウェーハに加えられる圧力によってウェーハの割れが頻繁に発生するし、研磨機等の部品交換後、工程条件をセッティングするために長時間のダミー(Dummy)研磨をするという問題で設備の実稼働率が非常に低調という問題点がある。 In particular, in the state of an insulating film where topology exists, a tungsten plug process must be performed after the insulating film is planarized. Therefore, there are the disadvantages of adding related processes, reducing productivity, monitoring by frequent test wafers to maintain the process capability of the CMP facility, and increasing costs due to expensive parts replacement. In addition, because the polishing machine contacts the wafer surface with high pressure for polishing, the wear of the polishing machine and cracking of the wafer frequently occur due to the pressure applied to the wafer, and after replacing parts such as the polishing machine, the process There is a problem that the actual operation rate of the equipment is very low due to the problem of long-time dummy polishing in order to set conditions.
また、タングステンプラグ形成時、ドライエッチバック(Dry Etch Back)工程は、パターンの微細化によってプラズマの電気的チャージアップによる問題でコンタクト抵抗上昇及びトランジスタに電気的劣化をもたらす問題点がある。
従って、前述の短所を克服しながら工程が容易で、原価節減及び生産性を向上させることができる代替工程の開発が求められている。
In addition, when the tungsten plug is formed, the dry etch back process has a problem that the contact resistance rises and the transistor is electrically deteriorated due to the problem of electrical charge-up of the plasma due to the miniaturization of the pattern.
Accordingly, there is a need for the development of an alternative process that is easy to process while overcoming the aforementioned disadvantages, and that can reduce cost and improve productivity.
本発明は回転する半導体基板上にエッチング液を供給しながらエッチング遂行するスピンエッチング方法を使用して、半導体基板上の伝導体膜または層間絶縁膜をエッチングすることができる半導体素子の製造方法を提供することにある。 The present invention provides a method for manufacturing a semiconductor device capable of etching a conductor film or an interlayer insulating film on a semiconductor substrate using a spin etching method in which etching is performed while supplying an etching solution onto a rotating semiconductor substrate. There is to do.
本発明の他の目的は、半導体基板表面のマイクロスクラッチ発生及び高いコンタクト抵抗発生無しに層間絶縁膜の平坦化と伝導体プラグを形成することができる半導体素子の製造方法を提供することにある。
本発明のまた他の目的は、伝導体膜または酸化膜をスピンエッチング方法でエッチングすることができるようにするエッチング液を提供することにある。
Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of planarizing an interlayer insulating film and forming a conductor plug without generating micro scratches and high contact resistance on the surface of the semiconductor substrate.
Still another object of the present invention is to provide an etching solution that enables a conductor film or an oxide film to be etched by a spin etching method.
本発明の請求項1記載の半導体素子の製造方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没しながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、伝導体膜が前記コンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする。 According to a first aspect of the present invention, there is provided a method for manufacturing a semiconductor device comprising: forming a predetermined insulating film on a semiconductor substrate; forming a contact hole in the insulating film; and burying the contact hole on the insulating film. Forming a predetermined conductor film on the substrate, rotating the semiconductor substrate on which the conductor film is formed, and supplying an etching solution onto the rotating semiconductor substrate so that the conductor film is only in the contact hole. Etching the conductor film so that it does not exist on the insulating film, and the etchant is located on the upper side of the semiconductor substrate and on one side of the left and right sides with respect to the center of the semiconductor substrate. It is supplied through a nozzle capable of performing a boom swing.
本発明の請求項2記載の半導体素子の製造方法によると、エッチング液は、H2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,NH4F及びHClからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。 According to the method of manufacturing a semiconductor device of the second aspect of the present invention, the etching solution is H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO. 6 , from the group consisting of at least one oxidant selected from the group consisting of KOH and HNO 3 , HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl At least one selected enhancer and a buffer solution are mixed at a predetermined ratio.
本発明の請求項3記載の半導体素子の製造方法によると、緩衝液は脱イオン水である。
本発明の請求項4記載の半導体素子の製造方法によると、伝導体膜はタングステン膜、銅膜または多結晶シリコン膜である。
According to the method for manufacturing a semiconductor element according to
According to the method for manufacturing a semiconductor element according to claim 4 of the present invention, the conductor film is a tungsten film, a copper film or a polycrystalline silicon film.
本発明の請求項5記載の半導体素子の製造方法によると、タングステン膜を形成する前には、コンタクトホールを含めて半導体基板全面に境界金属膜を形成させる段階をさらに含む。
本発明の請求項6記載の半導体素子の製造方法によると、境界金属膜はTi,TiN,Ti/TiN,Ta,TaNまたはTa/TaNである。
According to the method for manufacturing a semiconductor element of the fifth aspect of the present invention, before forming the tungsten film, the method further includes the step of forming a boundary metal film on the entire surface of the semiconductor substrate including the contact hole.
According to the method of manufacturing a semiconductor element according to claim 6 of the present invention, the boundary metal film is Ti, TiN, Ti / TiN, Ta, TaN or Ta / TaN.
本発明の請求項7記載の半導体素子の製造方法によると、エッチング液の温度は、20℃〜90℃である。
本発明の請求項8記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度の範囲に加熱される。
According to the semiconductor element manufacturing method of the seventh aspect of the present invention, the temperature of the etching solution is 20 ° C. to 90 ° C.
According to the semiconductor element manufacturing method of the present invention, the semiconductor substrate is heated to the temperature range of the etching solution in order to minimize the change in the temperature of the etching solution when the etching solution is supplied.
本発明の請求項9記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸0.01〜30重量%、増強剤弗化アンモニウム0.01〜30重量%、及び残量に脱イオン水が含まれる。
According to the method of manufacturing a semiconductor device according to
本発明の請求項10記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸3〜55重量%、増強剤弗化水素0.2〜35重量%、及び残量に脱イオン水が含まれる。 According to the method for manufacturing a semiconductor device according to claim 10 of the present invention, the etching solution is composed of 3 to 55% by weight of oxidizing nitric acid, 0.2 to 35% by weight of hydrogen fluoride, and deionized water in the remaining amount. included.
本発明の請求項11記載の半導体素子の製造方法によると、エッチング液は、酸化剤過酸化水素0.2〜30重量%、増強剤水酸化アンモニウムが0.01〜30重量%、及び残量に脱イオン水が含まれる。 According to the method for manufacturing a semiconductor device according to claim 11 of the present invention, the etching solution contains 0.2 to 30% by weight of the oxidizing agent hydrogen peroxide, 0.01 to 30% by weight of the enhancing agent ammonium hydroxide, and the remaining amount. Contains deionized water.
本発明の請求項12記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸3〜60重量%、増強剤弗化水素0.06〜30重量%、及び残量に脱イオン水が含まれる。
本発明の請求項13記載の半導体素子の製造方法によると、伝導体膜のエッチングは、少なくとも二つのエッチング工程を遂行することからなる。
According to the method for manufacturing a semiconductor device according to claim 12 of the present invention, the etching solution contains 3 to 60% by weight of oxidizing nitric acid, 0.06 to 30% by weight of hydrogen fluoride, and deionized water in the remaining amount. included.
According to the semiconductor device manufacturing method of the thirteenth aspect of the present invention, the etching of the conductor film comprises performing at least two etching steps.
本発明の請求項14記載の半導体素子の製造方法は、半導体基板上に素子パターン構造を形成する段階と、素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、半導体基板を回転させる段階と、回転する半導体基板上にエッチング液を供給して、層間絶縁膜が平坦になるように層間絶縁膜をエッチングする段階と、を含み、エッチング液は、半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする。 According to a fourteenth aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: forming an element pattern structure on a semiconductor substrate; forming an interlayer insulating film on the entire surface of the semiconductor substrate including the element pattern structure; and rotating the semiconductor substrate. And supplying an etchant onto the rotating semiconductor substrate, and etching the interlayer insulating film so that the interlayer insulating film is flat, the etchant being located on the semiconductor substrate, It is supplied through a nozzle that can perform a boom swing on one of the left and right sides with respect to the center of the semiconductor substrate.
本発明の請求項15記載の半導体素子の製造方法によると、エッチング液は、H2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,NH4F及びHClからなるグループの中から選択された少なくとも一つ以上の増強剤、並びに緩衝液を所定の比率で混合してなる。 According to the semiconductor device manufacturing method of the present invention, the etching solution is H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 − , KIO 3 , H 5 IO. 6 , from the group consisting of at least one oxidant selected from the group consisting of KOH and HNO 3 , HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F and HCl At least one selected enhancer and a buffer solution are mixed at a predetermined ratio.
本発明の請求項16記載の半導体素子の製造方法によると、層間絶縁膜は、酸化膜、窒化膜、BPSG膜、PSG膜及びTEOS膜からなるグループの中から選択された一つである。 According to the method of manufacturing a semiconductor element of the sixteenth aspect of the present invention, the interlayer insulating film is one selected from the group consisting of an oxide film, a nitride film, a BPSG film, a PSG film, and a TEOS film.
本発明の請求項17記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸0.01〜60重量%、増強剤弗化水素0.05〜25重量%、並びに残量で脱イオン水が含まれる。 According to the method for manufacturing a semiconductor element of claim 17 of the present invention, the etching solution is 0.01 to 60% by weight of oxidizer nitric acid, 0.05 to 25% by weight of hydrogen fluoride, and deionized in the remaining amount. Contains water.
本発明の請求項18記載の半導体素子の製造方法によると、エッチング液は、酸化剤硝酸0.01〜30重量%、増強剤弗化アンモニウム0.01〜30重量%、及び残量に脱イオン水が含まれる。
本発明の請求項19記載の半導体素子の製造方法によると、半導体基板の回転速度は200〜5000RPMである。
According to the method for manufacturing a semiconductor device of claim 18, the etching solution contains 0.01 to 30% by weight of an oxidizing agent nitric acid, 0.01 to 30% by weight of an ammonium fluoride fluoride, and deionized to the remaining amount. Contains water.
According to the semiconductor device manufacturing method of the nineteenth aspect of the present invention, the rotation speed of the semiconductor substrate is 200 to 5000 RPM.
本発明の請求項20記載の半導体素子の製造方法によると、ブームスイングは、遠距離のブームスイングと近距離のブームスイングを順次的に連続して遂行する。
本発明の請求項21記載の半導体素子の製造方法によると、半導体基板は、エッチング液の供給時、エッチング液の温度の変化を最小化するためにエッチング液の温度範囲に加熱される。
According to the semiconductor element manufacturing method of the present invention, the boom swing performs a long-distance boom swing and a short-distance boom swing successively in succession.
According to the semiconductor element manufacturing method of the twenty-first aspect of the present invention, the semiconductor substrate is heated to the temperature range of the etching solution in order to minimize the change in the temperature of the etching solution when the etching solution is supplied.
以下、エッチング液を使用した本発明の好ましい半導体素子の製造方法に関する実施例を記述する。
以下の実施例は本発明を例証するためのもので、本発明の範囲を局限するものとして理解されてはならない。
Examples relating to the preferred method for manufacturing a semiconductor device of the present invention using an etching solution will be described below.
The following examples are intended to illustrate the invention and should not be understood as limiting the scope of the invention.
本発明による新しいスピンエッチング方法、即ちCEP(ChemicalEnhancedPolishing)方法は、タングステン膜、銅膜、ポリシリコン膜、窒化膜または酸化膜等を所定の厚さ分だけエッチングする工程に用いられる。 A new spin etching method, that is, a CEP (Chemical Enhanced Polishing) method according to the present invention is used for a process of etching a tungsten film, a copper film, a polysilicon film, a nitride film, an oxide film, or the like by a predetermined thickness.
CEP方法は回転する半導体ウェーハ上に所定のエッチング液を供給しながら遂行されるもので、伝導体ライン及び伝導体プラグを含む半導体素子製造工程に用いられる。
伝導体ラインは、一般的に半導体素子の内部信号を外部に伝達する相互連絡ラインの役割をするし、伝導体プラグは、下部伝導体ラインと下部伝導体ラインと層間絶縁膜で分離されている上部伝導体ラインを連結させる機能をする。
The CEP method is performed while supplying a predetermined etching solution onto a rotating semiconductor wafer, and is used in a semiconductor device manufacturing process including a conductor line and a conductor plug.
The conductor line generally serves as an interconnection line for transmitting the internal signal of the semiconductor device to the outside, and the conductor plug is separated by the lower conductor line, the lower conductor line, and the interlayer insulating film. Functions to connect upper conductor lines.
また、CEP方法は、後続工程の円滑な遂行のために現在工程で遂行された半導体ウェーハ表面を平坦化するために用いられる。
即ち、半導体ウェーハ上に形成された酸化膜及び窒化膜等のような絶縁膜は後続する写真工程の円滑な遂行のために表面の段差を減少させようとして平坦化させる。
Also, the CEP method is used to planarize the surface of the semiconductor wafer performed in the current process for smooth execution of subsequent processes.
That is, an insulating film such as an oxide film and a nitride film formed on a semiconductor wafer is planarized so as to reduce the surface step for smooth execution of the subsequent photographic process.
本発明の目的を達成するための半導体素子製造用エッチング液は半導体基板上の特定被エッチング物質をスピンエッチングすることができるようにH2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,HClからなるグループの中から選択された少なくとも一つ以上の増強剤(Enhancer)、並びに緩衝液(BufferSolution)が所定の比率で混合されてなる。緩衝液は、エッチング液の濃度、温度及びコンタクトアングルを制御するもので、脱イオン水が好ましい。 An etching solution for manufacturing a semiconductor device for achieving the object of the present invention is capable of spin-etching a specific material to be etched on a semiconductor substrate, such as H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3. , S 2 O 8 − , KIO 3 , H 5 IO 6 , KOH and HNO 3 , at least one oxidizing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , at least one enhancer selected from the group consisting of HCl and a buffer solution are mixed at a predetermined ratio. The buffer solution controls the concentration, temperature and contact angle of the etching solution, and deionized water is preferable.
本発明の目的を達成するための好ましいエッチング液は、酸化剤硝酸0.01〜60重量%、増強剤弗化水素0.05〜35重量%及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、タングステン膜、銅膜及びポリシリコン膜等を含む伝導体膜、または酸化膜及び窒化膜等を含む絶縁膜であり得る。
A preferable etching solution for achieving the object of the present invention is 0.01 to 60% by weight of oxidizer nitric acid, 0.05 to 35% by weight of hydrogen fluoride, and deionized water in the remaining amount. possible.
The thin film etched by the etchant may be a conductor film including a tungsten film, a copper film, and a polysilicon film, or an insulating film including an oxide film and a nitride film.
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤過酸化水素0.2〜30重量%、増強剤水酸化アンモニウム0.01〜30重量%及び残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
Other preferred etchants for accomplishing the objectives of the present invention include 0.2-30% by weight oxidant hydrogen peroxide, 0.01-30% by weight enhancer ammonium hydroxide and deionized water in the balance. Could have been
The thin film etched by the etchant can be a conductor film, an insulating film, or a boundary metal film.
本発明の目的を達成するための好ましい他のエッチング液は、酸化剤硝酸0.01〜30重量%、増強剤弗化アンモニウム0.01〜30重量%、残量に脱イオン水が含まれたものであり得る。
エッチング液によってエッチングされる薄膜は、伝導体膜、絶縁膜または境界金属膜であり得る。
Other preferred etchants for accomplishing the objectives of the present invention included 0.01-30 wt% oxidizer nitric acid, 0.01-30 wt% enhancer ammonium fluoride, and the balance contained deionized water. Can be a thing.
The thin film etched by the etchant can be a conductor film, an insulating film, or a boundary metal film.
図8は、エッチング液の組成比に対するタングステン膜のエッチング速度の傾向を説明するためのグラフで、特に酸化剤の組成比によるエッチング速度の傾向を説明するためのグラフである。 FIG. 8 is a graph for explaining the tendency of the etching rate of the tungsten film with respect to the composition ratio of the etching solution, and in particular, a graph for explaining the tendency of the etching rate due to the composition ratio of the oxidizing agent.
図8を参照すると、A線は、酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤硝酸の組成比が増加するほどエッチング速度が速いことを示す。 Referring to FIG. 8, line A shows the etching rate of the etchant mixed with oxidant nitric acid, enhancer hydrogen fluoride and deionized water with respect to the tungsten film, and the composition ratio of oxidant nitric acid increases. Indicates that the etching rate is high.
B線は、酸化剤過酸化水素、増強剤水酸化アンモニウム及び脱イオン水が混合されたエッチング液のタングステン膜に対するエッチング速度を示すもので、酸化剤過酸化水素の組成比が増加するほどエッチング速度が遅いということを示す。 B line shows the etching rate of the etching solution mixed with the oxidizing agent hydrogen peroxide, the enhancing agent ammonium hydroxide and deionized water with respect to the tungsten film, and the etching rate increases as the composition ratio of the oxidizing agent hydrogen peroxide increases. Indicates that is slow.
図9は、本発明の半導体素子の製造方法を遂行するためのスピンエッチング装置の概略的な構成図である。
図9で見るように、スピンエッチング装置200は、モータ211、スピンチャック212、ボール213、複数個の噴射ノズル214、クランプ215、ヒータ216、ドレーン管217、レギュレータ218及び窒素ガス管219を備えてなる。
FIG. 9 is a schematic configuration diagram of a spin etching apparatus for performing the semiconductor device manufacturing method of the present invention.
As shown in FIG. 9, the
スピンチャック212は、半導体基板210の下部に位置し、エッチング液を供給する噴射ノズル214は半導体基板210上部に位置する。
噴射ノズル214は、エッチング液を半導体基板210に供給しながらスピンチャック212の左側または右側に運動することができる。
The
The
噴射ノズル214の一つは脱イオン水のような洗浄液用で使用することができる。
ボール213は、スピンチャック212を包みながら工程中、エッチング液が外部に漏れることを防止する。
One of the
The
窒素ガス管219を通じて供給される加熱された窒素ガスはスピンチャック212に供給されて半導体基板210をスピンチャック212から約2mm程度持ち上げるし、半導体基板210を加熱させる役割をする。
前述したように窒素ガスは、特に半導体基板210の後面を処理するのに有用である。
The heated nitrogen gas supplied through the
As described above, nitrogen gas is particularly useful for treating the rear surface of the
ヒータ216は、窒素ガスの温度を制御するために使用される。また、スピンエッチング装置200は、エッチング液の温度を制御するための他のヒータ(表示しない)を備えることができる。
The
本発明では半導体基板210の加熱のための好ましいガスで窒素ガスを言及したが、他の不活性ガスも使用することができる。不活性ガスはエッチング工程に何の影響も与えないからである。
Although the present invention refers to nitrogen gas as a preferred gas for heating the
エッチング液の温度は20〜90℃範囲で、より好ましくはエッチング対象膜のエッチング速度を向上させるために30〜70℃の範囲が維持できるようにする。
窒素ガスの好ましい温度範囲も30〜70℃である。
The temperature of the etching solution is in the range of 20 to 90 ° C., and more preferably in the range of 30 to 70 ° C. in order to improve the etching rate of the etching target film.
The preferable temperature range of nitrogen gas is also 30-70 degreeC.
もしも、エッチング液は特定の工程温度を維持するが、半導体基板210がエッチング液と同一な温度を維持しないと、エッチング液と半導体基板210の間に温度の差が発生してエッチング液が工程温度を維持しなくなり、エッチング対象膜のエッチング速度が低くなる結果を招来する。これはエッチング工程の後、エッチング対象膜が不均一なエッチング表面を有するようになる原因となる。
If the etchant maintains a specific process temperature, but the
噴射ノズル214から半導体基板210に供給されるエッチング液の温度が低くなることは、エッチング液が半導体基板210の表面に沿って広がることに起因したもので、半導体基板210のそれぞれの地点の温度が異なるからである。
温度の差の結果として、エッチング液が最初に接触する半導体基板210の領域は、エッチング液が半導体基板210の表面に広がり、後で接触される半導体基板210の領域より高いエッチング速度を有する。
The lowering of the temperature of the etching solution supplied from the
As a result of the temperature difference, the region of the
温度差は、次世代直径300mmを有するウェーハのように直径が大きいウェーハに対してさらに深刻である。これはウェーハの直径が大きければ大きいほどエッチング液がウェーハ表面を横切りながら広がる移動距離が長いからである。
従って、本発明は半導体基板の裏面に加熱された窒素ガスの供給、スピンチャック212内部のヒータの装着、工程チャンバーの密封などのような工程環境を組成することで均一な工程条件を調整し均一な工程条件を提供するための多様な方法を提供する。
The temperature difference is more serious for wafers with large diameters, such as wafers with next generation diameters of 300 mm. This is because the larger the diameter of the wafer, the longer the travel distance that the etching solution spreads across the wafer surface.
Therefore, according to the present invention, uniform process conditions are adjusted and uniform by composing a process environment such as supply of heated nitrogen gas to the back surface of the semiconductor substrate, mounting of a heater inside the
従って、エッチング液の供給量は、0.1〜2.5l/minであるし、エッチング液は、半導体基板の中心を基準に左右側の内一側で噴射ノズル214がブームスイングを遂行しながら供給され得る。
ブームスイングは、エッチング液を供給しながら半導体基板上を繰り返し動くノズル214の運動を意味する。
Accordingly, the supply amount of the etching solution is 0.1 to 2.5 l / min, and the etching solution is performed while the
The boom swing means the movement of the
半導体基板210の中心から、左側へのブームスイングは(−)、半導体基板210の中心から右側へのブームスイングは(+)に示し単位はmmである。
本発明でのブームスイングの領域は0〜(±)80である。即ち、ノズル214は、半導体基板210の中心から左側または右側に80mm離れた地点まで反復運動しながらエッチング液を半導体基板210上に供給する。
The boom swing from the center of the
The boom swing region in the present invention is 0 to (±) 80. That is, the
ブームスイングは、エッチングされる薄膜のエッチング均一度に影響を与える工程要素であるので最適化されることが好ましい。
ブームスイングは、遠距離ブームスイングと、近距離ブームスイングを順次的に連続して遂行することが好ましい。
The boom swing is preferably optimized because it is a process element that affects the etching uniformity of the thin film to be etched.
It is preferable that the boom swing performs a long-distance boom swing and a short-distance boom swing sequentially in succession.
遠距離ブームスイングは、噴射ノズル214が移動可能な最大地点まで運動するブームスイングである。反面、近距離ブームスイングは噴射ノズル214が遠距離ブームスイングより短い距離を運動するのである。
The long-distance boom swing is a boom swing that moves to the maximum point where the
図10は、半導体基板上で多様な位置を運動するブームスイングによるエッチング速度を示すグラフである。
グラフは酸化剤硝酸、増強剤弗化水素及び脱イオン水が混合されたエッチング液組成物を使用してタングステン薄膜をエッチングする場合のエッチング速度を示す。
FIG. 10 is a graph showing an etching rate by a boom swing that moves in various positions on a semiconductor substrate.
The graph shows the etching rate when etching a tungsten thin film using an etchant composition in which oxidizer nitric acid, enhancer hydrogen fluoride and deionized water are mixed.
C線は、噴射ノズル214を半導体基板の中央に固定させて、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。C線は半導体基板の中央領域のエッチング速度が相対的に縁部位より高いことを示す。
Line C indicates the etching rate when the
D線は、噴射ノズル214が遠距離ブームスイングを遂行しながら、エッチング液組成物を半導体基板上に供給する場合のエッチング速度を示す。D線は、半導体基板の縁部位のエッチング速度が相対的に中央領域より高いことが分かる。
Line D shows the etching rate when the
E線は、ノズル214を遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行しながら、エッチング液を半導体基板上に供給する場合のエッチング速度を示す。E線は、半導体基板の中央領域と縁部位領域のエッチング速度がほとんど同じで水平線をなすことを示す。
Line E indicates the etching rate when the etching solution is supplied onto the semiconductor substrate while the
図11は、多様なブームスイングに対するエッチング速度とエッチング均一度を示すグラフである。
グラフは、酸化剤硝酸、増強剤弗化アンモニウム及び脱イオン水が含まれたエッチング液を使用してタングステン薄膜をエッチングする場合を示す。F線は、エッチング均一度を示し、棒グラフエッチング速度を示す。
FIG. 11 is a graph showing the etching rate and the etching uniformity for various boom swings.
The graph shows the case of etching a tungsten thin film using an etchant containing oxidizer nitric acid, enhancer ammonium fluoride and deionized water. The F line indicates the etching uniformity and the bar graph etching rate.
エッチング速度は、所定の時間の間エッチング液によってエッチングされるエッチング対象膜の厚さを示す。エッチング均一度は、エッチングが完了された後、半導体基板上の中心部、縁部、及び中心部と縁部の中間地点等のような複数の地点でのエッチング後のエッチング対象膜の厚さの偏差の程度を示す。
従って、偏差の程度が低ければ低いほど、エッチングが均一にできたことを示す。
The etching rate indicates the thickness of the etching target film that is etched by the etching solution for a predetermined time. The etching uniformity is the thickness of the film to be etched after etching at a plurality of points such as the center, the edge, and the center between the center and the edge after the etching is completed. Indicates the degree of deviation.
Therefore, the lower the deviation, the more uniform the etching.
図11で見るように、ブームスイングが遠距離ブームスイングと近距離ブームスイングを順次的に連続して遂行する場合エッチング速度が高く、エッチング均一度が向上されることが分かる。ブームスイングが−20〜0の場合、エッチング速度は約540Å/minでエッチング率は工程条件に満足されるが、エッチング均一度は10%として非常に高いし、ブームスイングが−40〜0の場合は、エッチング速度は低く、エッチング均一度は高いのでエッチング工程に適用できないということが分かる。 As can be seen from FIG. 11, when the boom swing performs the long-distance boom swing and the short-distance boom swing successively in sequence, the etching rate is high and the etching uniformity is improved. When the boom swing is -20 to 0, the etching rate is about 540 km / min and the etching rate is satisfied with the process conditions, but the etching uniformity is very high as 10%, and the boom swing is -40 to 0 Since the etching rate is low and the etching uniformity is high, it can be seen that it cannot be applied to the etching process.
反面、ブームスイングを、−40〜0である場合と、−20〜0である場合を連続して遂行する場合、エッチング速度は約540Å/minであるし、エッチング均一度は、約1%として十分に工程に適用することができることが分かる。これは図10のE線は、D線とC線の結合によって得られることを意味する。 On the other hand, when the boom swing is performed continuously between −40 to 0 and −20 to 0, the etching rate is about 540 Å / min, and the etching uniformity is about 1%. It can be seen that the process can be sufficiently applied. This means that the E line in FIG. 10 is obtained by the combination of the D line and the C line.
もしも、半導体基板の特定領域のエッチング速度を高くする場合には、ノズルの留まる時間を長くするか、エッチング液の供給量を多くすることで実現することができる。
本発明でエッチング液の供給時、回転チャックの回転速度は200〜5000rpmが好ましい。
If the etching rate of a specific region of the semiconductor substrate is increased, it can be realized by increasing the nozzle staying time or increasing the supply amount of the etching solution.
In the present invention, when the etching solution is supplied, the rotation speed of the rotary chuck is preferably 200 to 5000 rpm.
(第1実施例)
本実施例は、伝導体プラグ形成方法に関するものである。実施例は、CMP工程によるウェーハ表面のマイクロスクラッチの発生及びドライエッチバックによるコンタクト抵抗上昇を防止する新しい伝導体プラグ形成方法を提供する。
(First embodiment)
The present embodiment relates to a conductor plug forming method. The embodiment provides a new method for forming a conductor plug that prevents generation of micro scratches on a wafer surface due to a CMP process and an increase in contact resistance due to dry etch back.
本発明による伝導体プラグ形成方法は、半導体基板上に所定の絶縁膜を形成する段階と、絶縁膜内にコンタクトホールを形成する段階と、コンタクトホールを埋没させながら絶縁膜上に所定の伝導体膜を形成する段階と、伝導体膜が形成された半導体基板を回転させる段階と、回転する半導体基板上にH2O2,O2,IO4 -,BrO3,ClO3,S2O8 -,KIO3,H5IO6,KOH及びHNO3からなるグループの中から選択された少なくとも一つ以上の酸化剤、HF,HN4OH,H3PO4,H2SO4,NH4F及びHClからなるグループの中から選択された少なくとも一つ以上の増強剤及び緩衝液を所定の比率で混合したエッチング液を供給して伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないように伝導体膜をエッチングする段階を備えてなる。 The method for forming a conductor plug according to the present invention includes a step of forming a predetermined insulating film on a semiconductor substrate, a step of forming a contact hole in the insulating film, and a predetermined conductor on the insulating film while burying the contact hole. A step of forming a film, a step of rotating the semiconductor substrate on which the conductor film is formed, and H 2 O 2 , O 2 , IO 4 − , BrO 3 , ClO 3 , S 2 O 8 on the rotating semiconductor substrate. - , KIO 3 , H 5 IO 6 , KOH and HNO 3 , at least one oxidizing agent selected from the group consisting of HF, HN 4 OH, H 3 PO 4 , H 2 SO 4 , NH 4 F And an etching solution in which at least one enhancer selected from the group consisting of HCl and a buffer solution is mixed in a predetermined ratio to supply a conductive film only in the contact hole, and on the insulating film. Does not exist Comprising comprising a step of etching the conductor film so as.
伝導体膜は、タングステン膜または銅膜であり得る。
伝導体プラグは絶縁膜に形成されたコンタクトホールを通じて下部伝導体膜と、上部伝導体膜を連結させる機能を遂行する。
伝導体プラグ形成方法は、まずエッチングする伝導体膜が形成されている半導体基板210を回転可能なスピンチャック212上に位置させた後、所定の速度に回転させる。
The conductor film can be a tungsten film or a copper film.
The conductor plug performs a function of connecting the lower conductor film and the upper conductor film through a contact hole formed in the insulating film.
In the conductor plug forming method, first, a
継続して、回転する半導体基板210の上部に位置した噴射ノズル214を通じてエッチング液を供給して半導体基板210上の伝導体膜をエッチングして、伝導体膜がコンタクトホール内にのみ存在し、絶縁膜上には存在しないようにする。
即ち、本発明はスピンチャック212の回転による半導体基板210の遠心力と伝導体膜と優秀な反応性を有する所定のエッチング液によって、伝導体膜の水平方向へのエッチングモメンタムが増加して半導体基板上の伝導体膜がエッチングされる。
Continuously, the etching liquid is supplied through the
That is, according to the present invention, the etching moment in the horizontal direction of the conductor film is increased by a predetermined etching solution having excellent reactivity with the centrifugal force of the
スピンチャック212の回転速度が速ければ速いほど水平方向へのエッチングモメンタムはさらに増加して、伝導体膜のエッチング速度とエッチング均一度が向上し、エッチングされる伝導体膜表面に不必要なボイド(void)の発生を防止できる。
As the rotational speed of the
半導体基板210上にエッチング液を供給する段階は、二つ以上の段階に分けて遂行することが好ましい。即ち、エッチング速度が速いエッチング液を供給する第1供給段階及び第1供給段階後、第1供給段階で使用するエッチング液よりエッチング速度が遅いエッチング液を供給する第2供給段階に分けることができる。
The step of supplying the etchant onto the
図12から図17は、本発明の第1実施例による半導体素子の製造方法によってタングステンプラグ形成工程を説明するための工程断面図で、タングステンプラグ形成と、タングステンプラグ形成時、アラインマークまたはスクライブラインの形成過程を示す。図面には素子パターンが形成されるセル部Cと、アラインマーク等が形成されるぺリ部Pが分離して図示されている。 12 to 17 are process cross-sectional views for explaining a tungsten plug forming process by the method of manufacturing a semiconductor device according to the first embodiment of the present invention. The tungsten plug is formed and an alignment mark or a scribe line is formed when the tungsten plug is formed. The formation process of is shown. In the drawing, a cell portion C in which an element pattern is formed and a peripheral portion P in which an alignment mark or the like is formed are shown separately.
図12を参照すると、所定間隔分、離隔された多数の局部パターン222が既に形成された半導体基板220上に、絶縁膜として酸化膜224を形成する。局部パターン222は伝導層でポリシリコンパターンまたは金属パターンであり得る。酸化膜224は通常の化学気相蒸着方法で、形成させたシリコンダイオキサイド膜であり得るし、ポリシリコンパターンと金属膜の間の絶縁膜としては一般的にPSGまたは、BPSGが使用される。本実施例の酸化膜224の厚さは、4000〜15000Åであり得る。アラインマーク(表示しない)が形成されるぺリ部Pにも酸化膜224が形成される。
Referring to FIG. 12, an
図13を参照すると、酸化膜224にフォトレジストを塗布して通常の写真エッチング工程を通じて局部パターン222と半導体基板220が露出されるようにコンタクトホール226を形成させる。この際、アラインマークまたはスクライブラインを形成するコンタクトホール226より直径が大きいペリパラルホール228が形成される。
Referring to FIG. 13, a photoresist is applied to the
図14を参照すると、タングステン膜形成前に境界金属膜230としてTi/TiN膜(700/700Å)をコンタクトホール226、ペリパラルホール228及び酸化膜224上に形成する。Ti230a膜及びTiN230b膜は、通常のスパタリングまたは化学気相蒸着方法を利用して形成する。境界金属膜230は、タングステン膜のコンタクト抵抗を減少させて、酸化膜224と後続されるタングステン膜の接着力を向上させる機能をする。また、後続工程のタングステン膜除去時、ストッパ(Stopper)層として使用され得る。
Referring to FIG. 14, a Ti / TiN film (700 / 700Å) is formed on the
図15を参照すると、コンタクトホール226を埋没させながら所定の厚さを有する第1タングステン膜232を4000〜7000Å形成する。現在、コンタクトホール226の内部のみ第1タングステン膜232を正確に埋没させることができないので、コンタクトホール226を埋没させながらペリパラルホール228及び酸化膜224の上部に第1タングステン膜232を形成させる。ペリパラルホール228はセル部Cのコンタクトホール226より直径が大きいので第1タングステン膜232はペリパラルホール228の底と側壁に形成される。
Referring to FIG. 15, the
図16を参照すると、第1タングステン膜232が形成された半導体基板220を図9のスピンチャック212上に位置させた後、回転させると同時に噴射ノズル214を通じて半導体基板220上に酸化剤硝酸3〜55重量%、増強剤弗化水素0.2〜35重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは、酸化剤硝酸10〜45重量%、増強剤弗化水素1〜24重量%、及び残量に脱イオン水が含まれたエッチング液を0.1〜2.5l/minで供給しながら第1タングステン膜232をエッチングして第2タングステン膜233を形成する。
Referring to FIG. 16, the
エッチング液の工程温度は20〜90℃であるし、もっとも好ましいのは30〜70℃である。スピンチャック212の回転速度は、200〜5000RPMで、好ましくは1000〜3000RPMである。第1タングステン膜232のエッチング速度は70〜22000Å/minである。工程時間は、第1タングステン膜232の厚さによって異なるし、工程条件によって調整可能である。ここで、第1タングステン膜232のエッチングの厚さは、本来第1タングステン膜232の厚さの40〜95%をエッチングできるし、好ましくは70〜90%である。
The process temperature of the etching solution is 20 to 90 ° C, and most preferably 30 to 70 ° C. The rotation speed of the
この際、半導体基板220の裏面には30〜150℃に加熱された窒素ガスを供給して半導体基板220とエッチング液との温度差を減少させる。従って、エッチング工程の均一度を向上させる。
At this time, nitrogen gas heated to 30 to 150 ° C. is supplied to the back surface of the
図17を参照すると、境界金属膜230上に第2タングステン膜232が残っている半導体基板220を図9のスピンチャック212上に位置させた後、回転させると同時に噴射ノズル214を通じて、半導体基板220上に酸化剤過酸化水素0.2〜30重量%、増強剤水酸化アンモニウム0.01〜30重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましは酸化剤過酸化水素0.1〜30重量%、増強剤水酸化アンモニウム0.01〜29重量%、及び残量に脱イオン水が含まれたエッチング液を0.1〜2.5l/minで供給しながら、残余第2タングステン膜233を除去してタングステンプラグ235を形成させる。この際、エッチング液の工程温度は20〜90℃で、スピンチャック212の回転速度は400〜5000RPMであるし、エッチング液のエッチング速度は30〜12000Å/minである。工程時間は、残余第2タングステン膜233の厚さによって異なるし、工程条件によって調整することができる。この際、半導体基板220の裏面には30〜150℃に加熱された窒素ガスを供給して半導体基盤220とエッチング液との温度差を減少させる。
Referring to FIG. 17, the
エッチング工程によってペリパラルホール228内の第2タングステン膜233と境界金属膜230は除去される。即ち、ペリパラルホール228の大きさは、タングステンプラグ235を形成するコンタクトホール226より大きいので、エッチング液を利用したスピンエッチング時、十分にペリパラルホール228内にエッチング液が浸水され第2タングステン膜233及び境界金属膜が除去される。
The
前述のようにタングステンプラグ工程を2段階に二元化して、第1段階ではエッチング速度が速い弗化水素と硝酸が混合されたエッチング液を使用して第1タングステン膜232の厚さの40〜95%をエッチングし、第2段階ではエッチング速度が遅い過酸化水素と水酸化アンモニウムが混合されたエッチング液を使用して境界金属膜230上の第2タングステン膜233をエッチングする。従って、コンタクトホール226内部にのみタングステン膜が効果的に存在するようにしてタングステンプラグ235を形成する。また、タングステンプラグ235を形成するために第1タングステン膜232の除去を3次、4次及びそれ以上の多段階に分けて遂行することができることは当然である。
As described above, the tungsten plug process is binarized into two stages. In the first stage, an etching solution having a high etching rate and a mixture of hydrogen fluoride and nitric acid is used, and the thickness of the
タングステンプラグ形成方法は、従来のCMP方法のように研磨機を、一定の圧力を加えて半導体基板に接触させた状態で研磨剤を供給して研磨する方法ではない半導体基板の高速回転力とタングステン膜との反応性が良いエッチング液を使用して半導体基板の高速回転による遠心力による半導体基板の水平方向へのエッチングモメンタムを増加させてCMP方法によって研磨することと同じ特性を有するようにする。特に、アラインマーク及びスクライブライン上の各種凹凸パターン等のようなタングステン膜の厚さの4倍以上の大きさを有するペリパラルホール内の金属膜がスピンエッチング過程で全て除去されて後続工程のパーティクル発生が抑制され、アライン能力が向上される。 The tungsten plug forming method is not a method of polishing by supplying a polishing agent in a state where the polishing machine is in contact with the semiconductor substrate by applying a certain pressure as in the conventional CMP method, and the tungsten substrate is formed by high-speed rotational force and tungsten. An etching solution having good reactivity with the film is used to increase the etching momentum in the horizontal direction of the semiconductor substrate due to the centrifugal force caused by the high-speed rotation of the semiconductor substrate so as to have the same characteristics as polishing by the CMP method. In particular, the metal film in the peripheral hole having a size more than four times the thickness of the tungsten film such as various uneven patterns on the alignment mark and the scribe line is completely removed in the spin etching process, and particles in the subsequent process are removed. Occurrence is suppressed and alignment ability is improved.
従って、本発明による半導体素子の製造方法で形成された半導体素子は、半導体基板上に形成された所定の素子パターンを絶縁させる絶縁膜と、これらの素子パターンを互いに電気的に連結させる伝導体プラグを含むセル部と、セル部を包みながらセル部内の絶縁膜と同一な絶縁膜に対して伝導体プラグ形成のためのコンタクトホール形成と同一なエッチング過程によってエッチング形成された配線用各種凹凸パターンが備えられるペリパラル部からなる半導体素子において、ペリパラル部の凹凸パターン内には伝導体プラグを形成し、伝導体プラグを形成する伝導体膜が存在しない凹凸パターンが少なくとも一つ以上存在することができる。 Accordingly, a semiconductor element formed by the method of manufacturing a semiconductor element according to the present invention includes an insulating film that insulates a predetermined element pattern formed on a semiconductor substrate, and a conductor plug that electrically connects these element patterns to each other. And various uneven patterns for wiring etched by the same etching process as the contact hole formation for conductor plug formation on the same insulating film as the insulating film in the cell part while enclosing the cell part. In the semiconductor element including the peripheral part provided, a conductor plug is formed in the uneven pattern of the peripheral part, and there can be at least one uneven pattern without a conductor film forming the conductor plug.
図18は、本発明による半導体素子の製造方法で形成した多層構造を示す。図18で見るようにプラグ形成方法を連続して遂行し、従来のCMP工程を遂行しなくても好ましい多層構造F,S,Tを形成することができる。即ち、第1層構造F上に第2層構造Sの形成後、平坦化工程の遂行無しにも効率的に第3層構造Tを形成することができる。ここで多層構造は第3層構造に限定することではない。
前述したように、本発明は層間絶縁膜を平坦化させなくても良好なタングステンプラグを形成することができるので工程が簡単で生産性が向上される。
FIG. 18 shows a multilayer structure formed by the method of manufacturing a semiconductor device according to the present invention. As shown in FIG. 18, the preferred multilayer structure F, S, T can be formed without performing the conventional CMP process by continuously performing the plug forming method. That is, after the formation of the second layer structure S on the first layer structure F, the third layer structure T can be efficiently formed without performing a planarization process. Here, the multilayer structure is not limited to the third layer structure.
As described above, according to the present invention, a good tungsten plug can be formed without planarizing the interlayer insulating film, so that the process is simple and the productivity is improved.
(第2実施例)
現在、半導体素子の高集積化によるコンタクトホールの深さは深くなり、直径は小さくなってコンタクトホール内部に薄膜を充填することがさらに難しくなっている。
従って、コンタクトホールが形成される位置の下部にパッドを形成させてコンタクトホールの深さを浅くすることでコンタクトホールのプロファイルを向上させることができる。
(Second embodiment)
At present, the depth of a contact hole is increased due to high integration of semiconductor elements, the diameter is reduced, and it becomes more difficult to fill a thin film inside the contact hole.
Therefore, the profile of the contact hole can be improved by forming a pad below the position where the contact hole is formed to reduce the depth of the contact hole.
図19から図23は、本発明の第2実施例によって半導体素子の製造方法によりポリシリコンプラグを通じたセルパッド形成工程を説明するための工程断面図である。
図19を参照すると、セル(Cell)間の素子分離を目的とするトレンチ分離膜252によって活性領域及び非活性領域に区分される半導体基板250上にスペーサ254で囲まれ、所定間隔分、離隔される複数のゲート電極256上に第1絶縁膜258を形成する。即ち、ゲート電極256の間にセルパッド形成時、前記セルパッド間の絶縁のための第1絶縁膜258を形成する。第1絶縁膜258はBPSGであり得る。
19 to 23 are process cross-sectional views for explaining a cell pad forming process through a polysilicon plug by a semiconductor device manufacturing method according to a second embodiment of the present invention.
Referring to FIG. 19, a
図20を参照すると、第1絶縁膜258から第2絶縁膜259を形成するためにCMP工程を遂行することで第1絶縁膜258を平坦化させる。
図21を参照すると、平坦化された第2絶縁膜259上に、ゲート電極256及び半導体基板250が露出されるようにコンタクトホール260を形成する。即ち、平坦化された第2絶縁膜259上にフォトレジストを塗布した後、通常の写真工程を遂行してフォトレジストパターンを形成した後、フォトレジストパターンをエッチングマスクとして使用し、コンタクトホール260を形成する。
Referring to FIG. 20, the first insulating
Referring to FIG. 21, a
図22を参照すると、コンタクトホール260を埋没させながら、第2絶縁膜259上に所定の厚さのポリシリコン膜262を形成する。
図23を参照すると、第2絶縁膜259の上部表面が露出され、ポリシリコン膜262がコンタクトホール260内に存在するように、ポリシリコン膜262が形成されている半導体基板270を図9のスピンチャック212上に位置させた後、半導体基板270を回転させると同時にノズル214を通じてエッチング液を半導体基板270上に供給してポリシリコン膜262をエッチングする。
Referring to FIG. 22, a
Referring to FIG. 23, the
この際、エッチング液は、酸化剤硝酸3〜60重量%、増強剤弗化水素0.06〜30重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸8〜45重量%、増強剤弗化水素0.3〜12重量%、及び残量に脱イオン水が含まれたものであり得る。 At this time, the etching solution may be 3 to 60% by weight of oxidant nitric acid, 0.06 to 30% by weight of hydrogen fluoride, and deionized water in the remaining amount, and preferably oxidant. The nitric acid may be 8 to 45% by weight, the enhancer hydrogen fluoride is 0.3 to 12% by weight, and the remaining amount may include deionized water.
エッチング液の供給量は、0.1〜2.5l/minで、エッチング液の工程温度は20〜90℃で、好ましくは30〜70℃である。
スピンチャンク212の回転速度は200〜5000RPMであるし、ポリシリコン膜262のエッチング速度は30〜48000Å/minである。工程時間は、ポリシリコン膜262の厚さによって異なるし、工程条件によって調整することができる。
前述のように形成されたポリシリコンプラグ263は後続工程のセルパッドとして使用する。
The supply amount of the etching solution is 0.1 to 2.5 l / min, and the process temperature of the etching solution is 20 to 90 ° C., preferably 30 to 70 ° C.
The rotation speed of the
The
(第3実施例)
現在、半導体素子の高集積化による多層構造によって素子パターンが形成されるセル部と、セル部の間のぺリ部との段差はさらに大きくなっている状況である。従って、段差が増加することによって写真工程で段差の上層と下層の露光フォーカスを合わせにくく正確なパターン形成がし難くなっている。それで、段差を除去するためにウェーハの平坦化技術の重要性が台頭されている。
(Third embodiment)
At present, the level difference between a cell portion where an element pattern is formed by a multi-layered structure due to high integration of semiconductor elements and a peripheral portion between the cell portions is further increased. Therefore, an increase in the level difference makes it difficult to align the exposure focus of the upper and lower layers of the level in the photographic process, making it difficult to form an accurate pattern. Thus, the importance of wafer flattening technology has emerged in order to remove steps.
図24から図28は、本発明の第3実施例による半導体素子の製造方法を利用した段差を最小化するための平坦化方法を説明するための工程断面図である。
まず、図24を参照すると、半導体基盤270上に形成されたキャパシタ電極272を有する半導体素子の第1段差H1を示す。第1段差H1は、素子パターンが形成されるセル部Cとぺリ部Pの間に存在する。
24 to 28 are process cross-sectional views for explaining a planarization method for minimizing a step using a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
First, referring to FIG. 24, a first step H1 of a semiconductor element having a
図25は、第1段差H1が形成されている半導体基板270上に層間絶縁膜として第1酸化膜274が形成されたことを示す断面図である。
第1段差H1のために第1酸化膜274もまたセル部Cとペリ部Pの間に第2段差H2が形成される。
FIG. 25 is a cross-sectional view showing that a
Due to the first step H1, the
段差H1,H2は、素子パターンの形成のための写真工程時、段差の下部と上部を同時に満足させる最適のフォーカスを合わせることを難しくして後続工程で素子パターンに不良を発生させる。
第1酸化膜274はBPSG膜であり得るし、BPSG膜であると制限することではない。BPSG膜は、化学気相蒸着(CVD)方法によって形成させることができるし、特に、低圧化学気相蒸着によって均一なBPSG膜を形成することができる。
The steps H1 and H2 make it difficult to achieve an optimum focus that satisfies the lower and upper portions of the step at the same time during the photographic process for forming the element pattern, and cause a defect in the element pattern in the subsequent process.
The
図26は、第1酸化膜274をフロー平坦化させて、第2酸化膜275を形成させたことを示す断面図である。
第1酸化膜274を750℃以上の高温で、第2段差H2を最小化するためにフロー平坦化させる。フロー平坦化後、セル部Cの第2酸化膜275の厚さL2は、本来の第1酸化膜274の厚さLより低くなった。即ち、第2酸化膜275の第3段差H3は、第1酸化膜274の第2段差H2より低い。従って、第3段差H3による第1傾斜角θ1も緩慢である。しかし、高温フロー平坦化工程は限界を有する。
FIG. 26 is a cross-sectional view showing that the
The
図27は、フロー平坦化させた第2酸化膜275をスピンエッチング方法を使用して平坦化させて第3酸化膜276を形成させたことを示す断面図である。
フロー平坦化させた第2酸化膜275を有する半導体基板270をスピンチャック212上に位置させた後、半導体基板270を回転させると同時に噴射ノズル214を通じてエッチング液を半導体基板270上に供給して第2酸化膜275をエッチングする。
FIG. 27 is a cross-sectional view showing that the
After the
この際、エッチング液は、酸化剤硝酸0.01〜60重量%、増強剤弗化水素0.05〜25重量%、及び残量に脱イオン水が含まれたものであり得るし、好ましくは酸化剤硝酸0〜60重量%、増強剤弗化水素0.5〜12重量%、及び残量に脱イオン水が含まれたものであり得る。 In this case, the etching solution may be an oxidizing agent nitric acid 0.01 to 60% by weight, an enhancer hydrogen fluoride 0.05 to 25% by weight, and a residual amount containing deionized water, preferably The oxidizing agent may be 0 to 60% by weight of nitric acid, the enhancing agent hydrogen fluoride is 0.5 to 12% by weight, and the remaining amount may include deionized water.
エッチング液の供給量は、0.1〜2.5l/minであるし、エッチング液の工程温度は20〜90℃で、好ましくは30〜70℃である。
前記スピンチャック212の回転速度は、200〜5000RPMで、第2酸化膜275のエッチング速度は30〜52000Å/minであり得る。工程時間は、第2酸化膜275の厚さによって異なるし、工程条件によって調整することができる。
The supply amount of the etching solution is 0.1 to 2.5 l / min, and the process temperature of the etching solution is 20 to 90 ° C., preferably 30 to 70 ° C.
The
従って、前記スピンエッチングによって平坦化された図27の第3酸化膜276と図26第2酸化膜275を比較してみると、H3>H4、L2>L4、L1<L3及びθ1>θ2の関係が分かる。その結果、第4段差H4及び第2傾斜角θ2はスピンエッチングによる平坦化を遂行することで最小化された。
Therefore, comparing the
第4段差H4は、スピンチャックの回転速度を増加させることができるほど第2傾斜角θ2は小さくなってさらに最小化される。しかし、回転速度は、無限定増加には限界があるので、本発明で言及する回転速度の増加は、エッチング液と第2酸化膜275の反応が充分に存在する範囲を言及する。スピンエッチングによって除去される酸化膜の厚さはL2−L4である。
The fourth step H4 is further minimized by decreasing the second inclination angle θ2 as the rotation speed of the spin chuck can be increased. However, since the rotation speed is limited to an unlimited increase, the increase in the rotation speed referred to in the present invention refers to a range where the reaction between the etching solution and the
図28は、スピンエッチングによって平坦化された第3酸化膜276上にフォトレジストパターン278が形成されたことを示す断面図である。
フォトレジストパターン278は、第3酸化膜276上にフォトレジストを塗布した後、写真工程を遂行して形成する。
従って、前述のように本来の第1酸化膜274の上部と下部の段差H1を最小化させることで後続工程の写真工程で焦点深度(DOF:Depth Of Focus)を向上させることができる。
FIG. 28 is a cross-sectional view showing a
The
Therefore, as described above, the depth of focus (DOF) can be improved in the subsequent photographic process by minimizing the step H1 between the upper part and the lower part of the original
前述したように第1実施例、第2実施例及び第3実施例が示す本発明は、金属膜プラグ形成、ポリシリコンプラグ形成及び層間絶縁膜の段差の最小化工程時、従来のCMP方法のように半導体基板を研磨パッドに接触させた状態で研磨剤を供給しながら研磨機を使用して回転運動させながら物理化学的に半導体基板を全面研磨する方法とは異なって、特定の速度に回転する半導体基板上にエッチング対象膜との反応が優秀な特定のエッチング液を供給して、回転による遠心力によって半導体基板の水平方向へのエッチングモメンタムを増加させてエッチング対象膜をエッチングすることにその特徴がある。 As described above, the first, second, and third embodiments of the present invention show that the conventional CMP method is used in the metal film plug formation, the polysilicon plug formation, and the step of minimizing the step of the interlayer insulating film. Unlike the method of polishing the entire surface of the semiconductor substrate physicochemically while rotating using a polishing machine while supplying the abrasive while the semiconductor substrate is in contact with the polishing pad, it rotates at a specific speed The etching target film is etched by supplying a specific etching solution excellent in reaction with the etching target film on the semiconductor substrate and increasing the etching momentum in the horizontal direction of the semiconductor substrate by centrifugal force due to rotation. There are features.
また、本発明は、伝導体プラグ製造時、層間絶縁膜を平坦化させなくても良好な伝導体プラグを形成することができるので製造工程の生産性を向上させることができる。そして、アラインマーク及びスクライブライン上の各種凹凸パターン等のような伝導体膜厚さの4倍以上の大きさを有するホールパターン内部の伝導体膜がエッチング過程で完全に除去されて後続工程でパーティクル発生を抑制し、アライン能力が向上され、研磨剤による半導体基板のマイクロスクラッチ発生及び半導体基板の割れ等の問題を解決することができる。
そして、本発明は、半導体基板の回転力とエッチング液の供給量、噴射圧力、ノズルのブームスイングの変化等を調整することでエッチング特性を容易に可変させることができる。
Further, according to the present invention, when a conductor plug is manufactured, a good conductor plug can be formed without flattening the interlayer insulating film, so that the productivity of the manufacturing process can be improved. Then, the conductor film inside the hole pattern having a size more than four times the conductor film thickness, such as various uneven patterns on the alignment marks and scribe lines, is completely removed during the etching process, and the particles in the subsequent process. Generation | occurrence | production is suppressed, alignment capability is improved and problems, such as generation | occurrence | production of the micro scratch of the semiconductor substrate by a polishing agent, and a crack of a semiconductor substrate, can be solved.
In the present invention, the etching characteristics can be easily varied by adjusting the rotational force of the semiconductor substrate, the supply amount of the etching solution, the injection pressure, the change in the boom swing of the nozzle, and the like.
従って、半導体素子製造時、製造工程の単純化、素子の信頼性向上及び製造工程の原価を節減させる効果がある。
以上で、本発明は記載された具体例についてのみ詳細に説明したが、本発明の技術思想範囲内で多様な変形および修正が可能であることは当業者にとって明白なことであり、このような変形および修正が添付された特許請求範囲に属するのは当然である。
Accordingly, there are effects of simplifying the manufacturing process, improving the reliability of the element, and reducing the cost of the manufacturing process when manufacturing the semiconductor element.
Although the present invention has been described in detail only for the specific examples described above, it is obvious to those skilled in the art that various changes and modifications can be made within the scope of the technical idea of the present invention. Naturally, variations and modifications fall within the scope of the appended claims.
100、110、220、250、270 半導体基板
102 研磨ヘッド
104 研磨テーブル
106 スラリ供給管
108 研磨パッド
112、222 局部パターン
114、224 酸化膜
116、226、260 コンタクトホール
118、228 ペリパラルホール
120、230 境界金属膜
120a、230a チタン膜
120b、230b チタンナイトライド膜
122 タングステン膜
123、235 タングステンプラグ
200 エッチング装置
211 モータ
212 スピンチャック
213 ボール
215 クランプ
216 ヒータ
217 ドレーン管
218 レギュレータ
219 窒素ガス管
232 第1タングステン膜
233 第2タングステン膜
214 噴射ノズル
252 トレンチ分離膜
254 スペーサ
256 ゲート電極
258 第1絶縁膜
259 第2絶縁膜
262 ポリシリコン膜
263 ポリシリコンプラグ
272 キャパシタ電極
274 第1酸化膜
275 第2酸化膜
276 第3酸化膜
278 フォトレジストパターン
100, 110, 220, 250, 270
Claims (21)
前記絶縁膜内にコンタクトホールを形成する段階と、
前記コンタクトホールを埋没しながら前記絶縁膜上に所定の伝導体膜を形成する段階と、
前記伝導体膜が形成された半導体基板を回転させる段階と、
前記回転する半導体基板上にエッチング液を供給して、前記伝導体膜が前記コンタクトホール内にのみ存在し、前記絶縁膜上には存在しないように前記伝導体膜をエッチングする段階と、
を含み、
前記エッチング液は、前記半導体基板の上部に位置し半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行するノズルを通じて供給されることを特徴とする半導体素子の製造方法。 Forming a predetermined insulating film on the semiconductor substrate;
Forming a contact hole in the insulating film;
Forming a predetermined conductor film on the insulating film while burying the contact hole;
Rotating the semiconductor substrate on which the conductor film is formed;
Supplying an etchant onto the rotating semiconductor substrate and etching the conductor film so that the conductor film exists only in the contact hole and not on the insulating film;
Including
The method of manufacturing a semiconductor device, wherein the etchant is supplied through a nozzle that is located above the semiconductor substrate and performs a boom swing on one side of the left and right sides with respect to the center of the semiconductor substrate.
前記素子パターン構造を含む半導体基板全面に層間絶縁膜を形成する段階と、
前記半導体基板を回転させる段階と、
前記回転する半導体基板上にエッチング液を供給して、前記層間絶縁膜が平坦になるように前記層間絶縁膜をエッチングする段階と、
を含み、
前記エッチング液は、前記半導体基板の上部に位置し、半導体基板の中心を基準に左右側の内の一側でブームスイングを遂行することができるノズルを通じて供給されることを特徴とする半導体素子の製造方法。 Forming an element pattern structure on a semiconductor substrate;
Forming an interlayer insulating film on the entire surface of the semiconductor substrate including the element pattern structure;
Rotating the semiconductor substrate;
Supplying an etchant onto the rotating semiconductor substrate and etching the interlayer insulating film so that the interlayer insulating film becomes flat;
Including
The etchant is supplied through a nozzle that is located on the semiconductor substrate and can perform a boom swing on one side of the left and right sides with respect to the center of the semiconductor substrate. Production method.
The semiconductor device as claimed in claim 14, wherein the semiconductor substrate is heated to a temperature range of the etchant to minimize a change in temperature of the etchant when the etchant is supplied. Method.
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