JP2005043259A - Scan path test circuit and designing method therefor - Google Patents

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Toshiaki Matsumoto
敏昭 松本
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Abstract

<P>PROBLEM TO BE SOLVED: To shorten a scan path test time by realizing a method for suppressing the dispersion of test pattern length of each scan chain within a certain range, in a scan path test of a semiconductor integrated circuit. <P>SOLUTION: A logic circuit is separated (101 to 103) in a plurality of function groups having each internal scan chain, logic complexity is calculated (104 and 105) for each function group, the internal scan chain of the function groups is connected properly, based on the logic complexity to constitute a plurality of scan chains (106). Test pattern lengths of individual scan chains are calculated (107), and by correcting the connection relation of function groups constituting the scan chains (109) when the scattering of the test pattern lengths exceeds a certain range (108), the dispersion of the test pattern lengths is arranged in a certain range. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は半導体集積回路のスキャンパステスト技術に係り、特にスキャンパステスト時間の短縮を可能にするスキャンパステスト回路及びスキャンパステスト回路設計方法に関する。   The present invention relates to a scan path test technique for a semiconductor integrated circuit, and more particularly to a scan path test circuit and a scan path test circuit design method capable of shortening a scan path test time.

半導体集積回路の機能テストの容易化を図るテスト手法として、スキャンパステスト方式が一般に採用されている。図６はスキャンパステスト方式を採用した半導体集積回路の構成を示すブロック図である。図６において、内部に設けられた第１〜第ｍのフリップフロップ回路がシフトレジスタ回路として動作するように縦続接続され、スキャンパステスト回路を構成している。   A scan path test method is generally employed as a test method for facilitating a function test of a semiconductor integrated circuit. FIG. 6 is a block diagram showing a configuration of a semiconductor integrated circuit adopting a scan path test method. In FIG. 6, the first to m-th flip-flop circuits provided inside are cascaded to operate as a shift register circuit, thereby constituting a scan path test circuit.

スキャンパステスト時には、スキャンモードコントロール信号をスキャンパステストモードに設定し、スキャンインとしてスキャンテストデータを送り込んで第１〜第ｍのフリップフロップ回路の値を設定し、キャプチャ動作後に再びスキャンモードコントロール信号をスキャンパステストモードに設定し、第１〜第ｍのフリップフロップ回路の値をスキャンアウトとして順に読み出す構成になっている。   During the scan path test, the scan mode control signal is set to the scan path test mode, scan test data is sent as scan-in, the values of the first to mth flip-flop circuits are set, and the scan mode control signal is again set after the capture operation. Is set to the scan path test mode, and the values of the first to m-th flip-flop circuits are sequentially read out as scan-out.

従来、スキャンパステストのテスト時間を短縮するために、各スキャンチェーンの長さを比較し、スキャンチェーンに適当な間隔でセレクタ回路を挿入してスキャンチェーンを分断可能にし、スキャンチェーンの短いスキャンパスのスキャンアウトを分断したスキャンチェーンの長いスキャンパスに入力し、スキャンチェーンの長さを均等化することでスキャンパステストのテスト時間を短縮する手法が考案されている（例えば、特許文献１参照）。
特開２００２−９２３８号公報 Conventionally, in order to shorten the test time of the scan path test, the length of each scan chain is compared, and a selector circuit is inserted into the scan chain at an appropriate interval so that the scan chain can be divided. A method has been devised in which the scan-out test time is reduced by inputting the scan-out of the scan path into a long scan path of the scan chain and equalizing the length of the scan chain (see, for example, Patent Document 1). .
JP 2002-9238 A

従来のスキャンパステスト手法では、１つのスキャンモードコントロール信号を用いてすべてのスキャンチェーンのシフト動作とキャプチャ動作を切り替えていた。回路全体のテスト時間はテストパターン長が最も長いスキャンチェーンに依存するため、各スキャンチェーンの長さがなるべくそろうように設計していた。   In the conventional scan path test method, the shift operation and the capture operation of all the scan chains are switched using one scan mode control signal. Since the test time of the entire circuit depends on the scan chain having the longest test pattern length, the design is such that the lengths of the respective scan chains are as close as possible.

しかし、各スキャンチェーンの長さをそろえた場合でも、あるフリップフロップ間のロジックに複雑な条件分岐式を含む回路がある場合、一定の故障検出率を得るためにそのロジックを含むスキャンチェーンのテストパターン長がとりわけ長くなる可能性がある。その結果、テスト時間がそのスキャンチェーンを含むスキャンパスに律足してしまうという問題があった。   However, even if the length of each scan chain is the same, if there is a circuit that includes a complicated conditional branching expression in the logic between certain flip-flops, the scan chain including that logic is tested to obtain a certain failure detection rate. The pattern length can be particularly long. As a result, there is a problem that the test time is limited to the scan path including the scan chain.

本発明はかかる点に鑑みてなされたものであり、半導体集積回路のスキャンパステストにおいて、各スキャンチェーンのテストパターン長のばらつきを一定の範囲に抑える方法を実現することにより、スキャンパステスト時間の短縮を図ることができるスキャンパステスト回路及びスキャンパステスト回路設計方法を提供することを目的とする。   The present invention has been made in view of the above points, and in a scan path test of a semiconductor integrated circuit, by realizing a method of suppressing variation in test pattern length of each scan chain within a certain range, the scan path test time can be reduced. An object of the present invention is to provide a scan path test circuit and a scan path test circuit design method that can be shortened.

本発明の半導体集積回路のスキャンパステスト回路設計方法は、複数のスキャンチェーンにおけるそれぞれのテストパターン長のばらつきを一定の範囲にそろえるように、前記スキャンチェーンの構成を修正するスキャンチェーン形成工程を有する。   A scan path test circuit design method for a semiconductor integrated circuit according to the present invention includes a scan chain forming step of correcting the configuration of the scan chain so that variations in the test pattern lengths of a plurality of scan chains are aligned within a certain range. .

上記構成によれば、半導体集積回路のスキャンパステスト回路設計の際に、それぞれのテストパターン長のばらつきが一定の範囲にそろうようにスキャンチェーンの構成が修正されるため、各スキャンチェーンのフリップフロップ数にばらつきがあった場合でも、一定の故障検出率を得るために要するテストパターン長がスキャンチェーンごとに同程度となり、スキャンパステスト時間の短縮を図ることができる。   According to the above configuration, when designing the scan path test circuit of the semiconductor integrated circuit, the scan chain configuration is modified so that the variations in the test pattern lengths are within a certain range. Even when the numbers vary, the test pattern length required to obtain a constant failure detection rate is approximately the same for each scan chain, and the scan path test time can be shortened.

前記スキャンチェーン形成工程は、半導体集積回路の論理回路をそれぞれが内部スキャンチェーンを有する複数の機能グループに分割する工程と、前記機能グループそれぞれに対して所定の評価値を算出する工程と、前記評価値に基づき前記機能グループの内部スキャンチェーンを適宜接続して複数のスキャンチェーンを構成する工程と、前記複数のスキャンチェーンそれぞれのテストパターン長を算出する工程と、前記テストパターン長のばらつきが一定の範囲を超えた場合に前記スキャンチェーンを構成する機能グループの内部スキャンチェーンの接続関係を修正する工程とを有する。   The scan chain forming step includes a step of dividing a logic circuit of a semiconductor integrated circuit into a plurality of function groups each having an internal scan chain, a step of calculating a predetermined evaluation value for each of the function groups, and the evaluation A step of appropriately connecting internal scan chains of the functional group based on the value to form a plurality of scan chains, a step of calculating a test pattern length of each of the plurality of scan chains, and a variation in the test pattern length is constant And correcting the connection relation of the internal scan chains of the functional groups constituting the scan chain when the range is exceeded.

上記構成によれば、それぞれの機能グループの評価値に基づき最初のスキャンチェーンを構成し、それぞれのスキャンチェーンのテストパターン長が一定の範囲にそろうように機能グループごとに接続関係を修正することができるため、より好適なスキャンチェーン形成が容易になり、結果的に、テスト時間の短縮をさらに進めることができる。   According to the above configuration, the first scan chain is configured based on the evaluation value of each function group, and the connection relationship is corrected for each function group so that the test pattern length of each scan chain is in a certain range. As a result, a more suitable scan chain can be easily formed, and as a result, the test time can be further shortened.

前記所定の評価値は、前記機能グループ内の条件付分岐数を評価した論理複雑度とする。   The predetermined evaluation value is a logical complexity obtained by evaluating the number of conditional branches in the function group.

上記構成によれば、機能グループ内の条件付分岐数を評価した論理複雑度を用いて最初のスキャンチェーンを構成するため、テストパターン長と密接に関係する論理複雑度がスキャンチェーン形成に的確に反映され、より好適なスキャンチェーン形成がなされることにより、テスト時間の短縮をさらに進めることができる。   According to the above configuration, the first scan chain is configured using the logical complexity obtained by evaluating the number of conditional branches in the functional group, so that the logical complexity closely related to the test pattern length is appropriate for forming the scan chain. Reflecting and forming a more suitable scan chain, the test time can be further shortened.

さらに、前記機能グループごとに、単独でスキャンパステスト動作を可能にするスキャンモード制御信号を備える。   Further, each function group includes a scan mode control signal that enables a scan path test operation independently.

上記構成によれば、論理シミュレーションにおいて機能グループごとにスキャンパステスト動作をさせることができるため、スキャンチェーンそれぞれのテストパターン長を算出する作業が容易になる。   According to the above configuration, since the scan path test operation can be performed for each function group in the logic simulation, the work of calculating the test pattern length of each scan chain is facilitated.

本発明のスキャンパステスト回路は、内部の論理回路が内部スキャンチェーンをそれぞれ有する複数の機能グループに分割され、前記機能グループそれぞれにスキャンチェーン接続切り替え回路を有し、上記スキャンパステスト回路設計方法により決定された複数のスキャンチェーンを構成するように、前記機能グループの内部スキャンチェーンが前記スキャンチェーン接続切り替え回路により縦続接続される。   The scan path test circuit according to the present invention is divided into a plurality of function groups in which an internal logic circuit has an internal scan chain, and each of the function groups has a scan chain connection switching circuit. The internal scan chains of the functional group are cascaded by the scan chain connection switching circuit so as to constitute a plurality of determined scan chains.

上記構成によれば、スキャンチェーン接続切り替え回路により機能グループが接続され、それぞれのテストパターン長のばらつきが一定の範囲にそろうようにスキャンチェーンが構成されるため、一定の故障検出率を得るために要するテストパターン長がスキャンチェーンごとに同程度となり、スキャンパステスト時間の短縮を図ることができる。   According to the above configuration, the functional groups are connected by the scan chain connection switching circuit, and the scan chain is configured so that the variations in the test pattern lengths are within a certain range. The required test pattern length is approximately the same for each scan chain, and the scan path test time can be shortened.

本発明によれば、半導体集積回路のスキャンパステスト回路において、スキャンチェーンの構成を修正し、それぞれのテストパターン長のばらつきを一定の範囲にそろえることができるため、各スキャンチェーンのフリップフロップ数にばらつきがあった場合でも、回路全体で一定の故障検出率を得るために要するテストパターン長がスキャンチェーンごとに同程度となりことで、スキャンパステスト時間を短縮することができる。   According to the present invention, in the scan path test circuit of the semiconductor integrated circuit, the configuration of the scan chain can be corrected and the variation in the length of each test pattern can be made within a certain range. Even when there is variation, the test path length required to obtain a constant failure detection rate for the entire circuit is approximately the same for each scan chain, so that the scan path test time can be shortened.

以下、本発明の実施形態について図面を参照しながら説明する。図１は本発明の一実施の形態に係るスキャンパステスト回路設計方法を示す流れ図である。図２に示す従来のスキャンパステスト回路設計方法との第一の相違点は、機能グループごとにスキャンチェーンを張り、各機能グループ間にスキャンチェーン切り替え用の回路を挿入することである。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a flowchart showing a scan path test circuit design method according to an embodiment of the present invention. The first difference from the conventional scan path test circuit design method shown in FIG. 2 is that a scan chain is provided for each function group, and a scan chain switching circuit is inserted between each function group.

第二の相違点は、機能グループごとに回路内の条件分岐数を抽出し、機能グループごとのロジック部の論理複雑度を示すプロファイルを作成し、このプロファイルの結果から各スキャンチェーンのテストパターン長がそろうように、スキャンチェーン切り替え回路でスキャンチェーンを接続することである。   The second difference is that the number of conditional branches in the circuit is extracted for each function group, a profile indicating the logic complexity of the logic part for each function group is created, and the test pattern length of each scan chain is determined from the results of this profile. The scan chains are connected by the scan chain switching circuit so that they are aligned.

第三の相違点は、スキャンチェーンごとに用意したスキャンモードコントロール信号で各スキャンチェーンのスキャン動作を行うことである。   A third difference is that the scan operation of each scan chain is performed by a scan mode control signal prepared for each scan chain.

第四の相違点は、各スキャンチェーンが一定の故障検出率を得るためのテストパターン長を算出し、スキャンチェーン間のテストパターン長のばらつきが低くなるまでスキャンチェーン切り替え回路でスキャンパスをつなぎ変えることである。   The fourth difference is that each scan chain calculates the test pattern length to obtain a certain failure detection rate, and the scan chain switching circuit connects the scan paths until the variation in the test pattern length between the scan chains becomes low. That is.

図３は本発明の一実施の形態に係るスキャンパステスト回路の構成例を示すブロック図である。図３において、３０１〜３０６は機能グループ１〜機能グループ６、３１１〜３１３はセレクタ１〜セレクタ３、３２１〜３２３はスキャンイン１〜スキャンイン３、３３１〜３３３はスキャンアウト１〜スキャンアウト３である。   FIG. 3 is a block diagram showing a configuration example of the scan path test circuit according to the embodiment of the present invention. 3, reference numerals 301 to 306 denote function groups 1 to 6, 311 to 313 denote selectors 1 to 3, 321 to 323 denote scan in 1 to scan in, and 331 to 333 denote scan out 1 to scan out 3. is there.

スキャンイン１〜スキャンイン３、およびスキャンアウト１〜スキャンアウト３は、スキャンテストデータ用の信号線である。機能グループ１〜機能グループ６は、機能グループに分割した回路ブロックであり、各機能グループ内部は、スキャンイン、スキャンアウト、スキャンクロック、スキャンモードコントロール信号を備え、通常のスキャン設計手法でスキャンチェーンが張られている。   Scan-in 1 to scan-in 3 and scan-out 1 to scan-out 3 are signal lines for scan test data. Function groups 1 to 6 are circuit blocks divided into function groups. Each function group includes a scan-in, a scan-out, a scan clock, and a scan mode control signal. It is stretched.

また、セレクタ１〜セレクタ３は、スキャンイン１〜スキャンイン３、機能グループ１〜機能グループ６、スキャンアウト１〜スキャンアウト３の間の接続を任意に選択し、スキャンチェーンを自在につなぎ変えることができるスキャンチェーン切り替え回路である。   In addition, selectors 1 to 3 can arbitrarily select connections between scan-in 1 to scan-in 3, function group 1 to function group 6, and scan-out 1 to scan-out 3 to freely change the scan chain. This is a scan chain switching circuit capable of

図１において、まず、ステップ１０１〜１０３で、図３に示したブロック図を実現する。
ステップ１０１：半導体集積回路を機能グループごとに分割する。
ステップ１０２：スキャンイン、各機能グループ、スキャンアウトの間に、スキャンチェーン切り替え回路用のセレクタを挿入する。
ステップ１０３：各機能グループの内部に従来のスキャン設計手法でスキャンチェーンを張る。 In FIG. 1, first, in steps 101 to 103, the block diagram shown in FIG. 3 is realized.
Step 101: Divide the semiconductor integrated circuit into functional groups.
Step 102: A selector for a scan chain switching circuit is inserted between scan-in, each function group, and scan-out.
Step 103: A scan chain is set up in each function group by a conventional scan design method.

次に、ステップ１０４〜１０６で、論理複雑度のプロファイルに基づきテストパターン長がそろうようにスキャンチェーンをつなぎ変える。   Next, in steps 104 to 106, the scan chains are connected so that the test pattern lengths are aligned based on the logical complexity profile.

ステップ１０４：あるロジックに複雑な条件分岐式があると、そのロジックを含むスキャンチェーンはその条件分岐式を網羅するために長いスキャンテストパターンを要する。そこで、各機能グループ内のロジック部にある条件分岐を洗い出す。   Step 104: If a logic has a complicated conditional expression, a scan chain including the logic requires a long scan test pattern to cover the conditional expression. Therefore, conditional branches in the logic part in each function group are identified.

ステップ１０５：ステップ１０４で抽出した条件分岐数から、機能グループごとに回路の論理複雑度を求め、プロファイル化する。   Step 105: The logical complexity of the circuit is obtained for each function group from the number of conditional branches extracted in step 104, and profiled.

ステップ１０６：ステップ１０５で求めたプロファイルの結果から、機能グループごとに回路の論理複雑度の合計が同程度になるように、各機能グループの組み合わせ方法を割り出し、スキャンチェーン切り替え回路の接続を切り替える。   Step 106: From the result of the profile obtained in Step 105, the combination method of each function group is determined and the connection of the scan chain switching circuit is switched so that the total logical complexity of the circuits is approximately the same for each function group.

さらに、ステップ１０７〜１１１で、各スキャンチェーンのスキャン動作を行い、スキャンチェーン間のテストパターン長のばらつきが低くなるまでスキャンチェーンをつなぎ変えを繰り返す。   Further, in steps 107 to 111, the scan operation of each scan chain is performed, and the scan chain is repeatedly connected until the variation in the test pattern length between the scan chains becomes low.

ステップ１０７：ステップ１０６のスキャンチェーン切り替え回路の接続状態で、スキャンチェーンごとに用意したスキャンモードコントロール信号により各スキャンチェーンのスキャン動作を独立に実行し、ある一定の故障検出率を満足するまでのテストパターン長をスキャンチェーンごとに算出する。   Step 107: A test until a certain failure detection rate is satisfied by executing the scan operation of each scan chain independently by the scan mode control signal prepared for each scan chain in the connection state of the scan chain switching circuit in Step 106 The pattern length is calculated for each scan chain.

ステップ１０８：ステップ１０７で求めた各スキャンチェーンのテストパターン長から、スキャンチェーン間のテストパターン長のばらつきを求める。   Step 108: From the test pattern length of each scan chain obtained in step 107, the variation in the test pattern length between the scan chains is obtained.

ステップ９：各スキャンチェーンのテストパターン長のばらつきが大きいと、結果的にテスト時間はテストパターン長が最大のスキャンチェーンに律足してしまう。そのため、ステップ１０８で求めたテストパターン長のばらつきの結果から、ばらつき度が大きい場合は、テストパターン長が長いスキャンチェーンは接続されている機能ブロックをセレクタ回路により分割し、テストパターン長が短いスキャンチェーンはお互いを接続するようにセレクタ回路の接続を切り替える。   Step 9: If the variation in the test pattern length of each scan chain is large, as a result, the test time is limited to the scan chain having the maximum test pattern length. Therefore, if the degree of variation is large from the result of the variation in the test pattern length obtained in step 108, the scan chain having a long test pattern length divides the connected functional block by the selector circuit, and the scan having the short test pattern length is performed. The chain switches the connection of the selector circuits so as to connect each other.

セレクタ回路の接続を切り替えた後は、再度ステップ１０７に戻り、スキャンチェーンごとのテストパターン長のばらつきを求める。各テストパターンのばらつきが低くなるまでスキャンチェーン切り替え回路の接続を切り替え、テストパターン長を算出する。   After switching the connection of the selector circuit, the process returns to step 107 again to obtain the variation in test pattern length for each scan chain. The connection of the scan chain switching circuit is switched until the variation of each test pattern becomes low, and the test pattern length is calculated.

ステップ１１０：各スキャンチェーンのテストパターン長のばらつきが低くなれば、スキャンチェーン切り替え回路の接続を固定する。   Step 110: When the variation in the test pattern length of each scan chain becomes low, the connection of the scan chain switching circuit is fixed.

次に、図３に示したスキャンパステスト回路により、上記スキャンパス設計手順を具体的に説明する。図４は、図３のスキャンパステスト回路における各機能グループの条件分岐式の具体例を示した図である。   Next, the scan path design procedure will be specifically described with reference to the scan path test circuit shown in FIG. FIG. 4 is a diagram showing a specific example of conditional branching expressions for each functional group in the scan path test circuit of FIG.

まず、各機能グループのロジック回路の条件分岐（ｃａｓｅ文、ｉｆ文など）から、そのロジック回路の論理複雑度を次のように算出する。   First, the logic complexity of the logic circuit is calculated from the conditional branch (case statement, if statement, etc.) of the logic circuit of each function group as follows.

機能グループ１：０００〜１１１までの９通りの条件文があるため、このグループのロジック回路の論理複雑度を９とする。   Since there are nine conditional statements from function group 1: 000 to 111, the logic complexity of the logic circuits in this group is assumed to be 9.

機能グループ２：ｉｆ−ｅｌｓｅ文による条件分岐が５つあるため、このグループのロジック部の論理複雑度を５とする。   Function group 2: Since there are five conditional branches by the if-else statement, the logic complexity of the logic part of this group is set to 5.

機能グループ３：条件分岐式がないため、このグループのロジック部の論理複雑度を１とする。   Function group 3: Since there is no conditional branching expression, the logic complexity of the logic part of this group is set to 1.

機能グループ４：条件分岐式がないため、このグループのロジック部の論理複雑度を１とする。   Function group 4: Since there is no conditional branching expression, the logic complexity of the logic part of this group is set to 1.

機能グループ５：ｉｆ−ｅｌｓｅ文による条件分岐が２つあるため、このグループのロジック部の論理複雑度を２とする。   Function group 5: Since there are two conditional branches by the if-else statement, the logic complexity of the logic part of this group is set to 2.

機能グループ６：条件文がネスト構造になっていて、深さ方向に条件文が３つ、ｉｆ−ｅｌｓｅ文による条件分岐が２つあるため、このグループの論理複雑度を３×２＝６とする。   Function group 6: Since the conditional statement has a nested structure, there are three conditional statements in the depth direction, and two conditional branches by the if-else statement, the logical complexity of this group is 3 × 2 = 6 To do.

実際には１つのロジックに複数の条件分岐式がある場合があるが、その場合は最も論理複雑度が大きい条件分岐式をそのグループの論理複雑度とする。このようなルールに基づいて、各機能グループの論理複雑度を求めプロファイルを作成する。   Actually, there may be a plurality of conditional branch expressions in one logic. In this case, the conditional branch expression having the largest logical complexity is set as the logical complexity of the group. Based on such rules, a profile is created by determining the logical complexity of each functional group.

次に、各機能グループの接続方法を、各機能グループの論理複雑度のプロファイルに基づき、図５に示すように決定する。すなわち、機能グループ１は論理複雑度９で最も大きいため、そのままスキャンイン１、スキャンアウト１と接続する。   Next, the connection method of each function group is determined based on the logical complexity profile of each function group as shown in FIG. That is, since function group 1 has the largest logical complexity 9, it is connected to scan-in 1 and scan-out 1 as they are.

次に、機能グループ２、３、４を接続して論理複雑度の合計を７にする。同様に、機能グループ５、６を接続して論理複雑度の合計を８とする。このようにして、３本のスキャンチェーンにおける論理複雑度のばらつきを抑える。   Next, the functional groups 2, 3, 4 are connected to make the total logical complexity 7. Similarly, the function groups 5 and 6 are connected and the total logical complexity is 8. In this way, variations in logic complexity in the three scan chains are suppressed.

次に、スキャンチェーン切り替え回路の上記接続状態で、スキャンチェーンごとに用意したスキャンモードコントロール信号により、各スキャンチェーンごとに独立にスキャン動作を行い、ある一定の故障検出率を満足するまでテストパターン長を算出する。   Next, in the above connection state of the scan chain switching circuit, the scan mode control signal prepared for each scan chain performs the scan operation independently for each scan chain, and the test pattern length until a certain failure detection rate is satisfied. Is calculated.

テストパターン長のばらつきが大きい場合は、再度スキャンチェーン切り替え用のセレクタ回路の接続を切り替え、テストパターン長を算出する。図５の回路例では、「スキャンイン１-機能グループ１-スキャンアウト１（複雑度９）」、「スキャンイン２-機能グループ５-機能グループ４-機能グループ２-スキャンアウト２（複雑度８）」、「スキャンイン３-機能グループ３-機能グループ６-スキャンアウト３（複雑度７）」という組み合わせが考えられる。   When the variation in the test pattern length is large, the connection of the selector circuit for switching the scan chain is switched again to calculate the test pattern length. In the circuit example of FIG. 5, “scan-in 1−function group 1−scan out 1 (complexity 9)”, “scan in 2−function group 5−function group 4−function group 2−scan out 2” (complexity 8 ) ”,“ Scan-in 3−function group 3−function group 6−scan out 3 (complexity 7) ”.

上記動作を繰り返すことにより、各スキャンチェーンのテストパターン長のばらつきを最小限に抑えることができる。   By repeating the above operation, variations in the test pattern length of each scan chain can be minimized.

本発明の一実施の形態に係るスキャンパステスト回路設計方法を示す流れ図。5 is a flowchart showing a scan path test circuit design method according to an embodiment of the present invention. 従来のスキャンパステスト回路設計方法を示す流れ図。10 is a flowchart showing a conventional scan path test circuit design method. 本発明の一実施の形態に係るスキャンパステスト回路の構成例を示すブロック図。1 is a block diagram showing a configuration example of a scan path test circuit according to an embodiment of the present invention. スキャンパステスト回路における各機能グループの条件分岐式の具体例を示す図。The figure which shows the specific example of the conditional branch type | formula of each function group in a scan path test circuit. 論理複雑度のプロファイルに基づく各機能グループの接続関係決定の具体例を示す図。The figure which shows the specific example of the connection relation determination of each function group based on the profile of logic complexity. スキャンパステスト方式を採用した半導体集積回路の構成を示すブロック図。The block diagram which shows the structure of the semiconductor integrated circuit which employ | adopted the scan path test system.

符号の説明Explanation of symbols

１０１〜１１０ スキャンパステスト回路設計方法のステップ
３０１ 機能グループ１
３０２ 機能グループ２
３０３ 機能グループ３
３０４ 機能グループ４
３０５ 機能グループ５
３０６ 機能グループ６
３１１ セレクタ１
３１２ セレクタ２
３１３ セレクタ３
３２１ スキャンイン１
３２２ スキャンイン２
３２３ スキャンイン３
３３１ スキャンアウト１
３３２ スキャンアウト２
３３３ スキャンアウト３ 101-110 Steps of the scan path test circuit design method 301 Function group 1
302 Function group 2
303 Function group 3
304 Function group 4
305 Function group 5
306 Function group 6
311 Selector 1
312 Selector 2
313 Selector 3
321 scan-in 1
322 Scan-in 2
323 scan-in 3
331 Scanout 1
332 scan out 2
333 scan out 3

Claims (5)

半導体集積回路のスキャンパステスト回路設計方法であって、複数のスキャンチェーンにおけるそれぞれのテストパターン長のばらつきを一定の範囲にそろえるように、前記スキャンチェーンの構成を修正するスキャンチェーン形成工程を有するスキャンパステスト回路設計方法。 A scan path test circuit design method for a semiconductor integrated circuit, comprising: a scan chain forming step of correcting a configuration of the scan chain so that variations in test pattern lengths in a plurality of scan chains are kept within a certain range. Campus test circuit design method. 前記スキャンチェーン形成工程は、半導体集積回路の論理回路をそれぞれが内部スキャンチェーンを有する複数の機能グループに分割する工程と、前記機能グループそれぞれに対して所定の評価値を算出する工程と、前記評価値に基づき前記機能グループの内部スキャンチェーンを適宜接続して複数のスキャンチェーンを構成する工程と、前記複数のスキャンチェーンそれぞれのテストパターン長を算出する工程と、前記テストパターン長のばらつきが一定の範囲を超えた場合に前記スキャンチェーンを構成する機能グループの内部スキャンチェーンの接続関係を修正する工程とを有する請求項１記載のスキャンパステスト回路設計方法。 The scan chain forming step includes a step of dividing a logic circuit of a semiconductor integrated circuit into a plurality of function groups each having an internal scan chain, a step of calculating a predetermined evaluation value for each of the function groups, and the evaluation A step of appropriately connecting internal scan chains of the functional group based on the value to form a plurality of scan chains, a step of calculating a test pattern length of each of the plurality of scan chains, and a variation in the test pattern length is constant The scan path test circuit design method according to claim 1, further comprising a step of correcting a connection relationship of internal scan chains of the functional groups constituting the scan chain when the range is exceeded. 前記所定の評価値は、前記機能グループ内の条件付分岐数を評価した論理複雑度である請求項２記載のスキャンパステスト回路設計方法。 3. The scan path test circuit design method according to claim 2, wherein the predetermined evaluation value is a logical complexity obtained by evaluating the number of conditional branches in the function group. 前記機能グループごとに、単独でスキャンパステスト動作を可能にするスキャンモード制御信号を備える請求項２または３記載のスキャンパステスト回路設計方法。 4. The scan path test circuit design method according to claim 2, further comprising a scan mode control signal that enables a scan path test operation independently for each functional group. スキャンパステスト機能を有する半導体集積回路において、内部の論理回路が内部スキャンチェーンをそれぞれ有する複数の機能グループに分割され、前記機能グループそれぞれにスキャンチェーン接続切り替え回路を有し、請求項１から４のいずれか一項記載のスキャンパステスト回路設計方法により決定された複数のスキャンチェーンを構成するように、前記機能グループの内部スキャンチェーンが前記スキャンチェーン接続切り替え回路により縦続接続されたスキャンパステスト回路。 5. A semiconductor integrated circuit having a scan path test function, wherein an internal logic circuit is divided into a plurality of function groups each having an internal scan chain, and each of the function groups has a scan chain connection switching circuit, A scan path test circuit in which internal scan chains of the functional group are cascade-connected by the scan chain connection switching circuit so as to constitute a plurality of scan chains determined by the scan path test circuit design method according to any one of the preceding claims.
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