JP2005039829A - 信号処理装置及び方法 - Google Patents
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Abstract
【課題】 VCOやPLL回路を使用せず、クロック変調によってEMIが減少された信号処理装置、及びEMIを低減させる信号処理方法と該信号処理装置を含む表示装置を提供することにある。
【解決手段】 メインクロックを変調する信号処理装置に関し、この信号処理装置は、メインクロックを第1の遅延時間分だけ遅延させた第1の遅延クロック、そしてメインクロックを第2の遅延時間分だけ遅延させた第2の遅延クロックを生成する遅延手段を含むクロック生成部、第1の遅延クロックを受けて入力信号を処理する第1の処理ブロック、そして第2の遅延クロックを受けて入力信号を処理する第2の処理ブロックを含む。
【選択図】 図3
Description
〈数式1〉
Td4<Td3<Td2<Td1
このように遅延時間を設定すれば、遅延時間が最も大きい遅延クロックが最初の処理ブロックに、遅延時間が最も小さい遅延クロックが最後の処理ブロックに入力される。即ち、最も大きい時間遅延を有する第1の遅延クロックD1_CLKが信号処理装置40で最も早く処理される第1の処理ブロック41に入力され、最も小さい時間遅延を有する第4の遅延クロックD4_CLKが第4の処理ブロック44に入力される。また、図4のように、各処理ブロックが正常に動作するために、入力信号のセットアップタイムとホールドタイムの規格に合うように各遅延時間を設定する。セットアップタイムは、クロック信号が入る前から入力データが安定した状態に維持されるべき最小の時間であり、ホールドタイムは、各処理ブロックが出力値を得るために、入力がクロックパルスの転移直後に継続して維持されるべき最少の時間である。このようにすれば、第1の遅延クロックD1_CLKに同期して処理された第1の処理ブロック41の第1の出力信号OS1が、第2の処理ブロック42に入力された後、第2の遅延クロックD2_CLKに同期して処理されるように、十分なタイミングの余裕を持つことになる。
40、60 信号処理装置
41、42、43、61 処理ブロック
50、70 クロック生成部
300 液晶表示板組立体
400 ゲート駆動部
500 データ駆動部
600 信号制御部
800 階調電圧生成部
100 下部表示板
190 画素電極
200 上部表示板
230 カラーフィルター
270 共通電極
Claims (24)
- メインクロックを変調する信号処理装置であって、
前記メインクロックを第1の遅延時間分だけ遅延させた第1の遅延クロックと前記メインクロックを第2の遅延時間分だけ遅延させた第2の遅延クロックとを生成する遅延手段を含むクロック生成部と、
前記第1の遅延クロックを受けて入力信号を処理する第1の処理ブロックと、
前記第2の遅延クロックを受けて入力信号を処理する第2の処理ブロックと、を含む信号処理装置。 - 前記第1の処理ブロックの第1の出力信号が前記第2の処理ブロックに入力され、
前記第1の出力信号がタイミングの余裕をもって前記第2の処理ブロックで前記第2の遅延クロックに同期され処理されるように、前記第1の遅延時間が前記第2の遅延時間よりも大きい、請求項1に記載の信号処理装置。 - 前記遅延手段は複数のトランジスタを備えた遅延回路を含む、請求項1または請求項2に記載の信号処理装置。
- 前記第2の処理ブロックの第2の出力信号が前記信号処理装置の出力信号であり、前記第2の遅延時間は0である、請求項1または請求項2に記載の信号処理装置。
- 請求項1の信号処理装置を含む表示装置。
- 前記表示装置は、液晶表示装置、プラズマ表示装置、有機EL表示装置のうちのいずれか1つである、請求項5に記載の表示装置。
- メインクロックを変調する信号処理装置における信号処理方法であって、
前記メインクロックを第1の遅延時間分だけ遅延させた第1の遅延クロックを生成する段階と、
前記第1の遅延クロックを受けて入力信号を処理して第1の出力信号を生成する段階と、
前記メインクロックを第2の遅延時間分だけ遅延させた第2の遅延クロックを生成する段階と、
前記第2の遅延クロックを受けて入力信号を処理して第2の出力信号を生成する段階と、
を含む信号処理方法。 - 前記第2の出力信号を生成する段階の入力信号は前記第1の出力信号であり、
前記第1の出力信号がタイミングの余裕をもって前記第2の遅延クロックに同期して処理されるように前記第1の遅延時間が前記第2の遅延時間よりも大きい、請求項7に記載の信号処理方法。 - 前記信号処理装置が複数のトランジスタを含む遅延回路を備えた、請求項7または請求項8に記載の信号処理方法。
- 前記第2の出力信号が前記信号処理装置の出力信号であり、
前記第2の遅延時間は0である、請求項7または請求項8に記載の信号処理方法。 - メインクロックを変調する信号処理装置であって、
前記メインクロックを第1の遅延時間分だけ遅延させた第1の遅延クロックを生成する遅延手段を含み、前記メインクロックと前記第1の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成するクロック生成部と、
前記合成クロックを受けて入力信号を処理する処理ブロックと、
を備え、前記合成クロックは、前記メインクロックの上昇エッジに同期する第1のクロックと、前記第1の遅延クロックの上昇エッジに同期する第2のクロックを含む信号処理装置。 - 前記合成クロックは、前記2つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの1クロックの時間間隔と実質的に同じである時間間隔であるような第3のクロックを含む、請求項11に記載の信号処理装置。
- 前記第1の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項11または請求項12に記載の信号処理装置。
- 前記遅延手段は前記メインクロックを第2の遅延時間分だけ遅延させた第2の遅延クロックを生成し、
前記クロック生成部は前記第2の遅延クロックにさらに基づいて前記合成クロックを生成し、
前記合成クロックは他の2つのクロックのうちの第1のクロックが前記メインクロックの上昇エッジに同期し、第2のクロックが前記第2の遅延クロックの上昇エッジに同期する、請求項11または請求項12に記載の信号処理装置。 - 前記第1の遅延時間及び前記第2の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項14に記載の信号処理装置。
- 前記遅延手段は、複数のトランジスタを有する遅延回路を含む、請求項11または請求項12に記載の信号処理装置。
- 請求項11の信号処理装置を含む表示装置。
- 前記表示装置は、液晶表示装置、プラズマ表示装置、有機EL表示装置のうちのいずれか1つである、請求項17に記載の表示装置。
- メインクロックを変調する信号処理装置における信号処理方法であって、
前記メインクロックを第1の遅延時間分だけ遅延させた第1の遅延クロックを生成する段階と、
前記メインクロックと前記第1の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成する段階と、
前記合成クロックに基づいて入力信号を処理する段階と、
を含み、前記合成クロックは、前記メインクロックの上昇エッジに同期する第1のクロックと、前記第1の遅延クロックの上昇エッジに同期する第2のクロックとを含む、信号処理方法。 - 前記合成クロックは、前記2つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの1クロックの時間間隔と実質的に同じである時間間隔であるような第3のクロックを含む、請求項19に記載の信号処理方法。
- 前記第1の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項19または請求項20に記載の信号処理方法。
- 前記メインクロックを第2の遅延時間分だけ遅延させた第2の遅延クロックを生成する段階をさらに含み、
前記合成クロックは、前記第2の遅延クロックにさらに基づいて生成され、他の2つのクロックのうちの第1のクロックが前記メインクロックの上昇エッジに同期し、第2のクロックが前記第2の遅延クロックの上昇エッジに同期する、請求項19または請求項20に記載の信号処理方法。 - 前記第1の遅延時間及び前記第2の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項22に記載の信号処理方法。
- 前記信号処理装置が複数のトランジスタを含む遅延回路を具備している、請求項19または請求項20に記載の信号処理方法。
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