JP2005039829A - 信号処理装置及び方法 - Google Patents

Abstract

【課題】 ＶＣＯやＰＬＬ回路を使用せず、クロック変調によってＥＭＩが減少された信号処理装置、及びＥＭＩを低減させる信号処理方法と該信号処理装置を含む表示装置を提供することにある。
【解決手段】 メインクロックを変調する信号処理装置に関し、この信号処理装置は、メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロック、そしてメインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する遅延手段を含むクロック生成部、第１の遅延クロックを受けて入力信号を処理する第１の処理ブロック、そして第２の遅延クロックを受けて入力信号を処理する第２の処理ブロックを含む。
【選択図】 図３

Description

本発明は、信号処理装置及び方法に関し、特に、クロック変調によってＥＭＩが減少された信号処理装置、及びＥＭＩを低減する信号処理方法と該信号処理装置を含む液晶表示装置に関する。

多数の電子装置は、同期化のためにクロック信号を要するマイクロプロセッサまたはデジタル回路を使用する。例えば、クロック信号は、マイクロプロセッサやデジタル回路で、イベント等の正確なタイミングを提供する。クロック信号を使用するマイクロプロセッサやデジタル回路などで、ＥＭＩを生じさせ放射しやすく、特にシステムが高速化されるほどその傾向は強い。

ＥＭＩは、電磁波の一種であって導線に高周波の電流が流れる時に、導線周囲に電場と磁場が混在し、空気中に伝播される電子干渉現象である。ＥＭＩは、電子装置の誤動作を起こしたり、人体に害を及ぼすなど、磁界環境を悪化するので、これに対する規制が強化されており、各製造社もその規制に対応するために努力を続けている。

一方、通常の液晶表示装置（ＬＣＤ）は、２つの表示板とその間に入っている誘電率異方性を有する液晶層を含む。液晶層に電界を印加し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって所望の画像が得られる。このような液晶表示装置は、携帯が簡便な平板表示装置（ＦＰＤ）の代表的なものであり、その中でも薄膜トランジスタ（ＴＦＴ）をスイッチング素子としえ利用したＴＦＴ-ＬＣＤが主に利用されている。

このような液晶表示装置でもクロックを使用する複数のデジタル回路を備えており、これらによって多量のデータを処理しているため、多量のＥＭＩが発生しやすい。特に、解像度が向上するほど動作の周波数が増加し、ＥＭＩの放出量が増加する。

ＥＭＩは、フィルタリング、遮蔽、雑音カップリング経路の分離などによって低減できる。ＥＭＩ低減のために、フィルタやバイパスコンデンサなどの部品が使用されたり、印刷回路基板の信号線の細心な経路の設定が要求される。また、ＥＭＩを低減させる方法として、ＶＣＯやＰＬＬ回路を利用してクロック周波数を変調する方法がある。しかし、このような方法は、製造コストを上昇させたり、多くの工学的な努力が要求される。

本発明が目的とする技術的課題は、ＶＣＯやＰＬＬ回路を使用せず、クロック変調によってＥＭＩが減少された信号処理装置、及びＥＭＩを低減させる信号処理方法と該信号処理装置を含む表示装置を提供することにある。

このような技術的課題を解決するための本発明の一実施例による、メインクロックを変調する信号処理装置は、前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロック、そして前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する遅延手段を含むクロック生成部、前記第１の遅延クロックを受けて入力信号を処理する第１の処理ブロック、そして前記第２の遅延クロックを受けて入力信号を処理する第２の処理ブロックを含む。

前記第１の処理ブロックの第１の出力信号が前記第２の処理ブロックに入力され、前記第１の出力信号がタイミングの余裕をもって前記第２の処理ブロックで前記第２の遅延クロックに同期されて処理されるように、前記第１の遅延時間が前記第２の遅延時間よりも大きいのが好ましい。

前記遅延手段は、複数のトランジスタを含む遅延回路であり得る。

前記第２の処理ブロックの第２の出力信号が前記信号処理装置の出力信号であり、前記第２の遅延時間は０であり得る。

本発明の他の実施例による表示装置は前記信号処理装置を含む。

前記表示装置は、液晶表示装置、プラズマ表示装置、そして有機ＥＬ表示装置のうちのいずれか１つの表示装置であることができる。

本発明の他の実施例によるメインクロックを変調する信号処理装置における信号処理方法は、前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階、前記第１の遅延クロックを受けて入力信号を処理して第１の出力信号を生成する段階、前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階、そして、前記第２の遅延クロックを受けて入力信号を処理して第２の出力信号を生成する段階を含む。

前記第２の出力信号を生成する段階の入力信号は、前記第１の出力信号であり、前記第１の出力信号がタイミングの余裕をもって前記第２の遅延クロックに同期されて処理されるように、前記第１の遅延時間が前記第２の遅延時間よりも大きいのが好ましい。

前記信号処理装置が複数のトランジスタを含む遅延回路を備えることができる。

前記第２の出力信号が前記信号処理装置の出力信号であり、前記第２の遅延時間は０であり得る。

本発明の他の実施例によるメインクロックを変調する信号処理装置は、前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する遅延手段を含み、前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数の成分を含む合成クロックを生成するクロック生成部、そして前記合成クロックを受けて入力信号を処理する処理ブロックを含み、前記合成クロックは、２つのクロックのうちの第１のクロックは前記メインクロックと前記第１の遅延クロックのうちのいずれか一方の上昇エッジに同期し、第２のクロックはもう一方の上昇エッジに同期する。

前記合成クロックは、前記２つのクロックに続く第３のクロックが前記第１のクロックの上昇エッジに同期し、前記第３のクロックの周期は前記メインクロックの周期と実質的に同じであることができる。

前記遅延手段は、前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成し、前記クロック生成部は、前記第２の遅延クロックにさらに基づいて前記合成クロックを生成し、前記合成クロックは、その他の２つのクロックのうちの第１のクロックが前記メインクロックと前記第２の遅延クロックのうちのいずれか一方の上昇エッジに同期し、第２のクロックがもう一方の上昇エッジに同期することができる。

前記第１の遅延時間の最大値は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められるのが好ましい。

前記第１の遅延時間及び前記第２の遅延時間の最大値は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められるのが好ましい。

前記遅延手段は、複数のトランジスタを含む遅延回路であることができる。

本発明の他の実施例による表示装置は前記信号処理装置を含む。

本発明の他の実施例によるメインクロックを変調する信号処理装置における信号処理方法は、前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階、前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数の成分を含む合成クロックを生成する段階、そして、前記合成クロックに基づいて入力信号を処理する段階を含み、前記合成クロックは、２つのクロックのうちの第１のクロックが前記メインクロックと前記第１の遅延クロックのうちのいずれか一方の上昇エッジに同期し、第２のクロックがもう一方の上昇エッジに同期する。

前記合成クロックは、前記２つのクロックに続く第３のクロックが前記第１のクロックの上昇エッジに同期し、前記第３のクロックの周期は前記メインクロックの周期と実質的に同じであることができる。

前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階をさらに含み、前記合成クロックは、前記第２の遅延クロックにさらに基づいて生成され、他の２つのクロックのうちの第１のクロックが前記メインクロックと前記第２の遅延クロックのうちのいずれか一方の上昇エッジに同期し、第２のクロックがもう一方の上昇エッジに同期することができる。

前記第１の遅延時間の最大値は、前記合成クロックが前記信号処理装置が許容されるクロックになる範囲で決められるのが好ましい。

前記第１の遅延時間及び前記第２の遅延時間の最大値は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められるのが好ましい。

前記信号処理装置が複数のトランジスタを含む遅延回路を備えることができる。

本発明によれば、入力クロックを遅延させた遅延クロック、または複数の周波数成分を含む合成クロックを利用して電力消費を時間的にあるいは周波数成分別に分散させることによって電力ピーク値を低くし、ＥＭＩを低減させることができる。

添付した図面を参考にして本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。

以下、本発明の実施例による信号処理装置及び方法が適用される液晶表示装置について図面を参照して詳細に説明する。

図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の１実施例による液晶表示装置の１画素の等価回路図である。

図１に示したように、本発明の１実施例による液晶表示装置は、液晶表示板組立体３００及びこれに連結されたゲート駆動部４００、データ駆動部５００、データ駆動部５００に連結された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。

液晶表示板組立体３００は、等価回路に示すように、複数の表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍと、これに連結されて概ね行列状に配列された複数の画素とを含む。

表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍは、ゲート信号（走査信号ともいう）を伝達する複数のゲート線Ｇ１−Ｇｎと、データ信号を伝達するデータ信号線またはデータ線Ｄ１−Ｄｍを含む。ゲート線Ｇ１−Ｇｎは概ね行方向にのびて、互いに平行であり、データ線Ｄ１−Ｄｍは概ね列方向にのびて、互いにほぼ平行である。

各画素は、表示信号線Ｇ１−Ｇｎ、Ｄ１−Ｄｍに連結されたスイッチング素子Ｑと、これに連結された液晶蓄電器ＣＬＣ及び維持蓄電器ＣＳＴを含む。維持蓄電器ＣＳＴは必要に応じて省略することもできる。

スイッチング素子Ｑは、下部表示板１００に備えられており、三端子素子としてその制御端子及び入力端子が各々ゲート線Ｇ１−Ｇｎ及びデータ線Ｄ１−Ｄｍに連結されており、出力端子は液晶蓄電器ＣＬＣ及び維持蓄電器ＣＳＴに連結されている。

液晶蓄電器ＣＬＣは、下部表示板１００の画素電極１９０と、上部表示板２００の共通電極２７０とを２つの端子とし、２つの電極１９０、２７０間の液晶層３は誘電体として機能する。画素電極１９０は、スイッチング素子Ｑに連結されており、共通電極２７０は、上部表示板２００の全面に形成され、共通電圧Ｖｃｏｍの印加を受ける。図２の構成に代えて、共通電極２７０を下部表示板１００に設けることもでき、そのときは、２つの電極１９０、２７０を全て線状または棒形に形成することができる。

維持蓄電器ＣＳＴは、下部表示板１００に具備される別個の信号線（図示せず）と画素電極１９０とが重なってなされ、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。しかし、維持蓄電器ＣＳＴは、画素電極１９０が絶縁体を媒介としてすぐ上の前段ゲート線と重なってなされることもできる。

一方、色表示を実現するために、各画素が色相を表示するようにしなければならないが、これは画素電極１９０に対応する領域に赤色、緑色、または青色のカラーフィルター２３０を備えることによって可能である。図２で、カラーフィルター２３０は上部表示板２００の該当領域に形成されているが、これとは異なって、下部表示板１００の画素電極１９０の上または下に形成することもできる。

液晶表示板組立体３００の２つの表示板１００、２００のうちの少なくとも一方の外側面には、光を偏光させる偏光子（図示せず）が取り付けられている。

階調電圧生成部８００は、画素の透過率に係る２組の複数階調電圧を生成する。２組のうちの１組は共通電圧Ｖｃｏｍに対してプラス値を有し、もう１組はマイナス値を有する。

ゲート駆動部４００は、液晶表示板組立体３００のゲート線Ｇ１−Ｇｎに連結され、外部からのゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線Ｇ１−Ｇｎに印加し、通常、複数の集積回路から構成される。

データ駆動部５００は、液晶表示板組立体３００のデータ線Ｄ１−Ｄｍに連結され、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加し、通常、複数の集積回路から構成される。

複数のゲート駆動集積回路またはデータ駆動集積回路は、ＴＣＰ（tape carrier package）（図示せず）に実装し、ＴＣＰを液晶表示板組立体３００に装着することも、ＴＣＰを利用せずガラス基板上にこれらの集積回路を直接装着（ＣＯＧ方式）することもできる。そして、これらの集積回路のような機能を行う回路を液晶表示板組立体３００に直接実装することもできる。

信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する制御信号を生成し、各該当する制御信号をゲート駆動部４００及びデータ駆動部５００に提供する。

以下、このような液晶表示装置の表示動作についてさらに詳細に説明する。

信号制御部６００は、外部のグラフィック制御機（図示せず）からＲＧＢ映像信号（R、G、B）及びその表示を制御する入力制御信号、例えば、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどの提供を受ける。信号制御部６００は、入力映像信号（R、G、B）と入力制御信号に基づいて映像信号（R、G、B）を液晶表示板組立体３００の動作条件に合うように適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に送り、データ制御信号ＣＯＮＴ２と処理した映像信号（R'、G'、B'）はデータ駆動部５００に送る。

ゲート制御信号ＣＯＮＴ１は、ゲートオンパルス（ゲート信号のハイ区間）の出力開始を指示する垂直同期開始信号ＳＴＶ、ゲートオンパルスの出力時期を制御するゲートクロック信号ＣＰＶ及びゲートオンパルスの幅を限定する出力イネーブル信号ＯＥなどを含む。

データ制御信号ＣＯＮＴ２は、映像信号（R'、G'、B'）の入力開始を指示する水平同期開始信号ＳＴＨと、データ線Ｄ１−Ｄｍに該当データ電圧の印加を指示するロード信号ＬＯＡＤ、共通電圧Ｖｃｏｍに対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を略して“データ電圧の極性”という）を反転させる反転信号ＲＶＳ及びデータクロック信号ＨＣＬＫなどを含む。

データ駆動部５００は、信号制御部６００からのデータ制御信号ＣＯＮＴ２によって、１行の画素に対応する映像信号（R'、G'、B'）を順次に受信し、階調電圧生成部８００からの階調電圧のうちの各映像信号（R'、G'、B'）に対応する階調電圧を選択することによって、映像信号（R'、G'、B'）を該当データ電圧に変換する。

ゲート駆動部４００は、信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線Ｇ１−Ｇｎに印加して、このゲート線Ｇ１−Ｇｎに連結されたスイッチング素子Ｑをターンオンする。

１つのゲート線Ｇ１−Ｇｎにゲートオン電圧Ｖｏｎが印加され、これに連結された１行のスイッチング素子Ｑがターンオンしている間（この期間を１Ｈまたは１水平周期（horizontal period）といい、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、ゲートクロックＣＰＶの１周期と同一である）、データ駆動部５００は、各データ電圧を該当データ線Ｄ１−Ｄｍに供給する。データ線Ｄ１−Ｄｍに供給されたデータ電圧は、ターンオンしたスイッチング素子Ｑを通じて該当画素に印加される。

このような方式で、１フレーム期間の間、全てのゲート線Ｇ１−Ｇｎに対して順次にゲートオン電圧Ｖｏｎを印加し、全ての画素にデータ電圧を印加する。１フレームが終了すれば次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前のフレーム極性と反対になるようにデータ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（フレーム反転）。この時、１フレーム期間内でも反転信号ＲＶＳの特性に従って１つのデータ線を通じて流れるデータ電圧の極性が変わったり（ライン反転）、１画素行に印加されるデータ電圧の極性も互いに異なることができる（ドット反転）。

以下、このような液晶表示装置に適用される本発明の１実施例による信号処理装置について詳細に説明する。

第１に、クロックを時間的に分離して信号処理装置の電力消費を時間的に分散させることによってＥＭＩが低減される信号処理装置について説明する。

図３は本発明の他の実施例による信号処理装置４０のブロック図である。

本実施例の信号処理装置４０は、クロックを使用するＮ個の処理ブロック及びクロック生成部５０を含む。ここで信号処理装置４０は、前述した液晶表示装置の信号制御部６００に対応することができ、Ｎ個の処理ブロックは、信号制御部６００内の各処理ブロックに対応することができる。

本実施例ではＮを４として説明するが、Ｎの値は４より小さい場合、あるいは大きい場合も想定できる。

第１の処理ブロック４１は、外部からの信号を受信して処理した後、第１の出力信号ＯＳ１を出力し、第２の処理ブロック４２は、第１の出力信号ＯＳ１を受信して処理した後、第２の出力信号ＯＳ２を出力し、第３の処理ブロック４３は、第２の出力信号ＯＳ２を受信して処理した後、第３の出力信号ＯＳ３を出力し、第４の処理ブロック４４は、第３の出力信号ＯＳ３を受信して処理した後、第４の出力信号ＯＳ４を出力する。第４の出力信号ＯＳ４は、本実施例の信号処理装置４０の出力信号である。図４では、各処理ブロックを連続接続（cascade connection）させているが、これに限定されるものではなく、処理ブロックそれぞれが外部から入力信号を受信し処理した後、他の処理ブロックまたは外部に出力信号を送るように構成できる。

クロック生成部５０は、メインクロックＭＣＬＫを受信し、本実施例の信号処理装置４０内の処理ブロックの数と同一の４個の遅延クロックＤ１_ＣＬＫ、Ｄ２_ＣＬＫ、Ｄ３_ＣＬＫ、Ｄ４_ＣＬＫを生成する。

クロック生成部５０は、遅延クロックを生成する遅延手段を含む。遅延手段は、複数のトランジスタを含む遅延回路であることができる。このような遅延回路は、トランジスタに入力される信号がトランジスタを通過しながら発生する時間遅延を利用するものであって、複数のトランジスタを連結し、必要な時間分だけ遅延された信号を得ることができる。

図４は本発明の他の実施例による信号処理装置４０におけるクロック信号及び第１の処理ブロックの出力信号の波形図である。

図４のように、第１の遅延クロックＤ１_ＣＬＫは、メインクロックＭＣＬＫから第１の遅延時間Ｔｄ１分だけ、第２の遅延クロックＤ２_ＣＬＫは第２の遅延時間Ｔｄ２分だけ、第３の遅延クロックＤ３_ＣＬＫは第３の遅延時間Ｔｄ３分だけ、第４の遅延クロックＤ４_ＣＬＫは第４の遅延時間Ｔｄ４分だけ、それぞれ遅延させたクロックである。

クロック生成部５０は、第１の遅延クロックＤ１_ＣＬＫを第１の処理ブロック４１に入力し、第２の遅延クロックＤ２_ＣＬＫを第２の処理ブロック４２に入力し、第３の遅延クロックＤ３_ＣＬＫを第３の処理ブロック４３に入力し、第４の遅延クロックＤ４_ＣＬＫを第４の処理ブロック４４に入力する。

各処理ブロックは、入力された該当遅延クロックに同期して処理動作を行う。

各遅延時間は次の式１を充足するように設定するのが好ましい。
〈数式１〉
Ｔｄ４＜Ｔｄ３＜Ｔｄ２＜Ｔｄ１
このように遅延時間を設定すれば、遅延時間が最も大きい遅延クロックが最初の処理ブロックに、遅延時間が最も小さい遅延クロックが最後の処理ブロックに入力される。即ち、最も大きい時間遅延を有する第１の遅延クロックＤ１_ＣＬＫが信号処理装置４０で最も早く処理される第１の処理ブロック４１に入力され、最も小さい時間遅延を有する第４の遅延クロックＤ４_ＣＬＫが第４の処理ブロック４４に入力される。また、図４のように、各処理ブロックが正常に動作するために、入力信号のセットアップタイムとホールドタイムの規格に合うように各遅延時間を設定する。セットアップタイムは、クロック信号が入る前から入力データが安定した状態に維持されるべき最小の時間であり、ホールドタイムは、各処理ブロックが出力値を得るために、入力がクロックパルスの転移直後に継続して維持されるべき最少の時間である。このようにすれば、第１の遅延クロックＤ１_ＣＬＫに同期して処理された第１の処理ブロック４１の第１の出力信号ＯＳ１が、第２の処理ブロック４２に入力された後、第２の遅延クロックＤ２_ＣＬＫに同期して処理されるように、十分なタイミングの余裕を持つことになる。

一方、各遅延時間は、各遅延クロックの上昇エッジの間隔が同一になるように設定するが、各遅延クロックに同期する各処理ブロックの電力消耗量に応じて適切に個別的に設定することもできる。つまり、電力消耗の大きい処理ブロックに入力される遅延クロックは、前後の他の遅延クロックとのクロック間隔が広くなるように遅延時間を設定できる。そうすると、電力消耗の大きい処理ブロックの最大電力値を低くすることができ、これによってＥＭＩ低減効果はさらに大きくなる。

最後の遅延クロックの遅延時間、即ち、本実施例で第４の遅延クロックＤ４_ＣＬＫの第４の遅延時間Ｔｄ４は、０とすることができる。言い換えれば、第４の遅延クロックＤ４_ＣＬＫは、遅延回路によって遅延されたクロックを用いるのではなく、メインクロックＭＣＬＫをそのまま用いることができる。このようにして遅延回路を最少化することができる。

図５aは単一クロックの場合、時間軸に対する信号処理装置の電力消費を示した波形図であり、図５bは本発明の一実施例による複数の遅延クロックの場合、時間軸に対する信号処理装置の電力消費を示した波形図である。

図５aに示したように、単一クロックの上昇エッジや下降エッジによって信号処理装置の内部の全処理ブロックが動作すれば、クロックの上昇エッジや下降エッジが起こる時間Tで集中的に電力が消耗する。したがって、時間Tで、電力のピーク値も相対的に大きく、ピーク値が大きければ大きいほどＥＭＩも多く発生する。

しかし、図５bのように、本発明の一実施例による複数の遅延クロックを信号処理装置の各処理ブロックに入力し、各処理ブロックの動作が時間的に分散されると、信号処理装置が消費する全体電力も分散される。したがって、各遅延クロックの上昇エッジや下降エッジが起こる各時点Ｔ＋Ｔｄ４、Ｔ＋Ｔｄ３、Ｔ＋Ｔｄ２、Ｔ＋Ｔｄ１における電力ピーク値は、単一クロックの場合よりも小さく、ピーク値が小さいとＥＭＩの発生も少ない。

結局、入力クロックを遅延手段によって時間的に分離した複数の遅延クロックを信号処理装置の各処理ブロックに入力し、電力消費を時間的に分散させることにより電力ピーク値を低くすることで、信号処理装置のＥＭＩを低減させることができる。

第２に、信号処理装置に入力されるクロックを複数の周波数を有するクロックに合成し、信号処理装置の電力消費を周波数の帯域別に分散させることによってＥＭＩを低減する方法について説明する。

図６は本発明の他の実施例による信号処理装置６０のブロック図である。

本実施例の信号処理装置６０は、クロックを使用する処理ブロック６１及びクロック生成部７０を含む。ここで、信号処理装置６０は、前述したような液晶表示装置の信号制御部６００と対応する。

クロック生成部７０は、メインクロックＭＣＬＫを受信して１以上の遅延クロックを生成した後、メインクロックＭＣＬＫ及び生成された遅延クロックを利用して複数の周波数の成分を有する合成クロックＣ_ＣＬＫを生成する。

クロック生成部７０は、遅延クロックを生成する遅延手段を含む。遅延手段は、複数のトランジスタを含む遅延回路であり得る。このような遅延回路は、トランジスタに入力される信号がトランジスタを通過するうちに発生する時間遅延を利用したもので、複数のトランジスタを連結して、必要な時間分だけ遅延された信号を得ることができる。

図７は本発明の他の実施例による信号処理装置６０のクロック信号の波形図である。

図７に示したように、クロック生成部７０は、メインクロックＭＣＬＫを第１の遅延時間Ｔｄ１分だけ遅延した第１の遅延クロックＤ１_ＣＬＫ及びメインクロックＭＣＬＫを第２の遅延時間Ｔｄ２分だけ遅延した第２の遅延クロックＤ２_ＣＬＫを生成し、遅延されたクロックとメインクロックＭＣＬＫを利用して２つ以上の周波数成分を有する合成クロックＣ_ＣＬＫを生成する。メインクロックＭＣＬＫ、第１の遅延クロックＤ１_ＣＬＫ、及び第２の遅延クロックＤ２_ＣＬＫの周期は全てＴ１である。

２つの周波数成分を有する合成クロックＣ１_ＣＬＫは、２つのクロックを１単位として、２つのクロックのうち一方のクロックの上昇エッジをメインクロックＭＣＬＫの上昇エッジに同期させ、もう一方のクロックの上昇エッジを第１の遅延クロックＤ１_ＣＬＫの上昇エッジに同期させて生成される。このような二つのクロックを繰り返すと、上昇エッジの周期が交互にＴ２及びＴ３となる合成クロックＣ１_ＣＬＫが生成する。合成クロックＣ_ＣＬＫの下降エッジも、各々二つのクロックのうち一方のクロックの下降エッジはメインクロックＭＣＬＫの下降エッジに同期させ、もう一方のクロックの下降エッジは第１の遅延クロックＤ１_ＣＬＫの下降エッジに同期させる。そうすると、合成クロックＣ１_ＣＬＫの下降エッジの周期も交互にＴ２及びＴ３となる。ここで、Ｔ２＝Ｔ１＋Ｔｄ１であり、Ｔ３＝Ｔ１−Ｔｄ１である。

３つの周波数成分を有する合成クロックＣ２_ＣＬＫは、３つのクロックを一単位として、３つのクロックのうち２つのクロックの上昇エッジをメインクロックＭＣＬＫの上昇エッジに同期させ、残りの１つのクロックの上昇エッジを第１の遅延クロックＤ１_ＣＬＫの上昇エッジに同期させて生成する。このような３つのクロックを繰り返すと、上昇エッジの周期が交互にＴ２、Ｔ３及びＴ１となる合成クロックＣ２_ＣＬＫが生成される。合成クロックＣ２_ＣＬＫの下降エッジも、各々３つのクロックのうちの２つのクロックの下降エッジをメインクロックＭＣＬＫの下降エッジに同期させ、残りの１つのクロックの下降エッジを第１の遅延クロックＤ１_ＣＬＫに同期させる。そうすると、合成クロックＣ２_ＣＬＫの下降エッジの周期も交互にＴ２、Ｔ３及びＴ１となる。

４つの周波数成分を有する合成クロックＣ３_ＣＬＫは、４つのクロックを一単位として、４つのクロックのうち２つのクロックの上昇エッジをメインクロックＭＣＬＫの上昇エッジに同期させ、残りの１つのクロックの上昇エッジを第１の遅延クロックＤ１_ＣＬＫに同期させ、残りの１つのクロックの上昇エッジを第２の遅延クロックＤ２_ＣＬＫに同期させて生成する。合成クロックＣ３_ＣＬＫでメインクロックＭＣＬＫに同期するクロックが連続して現れないように、同期するクロックの順番を設定し、１単位の４つのクロックを繰り返すと、上昇エッジの周期が交互にＴ２、Ｔ３、Ｔ４及びＴ５となる合成クロックＣ３_ＣＬＫが生成される。合成クロックＣ３_ＣＬＫの下降エッジも同一の方法で処理する。ここで、Ｔ２＝Ｔ１＋Ｔｄ１、Ｔ３＝Ｔ１−Ｔｄ１、Ｔ４＝Ｔ１＋Ｔｄ２であり、Ｔ４＝Ｔ１−Ｔｄ２である。

５つの周波数成分Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５を有する合成クロックＣ４_ＣＬＫは、５つのクロックを一単位とし、前述した合成クロックＣ３_ＣＬＫで１単位の４つのクロックのうちの所定位置にメインクロックＭＣＬＫの上昇エッジに同期する１つのクロックを繰り返して挿入することによって生成する。図７では第３のクロックに挿入した。

６つ以上の周波数成分を有する合成クロックも、前記のような方法で生成することができる。

クロック生成部７０は、前記の方法によって生成された合成クロックＣ_ＣＬＫを処理ブロック６１に入力する。合成クロックＣ_ＣＬＫは、必要に応じて所定個数の周波数成分を含むことができる。

処理ブロック６１は、入力された合成クロックに同期されて処理動作を行う。

信号処理装置が、合成クロックＣ_ＣＬＫをクロックとして認識できる範囲内で各遅延時間を設定するのが好ましい。即ち、処理ブロック６１が正常に作動するために、入力信号のセットアップタイムとホールドタイムの規格に合うように各遅延時間を設定する。

図８aはメインクロックＭＣＬＫが変調されず、処理ブロック６１に入力された場合、周波数の軸に対する信号処理装置の電力消費を示した波形図であり、図８b〜図８eは本発明の他の実施例による合成クロックＣ_ＣＬＫが処理ブロックに入力された場合、周波数の軸に対する信号処理装置の電力消費を示した波形図である。

図８aに示したように、単一周波数１/Ｔ１を有するメインクロックＭＣＬＫによって信号処理装置内部の全処理ブロックが作動すると、クロック周波数１/Ｔ１で電力が集中的に消耗される。したがって、クロック周波数１/Ｔ１で、電力のピーク値が相対的に大きく、ピーク値が大きいほどＥＭＩの発生も多くなる。

ところが、本発明の一実施例による２つの周波数成分を有する合成クロックＣ１_ＣＬＫが処理ブロック６１に入力されると、処理ブロック６１は、２つの周波数１/Ｔ２、１/Ｔ３に従って動作し、図８bに示したように、信号処理装置が消費する電力もこれらの周波数１/Ｔ２、１/Ｔ３に従って分散されて消費される。したがって、合成クロックＣ１_ＣＬＫの各周波数１/Ｔ２、１/Ｔ３における電力ピーク値は、メインクロックＭＣＬＫの場合よりも小さく、ピーク値が小さいとＥＭＩの発生も少なくなる。

図８c〜図８eは、それぞれ３つ〜５つの周波数成分を有する合成クロックによって処理ブロックが作動する場合の信号処理装置が消費する電力の分布を示す。ここで、合成クロックＣ_ＣＬＫの周波数成分の数によって消費電力のピークの数が決められ、ピークの数が多いほど電力分散が多く生じ、電力ピーク値は小さくなる。これにより、ＥＭＩの低減効果はさらに大きくなる。

結局、入力クロックを複数の周波数成分を含むように変調した合成クロックを信号処理装置の処理ブロックに入力すれば、電力消費の分布が複数の周波数成分別に分散され、ＥＭＩが低減する。

以上で、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形及び改良形態も本発明の権利範囲に属するものである。

本発明の１実施例による液晶表示装置のブロック図である。 本発明の１実施例による液晶表示装置の１画素の等価回路図である。 本発明の他の実施例による信号処理装置のブロック図である。 本発明の他の実施例による信号処理装置におけるクロック信号及び第１の処理ブロックの出力信号の波形図である。 単一クロックが入力された場合、時間軸に対する信号処理装置の電力消費を示した波形図である。 本発明の一実施例による複数の遅延クロックが入力された場合、時間軸に対する信号処理装置の電力消費を示した波形図である。 本発明の他の実施例による信号処理装置のブロック図である。 本発明の他の実施例による信号処理装置におけるクロック信号の波形図である。 メインクロックが変調されず、処理ブロックに入力された場合、周波数軸に対する信号処理装置の電力消費を示した波形図である。 本発明の他の実施例による合成クロックが処理ブロックに入力された場合、周波数軸に対する信号処理装置の電力消費を示した波形図である。 本発明の他の実施例による合成クロックが処理ブロックに入力された場合、周波数軸に対する信号処理装置の電力消費を示した波形図である。 本発明の他の実施例による合成クロックが処理ブロックに入力された場合、周波数軸に対する信号処理装置の電力消費を示した波形図である。 本発明の他の実施例による合成クロックが処理ブロックに入力された場合、周波数軸に対する信号処理装置の電力消費を示した波形図である。

符号の説明

３ 液晶層
４０、６０ 信号処理装置
４１、４２、４３、６１ 処理ブロック
５０、７０ クロック生成部
３００ 液晶表示板組立体
４００ ゲート駆動部
５００ データ駆動部
６００ 信号制御部
８００ 階調電圧生成部
１００ 下部表示板
１９０ 画素電極
２００ 上部表示板
２３０ カラーフィルター
２７０ 共通電極

Claims (24)

1. メインクロックを変調する信号処理装置であって、
   前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックと前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックとを生成する遅延手段を含むクロック生成部と、
   前記第１の遅延クロックを受けて入力信号を処理する第１の処理ブロックと、
   前記第２の遅延クロックを受けて入力信号を処理する第２の処理ブロックと、を含む信号処理装置。
2. 前記第１の処理ブロックの第１の出力信号が前記第２の処理ブロックに入力され、
   前記第１の出力信号がタイミングの余裕をもって前記第２の処理ブロックで前記第２の遅延クロックに同期され処理されるように、前記第１の遅延時間が前記第２の遅延時間よりも大きい、請求項１に記載の信号処理装置。
3. 前記遅延手段は複数のトランジスタを備えた遅延回路を含む、請求項１または請求項２に記載の信号処理装置。
4. 前記第２の処理ブロックの第２の出力信号が前記信号処理装置の出力信号であり、前記第２の遅延時間は０である、請求項１または請求項２に記載の信号処理装置。
5. 請求項１の信号処理装置を含む表示装置。
6. 前記表示装置は、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置のうちのいずれか１つである、請求項５に記載の表示装置。
7. メインクロックを変調する信号処理装置における信号処理方法であって、
   前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階と、
   前記第１の遅延クロックを受けて入力信号を処理して第１の出力信号を生成する段階と、
   前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階と、
   前記第２の遅延クロックを受けて入力信号を処理して第２の出力信号を生成する段階と、
   を含む信号処理方法。
8. 前記第２の出力信号を生成する段階の入力信号は前記第１の出力信号であり、
   前記第１の出力信号がタイミングの余裕をもって前記第２の遅延クロックに同期して処理されるように前記第１の遅延時間が前記第２の遅延時間よりも大きい、請求項７に記載の信号処理方法。
9. 前記信号処理装置が複数のトランジスタを含む遅延回路を備えた、請求項７または請求項８に記載の信号処理方法。
10. 前記第２の出力信号が前記信号処理装置の出力信号であり、
    前記第２の遅延時間は０である、請求項７または請求項８に記載の信号処理方法。
11. メインクロックを変調する信号処理装置であって、
    前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する遅延手段を含み、前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成するクロック生成部と、
    前記合成クロックを受けて入力信号を処理する処理ブロックと、
    を備え、前記合成クロックは、前記メインクロックの上昇エッジに同期する第１のクロックと、前記第１の遅延クロックの上昇エッジに同期する第２のクロックを含む信号処理装置。
12. 前記合成クロックは、前記２つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの１クロックの時間間隔と実質的に同じである時間間隔であるような第３のクロックを含む、請求項１１に記載の信号処理装置。
13. 前記第１の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１１または請求項１２に記載の信号処理装置。
14. 前記遅延手段は前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成し、
    前記クロック生成部は前記第２の遅延クロックにさらに基づいて前記合成クロックを生成し、
    前記合成クロックは他の２つのクロックのうちの第１のクロックが前記メインクロックの上昇エッジに同期し、第２のクロックが前記第２の遅延クロックの上昇エッジに同期する、請求項１１または請求項１２に記載の信号処理装置。
15. 前記第１の遅延時間及び前記第２の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１４に記載の信号処理装置。
16. 前記遅延手段は、複数のトランジスタを有する遅延回路を含む、請求項１１または請求項１２に記載の信号処理装置。
17. 請求項１１の信号処理装置を含む表示装置。
18. 前記表示装置は、液晶表示装置、プラズマ表示装置、有機ＥＬ表示装置のうちのいずれか１つである、請求項１７に記載の表示装置。
19. メインクロックを変調する信号処理装置における信号処理方法であって、
    前記メインクロックを第１の遅延時間分だけ遅延させた第１の遅延クロックを生成する段階と、
    前記メインクロックと前記第１の遅延クロックに基づいて複数の周波数成分を含む合成クロックを生成する段階と、
    前記合成クロックに基づいて入力信号を処理する段階と、
    を含み、前記合成クロックは、前記メインクロックの上昇エッジに同期する第１のクロックと、前記第１の遅延クロックの上昇エッジに同期する第２のクロックとを含む、信号処理方法。
20. 前記合成クロックは、前記２つのクロックに続けて生成され、前記メインクロックの上昇エッジに同期し、前記メインクロックの１クロックの時間間隔と実質的に同じである時間間隔であるような第３のクロックを含む、請求項１９に記載の信号処理方法。
21. 前記第１の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項１９または請求項２０に記載の信号処理方法。
22. 前記メインクロックを第２の遅延時間分だけ遅延させた第２の遅延クロックを生成する段階をさらに含み、
    前記合成クロックは、前記第２の遅延クロックにさらに基づいて生成され、他の２つのクロックのうちの第１のクロックが前記メインクロックの上昇エッジに同期し、第２のクロックが前記第２の遅延クロックの上昇エッジに同期する、請求項１９または請求項２０に記載の信号処理方法。
23. 前記第１の遅延時間及び前記第２の遅延時間は、前記合成クロックが前記信号処理装置が許容するクロックになる範囲で決められる、請求項２２に記載の信号処理方法。
24. 前記信号処理装置が複数のトランジスタを含む遅延回路を具備している、請求項１９または請求項２０に記載の信号処理方法。

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