JP2005033075A - Manufacturing method of electronic device - Google Patents
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Abstract
Description
本発明は、内部圧力を低いレベルに保持した空洞を備えた電子デバイスの製造方法に関する。特に、赤外線センサなどの検知部が減圧された雰囲気内に密閉される電子デバイスの製造方法に関している。 The present invention relates to a method for manufacturing an electronic device having a cavity in which internal pressure is maintained at a low level. In particular, the present invention relates to a method for manufacturing an electronic device in which a detection unit such as an infrared sensor is sealed in a reduced-pressure atmosphere.
従来、赤外線センサなどの電子デバイスは、その検出感度を高めるために、少なくとも検知部が基板上に形成した空洞内に配置され、キャップ部によって真空雰囲気又は不活性ガス雰囲気中に密封されている。 2. Description of the Related Art Conventionally, in order to increase the detection sensitivity of an electronic device such as an infrared sensor, at least a detection unit is disposed in a cavity formed on a substrate, and is sealed in a vacuum atmosphere or an inert gas atmosphere by a cap unit.
このような電子デバイスには、赤外線センサの他、圧力センサ、加速度センサ、流速センサ、真空トランジスタなどが含まれる。 Such electronic devices include a pressure sensor, an acceleration sensor, a flow rate sensor, a vacuum transistor and the like in addition to an infrared sensor.
これらのセンサのうち、赤外線センサは、ボロメータ型センサ、焦電型センサ、サーモパイル型センサまたは熱電対型センサなどの熱型センサと、ＰｂＳ、ＩｎＳｂ、ＨｇＣｄＴｅなどを用いた量子型センサとに大別される。ボロメータ型センサの多くは、ポリシリコン、Ｔｉ、ＴｉＯＮ、ＶＯxなどの抵抗変化材料から形成した検出部を備えるが、ＰＮダイオードなどの順方向電流の過渡特性を利用するものもある。サーモパイル型センサは、例えばＰＮ接合部に生じるゼーペック効果を利用し、焦電型赤外線センサは、ＰＺＴ、ＢＳＴ、ＺｎＯ、ＰｂＴｉＯ3などの材料の焦電効果を利用する。また、量子型センサは、電子励起によって流れる電流を検出する。また、ゼーベック効果によって赤外線を検出するクロメル・アルメル熱電対（Chromel-Alumel Thermocouple）を有する赤外センサ等がある。 Among these sensors, infrared sensors are roughly classified into thermal sensors such as bolometer sensors, pyroelectric sensors, thermopile sensors, and thermocouple sensors, and quantum sensors using PbS, InSb, HgCdTe, and the like. Is done. Many bolometer-type sensors include a detection unit formed of a resistance change material such as polysilicon, Ti, TiON, or VO x , but some use a forward current transient characteristic such as a PN diode. The thermopile sensor utilizes the Seepec effect generated at, for example, the PN junction, and the pyroelectric infrared sensor utilizes the pyroelectric effect of materials such as PZT, BST, ZnO, and PbTiO 3 . The quantum sensor detects a current that flows due to electronic excitation. In addition, there is an infrared sensor having a Chromel-Alumel Thermocouple that detects infrared rays by the Seebeck effect.
赤外線の検出感度および精度を高く維持するためには、赤外線検出部からの熱放散を小さくすることが好ましく、キャップ体などによって密閉された真空雰囲気又は減圧された不活性ガス雰囲気中に検出部を封入すると、検出特性が向上することが知られている。 In order to maintain high infrared detection sensitivity and accuracy, it is preferable to reduce heat dissipation from the infrared detection unit, and the detection unit is placed in a vacuum atmosphere or a reduced inert gas atmosphere sealed by a cap body or the like. It is known that when encapsulated, the detection characteristics are improved.
圧力センサや加速度センサの感度も、検出部の周りに存在する空気の粘性抵抗が低下すると向上するため、キャップ体などによって密閉された真空雰囲気又は減圧された不活性ガス雰囲気中に検出部を封入することが好ましい。 The sensitivity of the pressure sensor and acceleration sensor also increases as the viscosity resistance of the air around the detector decreases, so the detector is sealed in a vacuum atmosphere sealed with a cap or other inert gas atmosphere. It is preferable to do.
以下、図１Ａから図１Ｆを参照しながら、従来の電子デバイスの製造方法を説明する。 Hereinafter, a conventional method of manufacturing an electronic device will be described with reference to FIGS. 1A to 1F.
まず、図１Ａに示す工程で、赤外線センサなどの検出部１０２が形成されたシリコン基板１０１上を用意する。そして、例えばＣＶＤ法により、シリコン酸化膜１０３を基板上に堆積した後、検出部１０２およびその周辺部を覆うようにシリコン酸化膜１０３をパターニングする。このシリコン酸化膜１０３は、犠牲層として機能し、後の工程においてエッチングによって除去され、空洞部の形状を規定する。
First, in the step shown in FIG. 1A, a
図１Ｂに示す工程で、ＣＶＤ法により、シリコン酸化膜１０３を覆うようにポリシリコン膜１０４を形成する。このポリシリコン膜１０４は、電子デバイスのキャップ部の側壁および天井壁となる。
In the step shown in FIG. 1B, a
図１Ｃに示す工程で、ポリシリコン膜１０４を貫通してシリコン酸化膜１０３に到達する多数のエッチング用ホール１１１を形成する。
In the step shown in FIG. 1C, a large number of
図１Ｄに示す工程で、エッチング用ホール１１１からフッ酸を注入し、シリコン酸化膜１０３を溶解し、エッチング用ホール１１１を介して溶液を除去する。これにより、シリコン酸化膜１０３によって囲まれる空洞１１２が形成され、空洞１１２内でセンサの検出部１０２が露出された状態になる。
In the step shown in FIG. 1D, hydrofluoric acid is injected from the
次に、図１Ｅに示す工程で、ＣＶＤ法により、ポリシリコン膜１０４を覆うポリシリコン膜１０６を堆積する。このとき、エッチング用ホール１１１の内壁部分にもポリシリコン膜１０６が堆積されるので、エッチング用ホール１１１は塞がれる。ＣＶＤ法の開始後、エッチング用ホールが完全に塞がれるまでの間に、空洞１１２の内壁にもポリシリコン膜１０６が堆積される。
Next, in the step shown in FIG. 1E, a
上記のＣＶＤ工程は、通常、５００ｍＴｏｒｒ（約６７Ｐａ）程度の圧力下でＳｉＨ4などの反応ガスを用いて行なわれる。したがって、空洞１１２は、その内部圧力がＣＶＤ工程時における圧力５００ｍＴｏｒｒ（約６７Ｐａ）程度の状態で密閉される。また、このＣＶＤ工程では、空洞１１２の内部に未反応のＳｉＨ4や、反応によって生じるＨ2ガスが残留している。更に、空洞１１２の壁面上に堆積したポリシリコン膜１０６には、未反応のＳｉＨ4や反応によって生じるＨ2ガスが吸着している。
The above CVD process is usually performed using a reactive gas such as SiH 4 under a pressure of about 500 mTorr (about 67 Pa). Therefore, the
次に、図１Ｆに示す工程で、高真空下、５００℃以上の高温で基板１０１の全体を加熱する。このとき、空洞１１２の内部のＳｉＨ4ガスがある程度分解し、Ｈ2ガスがポリシリコン膜１０４、１０６を通過して外部に放出される。このため、空洞１１２内の圧力は、ＣＶＤ工程時における空洞１１２の内部圧力よりも少し低下し、空洞１１２の真空度が幾分向上する。
Next, in the step shown in FIG. 1F, the
上記の製造方法は、例えば特許文献１に記載されている。
上述した電子デバイスの製造方法によれば、図１Ｆに示す熱処理工程において空洞１１２内でＳｉＨ4ガスが分解し、Ｈ2ガスが空洞１１２の外部に放出される。このため、空洞内の真空度は、ＣＶＤ工程時における圧力５００ｍＴｏｒｒ（約６７Ｐａ）よりも幾分は高まるものの、センサの感度向上のためには、それ以上の真空度の向上が見込めないという問題がある。
According to the method for manufacturing an electronic device described above, SiH 4 gas is decomposed in the
上記の製造方法では、検出部１０２と基板１０１との間には空洞を形成していないが、検出部１０２の上層および下層の各々に犠牲層を設けることにより、検出部１０２の上方だけではなく下方も空洞内の雰囲気ガスを接触する構造を作製することが可能である。
In the above manufacturing method, a cavity is not formed between the
図２は、このような構造を有するボロメータ型赤外線センサの検出部付近を示す斜視図である。図２では、赤外線検出部として機能する「ボロメータ」と呼ばれる抵抗体１５１と、抵抗体１５１を支持する支持部材１５２とが基板１０１上に形成されている。抵抗体１５１は、例えばパターニングされたポリシリコン膜から形成され、支持部材１５２はポリシリコン膜、窒化膜、酸化膜などを積層して設けられることが多い。支持部材１５２は、上面に抵抗体１５１が形成されている支持本体部分から延びたアーム部分を有しており、このアーム部分を介して基板１０１に固定された状態にある。
FIG. 2 is a perspective view showing the vicinity of the detection part of the bolometer-type infrared sensor having such a structure. In FIG. 2, a
図２では、空洞壁用部材は示されてないが、現実の赤外線センサでは、図１Ｆに示す空洞１１２と同様の空洞の内部に支持部材１５０が配置されている。
In FIG. 2, the cavity wall member is not shown, but in the actual infrared sensor, the support member 150 is disposed inside the cavity similar to the
以下、エッチング用ホールをＣＶＤ法によって塞いだ場合に生じる問題を詳細に説明する。 Hereinafter, a problem that occurs when the etching hole is blocked by the CVD method will be described in detail.
図２に示していないが、空洞を囲むように存在するポリシリコン膜（図１Ｆの参照符号「１０４」、「１０６」で示す膜）を通過して赤外線が抵抗体１５１に入射すると、抵抗体１５１の温度が上昇するため、この温度上昇に伴って抵抗値が変化する。図２の構造を有する赤外線センサでは、この抵抗値の変化を測定することにより、抵抗体１５１に入射した赤外線の量を検出することができる。
Although not shown in FIG. 2, when infrared rays enter the
赤外線センサの検出感度を向上させるためには、赤外線が抵抗体１５１に入射したときの抵抗体１５１の温度上昇を大きくする必要がある。このため、赤外線検出部として機能する抵抗体１５１とその外部との間をできるだけ断熱することが好ましい。
In order to improve the detection sensitivity of the infrared sensor, it is necessary to increase the temperature rise of the
抵抗体１５１とその外部との間の熱伝導は、抵抗体１５１と基板１０１とを接続している支持部材１５２を介した熱伝導、および、抵抗体１５１の周囲の気体を介した熱伝導に分けられる。
The heat conduction between the
支持部材１５２を介した熱伝導は、支持部材１５２の最も細い部分の断面積が小さく、かつ、基板１０１との距離が大きいほど小さい。例えば、ＭＥＭＳ（Micro-Electro-Mechanical Systems）の技術を用いれば、図２に示すように、支持部材１５２のうち基板１０１につながる部分（接続部）を断面積３μｍ2、長さ５０μｍのＳｉ3Ｎ4の２本の柱によって構成することが可能である。この場合には、熱コンダクタンス（Thermal Conductance）は３×１０-7（Ｗ／Ｋ）となる。
The heat conduction through the
これに対して、抵抗体１５１の周囲の気体を介した熱コンダクタンスは、気体の圧力が小さいほど小さい。このことから、赤外線センサの感度を向上するためには検出部の周囲の気体圧力を小さくする必要がある。
On the other hand, the thermal conductance through the gas around the
しかしながら、図１Ａから図１Ｆを参照しながら説明した従来の製造方法では、図１Ｅに示す工程の後、残留ガスによって空洞１１２の内部の圧力は５００ｍＴｏｒｒ（約６７Ｐａ）程度に保たれている。空洞１１２の形成後、真空高温処理を行なうことにより、内部の水素が外部に拡散するため、空洞１１２の内部圧力を幾分低下させることができるが、高温加熱によっても空洞１１２の外部に追い出すことができないＳｉＨ4ガスが残留する。
However, in the conventional manufacturing method described with reference to FIGS. 1A to 1F, the pressure inside the
ボロメータ型などの赤外線イメージセンサでは、検出部を覆う空気の圧力と感度との間に図３のグラフに示す関係がある。このような関係は、例えば、Academic Press社の「Uncooled Infrared Imaging Arrays and Systems」の１１５ページに説明されている。 In an infrared image sensor such as a bolometer type, there is a relationship shown in the graph of FIG. 3 between the pressure of air covering the detector and the sensitivity. Such a relationship is described, for example, on page 115 of “Uncooled Infrared Imaging Arrays and Systems” by Academic Press.
図３のグラフは、縦軸が感度を示し、横軸が検出部１２の雰囲気圧力を示している。このグラフからわかるように、圧力が低いほど感度が高くなる。圧力が５０ｍＴｏｒｒの場合の感度は、圧力が５００ｍＴｏｒｒの場合の感度の感度に比べて約３倍になる。このため、空洞内部の圧力は５０ｍＴｏｒｒ以下にすることが望ましい。
In the graph of FIG. 3, the vertical axis indicates sensitivity, and the horizontal axis indicates the atmospheric pressure of the
また、赤外線センサの検出部１５１の支持部材１５２は図２に示すような微細な構造をもつので、図１Ｆに示す工程で、あまりに高温の加熱を行なうと、支持部材１５２に熱応力が発生して支持部材１５２が破損するおそれがある。
Further, since the
さらに、６６０℃以上の高温加熱を行なった場合、センサの配線に用いられているＡｌが融解するという問題が生じるため、この温度以下で加熱する必要があるが、この温度においてはＨ2の外部への拡散速度が非常に小さいので、真空度向上のための加熱としての機能をそれほど期待することができない。 Furthermore, when subjected to high temperature heating above 660 ° C., a problem that Al used in the wiring of the sensor is melted occurs, it is necessary to heat at this temperature or less, external H 2 in this temperature Since the diffusion rate into the layer is very small, the function as heating for improving the degree of vacuum cannot be expected so much.
このように、ＣＶＤを用いてエッチング用ホールを塞ぐ従来の製造方法では、空洞１１２の真空度を更に向上させ、それによって検出感度を高めることが困難である。
As described above, in the conventional manufacturing method in which the etching hole is closed using CVD, it is difficult to further improve the degree of vacuum of the
本発明の目的は、上記事情に鑑みてなされたものであり、その目的とするところは、少なくとも一部が空洞内に保持される電子デバイスの製造方法において、前記空洞の内部圧力を従来よりも低減することができる電子デバイスの製造方法を提供することにある。 The object of the present invention has been made in view of the above circumstances, and the object of the present invention is to provide an electronic device manufacturing method in which at least a part of the object is held in the cavity, and the internal pressure of the cavity is set higher than in the prior art. An object of the present invention is to provide a method for manufacturing an electronic device that can be reduced.
本発明による電子デバイスの製造方法は、電子デバイスの一部が設けられた基板を用意する工程（ａ）と、前記電子デバイスの一部を覆う犠牲層を前記基板の選択された領域上に形成する工程（ｂ）と、前記犠牲層を覆う空洞壁用膜を前記基板上に形成する工程（ｃ）と、前記空洞壁用膜を貫通して前記犠牲層に達する少なくとも１つの開口部を前記空洞壁用膜に形成する工程（ｄ）と、前記開口部を介して前記犠牲層の少なくとも１部を選択的にエッチングすることにより、前記電子デバイスの一部を囲む空洞を形成する工程（ｅ）と、スパッタ法により前記開口部を塞ぐシール部材を形成する工程（ｆ）とを含む。 In the method for manufacturing an electronic device according to the present invention, a step (a) of preparing a substrate provided with a part of the electronic device and a sacrificial layer covering a part of the electronic device are formed on a selected region of the substrate. A step (b) of forming a cavity wall film covering the sacrificial layer on the substrate, and at least one opening reaching the sacrificial layer through the cavity wall film. A step (d) of forming a film for a cavity wall, and a step of forming a cavity surrounding a part of the electronic device by selectively etching at least one part of the sacrificial layer through the opening (e) And a step (f) of forming a seal member that closes the opening by sputtering.
好ましい実施形態において、前記工程（ｄ）は、フォトリソグラフィおよびエッチングにより、直径０．１μｍ６．０μｍ以下の前記開口部を形成する工程を含む。 In a preferred embodiment, the step (d) includes a step of forming the opening having a diameter of 0.1 μm to 6.0 μm or less by photolithography and etching.
好ましい実施形態において、前記工程（ｅ）と前記工程（ｆ）の間に、ＣＶＤ法を用いて薄膜を堆積することにより、前記開口部の直径を縮小する工程を更に行う。 In a preferred embodiment, a step of reducing the diameter of the opening is further performed between the step (e) and the step (f) by depositing a thin film using a CVD method.
好ましい実施形態において、前記工程（ｆ）は、厚さ１．７μｍ以上のシリコン膜を前記空洞壁用膜上に堆積する工程を含む。 In a preferred embodiment, the step (f) includes a step of depositing a silicon film having a thickness of 1.7 μm or more on the cavity wall film.
好ましい実施形態において、前記工程（ｆ）は、電極およびシリコンターゲットを備えたスパッタ装置内に前記基板を配置する工程と、前記電極の単位面積あたり１０Ｗ／ｃｍ2以下の電力を前記電極に供給して前記シリコンターゲットをスパッタすることにより、シリコンからなる前記シール部材を形成する工程とを含む。 In a preferred embodiment, the step (f) includes the step of placing the substrate in a sputtering apparatus including an electrode and a silicon target, and supplying electric power of 10 W / cm 2 or less per unit area of the electrode to the electrode. Forming the sealing member made of silicon by sputtering the silicon target.
好ましい実施形態において、前記電極の単位面積あたりの電力を２．５Ｗ／ｃｍ2以上に設定する。 In a preferred embodiment, the power per unit area of the electrode is set to 2.5 W / cm 2 or more.
好ましい実施形態において、前記工程（ｆ）において、０．０１Ｐａ以上６０Ｐａ以下の圧力のもとで前記シール部材を形成する。 In a preferred embodiment, in the step (f), the seal member is formed under a pressure of 0.01 Pa to 60 Pa.
好ましい実施形態において、前記工程（ｆ）において、１Ｐａ以上７Ｐａ以下の圧力のもとで前記シール部材を形成する。 In a preferred embodiment, in the step (f), the seal member is formed under a pressure of 1 Pa or more and 7 Pa or less.
本発明による他の電子デバイスの製造方法は、電子デバイスの一部が設けられた基板を用意する工程（ａ）と、前記電子デバイスの一部を覆う犠牲層を前記基板の選択された領域上に形成する工程（ｂ）と、前記犠牲層を覆う空洞壁用膜を前記基板上に形成する工程（ｃ）と、前記空洞壁用膜を貫通して前記犠牲層に達する少なくとも１つの開口部を前記空洞壁用膜に形成する工程（ｄ）と、前記開口部を介して前記犠牲層の少なくとも１部を選択的にエッチングすることにより、前記電子デバイスの一部を囲む空洞を形成する工程（ｅ）と、真空蒸着法により前記開口部を塞ぐシール部材を形成する工程（ｆ）とを含む。 Another method of manufacturing an electronic device according to the present invention includes a step (a) of preparing a substrate provided with a part of the electronic device, and a sacrificial layer covering a part of the electronic device on a selected region of the substrate. Forming a cavity wall film covering the sacrificial layer on the substrate, and at least one opening reaching the sacrificial layer through the cavity wall film Forming in the cavity wall film, and forming a cavity surrounding a part of the electronic device by selectively etching at least one part of the sacrificial layer through the opening. (E) and the process (f) of forming the sealing member which block | closes the said opening part by a vacuum evaporation method.
好ましい実施形態において、前記工程（ｄ）は、フォトリソグラフィおよびエッチングにより、直径０．１μｍ６．０μｍ以下の前記開口部を形成する工程を含む。 In a preferred embodiment, the step (d) includes a step of forming the opening having a diameter of 0.1 μm to 6.0 μm or less by photolithography and etching.
好ましい実施形態において、前記工程（ｅ）と前記工程（ｆ）の間に、ＣＶＤ法を用いて薄膜を堆積することにより、前記開口部の直径を縮小する工程を更に行う。 In a preferred embodiment, a step of reducing the diameter of the opening is further performed between the step (e) and the step (f) by depositing a thin film using a CVD method.
好ましい実施形態において、前記工程（ｆ）は、前記真空蒸着法によって金属層を前記空洞用壁膜上に堆積する工程と、前記金属層の上面部分をエッチングすることにより、前記金属層の一部を前記開口部内に残存させ、前記金属層から前記シール部材を形成する工程とを含む。 In a preferred embodiment, the step (f) includes a step of depositing a metal layer on the cavity wall film by the vacuum evaporation method, and a part of the metal layer by etching an upper surface portion of the metal layer. Remaining in the opening, and forming the seal member from the metal layer.
好ましい実施形態において、前記開口部の位置は、前記電子デバイスの一部と重なり合わない領域に配置される。 In a preferred embodiment, the position of the opening is arranged in a region that does not overlap with a part of the electronic device.
好ましい実施形態において、前記工程（ｂ）は、前記犠牲層をシリコン膜から形成する工程を含み、前記工程（ｃ）は、前記空洞壁用膜の少なくとも一部として機能するシリコン酸化物層を形成する工程を含む。 In a preferred embodiment, the step (b) includes a step of forming the sacrificial layer from a silicon film, and the step (c) forms a silicon oxide layer that functions as at least a part of the cavity wall film. The process of carrying out is included.
好ましい実施形態において、前記工程（ｂ）は、前記犠牲層をシリコン酸化膜から形成する工程を含み、前記工程（ｃ）は、前記空洞壁用膜の少なくとも一部として機能するシリコン層を形成する工程を含む。 In a preferred embodiment, the step (b) includes a step of forming the sacrificial layer from a silicon oxide film, and the step (c) forms a silicon layer that functions as at least a part of the cavity wall film. Process.
好ましい実施形態において、前記工程（ａ）は、前記電子デバイスの一部として機能する赤外線センサの検出部を前記基板上に形成する工程を含む。 In a preferred embodiment, the step (a) includes a step of forming, on the substrate, a detection portion of an infrared sensor that functions as a part of the electronic device.
好ましい実施形態において、前記工程（ａ）は、前記電子デバイスの一部として機能する赤外線センサの検出部と、前記検出部の側方および下方を埋める下部空洞用犠牲層とを形成する工程を含み、前記工程（ｅ）は、前記犠牲層および前記下部空洞用犠牲層を除去する工程を含む。 In a preferred embodiment, the step (a) includes a step of forming a detection portion of an infrared sensor that functions as a part of the electronic device, and a sacrificial layer for a lower cavity that fills the side and bottom of the detection portion. The step (e) includes a step of removing the sacrificial layer and the sacrificial layer for the lower cavity.
本発明の更に他の電子デバイスの製造方法は、電子デバイスの一部が設けられた基板を用意する工程（ａ）と、前記基板の一部をエッチングすることにより、前記電子デバイスの一部を囲む空洞、および前記空洞に達する開口部を形成する工程（ｂ）と、前記開口部を塞ぐシール部材をスパッタ法または真空蒸着法によって形成する工程（ｃ）とを含む。 According to still another aspect of the invention, there is provided a method for manufacturing an electronic device, the step (a) of preparing a substrate provided with a part of the electronic device, and etching the part of the substrate to A step (b) of forming an enclosing cavity and an opening reaching the cavity; and a step (c) of forming a seal member for closing the opening by a sputtering method or a vacuum deposition method.
好ましいじにおいて、前記工程（ｂ）は、前記基板上にエッチングストップ層を形成する工程と、前記エッチングストップ層に前記開口部を形成する工程と、前記開口部を介して前記基板の一部をエッチングする工程とを含む。 In the preferred embodiment, the step (b) includes forming an etching stop layer on the substrate, forming the opening in the etching stop layer, and forming a part of the substrate through the opening. Etching.
本発明の電子デバイスの製造方法によれば、空洞を形成するためのエッチング用ホールをスパッタ法または真空蒸着法による堆積物で塞ぐため、空洞の圧力を低圧（高真空）に保持することができる。このため、空洞内の圧力が低い場合に高い感度を示すセンサなどの電子デバイスの特性を高めることが可能になる。 According to the method for manufacturing an electronic device of the present invention, the etching hole for forming the cavity is closed with the deposit by the sputtering method or the vacuum evaporation method, so that the pressure of the cavity can be maintained at a low pressure (high vacuum). . For this reason, it becomes possible to improve the characteristic of electronic devices, such as a sensor which shows a high sensitivity, when the pressure in a cavity is low.
（実施形態１）
以下、図面を参照しながら、本発明による電子デバイスの製造方法の第１の実施形態を説明する。
(Embodiment 1)
Hereinafter, a first embodiment of an electronic device manufacturing method according to the present invention will be described with reference to the drawings.
まず、図４Ａに示す工程で、シリコン基板１１の主面上に赤外線センサのボロメータなどの検出部１２を形成する。具体的には、センサ機能を有する材料の薄膜をシリコン基板１１上に堆積した後、フォトリソグラフィおよびエッチング技術などの微細加工を施すことにより、上記薄膜をパターニングする。この検出部１２の平面形状は、例えば、図２の抵抗体１５１と同様の平面形状を有するように設計される。
First, in the step shown in FIG. 4A, a
次に、ＣＶＤ法などの薄膜堆積技術により、検出部１２を覆うシリコン酸化膜１３をシリコン基板１１上に堆積した後、検出部１２およびその周辺部を覆うようにシリコン酸化膜１３をパターニングする。このパターニングも、フォトリソグラフィおよびエッチング技術によって実行され得る。パターニンされたシリコン酸化膜１３は、犠牲層として機能し、後にエッチングで除去され、空洞部の形状を規定することになる。シリコン酸化膜１３の厚さは、空洞の高さを規定する。本実施形態では、シリコン酸化膜１３の厚さ、例えば０．５μｍ以上２μｍ以下の範囲に設定する。
Next, after a
次に、図４Ｂに示す工程で、ＣＶＤ法などの薄膜堆積技術により、シリコン酸化膜１３を覆うポリシリコン膜１４をシリコン基板１１上に堆積する。このポリシリコン膜１４は、空洞部を形成した後、電子デバイスのキャップ部の側壁および天井壁として機能す空洞壁部材である。ポリシリコン膜１４の厚さは、例えば０．５μｍ以上２μｍ以下の範囲に設定される。本実施形態では、エッチングによって除去される犠牲層をシリコン酸化膜から形成しているため、シリコン酸化膜をエッチングするエッチャントに対してエッチングされにくい材料から空洞壁部材を形成する必要がある。ポリシリコンは、シリコン酸化物のエッチングに利用される種々のエッチャントに対して優れた耐エッチング性を示す材料の一つである。
Next, in the step shown in FIG. 4B, a
図４Ｃに示す工程で、ポリシリコン膜１４を貫通してシリコン酸化膜１３に到達する多数のエッチング用ホール２１を形成する。エッチング用ホール２１は、フォトリソグラフィおよびエッチング技術により、任の位置に任意の個数および配列で形成される。本実施形態では、エッチング用ホール２１の直径を０．１μｍ以上６μｍ以下の範囲に設定する。
In the step shown in FIG. 4C, a large number of etching holes 21 that penetrate the
次に、図４Ｄに示す工程で、エッチング用ホール２１にフッ酸を注入し、シリコン酸化膜１３をエッチングする。フッ酸と反応して溶解したシリコン酸化膜１３は、エッチング用ホール２１を介して除去され、ポリシリコン膜１４によって囲まれる空洞２２が形成される。空洞２２の内部は、センサの検出部１２が露出した状態になる。
Next, in the step shown in FIG. 4D, hydrofluoric acid is injected into the
図４Ｅに示す工程で、ポリシリコン膜１４の上面を覆うシリコン膜１６をシリコン基板１１上に形成する。本実施形態では、このシリコン膜１６をスパッタ法によって形成する。シリコン膜１６の結晶性は任意であり、例えば多結晶であっても非晶質であってもよい。シリコン膜１６の厚さは、エッチング用ホール２１の直径に応じて異なるが、本実施形態では、２．０μｍに設定している。
In the step shown in FIG. 4E, a
スパッタは、例えば図５に示すスパッタ装置を用いて行うことができる。図５の装置は、平行平板型のＲＦマグネトロンスパッタ装置の構成を示している。このような装置には、例えばアネルバ社の品番：Ｃ-７２５０がある。図示されている装置は、チャンバー４０内に配置された、シリコン基板１１が載せられる基板ホルダ４１と、基板ホルダ４１に対向する位置に設けられたシリコンターゲット４２とを備えており、シリコンターゲット４２には整合回路（Ｍａｔｃｈｉｎｇ ＢＯＸ）４４を介してＲＦ電源４６から高周波の電力が供給される。本実施形態では、直径６インチのシリコンターゲットが好適に用いられ得る。
Sputtering can be performed using, for example, a sputtering apparatus shown in FIG. The apparatus of FIG. 5 shows the configuration of a parallel plate type RF magnetron sputtering apparatus. An example of such an apparatus is an Anelva product number: C-7250. The illustrated apparatus includes a
このようなスパッタ装置によれば、不図示のインレットからチャンバー４０内に導入されたアルゴン（Ａｒ）などのガスが、基板ホルダ４１とターゲット４２との間に印加される電界によって放電し、プラズマ化する。プラズマ中のイオンの一部がシリコンターゲット４２に高いエネルギで衝突することにより、シリコンターゲット４２を構成するシリコンがスパッタされることになる。スパッタされたシリコンの粒子（原子または原子団）は、ターゲット４２から離脱して、対向する位置の基板ホルダ４１に向かう。スパッタ装置のチャンバー４２内のガス圧力は通常６０Ｐａ程度以下にあるため、スパッタされたシリコン粒子は、Ａｒガスの分子にほとんど衝突することなく、直線的に基板ホルダ４１上のシリコン基板１１（図５において不図示）に入射する。入射角度は、シリコン基板１１の主面にほぼ垂直となる。シリコン基板１１に入射したシリコンは、図４Ｄに示すポリシリコン膜１４上に堆積し、シリコン膜１６を成長させる。シリコンターゲット４２からポリシリコン膜１４上に飛来したシリコンは、ポリシリコン膜１４をある程度移動した後、シリコン膜１６の成長により、エッチング用ホール２１は塞がれ、空洞は密閉される。
According to such a sputtering apparatus, a gas such as argon (Ar) introduced into the
次に図４Ｅを参照する。本明細書においては、スパッタ法によって堆積されたシリコン膜１６のうち、エッチング用ホール２１を塞ぐ部分を「シール部材１６ａ」と称する場合がある。図４Ｅでは、このシール部材１６ａがエッチング用ホール２１の内部を完全に埋めているように記載されているが、現実には、シール部材１６ａはエッチング用ホール２１の内部に入り込んである必要はない。
Reference is now made to FIG. In the present specification, a portion of the
エッチング用ホール２１の大きさが例えば０．３μｍの場合、厚さ２．０μｍ程度のシリコン膜１６を形成することにより、シリコン膜１６でエッチング用ホール２１を充分に塞ぐことができる。直径０．３μｍ以上のエッチング用ホール２１を塞ぐためには、シリコン膜１６の厚さを１．７μｍ以上に設定する必要があるが、エッチング用ホール２１が大きくなれば、それに応じてシリコン膜１６の厚さを大きくする必要がある。
When the size of the
エッチング用ホール２１の直径は、６μｍ以下に設定することが好ましい。直径が６μｍ以下であれば、スパッタ条件を調節することにより、２４時間以下のスパッタ時間でエッチング用ホールを完全に塞ぐことが可能になる。ただし、エッチング用ホールの直径が一時的に６μｍを超える大きさに設定されていても、スパッタ法による膜の堆積を行う時点で６μｍ以下であればよい。すなわち、犠牲層のエッチングを行って空洞を形成する時点では６μｍを越えていても、空洞形成後にＣＶＤ法膜の成長によってエッチング用ホールの直径を６μｍ以下の縮小し、その後、スパッタ法によってエッチング用ホールを塞げば、スパッタ時間を長大化しなくてもすむ。
The diameter of the
なお、エッチング用ホールの直径は、０．１μｍ以上に設定することが好ましい。これよりも小さなエッチング用ホールを形成することは加工性の観点から難しく、また、エッチング用ホールを介して行う犠牲層のエッチングも困難になる。 The diameter of the etching hole is preferably set to 0.1 μm or more. It is difficult to form an etching hole smaller than this from the viewpoint of workability, and it becomes difficult to etch the sacrificial layer through the etching hole.
シリコン膜１６を形成するために本実施形態で行うスパッタ工程は、０．０１Ｐａ以上で６０Ｐａ以下の圧力範囲で行なわれる。６０Ｐａ以下の圧力でスパッタを行うことにより、空洞内部の圧力は６０Ｐａ（＝４５０ｍＴｏｒｒ）以下に保たれる。
The sputtering process performed in the present embodiment to form the
ボロメータ型の赤外線イメージセンサでは、検出部１２を覆う空気の圧力と感度と間には、前述した図３のグラフの関係がある。このグラフからわかるように、内部の圧力を約５０ｍＴｏｒｒ以下に保つことが好ましく、そのためには、７Ｐａ（＝５２．５ｍＴｏｒｒ）以下の圧力でスパッタを行うことが好ましい。
In the bolometer-type infrared image sensor, the relationship between the pressure of the air covering the
一方、プラズマを安定的に形成するという観点からは、スパッタ圧力を０．０１Ｐａ以上に設定することが好ましい。一方、スパッタレートを実用上充分なレベルに高めるという観点からは、スパッタ圧力を０．１Ｐａ以上に設定することが好ましい。例えば、０．８５Ｐａの圧力で１ｋＷの電力でスパッタを行うと、条件を調整することにより、成膜レートは０．０２５μｍ／分となり、２μｍのシリコンの堆積が約８０分で完了する。 On the other hand, from the viewpoint of stably forming plasma, it is preferable to set the sputtering pressure to 0.01 Pa or more. On the other hand, from the viewpoint of increasing the sputtering rate to a practically sufficient level, it is preferable to set the sputtering pressure to 0.1 Pa or more. For example, when sputtering is performed at a pressure of 0.85 Pa and a power of 1 kW, the film formation rate is 0.025 μm / min by adjusting the conditions, and the deposition of 2 μm silicon is completed in about 80 minutes.
本実施形態では、シリコン膜１６を堆積するためのスパッタ工程は、電極の単位面積あたりの電力が１０Ｗ／ｃｍ2以下の条件で行う。このことにより、プラズマ加熱によるデバイスの変形を防ぐことができるからである。例えば、図５に示す装置においては、電極面積が１８２ｃｍ2である場合、電極の単位面積あたりの電力が１０Ｗ／ｃｍ2という場合は、全体の電力が約１８００Ｗである場合に相当する。
In this embodiment, the sputtering process for depositing the
図６（ａ）から（ｃ）は、ＣＶＤ法によって堆積するシリコン膜１０６でエッチング用ホール２１が塞がれる様子を示す断面図であり、図７（ａ）から（ｃ）は、スパッタ法によって堆積するシリコン膜１６でエッチング用ホール２１が塞がれる様子を示す断面図である。
FIGS. 6A to 6C are cross-sectional views showing a state in which the
図６（ａ）から（ｃ）に示されるように、ＣＶＤ法によるシリコン膜１０６は段差被覆性（ステッブカバレッジ）に優れ、エッチング用ホール２１および空洞２２の内壁にも成長する。空洞の内壁上におけるＣＶＤシリコン膜１０６の成長は、エッチング用ホール２１が完全に塞がれるまで進行する。
As shown in FIGS. 6A to 6C, the
これに対して、スパッタ法による場合、ターゲットに対向する面上にのみ膜が堆積されてゆくため、図７（ａ）から（ｃ）に示すように、シリコン膜１６は空洞２２の内部には成長しにくい。 On the other hand, in the case of the sputtering method, the film is deposited only on the surface facing the target. Therefore, as shown in FIGS. Hard to grow.
図８は、図５に示す構成を有するスパッタ装置を用いて２０００Ｗの電力でスパッタを行ったときに生じる空洞の変形を模式的に示している。２０００Ｗ以上の電力でスパッタを行った場合、プラズマによって空洞を有する構造物が加熱されるため、下地膜（例えば酸化膜）とシリコン膜との熱膨張係数の差などにより、スパッタ工程後に基板を常温に冷やしたときに大きな歪が生じ、内部の電子デバイスに悪影響を及ぼすことになる。 FIG. 8 schematically shows the deformation of the cavity that occurs when sputtering is performed at a power of 2000 W using the sputtering apparatus having the configuration shown in FIG. When sputtering is performed with a power of 2000 W or more, a structure having a cavity is heated by plasma, so that the substrate is kept at room temperature after the sputtering process due to a difference in thermal expansion coefficient between a base film (eg, an oxide film) and a silicon film. When it is cooled down, a large distortion occurs, which adversely affects the internal electronic device.
スパッタに要する工程時間を短縮するという観点からは、電極の単位面積あたりの電力が２．５Ｗ／ｃｍ2以上の電力でシリコンをスパッタすることが好ましい。本実施形態で用いるスパッタ装置における電極面積は１８２ｃｍ2であるので、電極の単位面積あたりの電力が２．５Ｗ／ｃｍ2の場合は、全体の電力が約４６０Ｗになる。 From the viewpoint of shortening the process time required for sputtering, it is preferable to sputter silicon with a power of 2.5 W / cm 2 or more per unit area of the electrode. The electrode area of a sputtering apparatus used in this embodiment is a 182cm 2, if the power per unit area of the electrode is 2.5 W / cm 2, the total power is about 460W.
スパッタ圧力が一定であれば、成長レートは電力に略比例する。スパッタ圧力が例えば０．８５Ｐａの場合、１ｋＷの電力で成膜レートは０．０２５μｍ／分となるので、厚さ２μｍのシリコンを約８０分で形成できる。 If the sputtering pressure is constant, the growth rate is substantially proportional to the power. For example, when the sputtering pressure is 0.85 Pa, the film formation rate is 0.025 μm / min with a power of 1 kW, so that silicon having a thickness of 2 μm can be formed in about 80 minutes.
本実施形態で採用するスパッタ条件の好ましい具体例を以下の表１に示す。 Preferred specific examples of sputtering conditions employed in this embodiment are shown in Table 1 below.
表１において、「Ａｒ導入前の真空度」とは、スパッタ装置のチャンバー内を真空引きによって減圧した状態でチャンバー内の圧力を示している。「ＲＦ電力」は、電極に与える高周波電力の大きさを示している。「Ａｒ圧力」は、Ａｒガスをチャンバー内に導入したＡｒガスの圧力を示し、「Ａｒ流量」は、そのときのＡｒガスの流量を示している。 In Table 1, “the degree of vacuum before introducing Ar” indicates the pressure in the chamber in a state where the pressure in the chamber of the sputtering apparatus is reduced by evacuation. “RF power” indicates the magnitude of the high-frequency power applied to the electrode. “Ar pressure” indicates the pressure of Ar gas introduced into the chamber, and “Ar flow rate” indicates the flow rate of Ar gas at that time.
スパッタターゲットとしては、例えば直径６インチのＰ型Ｓｉを用いることができる。 As the sputtering target, for example, P-type Si having a diameter of 6 inches can be used.
本実施形態によると、エッチング用ホール２１を塞ぐシリコン膜をＣＶＤ法ではなくスパッタ法によって堆積するため、より低い圧力（より高い真空度）でエッチング用ホール２１を塞ぐことができる。その結果、空洞２２の真空度を更に高いレベルに保持できる。例えば７Ｐａ以下の圧力でスパッタを行えば、空洞２２の圧力を７Ｐａ（約５０ｍＴｏｒｒ）以下の圧力に保持することができる。空洞２２の圧力を７Ｐａ以下に保持すると、空洞２２内に配置されたセンサの検出部から、その周囲の空間を介した熱伝導を充分に抑制できるため、センサの検出感度を従来例に比べて約３倍以上に向上することができる。
According to the present embodiment, since the silicon film that closes the
しかも、本実施形態によれば、エッチング用ホール２１を塞ぐポリシリコン膜を堆積した後に従来不可欠であった熱処理を行なう必要がない。このため、アルミニウム配線等に悪影響を及ぼすことなく、センサの感度を向上することができる。
In addition, according to the present embodiment, it is not necessary to perform the heat treatment that has been indispensable in the past after depositing the polysilicon film that closes the
（実施形態２）
以下、本発明による電子デバイスの製造方法の第２の実施形態を説明する。
(Embodiment 2)
Hereinafter, a second embodiment of the electronic device manufacturing method according to the present invention will be described.
まず、第１の実施形態の製造工程（図４Ａ〜４Ｃ）と同様の製造工程を行うことにより、図４Ｃに示す状態の構造物を形成する。 First, the structure in the state shown in FIG. 4C is formed by performing the same manufacturing process as that of the first embodiment (FIGS. 4A to 4C).
次に、図９Ａに示す工程で、エッチング用ホール２１からフッ酸を注入することにより、シリコン酸化膜１３を溶解する。そして、エッチング用ホール２１を介して溶液を除去することにより、ポリシリコン膜１４によって囲まれる空洞２２を形成する。
Next, in the step shown in FIG. 9A, the
次に、図９Ｂに示す工程で、真空蒸着法により、基板１１の上面を金属膜３０６で覆う。ポリシリコン膜１４の上面に成長した金属膜３０６の一部は、エッチング用ホール２１の内部を塞ぎ、シール部材３０６ａを形成する。真空蒸着を行なう際の圧力は、１Ｐａ以下に設定することが好ましい。圧力が１Ｐａを超えると、蒸着源を加熱するために用いられるフィラメントが酸化したり、蒸着膜の膜質が劣化する可能性があるからである。
Next, in the step shown in FIG. 9B, the upper surface of the
金属膜３０６の成長に用いられる金属の粒子は、堆積の初期段階においては、エッチング用ホール２１を通り抜けて空洞２２の内部に入りこむ。
Metal particles used for the growth of the
本実施形態では、抵抗加熱による気相法を用いた真空蒸着により金属膜３０６を堆積する。堆積条件の好ましい具体例を、以下の表２に示す。
In this embodiment, the
エッチング用ホール２１の直径が例えば０．３μｍの場合、Ａｌ蒸着によって厚さ１．２μｍ以上の金属膜（Ａｌ膜）３０６を形成することにより、金属膜３０６でエッチング用ホール２１を完全に塞ぐことができる。エッチング用ホール２１の直径が大きくなれば、それに応じて堆積する金属膜３０６を厚くする必要がある。
When the diameter of the
抵抗加熱による気相法を用いた真空蒸着で金属膜３０６を形成する場合、エッチング用ホール２１から空洞２２の内部にアルミニウム粒子が入り込み、空洞２２の内部に付着する。
When the
図１０は、例えば直径０．３μｍのエッチング用ホール２１を塞ぐために、上記の条件１の真空蒸着を行うことによって１．２μｍのアルミニウム膜３０６を堆積した場合の空洞２２の断面を示している。エッチング用ホール２１はシール部材３０６ａによって塞がれている。図１０では、エッチング用ホール２１の内部がシール部材３０６ａによって完全に埋め込まれているように記載されているが、現実にはエッチング用ホール２１の一部が埋め込まれていればよい。真空蒸着によってアルミニウム膜３０６を堆積する場合、各エッチング用ホール２１の下方に高さ０．７４μｍ程度の円錐状の金属突起３０６ｂが形成される。
FIG. 10 shows a cross section of the
本実施形態で用いる真空蒸着による場合、実施形態１で用いるスパッタ法による場合に比べて、成膜時の真空度が高くなる。このため、蒸着膜を構成することになるアルミニウム原子または分子の平均自由工程が長いために、膜形成の初期段階において、アルミニウム原子または分子の一部がエッチング用ホール２１を通過して空洞の内部２２に到達しやすい。
In the case of vacuum deposition used in the present embodiment, the degree of vacuum during film formation is higher than in the case of sputtering using the first embodiment. For this reason, since the mean free path of the aluminum atoms or molecules constituting the deposited film is long, a part of the aluminum atoms or molecules passes through the
本実施形態の製造方法によって赤外線イメージセンサを製造する場合、犠牲層として機能するシリコン酸化膜１３の厚さは１μｍ〜２μｍ程度であることが望ましい。これの範囲によりも厚さが小さければ、空気の熱伝導による熱の逃げが増加して、イメージセンサの感度が劣化する。一方、上記の範囲よりも膜厚が大きければ、シリコン酸化膜１３の堆積に要する工程時間が長くなりすぎるため、製造コストが増加し、また膜の応力によってイメージセンサの動作に支障をきたす可能性がある。
When an infrared image sensor is manufactured by the manufacturing method of the present embodiment, the thickness of the
なお、赤外線検出部に多数の金属突起３０６ｂが形成されると、金属突起３０６ｂとポリシリコン膜１４とが近接するために、その間の空気を介した熱伝導が増加し、結果として、イメージセンサの感度が劣化する。また、金属は、一般に赤外線を透過しないので、赤外線検出部に金属が付着すると、検出感度が劣化する。
When a large number of
以上の問題を解決するには、以下のような構成を採ることが好ましい。 In order to solve the above problems, it is preferable to adopt the following configuration.
図２に示すような抵抗体１５１と同様の抵抗体３１を空洞２２の内部に形成する場合、エッチング用ホールの位置は、抵抗体３１に入射する赤外線を遮断しない領域に形成されることが好ましい。赤外線センサでは、レンズ等の光学素子によって集光された赤外線が検出部に入射するので、金属突起３０６ｂが赤外線の一部を遮蔽する位置に形成されないことが好ましい。
When a
基板１１の主面に垂直な方向に沿って赤外線の平行光線が入射する場合は、平面レイアウト上、抵抗体３１とエッチング用ホール２１とがオーバーラップしなければよいことになる。
When parallel rays of infrared rays enter along a direction perpendicular to the main surface of the
図１１は、空洞２２の内部における抵抗体１５１とエッチング用ホール（シール部材３０６ａ）の配置関係を示す平面レイアウト図である。この例では、図１１に示されるように、赤外線センサのボロメータとして機能する抵抗体３１および支持部材３２が空洞２２内に配置されている。そして、抵抗体３１および支持部材３２と、エッチング用ホール２２を塞ぐシール部材３０６ａとが、赤外線の入射方向からみて互いにオーバーラップしないように配置されている。このことにより、シール部材３０６ａおよび空洞内部に堆積した金属突起（図１０において参照符号「３０６ｂ」で示す部分）が抵抗体３１への赤外線入射を遮断することなく、また、シール部材３０６ａとポリシリコン膜１４との接近による熱の逃げを抑制することができるため、赤外線の検出感度が向上する。
FIG. 11 is a plan layout diagram showing the positional relationship between the
本実施形態のように、真空蒸着によってエッチング用ホール２１を塞ぐ場合は、成膜時の圧力を例えば１×１０-3Ｐａ（＝７．５×１０-6Ｔｏｒｒ）という極めて低いレベルに保持できる。このため、空洞２２の内部圧力を小さくすることができるため、センサの感度を更に向上させることができる。
When the
次に、図９Ｃに示す工程で、金属膜３０６のエッチバックを行なうことにより、金属膜３０６のうちエッチング用ホール２１の内部に位置する部分（シール部材３０６ａ）以外の部分を除去する。
Next, in the step shown in FIG. 9C, the
本実施形態では、エッチング用ホール２１を塞ぐために蒸着金属を用いているために、ＣＶＤ法シリコン膜によって塞ぐ場合のように、ガスを吸着したシリコンが空洞２２内に残存する問題がない。したがって、電子デバイスを使用しているうちに、残留ガス等が空洞に放出されて真空度が悪化するような不具合もない。
In this embodiment, since the deposited metal is used to close the
（第３の実施形態）
図１２Ａ〜図１２Ｎを参照しながら、本発明による電子デバイスの製造方法の第３の実施形態を説明する。図１２Ａ〜１１Ｃは、本実施形態における電子デバイスの製造工程のうち、犠牲層を形成するまでの工程を示す断面図である。図１２Ｄ〜１１Ｆは、第３の実施形態に係る電子デバイスの製造工程のうち、犠牲層を形成してからＢＰＳＧ膜の平坦化を行なうまでの工程を示す断面図である。図１２Ｇ〜１１Ｉは、第３の実施形態に係る電子デバイスの製造工程のうち、ＢＰＳＧ膜の平坦化を行なってから保護膜等のパターニングを行なうまでの工程を示す断面図である。図１２Ｊ〜図１２Ｌは、第３の実施形態に係る電子デバイスの製造工程のうち、保護膜等のパターニングを行なってからエッチング用ホールを形成するまでの工程を示す断面図である。図１２Ｍ〜１１Ｎは、第３の実施形態に係る電子デバイスの製造工程のうち、エッチング用ホールを形成してからエッチング用ホールを塞ぐシール部材を形成するまでの工程を示す断面図である。
(Third embodiment)
A third embodiment of the electronic device manufacturing method according to the present invention will be described with reference to FIGS. 12A to 12N. 12A to 11C are cross-sectional views illustrating steps up to formation of the sacrificial layer in the manufacturing steps of the electronic device according to the present embodiment. 12D to 11F are cross-sectional views illustrating steps from the formation of the sacrificial layer to the planarization of the BPSG film in the manufacturing steps of the electronic device according to the third embodiment. 12G to 11I are cross-sectional views illustrating steps from the planarization of the BPSG film to the patterning of the protective film and the like in the electronic device manufacturing process according to the third embodiment. 12J to 12L are cross-sectional views illustrating steps from patterning of a protective film and the like to formation of etching holes in the manufacturing process of the electronic device according to the third embodiment. 12M to 11N are cross-sectional views illustrating steps from the formation of the etching hole to the formation of the sealing member that closes the etching hole in the manufacturing process of the electronic device according to the third embodiment.
ここでは、ボロメータ型赤外線センサの製造方法を説明するが、本実施形態は、他のセンサの製造方法に適用することができる。 Here, although the manufacturing method of a bolometer type infrared sensor is demonstrated, this embodiment is applicable to the manufacturing method of another sensor.
まず、図１２Ａに示す工程で、シリコン基板５１の上に周辺回路部５２を形成する。この周辺回路部５２には、ＭＯＳトランジスタやダイオードなどの公知の素子が形成される。
First, the
次に、図１２Ｂに示す工程で、ＣＶＤ法によってシリコン基板５１および周辺回路部５２を覆うシリコン酸化膜５３を形成する。
Next, in the step shown in FIG. 12B, a
図１２Ｃに示す工程で、シリコン酸化膜５３上にポリシリコン膜を堆積した後、これをパターニングして第１犠牲ポリシリコン層５５を形成する。この第１犠牲ポリシリコン層５５は、後の工程で除去されて下部空洞の形状を規定するものである。
In the step shown in FIG. 12C, a polysilicon film is deposited on the
図１２Ｄに示す工程で、ＣＶＤ法により、基板５１の全体を覆うシリコン酸化膜５６を形成した後、シリコン酸化膜５６の上面を平坦化する。この平坦化は、ＣＭＰもしくはエッチバックなどの方法を用いる。
In the step shown in FIG. 12D, after the
図１２Ｅに示す工程で、シリコン酸化膜５６上にポリシリコン膜を堆積した後、これをパターニングすることによりボロメータとして機能する抵抗体５７を形成する。この抵抗体５７は、図１１に示すような抵抗体３１の平面形状と同様の平面形状を有している。なお、抵抗体５７としては、ポリシリコンの他にチタン（Ｔｉ）などの金属を用いることができる。
In the step shown in FIG. 12E, a polysilicon film is deposited on the
図１２Ｆに示す工程で、シリコン酸化膜５６および抵抗体５７を覆うＢＰＳＧ（ボロフォスフォ・シリケートガラス）膜５９を堆積した後、リフローによる平坦化を行なう。ＢＰＳＧ膜５９はＡｌ配線と周辺回路部５２や抵抗体５７との間を電気的に絶縁するために設けられるので、ＢＰＳＧ膜５９に代えて、他の絶縁膜を用いることもできる。
In the step shown in FIG. 12F, after a BPSG (borophospho silicate glass)
次に、図１２Ｇに示す工程で、周辺回路部５２の素子および抵抗体５７にそれぞれ到達するコンタクトホールをＢＰＳＧ膜５９に形成した後、各コンタクトホールの内部およびＢＰＳＧ膜５９上にＡｌ合金膜を堆積する。この後、Ａｌ合金膜をパターニングして、抵抗体５７と周辺回路部５２の素子とを接続するＡｌ配線６０を形成する。
Next, in the step shown in FIG. 12G, contact holes reaching the elements of the
図１２Ｈに示す工程で、Ａｌ配線６０およびＢＰＳＧ膜５９を覆う窒化シリコンからなる保護膜６２を形成する。
In the step shown in FIG. 12H, a
図１２Ｉに示す工程で、保護膜６２、ＢＰＳＧ膜５９およびシリコン酸化膜５６を貫通して、第１犠牲ポリシリコン層５５に到達する溝６３を形成する。このときの溝６３の平面レイアウトを図１５に示す。溝６３は、Ａｌ配線６０を横切らないように形成される。
In the step shown in FIG. 12I, a
図１２Ｊに示す工程で、ホール６３内および保護膜６２上にポリシリコン膜を堆積した後、ポリシリコン膜をパターニングすることにより、厚さが約１μｍの第２犠牲ポリシリコン層６５を形成する。この第２犠牲ポリシリコン層６５は、後に第１犠牲ポリシリコン層５５とともに除去され、上部空洞の形状を規定する。
In the step shown in FIG. 12J, after depositing a polysilicon film in the
図１２Ｋに示す工程で、ＣＶＤ法によって第２犠牲ポリシリコン層６５および保護膜６２を覆う厚さ約２μｍのシリコン酸化膜６４を堆積した後、ＣＭＰ等により、シリコン酸化膜６４の上面を平坦化する。
In the step shown in FIG. 12K, a
図１２Ｌに示す工程で、シリコン酸化膜６４を貫通して第２犠牲ポリシリコン層６５に到達する多数のエッチング用ホール６６を形成する。エッチング用ホール６６の直径は例えば０．３μｍ以上である。
In the step shown in FIG. 12L, a large number of etching holes 66 that penetrate the
図１２Ｍに示す工程で、エッチング用ホール６６からＣＦ4ガスを第２犠牲ポリシリコン層６５および第１犠牲ポリシリコン層５５に導入し、第１、第２犠牲ポリシリコン層５５、６５を除去する。この処理により、赤外線センサの赤外線検出部である抵抗体５７およびこれを支持する支持部材６７の上方には上部空洞６８が形成され、それらの下方には下部空洞６９が形成される。すなわち、抵抗体５７および基板５１が支持部材６７の支柱６７ａのみでつながった状態となり、抵抗体５７がシリコン基板５１とほぼ断熱された状態となる。
In the step shown in FIG. 12M, CF 4 gas is introduced from the
図１２Ｎに示す工程で、基板５１に垂直な方向からのスパッタにより、エッチング用ホール２１内および基板５１の上面に厚さ２．０μｍのシリコン膜７０を堆積する。エッチング用ホール２１の大きさが例えば０．３μｍの場合、シリコン膜７０の厚さは、例えば２．０μｍに設定するとする。０．３μｍの大きさのエッチング用ホールを塞ぐためには、シリコン膜１６の厚さは１．７μｍ以上である必要がある。また、エッチング用ホール２１が大きくなれば、それに応じてスパッタ法で堆積するシリコン膜７０の厚さを大きくする必要がある。
In the step shown in FIG. 12N, a
図１２Ｎで示すスパッタ工程は、０．０１Ｐａ以上で６０Ｐａ以下の圧力下で行なわれる。このとき、６０Ｐａ以下の圧力でスパッタを行うことにより空洞内部の圧力は６０Ｐａ（＝約５００ｍＴｏｒｒ）以下に保たれる。また、０．０１Ｐａ以上の圧力でスパッタを行うことにより、プラズマがスムーズに発生して、スパッタを効率よく行うことができる。 The sputtering process shown in FIG. 12N is performed under a pressure of 0.01 Pa to 60 Pa. At this time, by performing sputtering at a pressure of 60 Pa or less, the pressure inside the cavity is maintained at 60 Pa (= about 500 mTorr) or less. Moreover, by performing sputtering at a pressure of 0.01 Pa or more, plasma is generated smoothly, and sputtering can be performed efficiently.
さらに、７Ｐａ以下の圧力でスパッタを行うことにより、空洞内部の圧力が約５０ｍＴｏｒｒ以下に保たれる。このことにより赤外線イメージセンサに適用した場合に、従来例と比較して感度が約３倍以上に向上する。また、０．１Ｐａ以上の圧力でスパッタを行うことにより、スパッタレートが増加してスパッタを効率よく行うことができる。例えば、圧力が０．８５Ｐａで電力が１ｋＷの時に条件を調整すれば、成膜レートは０．０２５μｍ／分となり、２μｍのシリコンの堆積が約８０分で完了する。 Further, by performing sputtering at a pressure of 7 Pa or less, the pressure inside the cavity is maintained at about 50 mTorr or less. As a result, when applied to an infrared image sensor, the sensitivity is improved about three times or more as compared with the conventional example. Moreover, by performing sputtering at a pressure of 0.1 Pa or higher, the sputtering rate increases and sputtering can be performed efficiently. For example, if the conditions are adjusted when the pressure is 0.85 Pa and the power is 1 kW, the deposition rate is 0.025 μm / min, and the deposition of 2 μm silicon is completed in about 80 minutes.
スパッタ装置は、例えばアネルバ社の品番：Ｃ-７２５０などのＲＦマグネトロンスパッタ装置を使用することができる。スパッタ装置の構成は、例えば図５に示された構成を採用でき、スパッタ条件としては、例えば以下の表３に示す条件を採用できる。また、スパッタターゲットは、例えば直径６インチのＰ型Ｓｉターゲットを用いることができる。 As the sputtering apparatus, for example, an RF magnetron sputtering apparatus such as an Anelva product number: C-7250 can be used. For example, the configuration shown in FIG. 5 can be adopted as the configuration of the sputtering apparatus, and the conditions shown in Table 3 below can be adopted as the sputtering conditions. As the sputtering target, for example, a P-type Si target having a diameter of 6 inches can be used.
本実施形態によると、図１２Ｎに示す工程において、エッチング用ホール６６を塞ぐためのシリコン膜（シール部材）をスパッタ法によって堆積するため、ＣＶＤ法を用いる場合に比べると、より低い圧力（高い真空度）下でエッチング用ホール６６を塞ぐことができる。したがって、上部空洞６８および下部空洞６９の真空度を高く保持することができる。とくに、７Ｐａ以下の圧力のスパッタによってエッチング用ホールを封鎖した場合には、上部空洞６８および下部空洞６９の圧力を７Ｐａ（約５０ｍＴｏｒｒ）以下の圧力に保持することができる。その結果、上部空洞６８および下部空洞６９の間に配置されるセンサの検出部からその周囲の空間を介しての熱伝導を低減することができ、センサの検出感度を従来例に比べて約３倍以上に向上することができる。しかも、従来の製造工程のごとく、エッチング用ホールを塞ぐポリシリコン膜を堆積した後の熱処理を行なう必要がないので、アルミニウム配線等に悪影響を及ぼすことなく、センサの感度を向上することができる。
According to the present embodiment, in the step shown in FIG. 12N, the silicon film (sealing member) for closing the
本実施形態の製造方法によれば、支持部材６７や空洞壁部がシリコン酸化物やシリコン窒化物によって構成されているのに対して、犠牲層がポリシリコンによって構成されている。このため、以下のような利点が得られる。
According to the manufacturing method of the present embodiment, the
すなわち、犠牲ポリシリコン層５５、６５をエッチングするために好適に用いられるＣＦ4ガスは、シリコン酸化物やシリコン窒化物をエッチングしにくい。言い換えると、シリコン酸化物やシリコン窒化物に対するＣＦ4ガスのエッチングレートは、犠牲ポリシリコン層５５、６５に対するＣＦ4ガスのエッチングレートよりも充分に小さい。このため、抵抗体５７を支持している支持部材６７は、ＣＦ4ガスによって除去されず、支持部材６７の周囲に新たにエッチストップ層を設ける必要がない。このため、赤外線センサの検出部を空洞内に設ける工程が簡単になる。
That is, the CF 4 gas suitably used for etching the sacrificial polysilicon layers 55 and 65 is difficult to etch silicon oxide or silicon nitride. In other words, the etching rate of CF 4 gas for silicon oxide or silicon nitride is sufficiently smaller than the etching rate of CF 4 gas for sacrificial polysilicon layers 55 and 65. For this reason, the
なお、本実施形態においては、犠牲ポリシリコン層５５、５６をエッチングする際にＣＦ4ガスを用いているが、ＣＦ4ガスの代わりにＫＯＨやＴＭＡＨなどのエッチング液を用いてもよいし、また、ＸｅＦなどのエッチングガスを用いてもよい。エッチング液を用いる場合には、犠牲ポリシリコン層５５、５６とシリコン酸化膜との間で高いエッチング選択比を確保しやすいという利点がある。 In this embodiment, CF 4 gas is used when the sacrificial polysilicon layers 55 and 56 are etched, but an etching solution such as KOH or TMAH may be used instead of the CF 4 gas. Etching gas such as XeF may be used. When the etching solution is used, there is an advantage that it is easy to ensure a high etching selection ratio between the sacrificial polysilicon layers 55 and 56 and the silicon oxide film.
（第４の実施形態）
以下、図１３Ａから図１３Ｃを参照しながら、本発明による電子デバイスの製造方法の第４の実施形態を説明する。本実施形態では、犠牲ポリシリコン層のエッチングを行なった後、ＣＶＤ法により、エッチング用ホールのサイズを縮小する工程を行う。言い換えると、エッチング用ホールを塞ぐ工程として、ＣＶＤ法とスパッタ法とを併用する。
(Fourth embodiment)
Hereinafter, a fourth embodiment of an electronic device manufacturing method according to the present invention will be described with reference to FIGS. 13A to 13C. In this embodiment, after the sacrificial polysilicon layer is etched, a step of reducing the size of the etching hole is performed by a CVD method. In other words, the CVD method and the sputtering method are used in combination as a step of closing the etching hole.
まず、第３の実施形態と同様にして、図１３Ａに示す構造を作製する。図１３Ａは、第３の実施形態における図１２Ｍに相当する。本実施形態では、図１３Ａに示す工程において、第３の実施形態の図１２Ｍに示す工程と同様に、エッチング用ホール６６からＣＦ4ガスを第２犠牲ポリシリコン層６５および第１犠牲ポリシリコン層５５に接触させ、第１犠牲ポリシリコン層５５および第２犠牲ポリシリコン層６５を除去する。
First, the structure shown in FIG. 13A is fabricated in the same manner as in the third embodiment. FIG. 13A corresponds to FIG. 12M in the third embodiment. In the present embodiment, in the step shown in FIG. 13A, as in the step shown in FIG. 12M of the third embodiment, CF 4 gas is supplied from the
上記のエッチング処理により、赤外線センサの検出部として機能する抵抗体５７および支持部材６７の上方に、上部空洞６８が形成されとともに、それらの下方には下部空洞６９が形成される。すなわち、抵抗体５７および支持部材６７が支持部材６７の支柱６７ａのみでつながった状態となり、抵抗体５７がシリコン基板５１とほぼ断熱された状態となる。
By the above etching process, an
図１３Ｂに示す工程で、ＣＶＤ法により、例えば厚さ５０ｎｍ程度のポリシリコン膜７１を堆積して基板５１の上面を覆う。この処理によって、エッチング用ホール６６の直径が縮小し、開口部の面積が狭くなる。
In the step shown in FIG. 13B, a
図１３Ｃに示す工程で、スパッタ法により、エッチング用ホール６６内および基板５１の上面上にシリコン膜７０を堆積する。このとき、スパッタは６０Ｐａ以下の範囲の低圧下で行なわれる。これにより、エッチング用ホール６６はシリコン膜７０によって塞がれる。
In the step shown in FIG. 13C, a
本実施形態によると、図１３Ａに示す工程では、内径が比較的大きいエッチング用ホール６６（例えば０．３５μｍ径）を用いて、第１犠牲ポリシリコン層５５および第２犠牲ポリシリコン層６５の除去を迅速かつ確実に行なうことができる。更に、図１３Ｃに示す工程では、内径の小さくなったエッチング用ホール６６（例えば０．２５μｍ径）をスパッタ法によった堆積するシリコンによって短時間で効率的に塞ぐことができる。
According to the present embodiment, in the step shown in FIG. 13A, the first
なお、各空洞６８、６９内の壁面や支持部材６７の表面上にポリシリコン膜７１が堆積しても、このポリシリコン膜７１は赤外線を通過させるので、赤外線センサの感度には影響がない。また、ポリシリコン膜７１に代えてシリコン酸化膜を堆積した場合でも、厚さが十分薄い（例えば５０ｎｍ程度）場合には、赤外線センサの感度にほとんど影響を与えることはない。
Note that even if the
（第５の実施形態）
図１４を参照しながら、本発明による電子デバイスの製造方法の第５の実施形態を説明する。図１４は、第３の実施形態における図１２Ｌに相当する工程断面図である。
(Fifth embodiment)
A fifth embodiment of the electronic device manufacturing method according to the present invention will be described with reference to FIG. FIG. 14 is a process cross-sectional view corresponding to FIG. 12L in the third embodiment.
本実施形態では、第３の実施形態における図１２Ｋに示す工程において、シリコン酸化膜６４を堆積した後、ＣＭＰ等により、シリコン酸化膜６４の上面が第２犠牲ポリシリコン層６５の上面と同じ高さ位置になるまでシリコン酸化膜６４を平坦化する。
In the present embodiment, in the step shown in FIG. 12K in the third embodiment, after the
その後、ＣＶＤ法により、基板５１の全面上に厚さが５０ｎｍ程度のシリコン酸化膜７３と厚さが５００ｎｍ程度のポリシリコン膜７４とを順次堆積した後、ポリシリコン膜７４に直径０．４μｍ程度の比較的大きい開口部を形成する。
Thereafter, a
次に、ＣＶＤ法により、基板の全面上に、厚さ５０ｎｍ程度のシリコン酸化膜７５を堆積した後、シリコン酸化膜７５、７３のうちポリシリコン膜７４の開口部に位置する部分を除去することにより、第２犠牲ポリシリコン層６５に達するエッチング用ホール６６を形成する。以上の工程を行うことにより、図１４に示す構造が形成される。
Next, after a
本実施形態では、第１犠牲ポリシリコン層５５および第２犠牲ポリシリコン層６５のエッチングを行なうときに用いるエッチング用ホール６６を囲む輪郭部全体をシリコン酸化膜で構成するのではなく、ポリシリコン膜７４をシリコン酸化膜７３、７５によって覆う。この場合、第２の実施形態に比べると、赤外線を吸収するシリコン酸化膜の厚さが大幅に薄くなる（この例では、合計１００ｎｍ）ので、赤外線センサの感度の低下を抑制することができる。一方、ポリシリコン膜７４の周囲はシリコン酸化膜７３、７５によって覆われているので、第１、第２犠牲ポリシリコン層５５、６５のエッチングには、何ら支障をきたさない。
In the present embodiment, the entire contour portion surrounding the
上記の各実施形態では、本発明を赤外線センサの製造に適用しているが、本発明の製造方法が適用される電子デバイスには、赤外線センサの他、各種の圧力センサ、加速度センサ、流速センサ、真空トランジスタなどが含まれる。 In each of the above embodiments, the present invention is applied to the manufacture of an infrared sensor. However, the electronic device to which the manufacturing method of the present invention is applied includes various pressure sensors, acceleration sensors, and flow velocity sensors in addition to the infrared sensor. , Vacuum transistors and the like.
なお、上記の各実施形態では、エッチング用ホールを塞ぐシール部材として、シリコンやアルミウム膜の一部を利用しているが、他の材料を用いてもよい。 In each of the above embodiments, a part of silicon or aluminum film is used as a sealing member for closing the etching hole, but other materials may be used.
また、基板上に空洞を規定する犠牲層および空洞壁用膜を形成する代わりに、基板の内部をエッチングすることによって基板内部に空洞を形成してもよい。この場合も、空洞に達する開口部を形成する必要があるが、本発明によれば、ＣＶＤ法に比べて低い圧力下で開口部を塞ぐシール部材を形成するため、空洞内の圧力を低く抑えることができる。基板をエッチングして空洞を形成する工程の前に、基板の表面にエッチストップ層を形成してもよい。この場合、シール部材で塞がれることになる開口部は、エッチストップ層を貫くようにして形成される。ただし、基板としてＳＯＩ基板を用いる場合は、基板内部にエッチストップ層として機能する内部絶縁層が存在しているため、基板の表面にエッチングストップ層を設ける必要はない。 Further, instead of forming the sacrificial layer defining the cavity and the film for the cavity wall on the substrate, the cavity may be formed inside the substrate by etching the inside of the substrate. In this case as well, it is necessary to form an opening that reaches the cavity. However, according to the present invention, a sealing member that closes the opening is formed under a lower pressure than in the CVD method, so the pressure in the cavity is kept low. be able to. An etch stop layer may be formed on the surface of the substrate before the step of etching the substrate to form the cavity. In this case, the opening to be blocked by the seal member is formed so as to penetrate the etch stop layer. However, in the case where an SOI substrate is used as the substrate, there is no need to provide an etching stop layer on the surface of the substrate because an internal insulating layer that functions as an etch stop layer exists inside the substrate.
１１ シリコン基板
１２ 検出部
１３ シリコン酸化膜
１４ ポリシリコン膜
１６ シリコン膜
１６ａ シール部材
２１ エッチング用ホール
２２ 空洞
３０６ 金属膜
３０６ａ シール部材
３０６ｂ 金属突起
３１ 抵抗体
３２ 支持部材
５１ シリコン基板
５２ 周辺回路部
５３ シリコン酸化膜
５５ 第１犠牲ポリシリコン層
５６ シリコン酸化膜
５７ 抵抗体
５９ ＢＰＳＧ膜
６０ Ａｌ配線
６２ 保護膜
６３ 溝
６４ シリコン酸化膜
６５ 第２犠牲ポリシリコン層
６６ エッチング用ホール
６７ 支持部材
６７ａ 支柱
６８ 上部空洞
６９ 下部空洞
７０ シリコン膜
７１ ポリシリコン膜
７３ シリコン酸化膜
７４ ポリシリコン膜
７５ シリコン酸化膜
DESCRIPTION OF
Claims (20)
前記電子デバイスの一部を覆う犠牲層を前記基板の選択された領域上に形成する工程（ｂ）と、
前記犠牲層を覆う空洞壁用膜を前記基板上に形成する工程（ｃ）と、
前記空洞壁用膜を貫通して前記犠牲層に達する少なくとも１つの開口部を前記空洞壁用膜に形成する工程（ｄ）と、
前記開口部を介して前記犠牲層の少なくとも１部を選択的にエッチングすることにより、前記電子デバイスの一部を囲む空洞を形成する工程（ｅ）と、
前記開口部を塞ぐシール部材をスパッタ法によって形成する工程（ｆ）と、
を含む電子デバイスの製造方法。 Preparing a substrate provided with a part of the electronic device (a);
Forming a sacrificial layer covering a portion of the electronic device on a selected region of the substrate;
Forming a cavity wall film covering the sacrificial layer on the substrate (c);
Forming at least one opening in the cavity wall film through the cavity wall film and reaching the sacrificial layer;
Forming a cavity surrounding a portion of the electronic device by selectively etching at least a portion of the sacrificial layer through the opening;
A step (f) of forming a sealing member for closing the opening by sputtering;
A method of manufacturing an electronic device comprising:
電極およびシリコンターゲットを備えたスパッタ装置内に前記基板を配置する工程と、
前記電極の単位面積あたり１０Ｗ／ｃｍ2以下の電力を前記電極に供給して前記シリコンターゲットをスパッタすることにより、シリコンからなる前記シール部材を形成する工程とを含む請求項１から４のいずれかに電子デバイスの製造方法。 The step (f)
Placing the substrate in a sputtering apparatus comprising an electrode and a silicon target;
5. The method includes: forming the sealing member made of silicon by supplying power of 10 W / cm 2 or less per unit area of the electrode to the electrode to sputter the silicon target. A method for manufacturing an electronic device.
前記電子デバイスの一部を覆う犠牲層を前記基板の選択された領域上に形成する工程（ｂ）と、
前記犠牲層を覆う空洞壁用膜を前記基板上に形成する工程（ｃ）と、
前記空洞壁用膜を貫通して前記犠牲層に達する少なくとも１つの開口部を前記空洞壁用膜に形成する工程（ｄ）と、
前記開口部を介して前記犠牲層の少なくとも１部を選択的にエッチングすることにより、前記電子デバイスの一部を囲む空洞を形成する工程（ｅ）と、
真空蒸着法により前記開口部を塞ぐシール部材を形成する工程（ｆ）と、
を含む電子デバイスの製造方法。 Preparing a substrate provided with a part of the electronic device (a);
Forming a sacrificial layer covering a portion of the electronic device on a selected region of the substrate;
Forming a cavity wall film covering the sacrificial layer on the substrate (c);
Forming at least one opening in the cavity wall film through the cavity wall film and reaching the sacrificial layer;
Forming a cavity surrounding a portion of the electronic device by selectively etching at least a portion of the sacrificial layer through the opening;
A step (f) of forming a sealing member for closing the opening by a vacuum deposition method;
A method of manufacturing an electronic device comprising:
前記真空蒸着法によって金属層を前記空洞用壁膜上に堆積する工程と、
前記金属層の上面部分をエッチングすることにより、前記金属層の一部を前記開口部内に残存させ、前記金属層から前記シール部材を形成する工程と
を含む、請求項９から１２のいずれかに記載の電子デバイスの製造方法。 The step (f)
Depositing a metal layer on the cavity wall film by the vacuum evaporation method;
The method includes: etching a top surface portion of the metal layer to leave a part of the metal layer in the opening, and forming the seal member from the metal layer. The manufacturing method of the electronic device of description.
前記工程（ｃ）は、前記空洞壁用膜の少なくとも一部として機能するシリコン酸化物層を形成する工程を含む、請求項１から１４のいずれかに記載の電子デバイスの製造方法。 The step (b) includes a step of forming the sacrificial layer from a silicon film,
The method of manufacturing an electronic device according to claim 1, wherein the step (c) includes a step of forming a silicon oxide layer that functions as at least a part of the hollow wall film.
前記工程（ｃ）は、前記空洞壁用膜の少なくとも一部として機能するシリコン層を形成する工程を含む、請求項１から１４のいずれかに記載の電子デバイスの製造方法。 The step (b) includes a step of forming the sacrificial layer from a silicon oxide film,
The method of manufacturing an electronic device according to claim 1, wherein the step (c) includes a step of forming a silicon layer that functions as at least a part of the hollow wall film.
前記工程（ｅ）は、前記犠牲層および前記下部空洞用犠牲層を除去する工程を含む請求項１から１７のいずれかに記載の電子デバイスの製造方法。 The step (a) includes a step of forming a detection portion of an infrared sensor that functions as a part of the electronic device, and a sacrificial layer for a lower cavity that fills the side and the lower side of the detection portion,
The method of manufacturing an electronic device according to claim 1, wherein the step (e) includes a step of removing the sacrificial layer and the sacrificial layer for the lower cavity.
前記基板の一部をエッチングすることにより、前記電子デバイスの一部を囲む空洞、および前記空洞に達する開口部を形成する工程（ｂ）と、
前記開口部を塞ぐシール部材をスパッタ法または真空蒸着法によって形成する工程（ｃ）と、
を含む電子デバイスの製造方法。 Preparing a substrate provided with a part of the electronic device (a);
(B) forming a cavity surrounding the part of the electronic device and an opening reaching the cavity by etching a part of the substrate;
A step (c) of forming a sealing member for closing the opening by a sputtering method or a vacuum deposition method;
A method of manufacturing an electronic device comprising:
前記基板上にエッチングストップ層を形成する工程と、
前記エッチングストップ層に前記開口部を形成する工程と、
前記開口部を介して前記基板の一部をエッチングする工程と、
を含む請求項１９に記載の電子デバイスの製造方法。 The step (b)
Forming an etching stop layer on the substrate;
Forming the opening in the etching stop layer;
Etching a portion of the substrate through the opening;
The manufacturing method of the electronic device of Claim 19 containing this.
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