JP2004085547A - Electronic device and its manufacturing method - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide an electronic device in which a member constituting the ceiling part of a cavity is protected against breakage, and to provide its manufacturing method. <P>SOLUTION: The method for manufacturing an electronic device comprises a step for preparing a sacrificial layer for forming a cavity covered with an etching stop layer (silicon nitride film) at least on the upper surface thereof, a step for exposing a part of the surface of the sacrificial layer by making at least one first opening in the etching stop layer, a step for forming a supporting part of a temporary cavity located below the etching stop layer and the etching stop layer by etching the sacrificial layer through the first opening, and a step for forming a final cavity by etching a part of the etching stop layer and forming at least one second opening reaching the temporary cavity in the etching stop layer thereby enlarging the temporary cavity. <P>COPYRIGHT: (C)2004,JPO

Description

【0001】
【発明の属する技術分野】
本発明は、赤外線センサなどを備えた電子デバイスの製造方法、及び当該方法で好適に作製される電子デバイスに関している。
【0002】
【従来の技術】
半導体基板上に複数のボロメータを配置した赤外線センサが知られている。このような赤外線センサの検知感度は、赤外線照射によってボロメータに発生した熱が半導体基板に伝導すると、低下する。このため、ボロメータと半導体基板との間の熱的伝達性を低下させることが必要である。特許文献1は、ボロメータなどの赤外線検出体から熱容量の大きなシリコン基板を熱的に分離するため、シリコン基板の表面に空洞を形成することを開示している。
【0003】
図31(a)〜(g)を参照しながら、上記公報に記載されている技術を説明する。文献に開示されている方法によれば、まず、図31(a)に示すように、LOCOS(Local Oxidation of Silicon)分離技術を用いて、半導体基板1001の表面が局所的に酸化され、LOCOS膜1002が形成され。
【0004】
次に、図31(b)に示すように、LOCOS膜1002及び半導体基板1001を覆うようにシリコン窒化物層1003及びポリシリコン膜1004が積層される。
【0005】
この後、図31(c)に示すように、フォトリソグラフィ及びドライエッチング技術により、ポリシリコン膜1004、シリコン窒化物層1003、及びLOCOS膜1002を貫通して半導体基板1001に到達するホール1005が形成される。
【0006】
次に、図31(d)に示すように、バッファードフッ酸を用いたウェットエッチングにより、LOCOS膜1002のうちホール1005の壁面に露出している部分が横方向にエッチングされる。このとき、隣接するホール1005同士の間には、LOCOS膜1002の残存部分である壁1007が形成される。
【0007】
次に、図31(e)に示すように、ポリシリコン膜1004の表面やホール1005の壁面上に薄いポリシリコン膜を堆積した後、この薄いポリシリコン膜及びポリシリコン膜1004を酸化して、連続的なシリコン酸化物層1010を形成する。この処理により、各ホールは塞がれて閉鎖した空間である空洞部1011が形成される。
【0008】
次に、図31(f)に示すように、赤外線検出体として機能するパターニングされた導体膜1012をシリコン酸化物層1010の上に堆積する。パターニングされた導体膜1012は、例えばつづら折り状の平面形状を有している。
【0009】
このように、熱検出部である導体膜1012と半導体基板1001との間に空洞部1011を設けることにより、赤外線検出体から半導体基板1001への熱伝達が抑制されるため、赤外線の検知感度が向上する。
【0010】
次に、空洞部を形成する他の方法を説明する。この方法で形成した空洞を有する赤外線センサは、例えば特許文献2に記載されている。
【0011】
まず、図32(a)及び(b)に示すように、シリコン基板300上にシリコン酸化物層301を堆積する。シリコン酸化物層301は、次の工程で堆積するポリシリコン膜をエッチングするとき、下層のエッチングストップ層として機能する。
【0012】
図33(a)及び(b)に示すように、シリコン酸化物層301上にポリシリコン膜302を堆積した後、図34(a)及び(b)に示すように、ポリシリコン膜302をパターニングする。このようにしてパターニングされたポリシリコン膜302が空洞形成用犠牲層として機能する。
【0013】
次に、図35(a)及び(b)に示すように、ポリシリコン膜302上にシリコン酸化物層303を堆積した後、図36(a)及び(b)に示すように、シリコン酸化物層303の上に赤外線検出体304を形成する。
【0014】
図37(a)及び(b)に示すように、赤外線検出体304を覆うようにシリコン酸化物層305を堆積する。このシリコン酸化物層303、305は、上層のエッチングストップ層として機能する。
【0015】
次に、図38(a)及び(b)に示すように、シリコン酸化物層303、305をパターニングして空洞形成用の開口306を形成する。この開口306によって、ポリシリコン膜302の一部が露出する。この後、シリコン酸化物層303。305に形成した開口306からヒドラジンを流入させ、ポリシリコン膜302をエッチングすることにより、図39(a)及び(b)に示すように、空洞308を形成する。
【0016】
【特許文献1】
特開2001−210877号公報
【特許文献2】
特開平05−126643号公報
【0017】
【発明が解決しようとする課題】
上記特許文献1に記載されている方法によれば、図31(f)に示される空洞部1011に壁1007が残存している。この壁1007は、熱伝導性を有するため、空洞を設けた効果を高めるには、壁1007を除去することが好ましい。壁1007を除去するには、図31(d)に示す工程で、エッチング時間を長くし、壁1007を残さないようにすればよい。しかし、この段階で壁1007を除去すると、図31(f)に示す構造を形成するまでに、シリコン窒化物層1003及びポリシリコン膜1004が破断されてしまうという現象がみられる。その原因は、シリコン窒化物層1003と半導体基板1001との熱膨張率の差に起因する熱応力によるものと推定される。すなわち、ポリシリコン膜である導体膜1012にドープされた不純物を活性するためのアニールや、ポリシリコン膜1004及びその上の薄いポリシリコン膜を熱酸化する際に、シリコン窒化物層1003やシリコン酸化物層1004に大きな熱応力が印加されるからである。
【0018】
このため、特許文献1に記載されている壁1007を除去して大きな空洞を形成することは困難である。
【0019】
一方、特許文献2に記載されている方法では、ヒドラジンなどの薬液でポリシリコン膜302が除去されるので、その後、空洞308内の薬液を除去するための乾燥工程が不可欠になる。このような乾燥工程により、空洞308の天井部を支持する部分(シリコン酸化物層303、305)に大きな応力が発生し、破損するという問題がある。
【0020】
本発明は、上記問題を解決するためになされたものであり、その主たる目的は、空洞の天井部を構成する部材の破断を抑制した電子デバイス及びその製造方法を提供することにある。
【0021】
【課題を解決するための手段】
本発明の電子デバイスの製造方法は、少なくとも上面がエッチングストップ層によって覆われた空洞形成用犠牲層を用意する工程(a)と、前記エッチングストップ層に少なくとも1つの第1開口部を形成し、前記空洞形成用犠牲層の表面の一部を露出させる工程(b)と、前記第1開口部を介して前記空洞形成用犠牲層をエッチングすることにより、前記エッチングストップ層の下方に位置する仮空洞と前記エッチングストップ層を支持する支持部とを形成する工程(c)と、前記エッチングストップ層の一部をエッチングすることにより、前記仮空洞に達する少なくとも1つの第2開口部を前記エッチングストップ層に形成し、前記仮空洞を拡大した空洞を形成する工程(d)とを含む。
【0022】
好ましい実施形態において、前記工程(d)は、前記第2開口部を介して、前記第2開口部の下方に位置する前記支持部の少なくとも一部をエッチングする工程を含む。
【0023】
好ましい実施形態において、前記工程(d)の前に、パターニングされた薄膜を含む構造体を前記エッチングストップ層上に形成する工程を行う、請求項1に記載の製造方法。
【0024】
好ましい実施形態において、前記パターニングされた薄膜は、前記第2開口部が形成される領域以外の領域を覆うように形成される。
【0025】
好ましい実施形態において、前記工程(a)は、前記空洞形成用犠牲層の材料となる膜を基板上に堆積する工程と、前記膜をパターニングすることによって、前記空洞形成用犠牲層を形成する工程とを含む。
【0026】
好ましい実施形態において、前記空洞形成用犠牲層の上面から下面に達する貫通穴を有する空洞形成用犠牲層を形成する。
【0027】
好ましい実施形態において、前記工程(c)では、前記空洞形成用犠牲層が存在していない領域に前記支持部を形成する。
【0028】
好ましい実施形態において、前記エッチングストップ層の一部を前記支持部として機能させる。
【0029】
好ましい実施形態において、前記工程(c)では、前記空洞形成用犠牲層の一部を前記支持部として残存させる。
【0030】
好ましい実施形態において、前記工程(c)は、ウェットエッチング技術によって前記空洞形成用犠牲層をエッチングする工程を含み、前記工程(d)は、ドライエッチング技術によって前記支持部の少なくとも一部をエッチングする工程を含む。
【0031】
好ましい実施形態において、前記工程(a)は、前記エッチングストップ層を前記空洞形成用犠牲層上に堆積する工程を含む。
【0032】
好ましい実施形態において、前記工程(a)では、前記エッチングストップ層として機能するシリコン酸化物層と、前記空洞形成用犠牲層として機能する領域を含む単結晶シリコン基板とを備えたSOI基板を用意する。
【0033】
好ましい実施形態において、前記工程(c)を行う前に、前記第2開口部を規定するパターンを有するマスクであって、前記第1開口部の内部を露出させるマスクで前記エッチングストップ層を覆う工程を行い、前記工程(d)を行った後に前記マスクを除去する工程を行う。
【0034】
好ましい実施形態において、前記仮空洞を形成した後、前記仮空洞を拡大する前において、前記エッチングストップ層の前記第1開口部を薄膜で塞ぐ工程と、前記薄膜上にセンサ用膜を形成する工程と、前記センサ用膜をパターニングする工程とを行う。
【0035】
好ましい実施形態において、前記薄膜は、化学的気相成長法によって堆積される。
【0036】
好ましい実施形態において、前記薄膜の上に、熱吸収用絶縁膜を形成する工程を更に含み。
【0037】
好ましい実施形態において、前記熱吸収用絶縁膜の上に保護用絶縁膜を形成する工程を更に含む。
【0038】
好ましい実施形態において、前記工程(a)は、単結晶シリコン基板の表面を局所的に酸化することによって前記シリコン基板の表面において選択された領域に二酸化シリコンを形成する工程を含み、前記二酸化シリコンの少なくとも一部を前記空洞形成用犠牲層として用いる。
【0039】
好ましい実施形態において、前記二酸化シリコンを、素子分離用絶縁膜として用いる。
【0040】
好ましい実施形態において、前記空洞形成用犠牲層は、半導体基板の表面部分である。
【0041】
好ましい実施形態において、前記工程(c)は、ドライエッチング技術により、前記第1開口部から前記空洞形成用犠牲層に凹部を形成する工程と、前記凹部を等方的にエッチングする工程とを含む。
【0042】
好ましい実施形態において、前記工程(c)において、前記支持部を前記仮空洞の周囲のみに形成する。
【0043】
好ましい実施形態において、前記工程(c)において、前記支持部を前記仮空洞の内部に形成する。
【0044】
好ましい実施形態において、総横断面積が1000μm以上の前記空洞を形成する場合、各々の横断面積が10μm以上の柱を3本以上10本の本数で前記支持部として形成する。
【0045】
好ましい実施形態において、前記エッチングストップ層として窒化物層を形成し、前記薄膜として二酸化シリコン膜を形成する。
【0046】
好ましい実施形態において、前記パターニングされた薄膜を含む構造体を外部から遮断するキャップを形成する工程を更に含む。
【0047】
本発明による電子デバイスは、少なくとも1つの空洞を有する基板と、前記空洞の上面部を形成している薄膜構造体と、パターニングされ、前記薄膜構造体によって支持された薄膜とを備えた電子デバイスであって、前記薄膜構造体のうち、前記パターニングされた薄膜が存在していない領域に形成された少なくとも1つのホールを更に備えており、前記ホールが前記空洞に達している。
【0048】
好ましい実施形態において、前記空洞の内部において、前記ホールの真下には、前記薄膜構造体に向かって突出する凸部が形成されている。
【0049】
好ましい実施形態において、前記空洞の内部において、前記ホールの真下には、前記薄膜構造体から遠ざかる向きに凹部が形成されている。
【0050】
好ましい実施形態において、前記パターニングされた薄膜はボロメータであり、赤外線センサとして機能する。
【0051】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
【0052】
(第1の実施形態)
本実施形態の電子デバイスは、赤外線検出部(ボロメータ)を有する赤外線センサである。
【0053】
まず、図1(a)及び(b)を参照する。図1(a)及び(b)は、それぞれ、空洞形成用犠牲層を形成する工程を示す断面図及び平面図である。これらの図に示す工程では、公知のLOCOS分離技術を用いて、半導体基板10の表面の選択された領域を局所的に酸化する。本実施形態で用いる半導体基板10は、単結晶シリコンウェハであるため、この酸化によってシリコン酸化物(熱酸化物)からなる空洞用絶縁膜11が形成される。
【0054】
なお、添付の図面では、単一の空洞用絶縁膜11だけが記載されているが、1つの半導体基板10上に複数の空洞用絶縁膜11が同時に形成されてもよい。本明細書では、簡単化のため、1つの空洞を半導体基板10に形成する例を説明するが、当業者であれば、本明細書の開示から、複数の空洞を同時に形成する方法が容易に理解される。
【0055】
好ましい実施形態において、半導体基板10の図示されていない他の領域には、例えばセンサの動作に必要な種々の回路(制御回路など)が形成される。このような回路は、半導体集積回路技術を用いて半導体基板10上に形成することができる。半導体基板10上にトランジスタなどを回路要素として含む集積回路を形成する場合、集積回路を構成する個々のMISFETを電気的に分離する必要がある。このような電気的分離は、素子分離絶縁膜を半導体基板10に形成することによって行われる。製造工程数を低減するためには、素子分離絶縁膜を形成する工程が空洞用絶縁膜11を形成する工程を兼ねることが好ましい。
【0056】
本実施形態における空洞用絶縁膜11の厚さは、約0.4〜約1μmの範囲から設定される。空洞用絶縁膜11のサイズは、30μm×30μmの矩形形状から100μm×100μm程度の矩形形状までの範囲で選択されえる。ただし、空洞用絶縁膜11の平面レイアウトは、矩形に限定されず、他の形状であってもよい。
【0057】
空洞用絶縁膜11は、LOCOS分離技術以外の技術によって作製されてもよい。例えば、予め半導体基板10の表面に凹部を形成しておき、CVD法などの薄膜堆積技術によって堆積した絶縁膜で、この凹部を埋め込んでも良い(トレンチ分離形成技術)。
【0058】
次に、図2(a)及び(b)を参照する。図2(a)及び(b)は、それぞれ、半導体基板10にエッチストッパー層として機能するシリコン窒化物層を形成する工程を示す断面図及び平面図である。
【0059】
図2(a)及び(b)に示す工程では、半導体基板10及び空洞用絶縁膜11の上に、CVD法により、厚さ200〜400nmのシリコン窒化物層12を堆積する。この工程は、基板温度を760℃に保持して行う。
【0060】
図3(b)は、空洞形成用開口(第1開口部)を形成する工程を示す平面図であり、図3(a)は、そのIIIa−IIIa線断面図である。
【0061】
図3(a)及び(b)に示す工程では、まず、フォトリソグラフィによって形成されたレジストマスク(図示せず)がシリコン窒化物層12上に形成される。このレジストマスクは、シリコン窒化物層12及び空洞用絶縁膜11を貫通する空洞形成用開口15を規定するパターンを有している。空洞形成用開口15は、図3(b)に示される配列パターンを有しており、半導体基板10に到達する。このような空洞形成用開口15は、まず、シリコン窒化物層12のうち、上記レジストマスクによって覆われていない部分をエッチングした後、続いて、空洞形成用開口15のうち、上記レジストマスクによって覆われていない部分をエッチングすることによって形成される。これらのエッチングは、好ましくは、異方性の高いドライエッチングによって実行される。開口15の直径は、例えば約0.3μmに設定される。
【0062】
図3(b)からわかるように、開口15の間隔は、4つの場所で他の場所によりも相対的に大きい。これらの4つの場所では、次に行う仮空洞を形成する工程で空洞用絶縁膜11が完全にはエッチングされずに残存することになる。
【0063】
図4(b)は、仮空洞を形成する工程を示す平面図であり、図4(a)は、そのIVa−IVa線断面図である。この工程では、バッファードフッ酸を用いたウェットエッチングを行うことにより、空洞用絶縁膜11をエッチングして仮空洞16xを形成するとともに、空洞用絶縁膜11のエッチング残部によって支持部を形成する。この支持部は、仮空洞16xの周囲を取り囲む壁11aと、仮空洞16xの内部に位置する4本の柱11bとによって構成されている。壁11a及び柱11bにより、仮空洞16xの天井部(エッチストッパー層)が支持され、シリコン窒化物層の落下などの不具合が防止される。
【0064】
この仮空洞を形成する工程では、空洞用絶縁膜11を等方的にエッチングするためのエッチチャントが、図3(b)に示すように配列された複数の開口15を介して空洞用絶縁膜11に供給される。エッチングが等方的に進行するため、空洞用絶縁膜11のうち、開口15の真下の部分だけではなく、隣接する開口15の間の領域の真下の部分もエッチングされる。開口15の間隔が相対的に大きく設定されている4つの場所では、開口15の真下部分からの横方向エッチングが不充分に進行し、その結果、エッチング残部が形成される。このエッチング残部によって柱11bが構成される。本実施形態では、仮空洞を形成するためのエッチングの時間か長すぎると、柱11bが細り、最終的には消失する。このため、開口15の配列間隔と、エッチング時間を適切に調節する必要がある。
【0065】
なお、柱11bの数や位置は、本実施形態における柱の数や位置に限定されはしない。開口15の形状、大きさなどの平面レイアウトを工夫することにより、任意の位置に任意に大きさ及び形状を有する支持部材を形成することができる。
【0066】
次に、仮空洞を形成するため設けた開口15をいったん塞ぐ工程を行う。図5(b)は、この工程を示す平面図であり、図5(a)は、そのVa−Va線断面図である。この工程では、CVD法により、半導体基板10上に厚さ350nmのシリコン酸化物層20を堆積する。このシリコン酸化物層20は、好ましくは、TEOSからなる形成する。
【0067】
仮空洞16xの天井部であるシリコン窒化物層12に存在する空洞形成用開口15は、堆積したシリコン酸化物層20によって塞がれる。シリコン酸化物層20の堆積は、基板温度を約680℃にして実行される。この温度は、ポリシリコン膜を熱酸化する工程を行うときの基板温度(約900℃)に比べてかなり低い。
【0068】
シリコン酸化物層20の堆積工程の初期においては、開口15の全体が塞がれていないため、仮空洞16xの底面上にも酸化物層(底部酸化物層20a)が堆積される。
【0069】
次に、図6(a)及び(b)に示すように、ボロメータ用抵抗体をシリコン酸化物層20上に堆積する工程を行う。図6(b)は、パターニングされたボロメータ用抵抗体のレイアウトを示す平面図であり、図6(a)は、そのVIa−VIa線断面図である。
【0070】
この工程では、半導体基板10上に、厚さ500nmのポリシリコン膜を堆積した後、フォトリソグラフィ及びエッチング技術により、ポリシリコン膜をパターニングする。ポリシリコン膜のパターニングにより、例えば略S字状のボロメータ用抵抗体21が形成される。このボロメータ用抵抗体21が赤外線センサの赤外線検出部として機能することになる。ボロメータ用抵抗体21は、仮空洞16x中の柱11bの直上に位置する領域を回避して形成される。言い換えると、ボロメータ用抵抗体21の直下に柱11bは存在していない。
【0071】
次に、図7(a)及び(b)に示すように層間絶縁膜を形成する工程を行う。図7(b)は、平面図であり、図7(a)は、そのVIIa−VIIa線断面図である。この工程では、シリコン酸化物層21及びボロメータ用抵抗体21を覆うように、厚さ約700nm〜1μmのBPSG(Boro−Phospho−Silicate Glass:リンボロンガラス)からなる層間絶縁膜24を堆積する。この層間絶縁膜24は、赤外線吸収膜として機能する。
【0072】
次に、図8(a)及び(b)に示すように、ボロメータ用配線を形成する工程を行う。図8(b)は、配線のレイアウトを示す平面図であり、図8(a)は、そのVIIIa−VIIIa線断面図である。
【0073】
この工程では、まず、フォトリソグラフィ及びドライエッチング技術により、層間絶縁膜24を貫通して、ボロメータ用抵抗体21の両端部に到達する2つのホールを形成する。その後、ホールをW(タングステン)で埋めて、ボロメータ用抵抗体21の両端にそれぞれ接続される2つのプラグ26を形成する。更に、層間絶縁膜24の上にAl合金膜を堆積した後、Al合金膜をパターニングして、各プラグ26にそれぞれ接続される配線25を形成する。この配線25は、ボロメータが配置される画素部と周辺回路とを電気的に接続する。後に説明するように、抵抗体21が赤外線に照射された時と、赤外線に照射されない時とで、抵抗体21の抵抗が変化するため、配線25を流れる電流に基づいて抵抗変化を検知すれば、赤外線照射量を検出することが可能である。
【0074】
次に、パッシベーション膜を形成する工程を行う。図9(b)は、パッシベーション膜を形成した状態の平面図であり、図9(a)は、そのIXa−IXa線における断面図である。この工程では、層間絶縁膜24及び配線25を覆ように、シリコン窒化物層からなるパッシベーション膜27を堆積する。パッシベーション膜27は、保護用絶縁膜であるとともに、赤外線吸収層としての役割も果たす。パッシベーション膜27の成長温度は例えば約400℃である。
【0075】
次に、最終的な空洞を形成する工程を行う。図10(b)は、空洞が形成された状態を示す平面図であり、図10(a)は、そのXa−Xa線断面図である。この工程では、パッシベーション膜27、層間絶縁膜24、シリコン酸化物層20、シリコン窒化物層12のうち、柱11bの上方に位置する部分を、フォトリソグラフィ及びドライエッチング技術によってエッチングして、ホール(第2開口部)28を形成する。このホール28は、仮空洞16x内の柱11bをも上方からエッチングする。この工程により、柱11bの少なくともなく上部が除去されるたることにより、仮空洞よりも容積が拡大した最終空洞16Aが形成される。図10(a)に示す例では、柱11bの全体が除去され、更に、底部酸化物層20aの一部も除去される。
【0076】
本実施形態では、図4(a)及び(b)に示す工程では、柱11bを形成しているが、柱11bに代えて、ボロメータ用抵抗体21がオーバーラップしないようレイアウトを有する壁(支持部)を形成してもよい。そのような壁を形成した場合は、図10(a)及び(b)に示す工程で、壁の上方にホール28を形成し、エッチングによって壁の少なくとも一部(好ましくは全部)を除去することになる。
【0077】
本実施形態の製造方法にれば、最終空洞16Aの内部には、柱や壁などの支持部の少なくとも一部が除去される。このため、支持部の全体が除去されるか、あるいは、支持部とエッチングストップ層との連結がカットされるため、ボロメータ用抵抗体21とシリコン基板との間の熱コンダクタンスを低減することができ、赤外線の検知感度や検知精度の向上を図ることができる。
【0078】
本実施形態では、エッチングストッパーとして機能するシリコン窒化物層12の空洞形成用開口15をCVD酸化物層によって塞いでいる。開口15をポリシリコンの酸化によって塞ぐと、高温の処理が必要となり、天井部の各部材に歪みを与え天井部の破壊が生じるおそれがあるが、本実施形態によれば、そのような高温処理が不要となるため、好ましい。特に、半導体基板10上に、赤外線検出部とは別にトランジスタなどを形成する場合、高温熱処理は、トランジスタ特性に悪影響を与えるおそれがある。
【0079】
なお、本実施形態では、空洞形成のための下地層として、LOCOS膜を用いたが、LOCOS膜に代えて、STI(Shallow Trench Isolation)などのトレンチ分離技術を用いて形成される素子分離用絶縁膜を用いてもよい。
【0080】
また、ボロメータ用抵抗体21としては、ポリシリコンだけでなく、Ti、TiO、Pt、VOなどを用いることができる。これらの材料は、赤外線を受光したときの温度上昇にともなって抵抗が変化し、抵抗変化型赤外線検出部(ボロメータ)として利用できる。
【0081】
本実施形態の赤外線センサの場合、パッシベーション膜27及び層間絶縁膜24との厚さは1μm以上2μm以下の範囲(例えば1.6μm前後)であることが好ましい。これらの膜の厚さが1μm以上であると、赤外線吸収率を高く維持することができ、膜の厚さが2μm以下であると、熱容量が過大になるのを防止することができる。
【0082】
赤外線検出部であるボロメータを形成するためにシリコンプロセスを利用する場合、複数の工程において高温処理を行うので、ボロメータの各部を構成する材料の膨張率差(収縮率差)に応じた内部応力が発生する。このために、従来技術では、以下のような問題がある。
【0083】
(1)空洞の天井部を支持するための柱の本数もしくは横断面積を小さくすれば、空洞の天井部の強度が低下して製造過程で空洞が破損するおそれがある。
【0084】
(2)空洞の天井部を支持するための柱の本数もしくは横断面積を大きくすれば、赤外線検出部(ボロメータ)と、その下方の基板との間の断熱が不十分であり、センサ感度が悪くなる。
【0085】
以下、上記の問題を、シリコン窒化物層の成長後における引張り応力による破損を例にとって詳しく説明する。図11(a)〜(d)は、本実施形態に対する比較例の製造方法による赤外線センサの製造工程の不具合を説明するための斜視図である。図12(a)〜(c)は、本実施形態の赤外線センサの製造工程の利点を説明するための斜視図である。
【0086】
図11(a)に示すように、CVDにより空洞用絶縁膜の上にシリコン窒化物層を堆積した後、基板温度を常温に戻すと、基板が上方に反り、シリコン窒化物層に引張り歪みが生じる。図11(a)は、図2(a)及び(b)に示す工程における状態を示している。この応力の原因は、シリコン窒化物層とシリコン基板との熱膨張率(熱収縮率)の差や、成長条件に依存して生じる構造欠陥などである。このときのシリコン窒化物層の引張り応力の大きさは、ある文献(丸善株式会社応用物理データブックp.528)によると、例えばシリコン基板上にシリコン窒化物層を堆積した場合には10−10(dyn/cm)であり、一般的に非常に大きな値である。
【0087】
次に、図11(b)に示すように、ドライエッチングにより、シリコン窒化物層及び空洞用絶縁膜にホールを形成すると、シリコン窒化物層が更に引っ張られる状態になる。図11(b)は、図3(a)及び(b)に示す工程における状態を示している。
【0088】
次に、図11(c)に示すように、赤外線センサの感度を向上させるために、ウェットエッチングにより、柱や壁を残存させないで最終空洞を形成したとする。このとき、シリコン酸化物層からなる空洞用絶縁膜を完全に除去して、最終空洞を形成すると、シリコン窒化物層に応力が集中するためシリコン窒化物層が部分的に破断する。その結果、図11(d)に示すように、シリコン窒化物層が最終空洞内に落下するおそれがある。
【0089】
それに対し、本実施形態の製造方法によれば、図12(a)に示すように、図11(c)に示す工程とは異なり、図11(b)に示す状態から、ウェットエッチングにより、柱が残存している仮空洞をまず形成する(図4(a)及び(b)参照)。この状態では、柱によってシリコン窒化物層が支持されているので、図11(c)及び(d)に示すようなシリコン窒化物層の破断や落下を効果的に抑制することができる。
【0090】
そして、図12(b)に示すように、TEOS膜によって仮空洞の天井部を塞いだ後、層間絶縁膜及びパッシベーション膜を堆積する(図5(a)及び(b)及び図6(a)及び(b)参照)。この時点で、シリコン窒化物層がTEOS膜、層間絶縁膜及びパッシベーション膜によって強化された状態になる。なお、TEOS膜と層間絶縁膜との間には、ボロメータ用抵抗体が形成されているが、図12(b)においては、ボロメータ用抵抗体の図示が省略されている。
【0091】
その後、図12(c)に示すように、仮空洞の柱の除去により最終空洞を形成する(図10(a)及び(b)参照)。なお、層間絶縁膜の上には、配線及びパッシベーション膜が形成されているが、図12(c)では、配線の図示が省略されている。
【0092】
よって、本実施形態の製造方法により、エッチングストッパーであり空洞の天井部の骨格でもあるシリコン窒化物層の破断や落下を防止しつつ、検出感度及び検出精度の高い赤外線センサを形成することができる。
【0093】
(第2の実施形態)
本実施形態においても、最終空洞を形成するまでの工程は、第1の実施形態における図1(a)〜図10(b)を参照して説明した通りである。
【0094】
図13(b)は、本実施形態における最終空洞を形成する工程を行った直後における平面図であり、図13(a)は、そのXIIIa−XIIIa線断面図である。
【0095】
本実施形態では、フォトリソグラフィ及びドライエッチングにより、パッシベーション膜27、層間絶縁膜24、シリコン窒化物層12に形成する第2開口部の位置及び形状が、第1の実施形態における第2開口の位置及び形状から異なっている。より具体的には、本実施形態では、第2開口部として、仮空洞16xを取り囲む側壁部11aの上にホール30を形成する。そして、このホール30を介して、側壁部11aの少なくとも一部をエッチングし、仮空洞を拡大した最終空洞を形成する。
【0096】
この工程により、柱11bはエッチングされずに残存するが、側壁部11aの一部が上方からエッチングされ、より幅の狭い側壁部11cに変化する。その結果、仮空洞よりも横断面積が大きい最終空洞16Bが形成されることになる。なお、上記のエッチング工程により、最終空洞16Bの底面上の底部酸化物層20aの一部も除去される。
【0097】
第1の実施形態においては、最終空洞16A内の柱がすべて除去されている。しかし、最終空洞16Aの面積が比較的に大きい場合、最終空洞16Aの天井部を構成する部材が破断や落下するおそれが生じる。本実施形態では、柱11bを残しつつ、側壁部11aの一部を除去することにより、赤外線検出の感度及び精度の向上を図っている。
【0098】
本実施形態においても、CVD法により、シリコン窒化物層12の空洞形成用開口を塞ぐシリコン酸化物層20を形成しているので、第1の実施形態と同様に、空洞の天井部に大きな熱歪みを与えることなく、工程を進めることができ、第1の実施形態と同じ効果を発揮することができる。
【0099】
最終空洞の横断面積が1000μm以上の場合には、内部に横断面積が10μm以上の柱を2本以上10本以下の本数で残すことにより、空洞の天井部の破断等を確実に防止することができる。
【0100】
逆に、柱11bを除去しても、天井部の破壊が問題にならないような場合には、第1の実施形態で形成したホール28を上記のホール30とともに形成した後、壁11aだけではなく、柱11bの一部または全部をエッチングしてもよい。
【0101】
(第3の実施形態)
次に、本発明の第3の実施形態を説明する。本実施形態では、空洞を形成するための下地層(空洞形成用犠牲層)としてシリコン基板を用いる。
【0102】
まず、図14(a)及び(b)に示すように、基板40上にシリコン窒化物層42を形成する工程を行う。図14(b)は、シリコン窒化物層42が形成された状態の基板40を示す平面図であり、図14(a)は、その断面図である。
【0103】
この工程では、760℃に保持したシリコン基板40の上に、CVD法により、厚さ200〜400nmのシリコン窒化物層42を堆積する。シリコン窒化物層42は、エッチングストップ層として機能する。
【0104】
次に、図15(a)及び(b)に示すように、シリコン窒化物層42に開口45を形成する工程を行う。図15(b)は、開口45の配置を示す平面図であり、図15(a)は、そのXVa−XVa線断面図である。
【0105】
この工程では、フォトリソグラフィ技術によって形成されたレジストマスク(図示せず)を用いたドライエッチングを行うことにより、シリコン窒化物層42に空洞形成用開口45を形成する。図15(b)に示す例では、3行×3列の9個の開口45が形成されている。縦に並んだ3個の開口45の列における開口45の間隔に比べると、横方向に並んだ3個の開口45の行における開口45の間隔は広い。
【0106】
次に、図16(a)及び(b)に示すように、仮空洞を形成する工程を行う。図16(b)は、仮空洞が形成された段階の平面図であり、図16(a)は、そのXVIa−XVIa線断面図である。
【0107】
この工程では、KOHやヒドラジンなどのアルカリ系エッチング液を用いたウェットエッチングを行うことにより、シリコン基板40の一部が除去される。このエッチングは、シリコン基板40の表面のうち、開口46を介して露出する領域から等方的に進行する。等方性のウェットエッチングは、深さ方向のみならず横方向にも進行するため、隣接する空洞形成用開口45の間に位置する領域では、両側の開口45からエッチングされる。そのため、図16(b)に示すように、間隔の狭い部分では、エッチングによって形成された凹部が連結するが、間隔の広い部分では、エッチングされない部分が残る。
【0108】
こうして、図16(a)及び(b)に示されるように、複数の仮空洞46xが形成されるとともに、各仮空洞46xの間に、シリコン基板40の残部である壁40aが形成される。
【0109】
図16(b)の例では、同図の縦方向に並ぶ仮空洞46x同士が互いにつながり、同図の横方向に並ぶ仮空洞46x同士が連通していないが、仮空洞46xの形態は、このような例に限定されない。複数の仮空洞46xは、互いに孤立していてもよいし、一部で互い連通していてもよい。また、すべての仮空洞46x連通していてもよい。仮空洞46xの形態は、空洞形成用開口45の形状、大きさ、配置などから自由に設計することができるし、また、ウェットエッチングの条件によっても変更し得る。
【0110】
本実施形態では、エッチングストップ層の支持部として機能し、仮空洞の崩壊を防止する壁40aを残存させることが重要である。このため、仮空洞46xを形成するためのエッチングを行うとき、柱又は壁のない連続した1つの大きな空洞が形成されることがないように、エッチング条件を調節する必要がある。
【0111】
次に、開口45を塞ぐ工程を行う。図17(b)は、シリコン酸化物層50を堆積した段階の平面図であり、図17(a)は、XVIIa−XVIIa線断面図である。この工程では、CVD法により、基板40上に厚さ350nmのTEOSからなるシリコン酸化物層50を堆積して、仮空洞46xの天井部であるシリコン窒化物層42の空洞形成用開口45を塞ぐ。このとき、仮空洞46xの底面上にも底部酸化物層50aが堆積される。
【0112】
図18(b)は、シリコン酸化物層50に第2開口部を形成した段階の平面図であり、図18(a)は、そのXVIIIa−XVIIIa線断面図である。この工程では、フォトリソグラフィ及びドライエッチング技術により、シリコン酸化物層50のうち、仮空洞46x間の壁40aの上方に位置するホール58を形成する。そして、このホール58から下方の壁40aをエッチングする。このエッチングにより、最終空洞46が形成される。このように、本実施形態によれば、LOCOS膜などの絶縁膜を利用することなく、直接シリコン基板40に空洞を形成することができる。
【0113】
なお、最終空洞46の形成に先立って、第1、第2の実施形態と同様に、ボロメータ用抵抗体を形成しておくことができる。この場合、図18(b)において破線で示すS字状の領域に、パターニングされたボロメータ用抵抗体が配置される。ボロメータ用抵抗体を形成した後、ボロメータ用抵抗体を覆うように層間絶縁膜及びパッシベーション膜を積層し、その後、これらの積層膜を貫通するようにホール58を形成することになる。
【0114】
(第4の実施形態)
次に、上記各実施形態の製造方法で作製したボロメータ用抵抗体を備えた赤外線センサの実施形態を説明する。
【0115】
図19(a)及び(b)は、本実施形態の赤外線センサの断面図及び電気回路図である。ここでは、図18(a)及び(b)に示す赤外線検出部を備えた赤外線センサを説明するが、この赤外線検出部の変わりに、前述した地の赤外線検出部の構造を有する赤外線センサでも同様である。
【0116】
本実施形態の赤外線センサは、図19(a)に示すように、厚さが約700μmのシリコン基板110と、シリコン基板110の上に設けられた抵抗素子(ボロメータ)120と、シリコン基板110の上に形成され、抵抗素子120への電流をオン・オフするためのスイッチングトランジスタ130と、抵抗素子120が搭載されている領域を減圧雰囲気に保持するためのキャップ体140とを備えている。この赤外線センサ全体の大きさは、数mm程度である。シリコン基板110の上には、蛇行パターンを有する抵抗体111と、抵抗体111を支持するシリコン窒化物層112及びシリコン酸化物層113(TEOS膜)と、抵抗体111の上を覆うBPSG膜116(層間絶縁膜)及びパッシベーション膜(シリコン窒化物層)117とが設けられている。蛇行する抵抗体111、シリコン酸化物層113、BPSG膜116及びパッシベーション膜117の下方及び上方には、それぞれ真空に保持された空洞部119、143が設けられ、空洞部119、143は、シリコン酸化物層113、BPSG膜116及びシリコン窒化物層112に形成された孔Hetを通じて互いにつながっている。
【0117】
抵抗体111の材質は、Ti、TiO、ポリシリコン、Ptなどがあり、いずれを用いても構わない。
【0118】
パッシベーション膜117のうち、キャップ体140の筒部142の下方に位置する部分には、軟質金属材料(アルミニウムなど)からなる環状膜118が設けられている。筒部142の先端にも、軟質金属材料(アルミニウムなど)からなる環状膜144が設けられている。両接合部118、144同士の間に形成された環状接合部115により、キャップ体140とシリコン基板110との間に存在する空洞部143と、シリコン基板内部の空洞部119とが、減圧雰囲気(真空状態)に保持されている。すなわち、空洞部119、143が存在することにより、抵抗体111がシリコン基板110と熱絶縁され、赤外線入射量による温度上昇の効率を高く維持するように構成されている。
【0119】
キャップ体140の基板部141は、厚さ約700μmのシリコン基板上に、厚さ約3μmのGe層と、表面にフレネルレンズが形成された厚さ約1μmのSi層とをエピタキシャル成長させた構造となっている。キャップ体140の筒部142によって深さ数μm以上の空洞部が形成される。なお、窓部となる部分をエッチングなどにより薄くしてもよい。
【0120】
スイッチングトランジスタ130は、ソース領域131、ドレイン領域132及びゲート電極133を備えている。そして、ソース領域131がキャップ体140の筒部142の下方に形成されており、ソース領域131が真空状態に封止された抵抗体111と外部の部材との間の信号をつなぐ配線として機能するように構成されている。
【0121】
図19(a)には図示されていないが、シリコン基板110の下面には、抵抗素子を冷却するためのペルチェ素子が取り付けられている。このペルチェ素子は、ショットキー接触部を通過するキャリアの移動に伴う熱の吸収作用を利用した素子であり、本実施形態においては、周知の構造を有する各種ペルチェ素子を用いることができる。
【0122】
抵抗体111の一端は、図19(b)に示すように、電源電圧Vddを供給する配線135に接続され、抵抗体111の他端はスイッチングトランジスタ130のドレイン領域132に接続されている。スイッチングトランジスタ130のゲートには、配線136を介してオン・オフ切り替え用信号が入力され、スイッチングトランジスタ130のソースは、他端に標準抵抗が設けられた配線138を介して抵抗体111が受けた赤外線量を検知するための検出部(図示せず)に接続され、スイッチングトランジスタ130の基板領域は、配線137を介して接地電圧Vssを供給する接地に接続されている。すなわち、赤外線量に応じて抵抗体111の温度が変化して抵抗値が変化すると、配線138の電位が変化することから、この電位の変化から赤外線量が検出される。
【0123】
ディスクリート型赤外線センサにおいては、ボロメータなどからの出力を増幅するオペアンプをも基板上に設けることがある。その場合、本実施形態のボロメータ、スイッチングトランジスタに加えて、オペアンプをキャップ体によって封止される領域に配置することができる。
【0124】
次に、図20(a)〜(f)を参照しながら、本実施形態の電子デバイスに用いられるキャップ体の形成方法を説明する。
【0125】
まず、図20(a)に示すように、シリコンウェハ150の上にGe層とSi層とを順次エピタキシャル成長させてなるキャップ用ウェハ150を準備する。シリコンウェハの上に厚さ約3μmのGe層をエピタキシャル成長させるには、シリコンウェハの上にSi1−xGe層をGe成分比xが0から1まで変化するようにエピタキシャル成長させた後、Ge層を所定の厚さだけエピタキシャル成長させる。また、その後、Ge層の上にSi1−xGe層をGe成分比xが1から0まで変化するようにエピタキシャル成長させた後、厚さ約1μmのSi層をエピタキシャル成長させる。そして、Si層の表面に各赤外線センサに赤外線を集光させるための凸レンズとなるフレネルレンズを形成する。
【0126】
キャップ用ウェハ150のフレネルレンズが形成された面を下方にした状態で、図20(a)に示すように、キャップ用ウェハ150のGe層及びSi層とは対向する面上に、蒸着法、スパッタリング法などにより、厚さ約600nmのAl膜151を形成する。
【0127】
次に、図20(b)に示すように、Al膜151上にレジストパターン(図示せず)を形成し、レジストパターンをマスクとして、Al膜151をエッチングし、環状膜144を形成する。
【0128】
この後、図20(c)に示すように、環状膜144をマスク(ハードマスク)として、あるいはレジストパターンを残したままでドライエッチング(RIE)を行う。こうして、キャップ用ウェハ150に、各赤外線センサの空洞となる凹部を囲む筒部142を形成する。このとき、キャップ用ウェハ150は、シリコンウェハの残部、Ge層、Si層及びフレネルレンズなどを有する基板部141と、筒部142とにより構成され、筒部142の高さつまり凹部の深さは、数μm以上である。
【0129】
キャップ体の作成方法として、バルクシリコン基板に代えて、酸化絶縁層(例えばいわゆるBOX層)を有するSOI基板を用いることもできる。その場合、絶縁層とシリコン基板とのエッチング選択比が高い条件でシリコン基板をエッチングすることができるので、絶縁層の部分で凹部の形成を確実に停止させることが可能になる。
【0130】
次に、図20(d)に示すように、キャップ用ウェハ150の基板部141を上に向けた状態で、ICP−RIEを用いたドライエッチングにより、キャップ用ウェハ150の基板部141に、基板部141を分離して各赤外線センサのキャップ体を個別に形成するための切り込み部152を形成する。そして、図19に示すような構造を有する本体基板100を準備し、本体基板100の上にAlからなる環状膜118を形成する。
【0131】
次に、図20(e)に示すように、例えば、第3の実施形態の工程を経て赤外線検出部が形成された本体ウェハ100の上に、キャップ用ウェハ150を載置して、環状膜118、144同士を結合させ、圧着による接合工程を行う。こうして、図19に示すような環状接合部115を形成することができる。
【0132】
次に、図20(e)の下方に示すように、キャップ用ウェハ150の切り込み部152でキャップ用ウェハを赤外線センサごとに割るとともに、本体ウェハ100を赤外線センサごとにダイシングによって切り出す。これにより、シリコン基板110とキャップ体140からなるディスクリート型赤外線センサが得られる。
【0133】
図21は、圧着に用いられる装置の構成を概略的に示す断面図である。同図に示すように、チャンバー160には、圧着用の圧力を印加するための支持部161と、チャンバー160内を真空に保持するための広帯域ロータリーポンプ162と、Arを照射するための照射装置163、164とが取り付けられている。そして、本体ウェハ100を上方に、キャップ用ウェハ150を下方に配置した状態で、照射装置163、164から各環状膜118、144(図20(d)参照)にそれぞれAr原子ビームを照射する。この処理により、環状膜118、144を構成するAl表面の汚染物質や酸化物層が除去される。その後、チャンバー160内の真空度を10−4Paレベルに保持した状態で、常温(例えば30℃程度)で、0.5MPa〜20MPaの圧力を両環状膜118、144間に印加することにより、各環状膜118、144を互いに接合する。圧着する前に、環状膜118、144を約150℃に加熱することにより、表面に吸着しているArの追い出しを行ってもよい。
【0134】
なお、Ar原子を照射する代わりにO原子や、他の中性原子を照射しても、Alなどの金属の表面にダングリングボンドを露出させることができるので、本実施形態と同様の効果を得ることができる。
【0135】
接合に用いる金属としては、Alの他の金属(合金を含む)を用いることができるが、特に、融点の低いIn、Cu、Au、Ag、Al−Cu合金などは、常温又は常温に近い低温での接合が可能である。これらの金属は同種同士の金属を用いてもよいし、互いに異なる種類の金属同士を用いてもよい。例えば、環状膜としてIn膜を蒸着により形成しておき、加圧すると、In膜の表面がつぶれてIn膜の表面部に存在する自然酸化物層がつぶれて、In同士の金属結合が行なわれる。このような圧着を用いることもできる。
【0136】
また、接合方法には、熱圧着だけでなく超音波接合を用いる方法や、常温で組成変形を与えて接合する方法などがあり、いずれを用いてもよい。更に、Si同士の間、Si−酸化物層間、酸化物層同士の間などにおける水素結合を利用した接合も可能である。
【0137】
特に、10−2Pa〜10−4Pa程度の真空度で接合させることにより、内部空間の真空度を高くして赤外線センサ等の機能をある程度高く維持しつつ、高真空状態を保持するための困難性を回避することができるので、実用的かつ量産に適した接合を行うことができる。
【0138】
本実施形態では、多くのセンサ、放射素子などの素子を含むセルアレイ全体を真空状態に保持せず、多数の赤外線センサが形成されたウェハを用いつつ、各赤外センサを個別に真空状態に封止する。このため、本実施形態は、ディスクリート型素子にも容易に適用することができる。特に、本実施形態は、電子デバイスの製造プロセス、特に、CMOS用プロセスをそのまま利用することができるので、実用に適している。
【0139】
本実施形態では、従来技術のように封止部をはんだ接合によって形成するのではなく、封止部をアルミニウムなどの軟質金属同士の接合を利用して形成するので、赤外線センサなどの素子の小型化にも適用が容易となる。
【0140】
本実施形態の製造工程によると、ウェハに多数のディスクリート型赤外線センサを形成する場合にも、各赤外線センサ個別にキャップ体を接合することができる。特に、図20(d)に示すように、基板部141に切り込み部152を形成することにより、セルごとに接合部に加わる応力を均一化することができるので、接合時に局部的に大きな応力が作用せず、接続部の信頼性の向上を図ることができる。
【0141】
(第5の実施形態)
図22は、本実施形態の赤外線エリアセンサの電気回路図である。この赤外線エリアセンサは、複数の赤外線検出部が行及び列状に1つの基板に配列された構成を有している。図24は、この赤外線センサの構造を概略的に示す断面図である。
【0142】
このような構成の赤外線エリアセンサは、例えば、図20(e)に示す工程で作製された構造物を利用して作製されえる。具体的には、図20(e)のキャップ体用ウェハ150を赤外線検出部ごとに分割して多数のキャップ体140を形成する一方で、本体用ウェハ100は行列上の配置された多数の赤外線検出部を有するチップに分割すればよい。
【0143】
以下、本実施形態の赤外線エリアセンサの回路構成を詳細に説明する。図22に示すように、本体基板には、ボロメータ201とスイッチングトランジスタ202とを有する多数のセルA1〜E5が行列状に配置されたセルアレイが設けられている。1つのセルの大きさは、例えば40μm〜50μm程度であるが、検知する赤外線のほぼ波長の2倍に当たる20μm以上であればよい。各セルのスイッチングトランジスタ202のゲート電極は、縦方向走査回路209(V−SCAN)から延びる選択線SEL−1〜SEL−5に接続されている。各セルのボロメータ201の一端は電源供給ライン205に接続され、スイッチングトランジスタ202のソースは、接地から基準抵抗Ra〜Reを介して延びるデータライン204a〜204eに接続されている。また、データライン204a〜204eは、それぞれスイッチングトランジスタSWa〜SWeを経て出力アンプ206に接続されている。各スイッチングトランジスタSWa〜SWeのゲート電極には、横方向走査回路208(H−SCAN)から延びる信号線207a〜207eが接続されている。
【0144】
図23は、この赤外線エリアセンサの制御方法を示すタイミングチャートである。縦方向走査回路(V−SCAN)の制御により、選択線SEL−1が駆動されると、各セルA1〜E1のスイッチングトランジスタ202がオンになり、ボロメータ201に基準抵抗Ra〜Reを経た電圧がそれぞれ供給される。一方、横方向走査回路(H−SCAN)により、スイッチングトランジスタSWa〜SWeが順次駆動されて、各セルA1〜E1のデータDa1〜De1が出力アンプ206から出力される。次に、縦方向走査回路(V−SCAN)の制御により、選択線SEL−2が駆動されると、横方向走査回路(H−SCAN)の制御により、スイッチングトランジスタSWa〜SWeが順次駆動されて、各セルA2〜E2のデータDa2〜De2が出力アンプ206から出力される。同様に、縦方向走査回路(V−SCAN)、横方向走査回路(H−SCAN)の制御によって、各セルA3〜E3のデータDa3〜De3、各セルA4〜E4のデータDa4〜De4、各セルA5〜E5のデータDa5〜De5が出力アンプ206から順次出力される。
【0145】
各ボロメータ201が配置されているセルにおける赤外線の入力レベルが集計されて、検出対象に関する2次元の情報が得られる。
【0146】
(第6の実施形態)
図24に示す赤外線センサは、各赤外線検出部個別にキャップ体を有しているが、本発明の赤外線センサは、そのような実施形態に限定されない。
【0147】
図25は、本発明による赤外線センサの他の構造を示す断面図である。同図に示すように、キャップ体が1つの赤外線検出部を個別覆うのではなく、セルアレイの複数の赤外線検出部を覆っていてもよい。図25の赤外線センサでは、環状接合部が複数の赤外線検出部を囲んでいる。キャップ体の材質や、環状接合部を構成する材料及び形成方法は、第4の実施形態と同様である。
【0148】
図26は、本発明による赤外線センサの更に他の構造を示す断面図である。この赤外線センサでは、多数の赤外線検出部を含むセルアレイ全体をキャップ体が覆っている。環状接合部は、セルアレイ全体を囲んでいる。キャップ体の材質や、環状接合部を構成する材料及び形成方法は、第4の実施形態と同様である。
【0149】
本実施形態又はその変形例によると、環状接合部が、従来のはんだを利用したものとは異なり、金属結合又は水素結合を利用した接合、あるいは常温接合により形成されているので、抵抗素子が封入される空間の真空度を高く維持することができ、キャップ体内に封入される各種センサの検出感度のいっそうの向上や検出精度の向上を図ることができる。
【0150】
第4〜第6の実施形態においては、キャップ体によって封止される空洞部が真空ドームである場合を想定している。その場合、空洞部内の圧力は、製造工程中の圧着による環状膜の接合の容易性を考慮すると、10−2Pa〜10−4Pa程度が好ましいが、10−4Pa以下で10−7Paに達する真空雰囲気下における接合も可能である。
【0151】
(第7の実施形態)
次に、図27〜図29を参照しながら、PbTiOを用いた焦電型赤外線センサの実施形態を説明する。
【0152】
図27は、本実施形態に係る焦電型赤外線センサの赤外線検出部の構造を示す斜視図である。図28は、本実施形態に係る焦電型赤外線センサの赤外線検出部の断面図である。図29は、本実施形態に係る焦電型赤外線センサの赤外線検出部の平面図である。
【0153】
赤外線検出部Rseは、図27〜図29に示すように、シリコン基板201の上に設けられたLOCOS膜からなる柱210と、柱210の上にCVDにより形成されたTEOS膜211と、TEOS膜211の上にCVDにより形成されたシリコン窒化物層212と、シリコン窒化物層212の上にCVDにより形成されたTEOS膜213と、TEOS膜213の上にスパッタリングにより形成されたTi/Ptからなる下部電極215と、下部電極215の上にsol−gel法により形成されたPbTiOからなる誘電体膜218と、誘電体膜218の上にスパッタリングにより形成されたPtからなる上部電極219と、シリコン基板201上の前記各部材を覆うBPSGからなる層間絶縁膜220と、層間絶縁膜220を貫通して一方の端部で下部電極213に接続されるAl合金からなる第1配線222aと、層間絶縁膜220を貫通して一方の端部で上部電極219に接続されるAl合金からなる第2配線222bと、層間絶縁膜220を覆う窒化シリコンからなるパッシベーション膜223とを備えている。第1配線222a及び第2配線222bの各他方の端部は、シリコン基板201内に形成された第1、第2不純物拡散層230a、230bに接続されている。
【0154】
そして、赤外線検出部Rseは、層間絶縁膜220とパッシベーション膜223とからなる側壁部Rwlによって囲まれている。前記第1、第2不純物拡散層230a、230bは側壁部Rwlの下方を通って側壁部Rwlの外方まで延びている。つまり、赤外線検出部Rseに対して各不純物拡散層230a、230bを介して制御信号を供給するように構成されている。
【0155】
また、図示されていないが、図26に示す側壁部Rwlの上面には、図19に示すような環状膜が形成されており、その上にキャップ体の環状膜が接合されて、赤外線検出部Rse全体が外部から遮断されて減圧雰囲気に保持される。
【0156】
本実施形態においても、第1の実施形態で説明した製造方法を応用して、LOCOS膜に空洞216を形成し、LOCOS膜の残部である柱210によって支持される下部電極215、誘電体膜218及び上部電極219を有する赤外線検出部Rseが得られる。
【0157】
これにより、周囲が真空雰囲気に保持されて、かつ、シリコン基板201や側壁部Rwlとの熱コンダクタンスを小さく維持することができるので、赤外線検出感度及び検出精度の高い赤外線センサが得られる。
【0158】
図30は、本実施形態の焦電型赤外線センサの制御回路を示す電気回路図である。下部電極215、誘電体膜218及び上部電極219からなるキャパシタ251の下部電極は接地に接続されている。そして、ゲートがノードN1を介して上部電極219に接続されるデプリーション型の電荷検出用トランジスタ252と、ドレインがノードN1を介して上部電極219に接続されるリセット用MISトランジスタ253と、ソースが電荷検出用トランジスタ252のソースに接続され、ゲートがワード線に接続されるスイッチングトランジスタ254と、抵抗体用トランジスタ256とが配置されている。
【0159】
本実施形態では、赤外線を受けたときに焦電材料であるPbTiO膜(誘電体膜218)に生じる分極からノードN1に生じる電荷を検出することにより、赤外線料を検出するように構成されている。
【0160】
焦電材料としては、PbTiOの他、ZnO、PZT等があり、いずれを用いてもよい。
【0161】
本発明が適用される電子デバイスには、赤外線センサの他、圧力センサ、加速度センサ、流速センサなどがある。
【0162】
赤外線センサは、ボロメータ、焦電型センサ、サーモパイルなどの熱形と、PbS、InSb、HgCdTeなどを用いた量子形とに大別される。ボロメータには、ポリシリコン、Ti、TiON、VOなどの抵抗変化を利用したものがある。サーモパイルには、PN接合部に生じるゼーペック効果を利用したもの、更にはPNダイオードなどの順方向電流の過渡特性を利用したものがある。焦電型赤外線センサには、PZT、BST、ZnO、PbTiOなどの材料の誘電率変化を利用したものがある。量子型赤外線センサは、電子励起によって流れる電流を検出するものである。例えば、ゼーベック効果によって赤外線を検出するクロメル・アルメル熱電対(Chromel−AlumelThermocouple)を有する赤外センサ等がある。
【0163】
これらの赤外線センサは、赤外線検出感度ひいては赤外線検出精度を高く維持するためには、赤外線検出部からの熱放散が小さいことが好ましいものである。そして、キャップ体中で真空雰囲気又は不活性ガス雰囲気中に封入すると特性が向上する特性を有している。
【0164】
圧力センサ、加速度センサには、空気の粘性抵抗を減少させると感度が向上するので、キャップ体中で真空雰囲気又は不活性ガス雰囲気に封入すると特性が向上することが知られている。
【0165】
(感度の向上効果について)
ここで、本発明による赤外線の検出感度の向上効果について説明する。
【0166】
熱型の赤外線センサにおいては、赤外線検出部と基板との間の熱コンダクタンスが小さいほど、感度が大きくなる。従来の方法においては、空洞内の壁や柱が除去されることがないため、これらの部分による熱コンダクタンスが大きくなり感度が悪くなる。
【0167】
これに対して、本発明においては、上記の各実施形態のように、熱処理と空洞上部の補強後にドライエッチを行って、柱や壁を除去している。このため、天井部の破損を防止しつつ、赤外線の検出感度を向上することができる。
【0168】
−感度の解析式−
文献(S.Sedky、P.Fiorini、M.Caymax、C.Baeart、and R.Nertens、”Characterization of Bolometers Based on Polycrystalline Silicon Germanium Alloys、”IEEE ELECTRON DEVICE LETTERS、VOL.19、NO.10、Ocober 1998.)によると、赤外線の検出感度(responsivity)Rvは、下記式(1)により表される。
【0169】

Figure 2004085547
ここで、
Q[W]:画素部に単位時間あたりに照射される赤外線エネルギー
V[V]:ボロメータ両端の電圧
G[W/K]:画素部と基板部分の接続部分の熱コンダクタンス
α[/K]:温度変化に対するボロメータ部の抵抗変化率
η:被写体の輻射率(emissivity)
Rbb[Ω]:ボロメータ部の抵抗値
Rsr[Ω]:ボロメータに直列接続する負荷抵抗の抵抗値
V[V]:ボロメータ及び負荷抵抗に印加する電圧
【0170】
式(1)からわかるように、感度Rvは熱コンダクタンスGに反比例する。
【0171】
以下、本発明における感度向上率を計算するために、熱コンダクタンスGについてのみ議論する。画素部である赤外線検出部と基板との間の熱コンダクタンスGは、下記式(2)で表される。
【0172】
G=Gleg+Gper                 ・・・(2)
ここで、Gleg及びGperは以下のとおりである
Gleg[W/K]:空洞部の柱部分の熱コンダクタンス
Gper[W/K]:空洞部の横部分の熱コンダクタンス
【0173】
真空パッケージ内でセンサを動作させる場合を考慮し、空気を介して画素部から逃げる熱を無視する。更に、室温動作の場合を考慮し、輻射によって逃げる熱も無視する。
【0174】
上記の式(2)におけるGlegは、下記式(3)で表される。
【0175】
Gleg=g×Sleg/Lleg×Nleg        ・・・(3)
ただし、g、Sleg、Llegg、Nlegは以下の通りである、
g[W/mK]:SiOの熱コンダクティビティ(約1.4)
Sleg[m]:柱の断面積
Nleg:柱の本数
Lleg[m]:柱の長さ
【0176】
以下の条件1及び2のもとで、前記式(3)を解くと、下記式(4)が得られる。
【0177】
条件1:Sleg=2.5×10−11[m
条件2:Lleg=2×10−6[m]=2[μm]
Gleg=Nleg×1.75×10−5          ・・・(4)
【0178】
ここで、例えば第1の実施形態と第2の実施形態とを組み合わせて、空洞の横部分と12本の柱部分をドライエッチによって除去する場合には、Gperは0であるので、熱コンダクタンスGは、7.00×10−5となる。
【0179】
一方、従来の技術では、Gperは、空洞部の横部分の形状が複雑であるので単純な方法で解析できないが、シミュレーションを用いて計算できる。従来技術において、16本の柱がある場合を想定すると、空洞上部の膜厚が2[μm]で上面から空洞を見たときの周囲長が400[μm]である場合、例えば以下のような値となる。
【0180】
Gper=5.6×10−4[W/K]
【0181】
その結果、従来技術の熱コンダクタンスGは、8.40×10−4となる。本発明の製造方法により、従来の方法に比べて、熱コンダクタンスGを、1桁程度低く(この計算例では、1/12程度に)低減することができる。
【0182】
(第8の実施形態)
まず、図40(a)及び(b)に示すように、シリコン基板300上にシリコン酸化物層301を堆積する。このシリコン酸化物層301は、下層エッチングストップ層として機能する。次に、図41(a)及び(b)に示すようにシリコン酸化物層301上にポリシリコン膜302を堆積する。ポリシリコン膜302は、空洞形成用の犠牲層として機能する膜であり、その厚さは、後で形成する空洞の高さを実質的に規定する。本実施形態では、ポリシリコン膜302の厚さを約1μmに設定する。この段階におけるポリシリコン膜302は基板10の全面を覆っているが、次の工程でパターニングされ、空洞の形状を規定する形状が与えられることになる。
【0183】
次に、図42(a)及び(b)に示すように、フォトリソグラフィ及びエッチング技術により、ポリシリコン膜302をパターニングする。パターニングされたポリシリコン膜302の形状が仮空洞の形状を規定する。本実施形態では、パターニングされたポリシリコン膜302は、中央部に下地の酸化シリコン膜301に達する開口部302aを有している。この開口部302aは、後にポリシリコン膜302のエッチングによって仮空洞が形成されたとき、仮空洞の天井部を支持する支持部の形状と位置を規定することになる。この開口部302aは、例えば、深さが約1μm、直径が0.4μmの貫通穴によって構成される。
【0184】
次に、図43(a)及び(b)に示すように、パターニングされたポリシリコン膜302上にシリコン酸化物層303を堆積する。シリコン酸化物層303は、ポリシリコン膜302をエッチングする際の上層エッチングストップ層として機能するが、その一部は、ポリシリコン膜302の開口部302aを埋め込む。シリコン酸化物層303のうち、この開口部302aを埋め込んだ部分が上層エッチングストップ層の支持部として機能し、仮空洞の崩壊を防止する。
【0185】
シリコン酸化物層303の厚さは、ポリシリコン膜302の開口部302aの内径及び深さに応じて適切に決定される。本実施形態では、シリコン酸化物層303の厚さを約200nmに設定する。
【0186】
次に、図44(a)及び(b)に示すように、シリコン酸化物層303の上にボロメータ304を形成する。ボロメータ304は、ポリシリコン膜302の開口部302aが形成されている領域を避けて形成される。
【0187】
次に、図45(a)及び(b)に示すように、ボロメータ304を覆うようにシリコン酸化物層305を堆積する。このシリコン酸化物層305は、赤外線吸収部として機能する。
【0188】
この後、フォトリソグラフィ及びエッチング技術を用いて、図46(a)及び(b)に示すように、積層したシリコン酸化物層303、305にホール306を形成する。ホール306は、犠牲層であるポリシリコン膜302の一部を露出させる。
【0189】
次に、シリコン酸化物層303、305に形成したホール306から、ヒドラジン(H)を供給し、ポリシリコン膜302のエッチングを行う。このエッチングにより、図47(a)及び(b)に示すように、ポリシリコン膜302が除去され、酸化シリコン膜303、305の下方に仮空洞308が形成される。このとき、ポリシリコン膜302の開口部302aが形成された部分にはヒドラジン(H)によってエッチングされないシリコン酸化物層が残存し、柱(支持部)308aが形成される。仮空洞308は、後の工程において拡大される。ポリシリコン膜302の除去は、TMAH(水酸化テトラメチルアンモニウム)やKOHなどの他の薬剤を用いて行っても良いし、XeFなどのガスを用いて行っても良い。
【0190】
この後、図48(a)及び(b−1)及び(b−2)に示すように、仮空洞308の内部に形成されている柱308aをドライエッチによって除去する工程を行い、仮空洞308を拡大し、最終的な空洞308dを形成する。柱308aのエッチングは、積層したシリコン酸化物層303、305のうち、柱308aの上方に位置する部分を下方にエッチングすることにより行う。このエッチングは、図示していないレジストマスクを用いて行う。より具体的には、柱308aの上方に開口部を有する不図示のフォトレジストマスクをシリコン酸化物層305上に形成した後、レジストマスクの開口部を介してシリコン酸化物層303、305を異方的にエッチングする。
【0191】
図48(b−1)及び図48(b−2)は、それそれ、柱308aを除去した段階の断面図である。本実施形態によれば、柱308aが存在した位置に、凹部308bまたは突起308cが残る。この特徴は、本実施形態のデバイスを電子顕微鏡などで観察することによって確認できる。
【0192】
本実施形態では、シリコン酸化物層から形成された支持部のエッチングを、CF、H、CH、C、C、CH、CO、Ar、Oからなる群から選択した少なくとも1種のガスを用いて行う。このため、上記の凹部308bや突起308cには、C、Fなどの元素が多量に残るが、N元素は残らない。これに対して、ヒドラジンやTMAHを用いてポリシリコン膜302をエッチングすることによって空洞308を形成する従来技術によれば、空洞308の内壁にN元素が残る。また、KOHを用いてポリシリコン膜302をエッチングした場合には、空洞の内壁にKが残る。
【0193】
ヒドラジンなどを用いたウェットエッチングによってポリシリコン膜302を除去する場合には、薬剤を乾燥する際にデバイスに応力が加わり破損が生じることがある。しかし、本実施形態のように、薬剤を用いてポリシリコン膜302を除去する際には柱(支持部)308aを残すため、そのような破損を防止することができる。また、柱(支持部)308aを除去する後の工程では、ドライエッチングを用いるため、上記の破損を防止できる。
【0194】
本実施形態では、犠牲層(空洞形成用犠牲層)として、ポリシリコン膜302を用いているが、犠牲層をアモルファスシリコンや酸化シリコンなどの他の材料から形成しても良い。酸化シリコン膜を犠牲層として用いる場合は、フッ酸を用いて仮空洞を形成することができる。この場合、エッチングストップ層は、フッ酸によってエッチングされにくい材料から形成される。
【0195】
なお、SOI基板の内部酸化層をエッチングストップ層として使用することも可能である。この場合、内部酸化層に開口を形成した後、薬剤を流入し内部酸化層の下方に仮空洞を形成する。その後、仮空洞内の柱をドライエッチで除去すればよい。
【0196】
なお、犠牲層を除去して仮空洞を形成する工程では、コスト低減の観点から、TMAHなどの薬剤を用いるウェットエッチングを行うことが好ましいが、XeFなどのガスを用いるドライエッチングを行うことも可能である。
【0197】
シリコン酸化物層から犠牲層を形成し、フッ酸によって犠牲層を除去する場合は、LSIなどを製造するための一般のシリコンプロセスによってすべての工程を行うことができる。このため、LSI製造用の装置を用いて本発明の実施形態を製造できるため、低コスト化が図れる。
【0198】
本実施形態では、赤外線センサの断熱特性を向上するための空洞を形成しているが、加速度センサなどのほかのセンサや、フィルタなどの通信デバイスなどの他のあらゆる電子デバイスにおいて、下部に空洞をもつメンブレン構造を形成する際にも本発明は適用可能である。
【0199】
柱308aの除去工程においては、以下の点を考慮する必要がある。
【0200】
一般的に、エッチングによって薄膜のパターニングを行う場合、薄膜のエッチングするべき領域以外の領域を保護するマスクで薄膜を覆い、その後にエッチングを行う。マスクはフォトレジストなどから形成されるが、薄膜表面の凹凸が大きい場合には、フォトレジストに塗布むらが発生し、これによってパターニングが正常に行えないことがある。例えば、赤外線イメージセンサの場合、空洞の高さは例えば2μm程度に設定されるため、基板上に2μm程度の段差が形成され、塗布むらが生じることがある。また、フォトリソグラフィ工程中において、レジストベークなどによって支持部に応力が生じ、空洞が破損する可能性もある。このような問題を解決するため、例えば以下の処理を行うことにより、支持部のドライエッチングを再現性良く実行することができる。
【0201】
まず、図46(a)及び(b)に示すホール306を形成した後、ホール306及び柱308aの上方に開口部を有するレジストマスクを基板上に形成する。図58(a)及び(b)は、このような開口部311を有するレジストマスク310が形成された状態を示している。
【0202】
次に、ポリシリコン膜302を選択的にエッチングするヒドラジンなどの薬液をレジストマスク310の開口部311から流入することにより、図59(a)及び(b)に示すように、ポリシリコン膜を除去して仮空洞を形成する。このとき、ヒドラジンなどの薬液は、シリコン酸化物層から形成された柱308aにも接触するが、この薬液は、シリコン酸化物層をエッチングしない。このため、仮空洞308が形成された段階では、柱308aはエッチングされず、支持部として機能する。
【0203】
次に、上記のレジストマスク310を除去することなく、基板300をドライエッチング装置内にロードして、シリコン酸化物層303、305のうち、レジストマスク310で保護されていない部分を除去する。図60(a)及び(b)は、このドライエッチングにより、柱308aを含むシリコン酸化物層の一部を除去した段階を示している。ドライエッチングの条件を調整することにより、下地のシリコン基板300をエッチングすることなく、シリコン酸化物層のみを選択的に除去することが可能である。このドライエッチングにより、シリコン酸化物層301に凹部308bが形成される。なお、柱308aは完全に除去される必要はなく、一部が突起として残存しても良い。
【0204】
最後にレジストマスク310を除去する。図61(a)及び(b)は、レジストマスク310を除去した段階を示している。フォトレジスト310を除去する際に、硫過水洗浄などの薬液を用いると、薬液が空洞308内に進入する。この場合、乾燥工程で不要な応力が発生して空洞308の一部が破損するおそれがある。このため、フォトレジスト310はアッシングなどの方法で除去することが望ましい。
【0205】
(第9の実施形態)
まず、従来技術の説明に用いて図32から図37に示す工程を行うことにより、シリコン酸化物層で覆われたポリシリコン膜を犠牲層として有する構造を形成する。ただし、本実施形態では、フォトリソグラフィ及びエッチング技術により、4隅に切り欠きを有するようにパターニングされたポリシリコン膜302を形成する。
【0206】
次に、図49(a)及び(b)に示すように、シリコン酸化物層303、305にポリシリコン膜302に達する開口306を形成する。開口306の形状及び配置は、図49(a)に斜線で示されている。これらのホールにより、犠牲層であるポリシリコン膜302が露出する。
【0207】
次に、開口306からヒドラジンを流入し、図50(a)及び(b)に示すように、ポリシリコン膜302を除去して、仮空洞308を形成する。ポリシリコン膜302の除去に用いる薬液は、ヒドラジンに限られず、TMAHなど他の薬剤を用いてもよい。
【0208】
図51(b)及び(c)は、それぞれ、図51(a)のA−B線断面図、及びC−D線断面図である。本実施形態によれば、
次に、仮空洞308の4つの隅の上方に形成されている支持部の一部を上方から異方的にエッチングすることにより、支持部の少なくとも一部を除去し、開口307を形成するとともに、仮空洞308を拡大する。こうして、図52(a)から(c)に示すように、拡大した空洞部308dを得ることができる。
【0209】
前述したように、ヒドラジンなど薬液でポリシリコン膜302を除去する場合には、薬液を乾燥する際に仮空洞308に破損が生じることがある。本実施形態によれば、ポリシリコン膜302を除去する際には支持部を残すことにより破損を防止して、後の工程で支持部の一部を除去することにより仮空洞308を拡大する。
【0210】
なお、本実施形態でも、ポリシリコン膜302から犠牲層を形成しているが、他の材料から犠牲層を形成しても良い。
【0211】
また、SOI基板の酸化物層をエッチングストップ層として使用して、酸化物に開口を形成した後、薬剤を流入して酸化物層下のシリコン基板内に仮空洞を形成して、その後に仮空洞内の柱をドライエッチで除去してもよい。
【0212】
本実施形態では、エッチングストップ層の一部から支持部を形成しているが、仮空洞の周囲に位置するシリコン酸化物を支持部として用いてもよい。この場合、異方性エッチングにより、その支持部を上方からエッチングすることになる。
【0213】
なお、仮空洞の支持部を除去する工程では、第8の実施形態について説明した方法で、フォトレジストマスクを形成してもよい。
【0214】
(第10の実施形態)
次に、SOI基板を用いた本発明の実施形態を説明する。
【0215】
図53(a)及び(b)は、本実施形態で使用するSOI基板の平面図及び断面図である。このSOI基板は、上部のシリコン層402と、内部のシリコン酸化物層401と、単結晶シリコン本体400とを備えている。
【0216】
上記のSOI基板に対して、図54(a)及び(b)に示すように、上部シリコン層402と内部シリコン酸化物層401とを貫通する開口部403を形成する。
【0217】
次に、図55(a)及び(b)に示すように、SOI基板の表面にシリコン酸化物層405を形成する。このシリコン酸化物層405は、CVD法や熱酸化法などの方法によって形成され得る。
【0218】
次に、上記の開口部403からヒドラジンを流入させ、図56(a)及び(b)に示すように、SOI基板の単結晶シリコン本体400の一部(犠牲層として機能する領域)を除去して、仮空洞406を形成する。シリコンのエッチングは、ヒドラジンの代わりにTMAHなどの他の薬剤を用いて行っても良い。
【0219】
次に、図57(a)及び(b)に示すように、SOI基板の上部シリコン層402と内部シリコン酸化層401に開口部407を形成し、最終的な空洞部408を形成する。開口部407の形成により、シリコン酸化物層405を支持する支持部の体積が減少するため、支持部を通じた横方向の熱の流れが抑制されることになる。
【0220】
前述したように、ヒドラジンなどの薬液でシリコンをエッチングして空洞を形成すると、薬液を乾燥する際に破損が生じる可能性がある。しかし、本実施形態によれば、シリコンをエッチングして仮空洞を形成するとき、シリコン酸化物層からなる支持部を広い領域で残すことにより、強度を維持し、破損を防止する。そして、薬液を乾燥した後、支持部の一部をドライエッチングにより除去して、空洞を拡大するため、大きな空洞を高い歩留まりで形成することができる。本実施形態でも、支持部は上方から異方的にエッチングするため、図48(b−1)及び(b−2)に示すような凹部や突起が残る場合が多い。
【0221】
なお、上述した本発明による電子デバイスの実施形態は、いずれも、赤外線を検知するためにボロメータを空洞の上方に配置した装置であるが、本発明の電子デバイスはこれらに限定されない。例えば、空洞の上方にエッチングストップ層に支持される圧電体やアクチュエータなどの種々の構造体を設けた電子デバイスであっても、本発明の優れた効果を発揮することができる。
【0222】
空洞の上方に圧電体膜および圧電体に電圧を印加する電極層を設けたデバイスとしては、バルク弾性波(BAW)デバイスが知られている。圧電体内のバルク弾性波は、所定の周波数で共振する性質を有しており、BAWデバイスは、この性質を利用し、フィルタや高周波共振器として動作する。本発明の製造方法によれば、まず、上方に圧電体膜や電極層が形成された仮空洞を形成した後、その上方に圧電体層や電極層を形成する。そして、その後に、仮空洞を拡大することができる。
【0223】
また、空洞の上方にアクチュエータを設けた電子デバイスとしては、アクチュエータでマイクロミラーやマイクロプリズムを駆動する光学スイッチ素子が知られている。このような光学スイッチ素子においては、特定部材が可変に動作するための空洞が必要になる場合がある。本発明の製造方法によれば、上方にアクチュエータなどの少なくとも一部が形成された仮空洞を形成した後、仮空洞を拡大する。
【0224】
【発明の効果】
本発明によれば、製造工程中において、空洞の天井部を支える支持部を利用し、最終的には、その支持部の少なくとも一部を除去して空洞を拡大する。このため、製造工程途上で空洞の天井部が破壊することがなく、また、最終的に容積の大きな空洞を形成することができる。こうして赤外線センサなどの空洞を有する電子デバイスを歩留まり良く製造することが可能となる。
【図面の簡単な説明】
【図1】(a)及び(b)は、それぞれ、第1の実施形態に係るボロメータの製造工程のうち空洞用絶縁膜を形成する工程を示す断面図及び平面図である。
【図2】(a)及び(b)は、それぞれ、基板上にシリコン窒化物層を形成する工程を示す断面図及び平面図である。
【図3】(a)及び(b)は、それぞれ、空洞形成用開口を形成する工程を示すIIIa−IIIa線における断面図及び平面図である。
【図4】(a)、(b)及び(c)は、それぞれ、仮空洞を形成する工程を示すIVa−IVa線における縦断面図、平面図及び部分横断面図である。
【図5】(a)及び(b)は、それぞれ、仮空洞をいったん塞ぐ工程を示すVa−Va線における断面図及び平面図である。
【図6】(a)及び(b)は、ボロメータ用抵抗体を形成する工程を示すVIa−VIa線における断面図及び平面図である。
【図7】(a)及び(b)は、それぞれ、層間絶縁膜を形成する工程を示すVIIa−VIIa線における断面図及び平面図である。
【図8】(a)及び(b)は、それぞれ、ボロメータ用配線を形成する工程を示すVIIIa−VIIIa線における断面図及び平面図である。
【図9】(a)及び(b)は、それぞれ、パッシベーション膜を形成する工程を示すIXa−IXa線における断面図及び平面図である。
【図10】(a)及び(b)は、それぞれ、最終空洞を形成する工程を示すXa−Xa線における断面図及び平面図である。
【図11】(a)〜(d)は、第1の実施形態に対する比較例の製造方法による赤外線センサの製造工程の不具合を説明するための斜視図である。
【図12】(a)〜(c)は、第1の実施形態の赤外線センサの製造工程の利点を説明するための斜視図である。
【図13】(a)及び(b)は、それぞれ、第2の実施形態における最終空洞を形成する工程を示すXIIIa−XIIIa線における断面図及び平面図である。
【図14】(a)及び(b)は、それぞれ、第3の実施形態における基板上にシリコン窒化物層を形成する工程を示す断面図及び平面図である。
【図15】(a)及び(b)は、それぞれ、シリコン窒化物層に開口を形成する工程を示すXVa−XVa線における断面図及び平面図である。
【図16】(a)及び(b)は、それぞれ、仮空洞を形成する工程を示すXVIa−XVIa線における縦断面図及び平面図である。
【図17】(a)及び(b)は、それぞれ、仮空洞をいったん塞ぐ工程を示すXVIIa−XVIIa線における断面図及び平面図である。
【図18】(a)及び(b)は、最終空洞を形成する工程を示すXVIIIa−XVIIIa線における断面図及び平面図である。
【図19】(a)及び(b)は、第4の実施形態に係る赤外線センサの断面図及び電気回路図である。
【図20】(a)〜(e)は、第4の実施形態の電子デバイスに用いられるキャップ体の形成方法を示す断面図である。
【図21】第4の実施形態における圧着に用いられる装置の構成を概略的に示す断面図である。
【図22】第5の実施形態に係る赤外線エリアセンサの構成を説明するための電気回路図である。
【図23】第5の実施形態の赤外線エリアセンサの制御方法を示すタイミングチャートである。
【図24】第5の実施形態の赤外線センサの構造を概略的に示す断面図である。
【図25】第6の実施形態の赤外線センサの構造を概略的に示す断面図である。
【図26】第6の実施形態の変形例の赤外線センサの構造を概略的に示す断面図である。
【図27】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の構造を示す斜視図である。
【図28】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の断面図である。
【図29】第7の実施形態に係る焦電型赤外線センサの赤外線検出部の平面図である。
【図30】第7の実施形態の焦電型赤外線センサの制御回路を示す電気回路図である。
【図31】(a)〜(f)は、特許文献1に開示されている従来の赤外線撮像装置用の半導体装置の製造工程を示す赤外線検出部付近の断面図である。
【図32】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIIb−XXXIIb線断面図である。
【図33】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIIIb−XXXIIIb線断面図である。
【図34】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIVb−XXXIVb線断面図である。
【図35】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVb−XXXVb線断面図である。
【図36】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIb−XXXVIb線断面図である。
【図37】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIIb−XXXVIIb線断面図である。
【図38】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXVIIIb−XXXVIIIb線断面図である。
【図39】(a)は、他の従来技術を示す平面図であり、(b)は、そのXXXIXb−XXXIXb線断面図である。
【図40】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLb−XLb線断面図である。
【図41】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIb−XLIb線断面図である。
【図42】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIIb−XLIIb線断面図である。
【図43】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIIIb−XLIIIb線断面図である。
【図44】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLIVb−XLIVb線断面図である。
【図45】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVb−XLVb線断面図である。
【図46】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVIb−XLVIb線断面図である。
【図47】(a)は、第8の実施形態を示す平面図であり、(b)は、そのXLVIIb−XLVIIb線断面図である。
【図48】(a)は、第8の実施形態を示す平面図であり、(b−1)及び(b−2)は、そのXLVIIIb−XLVIIIb線断面図である。
【図49】(a)は、第9の実施形態を示す平面図であり、(b)は、そのILb−ILb線断面図である。
【図50】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLb−Vb線断面図である。
【図51】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLIb−LIb線断面図であり、(c)は、LIc−LIc線断面図である。
【図52】(a)は、第9の実施形態を示す平面図であり、(b)は、そのLIIb−LIIb線断面図であり、(c)は、LIc−LIc線断面図である。
【図53】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLIIIb−LIIIb線断面図である。
【図54】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLIVb−LIVb線断面図である。
【図55】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLVb−LVb線断面図である。
【図56】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLVIb−LVIb線断面図である。
【図57】(a)は、第10の実施形態を示す平面図であり、(b)は、そのLVIIb−LVIIb線断面図である。
【図58】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLVIIIb−LVIIIb線断面図である。
【図59】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLIXb−LIXb線断面図である。
【図60】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLXb−LXb線断面図である。
【図61】(a)は、第8の実施形態を示す平面図であり、(b)は、そのLXIb−LXIb線断面図である。
【符号の説明】
10  シリコン基板
11  空洞形成用絶縁膜(犠牲層:下地層)
11a 側壁部(支持部材)
11b 柱(支持部材)
12  シリコン窒化物層(エッチングストップ層)
15  空洞形成用開口
16x 仮空洞
16A 最終空洞
20  シリコン酸化物層(化学的気相成長膜)
21  ボロメータ用抵抗体(センサ用膜)
24  層間絶縁膜(熱吸収膜)
25  配線
26  プラグ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing an electronic device including an infrared sensor and the like, and an electronic device suitably manufactured by the method.
[0002]
[Prior art]
An infrared sensor in which a plurality of bolometers are arranged on a semiconductor substrate is known. The detection sensitivity of such an infrared sensor decreases when heat generated in the bolometer by the infrared irradiation is conducted to the semiconductor substrate. For this reason, it is necessary to reduce the thermal conductivity between the bolometer and the semiconductor substrate. Patent Document 1 discloses forming a cavity in the surface of a silicon substrate in order to thermally separate a silicon substrate having a large heat capacity from an infrared detector such as a bolometer.
[0003]
The technique described in the above publication will be described with reference to FIGS. According to the method disclosed in the literature, first, as shown in FIG. 31A, the surface of a semiconductor substrate 1001 is locally oxidized using a LOCOS (Local Oxidation of Silicon) isolation technique, and a LOCOS film is formed. 1002 is formed.
[0004]
Next, as shown in FIG. 31B, a silicon nitride layer 1003 and a polysilicon film 1004 are laminated so as to cover the LOCOS film 1002 and the semiconductor substrate 1001.
[0005]
Thereafter, as shown in FIG. 31C, a hole 1005 that reaches the semiconductor substrate 1001 through the polysilicon film 1004, the silicon nitride layer 1003, and the LOCOS film 1002 is formed by photolithography and dry etching techniques. Is done.
[0006]
Next, as shown in FIG. 31D, a portion of the LOCOS film 1002 that is exposed on the wall surface of the hole 1005 is laterally etched by wet etching using buffered hydrofluoric acid. At this time, a wall 1007, which is the remaining portion of the LOCOS film 1002, is formed between the adjacent holes 1005.
[0007]
Next, as shown in FIG. 31E, after a thin polysilicon film is deposited on the surface of the polysilicon film 1004 and the wall surface of the hole 1005, the thin polysilicon film and the polysilicon film 1004 are oxidized. A continuous silicon oxide layer 1010 is formed. By this processing, each hole is closed and a cavity 1011 which is a closed space is formed.
[0008]
Next, as shown in FIG. 31F, a patterned conductor film 1012 functioning as an infrared detector is deposited on the silicon oxide layer 1010. The patterned conductive film 1012 has, for example, a zigzag planar shape.
[0009]
As described above, by providing the cavity 1011 between the conductor film 1012 serving as the heat detection unit and the semiconductor substrate 1001, heat transfer from the infrared detector to the semiconductor substrate 1001 is suppressed, so that the infrared detection sensitivity is reduced. improves.
[0010]
Next, another method for forming the cavity will be described. An infrared sensor having a cavity formed by this method is described in, for example, Patent Document 2.
[0011]
First, as shown in FIGS. 32A and 32B, a silicon oxide layer 301 is deposited on a silicon substrate 300. The silicon oxide layer 301 functions as a lower etching stop layer when the polysilicon film deposited in the next step is etched.
[0012]
After depositing a polysilicon film 302 on the silicon oxide layer 301 as shown in FIGS. 33 (a) and (b), patterning the polysilicon film 302 as shown in FIGS. 34 (a) and (b) I do. The polysilicon film 302 patterned in this way functions as a cavity forming sacrificial layer.
[0013]
Next, as shown in FIGS. 35A and 35B, after a silicon oxide layer 303 is deposited on the polysilicon film 302, as shown in FIGS. An infrared detector 304 is formed on the layer 303.
[0014]
As shown in FIGS. 37A and 37B, a silicon oxide layer 305 is deposited so as to cover the infrared detector 304. The silicon oxide layers 303 and 305 function as upper etching stop layers.
[0015]
Next, as shown in FIGS. 38A and 38B, the silicon oxide layers 303 and 305 are patterned to form openings 306 for forming cavities. Through the opening 306, a part of the polysilicon film 302 is exposed. Thereafter, hydrazine is introduced from openings 306 formed in the silicon oxide layers 303 and 305, and the polysilicon film 302 is etched, thereby forming a cavity 308 as shown in FIGS. 39 (a) and 39 (b). .
[0016]
[Patent Document 1]
JP 2001-210877 A
[Patent Document 2]
JP-A-05-126643
[0017]
[Problems to be solved by the invention]
According to the method described in Patent Document 1, the wall 1007 remains in the cavity 1011 shown in FIG. Since the wall 1007 has thermal conductivity, it is preferable to remove the wall 1007 in order to enhance the effect of providing the cavity. In order to remove the wall 1007, the etching time may be increased in the step shown in FIG. 31D so that the wall 1007 is not left. However, when the wall 1007 is removed at this stage, a phenomenon is observed in which the silicon nitride layer 1003 and the polysilicon film 1004 are broken before the structure shown in FIG. The cause is presumed to be thermal stress caused by a difference in the coefficient of thermal expansion between the silicon nitride layer 1003 and the semiconductor substrate 1001. That is, when annealing for activating impurities doped into the conductor film 1012 which is a polysilicon film, or when thermally oxidizing the polysilicon film 1004 and the thin polysilicon film thereon, the silicon nitride layer 1003 and the silicon oxide This is because a large thermal stress is applied to the material layer 1004.
[0018]
For this reason, it is difficult to form a large cavity by removing the wall 1007 described in Patent Document 1.
[0019]
On the other hand, in the method described in Patent Document 2, since the polysilicon film 302 is removed with a chemical such as hydrazine, a drying step for removing the chemical in the cavity 308 is indispensable thereafter. Due to such a drying process, a large stress is generated in portions (silicon oxide layers 303 and 305) supporting the ceiling portion of the cavity 308, and there is a problem that the portions are damaged.
[0020]
The present invention has been made to solve the above problems, and a main object of the present invention is to provide an electronic device in which a member constituting a ceiling portion of a cavity is prevented from being broken, and a method for manufacturing the same.
[0021]
[Means for Solving the Problems]
In the method for manufacturing an electronic device according to the present invention, a step (a) of preparing a cavity forming sacrificial layer having at least an upper surface covered with an etching stop layer, and forming at least one first opening in the etching stop layer; (B) exposing a part of the surface of the cavity forming sacrifice layer, and etching the cavity forming sacrifice layer through the first opening, thereby temporarily removing the temporary space located below the etching stop layer. (C) forming a cavity and a support for supporting the etching stop layer; and etching at least one second opening reaching the temporary cavity by etching a part of the etching stop layer. (D) forming a cavity in which the temporary cavity is enlarged in a layer.
[0022]
In a preferred embodiment, the step (d) includes a step of etching at least a part of the support portion located below the second opening through the second opening.
[0023]
The manufacturing method according to claim 1, wherein in a preferred embodiment, a step of forming a structure including a patterned thin film on the etching stop layer is performed before the step (d).
[0024]
In a preferred embodiment, the patterned thin film is formed so as to cover a region other than a region where the second opening is formed.
[0025]
In a preferred embodiment, the step (a) includes a step of depositing a film to be a material of the sacrificial layer for forming a cavity on a substrate, and a step of forming the sacrificial layer for forming a cavity by patterning the film. And
[0026]
In a preferred embodiment, a cavity forming sacrificial layer having a through hole extending from an upper surface to a lower surface of the cavity forming sacrificial layer is formed.
[0027]
In a preferred embodiment, in the step (c), the support portion is formed in a region where the sacrificial layer for forming a cavity does not exist.
[0028]
In a preferred embodiment, a part of the etching stop layer functions as the support.
[0029]
In a preferred embodiment, in the step (c), a part of the cavity forming sacrificial layer is left as the support.
[0030]
In a preferred embodiment, the step (c) includes a step of etching the sacrificial layer for forming a cavity by a wet etching technique, and the step (d) includes etching at least a part of the supporting portion by a dry etching technique. Process.
[0031]
In a preferred embodiment, the step (a) includes a step of depositing the etching stop layer on the cavity forming sacrificial layer.
[0032]
In a preferred embodiment, in the step (a), an SOI substrate including a silicon oxide layer functioning as the etching stop layer and a single crystal silicon substrate including a region functioning as the cavity forming sacrificial layer is prepared. .
[0033]
In a preferred embodiment, before performing the step (c), a step of covering the etching stop layer with a mask having a pattern defining the second opening, the mask exposing the inside of the first opening. Is performed, and after performing the step (d), a step of removing the mask is performed.
[0034]
In a preferred embodiment, after forming the temporary cavity and before enlarging the temporary cavity, a step of closing the first opening of the etching stop layer with a thin film and a step of forming a sensor film on the thin film And a step of patterning the sensor film.
[0035]
In a preferred embodiment, the thin film is deposited by chemical vapor deposition.
[0036]
In a preferred embodiment, the method further includes a step of forming a heat absorbing insulating film on the thin film.
[0037]
In a preferred embodiment, the method further includes a step of forming a protective insulating film on the heat absorbing insulating film.
[0038]
In a preferred embodiment, the step (a) includes a step of locally oxidizing a surface of a single-crystal silicon substrate to form silicon dioxide in a selected region on the surface of the silicon substrate, At least a portion is used as the cavity forming sacrificial layer.
[0039]
In a preferred embodiment, the silicon dioxide is used as an insulating film for element isolation.
[0040]
In a preferred embodiment, the cavity forming sacrificial layer is a surface portion of a semiconductor substrate.
[0041]
In a preferred embodiment, the step (c) includes a step of forming a concave portion in the cavity forming sacrificial layer from the first opening by a dry etching technique, and a step of isotropically etching the concave portion. .
[0042]
In a preferred embodiment, in the step (c), the support portion is formed only around the temporary cavity.
[0043]
In a preferred embodiment, in the step (c), the support portion is formed inside the temporary cavity.
[0044]
In a preferred embodiment, the total cross-sectional area is 1000 μm 2 When the above cavities are formed, each cross-sectional area is 10 μm. 2 The above-mentioned pillars are formed as the above-mentioned support parts by the number of three or more and ten.
[0045]
In a preferred embodiment, a nitride layer is formed as the etching stop layer, and a silicon dioxide film is formed as the thin film.
[0046]
In a preferred embodiment, the method further includes a step of forming a cap for shielding the structure including the patterned thin film from the outside.
[0047]
An electronic device according to the present invention is an electronic device including a substrate having at least one cavity, a thin film structure forming an upper surface of the cavity, and a thin film patterned and supported by the thin film structure. The thin film structure further includes at least one hole formed in a region where the patterned thin film does not exist, and the hole reaches the cavity.
[0048]
In a preferred embodiment, a convex portion protruding toward the thin film structure is formed directly below the hole inside the cavity.
[0049]
In a preferred embodiment, a concave portion is formed in the cavity directly below the hole in a direction away from the thin film structure.
[0050]
In a preferred embodiment, the patterned thin film is a bolometer and functions as an infrared sensor.
[0051]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0052]
(1st Embodiment)
The electronic device according to the present embodiment is an infrared sensor having an infrared detector (bolometer).
[0053]
First, reference is made to FIGS. 1A and 1B. 1A and 1B are a cross-sectional view and a plan view, respectively, showing a step of forming a sacrificial layer for forming a cavity. In the steps shown in these figures, a selected region on the surface of the semiconductor substrate 10 is locally oxidized using a known LOCOS isolation technique. Since the semiconductor substrate 10 used in the present embodiment is a single crystal silicon wafer, the oxidation forms the cavity insulating film 11 made of silicon oxide (thermal oxide).
[0054]
In the accompanying drawings, only a single cavity insulating film 11 is described, but a plurality of cavity insulating films 11 may be simultaneously formed on one semiconductor substrate 10. In this specification, an example in which one cavity is formed in the semiconductor substrate 10 will be described for simplicity. However, those skilled in the art can easily understand how to form a plurality of cavities simultaneously from the disclosure in this specification. Understood.
[0055]
In a preferred embodiment, various circuits (for example, control circuits) necessary for the operation of the sensor are formed in other regions (not shown) of the semiconductor substrate 10. Such a circuit can be formed on the semiconductor substrate 10 using semiconductor integrated circuit technology. When an integrated circuit including a transistor or the like as a circuit element is formed on the semiconductor substrate 10, it is necessary to electrically isolate individual MISFETs forming the integrated circuit. Such electrical isolation is performed by forming an element isolation insulating film on the semiconductor substrate 10. In order to reduce the number of manufacturing steps, it is preferable that the step of forming the element isolation insulating film also serves as the step of forming the cavity insulating film 11.
[0056]
The thickness of the cavity insulating film 11 in the present embodiment is set in a range from about 0.4 to about 1 μm. The size of the cavity insulating film 11 can be selected from a rectangular shape of 30 μm × 30 μm to a rectangular shape of about 100 μm × 100 μm. However, the planar layout of the cavity insulating film 11 is not limited to a rectangle, and may be another shape.
[0057]
The cavity insulating film 11 may be manufactured by a technique other than the LOCOS isolation technique. For example, a recess may be formed on the surface of the semiconductor substrate 10 in advance, and the recess may be filled with an insulating film deposited by a thin film deposition technique such as a CVD method (trench isolation formation technique).
[0058]
Next, reference will be made to FIGS. 2A and 2B are a cross-sectional view and a plan view, respectively, showing a step of forming a silicon nitride layer functioning as an etch stopper layer on the semiconductor substrate 10.
[0059]
In the steps shown in FIGS. 2A and 2B, a silicon nitride layer 12 having a thickness of 200 to 400 nm is deposited on the semiconductor substrate 10 and the cavity insulating film 11 by a CVD method. This step is performed while maintaining the substrate temperature at 760 ° C.
[0060]
FIG. 3B is a plan view showing a step of forming a cavity forming opening (first opening), and FIG. 3A is a cross-sectional view taken along the line IIIa-IIIa.
[0061]
In the steps shown in FIGS. 3A and 3B, first, a resist mask (not shown) formed by photolithography is formed on the silicon nitride layer 12. The resist mask has a pattern that defines a cavity forming opening 15 that penetrates the silicon nitride layer 12 and the cavity insulating film 11. The cavity forming openings 15 have the arrangement pattern shown in FIG. 3B and reach the semiconductor substrate 10. Such a cavity forming opening 15 is formed by first etching a portion of the silicon nitride layer 12 that is not covered by the resist mask, and then covering the cavity forming opening 15 by the resist mask. It is formed by etching an untouched portion. These etchings are preferably performed by highly anisotropic dry etching. The diameter of the opening 15 is set to, for example, about 0.3 μm.
[0062]
As can be seen from FIG. 3B, the interval between the openings 15 is relatively larger in four places than in other places. At these four locations, the cavity insulating film 11 will remain without being completely etched in the next step of forming a temporary cavity.
[0063]
FIG. 4B is a plan view showing a step of forming a temporary cavity, and FIG. 4A is a cross-sectional view taken along the line IVa-IVa. In this step, by performing wet etching using buffered hydrofluoric acid, the insulating film for cavities 11 is etched to form the temporary cavities 16x, and a support portion is formed by the remaining portions of the insulating film for cavities 11 being etched. This support portion is constituted by a wall 11a surrounding the periphery of the temporary cavity 16x and four columns 11b located inside the temporary cavity 16x. The ceiling (etch stopper layer) of the temporary cavity 16x is supported by the wall 11a and the pillar 11b, and problems such as dropping of the silicon nitride layer are prevented.
[0064]
In the step of forming the temporary cavity, an etchant for isotropically etching the cavity insulating film 11 is provided through the plurality of openings 15 arranged as shown in FIG. 11 is supplied. Since the etching proceeds isotropically, not only the portion immediately below the opening 15 but also the portion immediately below the region between the adjacent openings 15 in the insulating film for cavity 11 is etched. At four places where the distance between the openings 15 is set to be relatively large, the lateral etching from immediately below the openings 15 proceeds insufficiently, and as a result, an etching residue is formed. A pillar 11b is formed by the remaining portion of the etching. In the present embodiment, if the etching time for forming the temporary cavity is too long, the pillar 11b becomes thin and eventually disappears. Therefore, it is necessary to appropriately adjust the arrangement interval of the openings 15 and the etching time.
[0065]
Note that the number and position of the pillars 11b are not limited to the number and position of the pillars in the present embodiment. By devising a planar layout such as the shape and size of the opening 15, a support member having an arbitrary size and shape can be formed at an arbitrary position.
[0066]
Next, a step of temporarily closing the opening 15 provided for forming a temporary cavity is performed. FIG. 5B is a plan view showing this step, and FIG. 5A is a sectional view taken along line Va-Va. In this step, a silicon oxide layer 20 having a thickness of 350 nm is deposited on the semiconductor substrate 10 by a CVD method. This silicon oxide layer 20 is preferably formed of TEOS.
[0067]
The cavity forming opening 15 existing in the silicon nitride layer 12, which is the ceiling of the temporary cavity 16x, is closed by the deposited silicon oxide layer 20. The deposition of the silicon oxide layer 20 is performed at a substrate temperature of about 680 ° C. This temperature is considerably lower than the substrate temperature (about 900 ° C.) when performing the step of thermally oxidizing the polysilicon film.
[0068]
In the initial stage of the deposition process of the silicon oxide layer 20, since the entire opening 15 is not closed, an oxide layer (bottom oxide layer 20a) is also deposited on the bottom surface of the temporary cavity 16x.
[0069]
Next, as shown in FIGS. 6A and 6B, a step of depositing a bolometer resistor on the silicon oxide layer 20 is performed. FIG. 6B is a plan view showing a layout of a patterned bolometer resistor, and FIG. 6A is a sectional view taken along the line VIa-VIa.
[0070]
In this step, after a 500-nm-thick polysilicon film is deposited on the semiconductor substrate 10, the polysilicon film is patterned by photolithography and etching techniques. By patterning the polysilicon film, for example, a substantially S-shaped bolometer resistor 21 is formed. The bolometer resistor 21 functions as an infrared detector of the infrared sensor. The bolometer resistor 21 is formed avoiding a region located immediately above the column 11b in the temporary cavity 16x. In other words, the pillar 11b does not exist immediately below the bolometer resistor 21.
[0071]
Next, as shown in FIGS. 7A and 7B, a step of forming an interlayer insulating film is performed. FIG. 7B is a plan view, and FIG. 7A is a sectional view taken along the line VIIa-VIIa. In this step, an interlayer insulating film 24 made of BPSG (Boro-Phospho-Silicate Glass) having a thickness of about 700 nm to 1 μm is deposited so as to cover the silicon oxide layer 21 and the bolometer resistor 21. This interlayer insulating film 24 functions as an infrared absorbing film.
[0072]
Next, as shown in FIGS. 8A and 8B, a step of forming a bolometer wiring is performed. FIG. 8B is a plan view showing a wiring layout, and FIG. 8A is a sectional view taken along line VIIIa-VIIIa.
[0073]
In this step, first, two holes that penetrate the interlayer insulating film 24 and reach both ends of the bolometer resistor 21 are formed by photolithography and dry etching techniques. After that, the holes are filled with W (tungsten) to form two plugs 26 respectively connected to both ends of the bolometer resistor 21. Further, after depositing an Al alloy film on the interlayer insulating film 24, the Al alloy film is patterned to form wirings 25 connected to the respective plugs 26. The wiring 25 electrically connects the pixel portion where the bolometer is arranged and the peripheral circuit. As will be described later, since the resistance of the resistor 21 changes between when the resistor 21 is irradiated with infrared rays and when it is not irradiated with infrared rays, if the resistance change is detected based on the current flowing through the wiring 25, , It is possible to detect the amount of infrared irradiation.
[0074]
Next, a step of forming a passivation film is performed. FIG. 9B is a plan view showing a state where the passivation film is formed, and FIG. 9A is a cross-sectional view taken along line IXa-IXa. In this step, a passivation film 27 made of a silicon nitride layer is deposited so as to cover the interlayer insulating film 24 and the wiring 25. The passivation film 27 is a protective insulating film and also functions as an infrared absorbing layer. The growth temperature of the passivation film 27 is, for example, about 400 ° C.
[0075]
Next, a step of forming a final cavity is performed. FIG. 10B is a plan view showing a state in which a cavity is formed, and FIG. 10A is a cross-sectional view taken along line Xa-Xa. In this step, portions of the passivation film 27, the interlayer insulating film 24, the silicon oxide layer 20, and the silicon nitride layer 12, which are located above the columns 11b, are etched by photolithography and dry etching techniques to form holes ( A second opening 28 is formed. This hole 28 also etches the pillar 11b in the temporary cavity 16x from above. By this step, at least the upper portion of the pillar 11b is removed, and the final cavity 16A having a larger volume than the temporary cavity is formed. In the example shown in FIG. 10A, the entire pillar 11b is removed, and a part of the bottom oxide layer 20a is also removed.
[0076]
In the present embodiment, the pillars 11b are formed in the steps shown in FIGS. 4A and 4B. However, instead of the pillars 11b, a wall (supporting) having a layout so that the bolometer resistors 21 do not overlap with each other. Part) may be formed. When such a wall is formed, a hole 28 is formed above the wall in a step shown in FIGS. 10A and 10B, and at least a part (preferably all) of the wall is removed by etching. become.
[0077]
According to the manufacturing method of the present embodiment, at least a part of a support portion such as a pillar or a wall is removed inside the final cavity 16A. For this reason, the entire support portion is removed, or the connection between the support portion and the etching stop layer is cut, so that the thermal conductance between the bolometer resistor 21 and the silicon substrate can be reduced. In addition, the detection sensitivity and detection accuracy of infrared rays can be improved.
[0078]
In this embodiment, the opening 15 for forming a cavity in the silicon nitride layer 12 functioning as an etching stopper is closed by a CVD oxide layer. If the opening 15 is closed by the oxidation of the polysilicon, high-temperature processing is required, and each member of the ceiling may be distorted and the ceiling may be destroyed. Is not required, which is preferable. In particular, when a transistor or the like is formed on the semiconductor substrate 10 separately from the infrared detector, the high-temperature heat treatment may adversely affect the transistor characteristics.
[0079]
In this embodiment, the LOCOS film is used as a base layer for forming a cavity. However, instead of the LOCOS film, an element isolation insulating layer formed by using a trench isolation technique such as STI (Shallow Trench Isolation) is used. A membrane may be used.
[0080]
The bolometer resistor 21 is made of not only polysilicon but also Ti, TiO, Pt, and VO. x Etc. can be used. The resistance of these materials changes as the temperature rises when infrared light is received, and can be used as a resistance change type infrared detector (bolometer).
[0081]
In the case of the infrared sensor of the present embodiment, the thickness of the passivation film 27 and the interlayer insulating film 24 is preferably in the range of 1 μm or more and 2 μm or less (for example, around 1.6 μm). When the thickness of these films is 1 μm or more, the infrared absorptivity can be kept high, and when the thickness is 2 μm or less, it is possible to prevent the heat capacity from becoming excessive.
[0082]
When a silicon process is used to form a bolometer, which is an infrared detector, high-temperature processing is performed in a plurality of steps. appear. For this reason, the prior art has the following problems.
[0083]
(1) If the number of pillars or the cross-sectional area for supporting the ceiling of the cavity is reduced, the strength of the ceiling of the cavity is reduced, and the cavity may be damaged in the manufacturing process.
[0084]
(2) If the number of pillars or the cross-sectional area for supporting the ceiling of the cavity is increased, the heat insulation between the infrared detector (bolometer) and the substrate below the infrared detector is insufficient, resulting in poor sensor sensitivity. Become.
[0085]
Hereinafter, the above problem will be described in detail with reference to an example of damage due to tensile stress after the growth of the silicon nitride layer. FIGS. 11A to 11D are perspective views for explaining problems in the manufacturing process of the infrared sensor according to the manufacturing method of the comparative example with respect to the present embodiment. FIGS. 12A to 12C are perspective views for explaining advantages of the manufacturing process of the infrared sensor of the present embodiment.
[0086]
As shown in FIG. 11A, after depositing a silicon nitride layer on a cavity insulating film by CVD and then returning the substrate temperature to normal temperature, the substrate warps upward, and tensile strain is applied to the silicon nitride layer. Occurs. FIG. 11A shows a state in the step shown in FIGS. 2A and 2B. The cause of this stress is a difference in the coefficient of thermal expansion (coefficient of thermal contraction) between the silicon nitride layer and the silicon substrate, a structural defect generated depending on growth conditions, and the like. According to a document (Maruzen Co., Ltd. Applied Physical Data Book, p. 528), the magnitude of the tensile stress of the silicon nitride layer at this time is, for example, 10 when a silicon nitride layer is deposited on a silicon substrate. -10 (Dyn / cm 2 ), Which is generally a very large value.
[0087]
Next, as shown in FIG. 11B, when holes are formed in the silicon nitride layer and the cavity insulating film by dry etching, the silicon nitride layer is further pulled. FIG. 11B shows a state in the step shown in FIGS. 3A and 3B.
[0088]
Next, as shown in FIG. 11C, it is assumed that a final cavity is formed by wet etching without leaving any pillars or walls in order to improve the sensitivity of the infrared sensor. At this time, when the cavity insulating film made of the silicon oxide layer is completely removed to form a final cavity, stress concentrates on the silicon nitride layer, so that the silicon nitride layer is partially broken. As a result, as shown in FIG. 11D, the silicon nitride layer may fall into the final cavity.
[0089]
On the other hand, according to the manufacturing method of this embodiment, as shown in FIG. 12A, unlike the process shown in FIG. 11C, the column shown in FIG. Are formed first (see FIGS. 4A and 4B). In this state, since the silicon nitride layer is supported by the pillars, breakage and dropping of the silicon nitride layer as shown in FIGS. 11C and 11D can be effectively suppressed.
[0090]
Then, as shown in FIG. 12B, after the ceiling of the temporary cavity is closed by the TEOS film, an interlayer insulating film and a passivation film are deposited (FIGS. 5A and 5B and FIG. 6A). And (b)). At this point, the silicon nitride layer is reinforced by the TEOS film, the interlayer insulating film, and the passivation film. Although a bolometer resistor is formed between the TEOS film and the interlayer insulating film, the bolometer resistor is not shown in FIG. 12B.
[0091]
Thereafter, as shown in FIG. 12C, the final cavity is formed by removing the columns of the temporary cavity (see FIGS. 10A and 10B). Although a wiring and a passivation film are formed on the interlayer insulating film, the wiring is not shown in FIG.
[0092]
Therefore, according to the manufacturing method of the present embodiment, it is possible to form an infrared sensor having high detection sensitivity and high detection accuracy while preventing the silicon nitride layer, which is the etching stopper and the skeleton of the ceiling of the cavity, from being broken or dropped. .
[0093]
(Second embodiment)
Also in the present embodiment, the steps up to the formation of the final cavity are as described with reference to FIGS. 1A to 10B in the first embodiment.
[0094]
FIG. 13B is a plan view immediately after the step of forming a final cavity in the present embodiment, and FIG. 13A is a cross-sectional view taken along line XIIIa-XIIIa.
[0095]
In the present embodiment, the position and the shape of the second opening formed in the passivation film 27, the interlayer insulating film 24, and the silicon nitride layer 12 by photolithography and dry etching are changed to the position of the second opening in the first embodiment. And shape. More specifically, in the present embodiment, a hole 30 is formed as a second opening on the side wall 11a surrounding the temporary cavity 16x. Then, at least a part of the side wall 11a is etched through the hole 30 to form a final cavity in which the temporary cavity is enlarged.
[0096]
By this step, the pillar 11b remains without being etched, but a part of the side wall 11a is etched from above, and changes to a narrower side wall 11c. As a result, a final cavity 16B having a larger cross-sectional area than the temporary cavity is formed. Note that a portion of the bottom oxide layer 20a on the bottom surface of the final cavity 16B is also removed by the above-described etching process.
[0097]
In the first embodiment, all columns in the final cavity 16A have been removed. However, if the area of the final cavity 16A is relatively large, members constituting the ceiling of the final cavity 16A may be broken or fall. In the present embodiment, the sensitivity and accuracy of infrared detection are improved by removing a part of the side wall 11a while leaving the pillar 11b.
[0098]
Also in this embodiment, since the silicon oxide layer 20 that covers the opening for forming the cavity of the silicon nitride layer 12 is formed by the CVD method, a large heat is applied to the ceiling of the cavity, as in the first embodiment. The process can be performed without giving a distortion, and the same effect as in the first embodiment can be exerted.
[0099]
The cross-sectional area of the final cavity is 1000μm 2 In the case above, the cross-sectional area is 10 μm inside 2 By leaving the above columns in the number of 2 or more and 10 or less, breakage or the like of the ceiling portion of the cavity can be reliably prevented.
[0100]
Conversely, if the ceiling 11 does not pose a problem even if the pillar 11b is removed, the hole 28 formed in the first embodiment is formed together with the hole 30 and then the hole 28 is formed. Alternatively, part or all of the pillar 11b may be etched.
[0101]
(Third embodiment)
Next, a third embodiment of the present invention will be described. In this embodiment, a silicon substrate is used as a base layer (a sacrifice layer for forming a cavity) for forming a cavity.
[0102]
First, as shown in FIGS. 14A and 14B, a step of forming a silicon nitride layer 42 on a substrate 40 is performed. FIG. 14B is a plan view showing the substrate 40 in a state where the silicon nitride layer 42 is formed, and FIG. 14A is a cross-sectional view thereof.
[0103]
In this step, a silicon nitride layer 42 having a thickness of 200 to 400 nm is deposited on the silicon substrate 40 maintained at 760 ° C. by a CVD method. The silicon nitride layer 42 functions as an etching stop layer.
[0104]
Next, as shown in FIGS. 15A and 15B, a step of forming an opening 45 in the silicon nitride layer 42 is performed. FIG. 15B is a plan view showing the arrangement of the openings 45, and FIG. 15A is a sectional view taken along the line XVa-XVa.
[0105]
In this step, a cavity forming opening 45 is formed in the silicon nitride layer 42 by performing dry etching using a resist mask (not shown) formed by a photolithography technique. In the example shown in FIG. 15B, nine openings 45 of 3 rows × 3 columns are formed. The interval between the openings 45 in the row of the three openings 45 arranged in the horizontal direction is wider than the interval between the openings 45 in the column of the three openings 45 arranged in the vertical direction.
[0106]
Next, as shown in FIGS. 16A and 16B, a step of forming a temporary cavity is performed. FIG. 16B is a plan view of a stage where a temporary cavity is formed, and FIG. 16A is a cross-sectional view taken along the line XVIa-XVIa.
[0107]
In this step, a part of the silicon substrate 40 is removed by performing wet etching using an alkaline etching solution such as KOH or hydrazine. This etching proceeds isotropically from a region exposed through the opening 46 on the surface of the silicon substrate 40. Since the isotropic wet etching proceeds not only in the depth direction but also in the lateral direction, in a region located between the adjacent cavity forming openings 45, etching is performed from the openings 45 on both sides. Therefore, as shown in FIG. 16B, the recesses formed by the etching are connected in the narrow space, but the unetched portions remain in the wide space.
[0108]
Thus, as shown in FIGS. 16A and 16B, a plurality of temporary cavities 46x are formed, and a wall 40a, which is the remaining portion of the silicon substrate 40, is formed between each of the temporary cavities 46x.
[0109]
In the example of FIG. 16 (b), the temporary cavities 46x arranged in the vertical direction in FIG. 16 are connected to each other, and the temporary cavities 46x arranged in the horizontal direction in FIG. 16 are not connected to each other. It is not limited to such an example. The plurality of temporary cavities 46x may be isolated from each other or may partially communicate with each other. Further, all the temporary cavities 46x may communicate with each other. The form of the temporary cavity 46x can be freely designed based on the shape, size, arrangement, and the like of the cavity forming opening 45, and can also be changed according to the wet etching conditions.
[0110]
In the present embodiment, it is important that the wall 40a that functions as a supporting portion of the etching stop layer and prevents the collapse of the temporary cavity is left. For this reason, when performing the etching for forming the temporary cavity 46x, it is necessary to adjust the etching conditions so that one large continuous cavity without columns or walls is not formed.
[0111]
Next, a step of closing the opening 45 is performed. FIG. 17B is a plan view at the stage when the silicon oxide layer 50 is deposited, and FIG. 17A is a cross-sectional view taken along line XVIIa-XVIIa. In this step, a silicon oxide layer 50 made of TEOS having a thickness of 350 nm is deposited on the substrate 40 by the CVD method to close the cavity forming opening 45 of the silicon nitride layer 42 which is the ceiling of the temporary cavity 46x. . At this time, the bottom oxide layer 50a is also deposited on the bottom surface of the temporary cavity 46x.
[0112]
FIG. 18B is a plan view at the stage when the second opening is formed in the silicon oxide layer 50, and FIG. 18A is a cross-sectional view taken along line XVIIIa-XVIIIa. In this step, a hole 58 located above the wall 40a between the temporary cavities 46x in the silicon oxide layer 50 is formed by photolithography and dry etching techniques. Then, the lower wall 40a is etched from the hole 58. This etching forms a final cavity 46. As described above, according to the present embodiment, a cavity can be directly formed in the silicon substrate 40 without using an insulating film such as a LOCOS film.
[0113]
Prior to the formation of the final cavity 46, a bolometer resistor can be formed in the same manner as in the first and second embodiments. In this case, a patterned bolometer resistor is arranged in an S-shaped region indicated by a broken line in FIG. After forming the bolometer resistor, an interlayer insulating film and a passivation film are laminated so as to cover the bolometer resistor, and then a hole 58 is formed so as to penetrate these laminated films.
[0114]
(Fourth embodiment)
Next, an embodiment of an infrared sensor including a bolometer resistor manufactured by the manufacturing method of each of the above embodiments will be described.
[0115]
FIGS. 19A and 19B are a cross-sectional view and an electric circuit diagram of the infrared sensor of the present embodiment. Here, an infrared sensor provided with the infrared detector shown in FIGS. 18A and 18B will be described. However, instead of the infrared detector, the infrared sensor having the above-described structure of the ground infrared detector is also used. It is.
[0116]
As shown in FIG. 19A, the infrared sensor of this embodiment includes a silicon substrate 110 having a thickness of about 700 μm, a resistance element (bolometer) 120 provided on the silicon substrate 110, and a silicon substrate 110. The semiconductor device includes a switching transistor 130 formed thereon for turning on / off a current to the resistance element 120 and a cap body 140 for maintaining a region where the resistance element 120 is mounted in a reduced-pressure atmosphere. The size of the entire infrared sensor is about several mm. On the silicon substrate 110, a resistor 111 having a meandering pattern, a silicon nitride layer 112 and a silicon oxide layer 113 (TEOS film) supporting the resistor 111, and a BPSG film 116 covering the resistor 111 (Interlayer insulating film) and a passivation film (silicon nitride layer) 117. Below and above the meandering resistor 111, the silicon oxide layer 113, the BPSG film 116, and the passivation film 117, there are provided cavities 119 and 143 maintained in vacuum, respectively. The cavities 119 and 143 are made of silicon oxide. Are connected to each other through holes Het formed in the material layer 113, the BPSG film 116, and the silicon nitride layer 112.
[0117]
The material of the resistor 111 includes Ti, TiO, polysilicon, Pt, etc., and any of them may be used.
[0118]
An annular film 118 made of a soft metal material (such as aluminum) is provided in a portion of the passivation film 117 below the cylindrical portion 142 of the cap body 140. An annular film 144 made of a soft metal material (such as aluminum) is also provided at the tip of the cylindrical portion 142. Due to the annular joint 115 formed between the two joints 118 and 144, the cavity 143 existing between the cap body 140 and the silicon substrate 110 and the cavity 119 inside the silicon substrate are reduced in pressure (atmospheric pressure). (Vacuum state). That is, the presence of the cavities 119 and 143 allows the resistor 111 to be thermally insulated from the silicon substrate 110 and to maintain a high efficiency of temperature rise due to the amount of incident infrared rays.
[0119]
The substrate portion 141 of the cap body 140 has a structure in which a Ge layer having a thickness of about 3 μm and a Si layer having a thickness of about 1 μm with a Fresnel lens formed on the surface thereof are epitaxially grown on a silicon substrate having a thickness of about 700 μm. Has become. A hollow portion having a depth of several μm or more is formed by the cylindrical portion 142 of the cap body 140. Note that the window portion may be thinned by etching or the like.
[0120]
The switching transistor 130 includes a source region 131, a drain region 132, and a gate electrode 133. The source region 131 is formed below the cylindrical portion 142 of the cap body 140, and the source region 131 functions as a wiring for connecting a signal between the resistor 111 sealed in a vacuum state and an external member. It is configured as follows.
[0121]
Although not shown in FIG. 19A, a Peltier element for cooling the resistance element is attached to the lower surface of the silicon substrate 110. This Peltier element is an element that utilizes the heat absorbing effect of the movement of the carrier passing through the Schottky contact portion. In the present embodiment, various Peltier elements having a known structure can be used.
[0122]
As shown in FIG. 19B, one end of the resistor 111 is connected to a wiring 135 for supplying a power supply voltage Vdd, and the other end of the resistor 111 is connected to a drain region 132 of the switching transistor 130. An on / off switching signal is input to the gate of the switching transistor 130 via a wiring 136, and the source of the switching transistor 130 is received by a resistor 111 via a wiring 138 provided with a standard resistor at the other end. It is connected to a detection unit (not shown) for detecting the amount of infrared rays, and the substrate region of the switching transistor 130 is connected to the ground for supplying the ground voltage Vss via the wiring 137. That is, when the temperature of the resistor 111 changes according to the amount of infrared rays and the resistance value changes, the potential of the wiring 138 changes, and the amount of infrared rays is detected from the change in the potential.
[0123]
In a discrete-type infrared sensor, an operational amplifier for amplifying an output from a bolometer or the like may be provided on a substrate. In that case, in addition to the bolometer and the switching transistor of the present embodiment, an operational amplifier can be arranged in a region sealed by the cap body.
[0124]
Next, a method for forming a cap used in the electronic device of the present embodiment will be described with reference to FIGS.
[0125]
First, as shown in FIG. 20A, a cap wafer 150 is prepared by sequentially epitaxially growing a Ge layer and a Si layer on a silicon wafer 150. To epitaxially grow a Ge layer having a thickness of about 3 μm on a silicon wafer, a Si layer is formed on the silicon wafer. 1-x Ge x After the layer is epitaxially grown so that the Ge component ratio x changes from 0 to 1, the Ge layer is epitaxially grown to a predetermined thickness. Thereafter, the Si layer is formed on the Ge layer. 1-x Ge x After epitaxially growing the layer so that the Ge component ratio x changes from 1 to 0, an Si layer having a thickness of about 1 μm is epitaxially grown. Then, on the surface of the Si layer, a Fresnel lens serving as a convex lens for condensing infrared rays on each infrared sensor is formed.
[0126]
With the surface of the cap wafer 150 on which the Fresnel lens is formed facing downward, as shown in FIG. 20A, the cap wafer 150 is formed by a vapor deposition method on a surface facing the Ge layer and the Si layer. An Al film 151 having a thickness of about 600 nm is formed by a sputtering method or the like.
[0127]
Next, as shown in FIG. 20B, a resist pattern (not shown) is formed on the Al film 151, and using the resist pattern as a mask, the Al film 151 is etched to form an annular film 144.
[0128]
Thereafter, as shown in FIG. 20C, dry etching (RIE) is performed using the annular film 144 as a mask (hard mask) or while leaving the resist pattern. In this way, the cylindrical portion 142 surrounding the concave portion that becomes the cavity of each infrared sensor is formed on the cap wafer 150. At this time, the cap wafer 150 is composed of the substrate portion 141 having the remaining portion of the silicon wafer, the Ge layer, the Si layer, the Fresnel lens, and the like, and the cylinder portion 142. The height of the cylinder portion 142, that is, the depth of the concave portion is , Several μm or more.
[0129]
As a method for forming the cap body, an SOI substrate having an oxide insulating layer (for example, a so-called BOX layer) can be used instead of the bulk silicon substrate. In that case, since the silicon substrate can be etched under the condition that the etching selectivity between the insulating layer and the silicon substrate is high, it is possible to reliably stop the formation of the concave portion in the insulating layer portion.
[0130]
Next, as shown in FIG. 20D, with the substrate portion 141 of the cap wafer 150 facing upward, the substrate portion 141 of the cap wafer 150 is attached to the substrate portion 141 of the cap wafer 150 by dry etching using ICP-RIE. The part 141 is separated to form a notch 152 for individually forming the cap body of each infrared sensor. Then, a main substrate 100 having a structure as shown in FIG. 19 is prepared, and an annular film 118 made of Al is formed on the main substrate 100.
[0131]
Next, as shown in FIG. 20E, for example, the cap wafer 150 is placed on the main body wafer 100 on which the infrared detection unit is formed through the process of the third embodiment, and the annular film is formed. 118 and 144 are connected to each other, and a bonding step by pressure bonding is performed. Thus, an annular joint 115 as shown in FIG. 19 can be formed.
[0132]
Next, as shown in the lower part of FIG. 20E, the cap wafer is divided for each infrared sensor at the cutout 152 of the cap wafer 150, and the main body wafer 100 is cut out for each infrared sensor by dicing. Thus, a discrete infrared sensor including the silicon substrate 110 and the cap body 140 is obtained.
[0133]
FIG. 21 is a sectional view schematically showing a configuration of an apparatus used for crimping. As shown in the figure, a support portion 161 for applying pressure for pressure bonding, a broadband rotary pump 162 for keeping the inside of the chamber 160 at a vacuum, and an irradiation device for irradiating Ar are provided in the chamber 160. 163 and 164 are attached. Then, in a state where the main body wafer 100 is disposed above and the cap wafer 150 is disposed below, each of the annular films 118 and 144 (see FIG. 20D) is irradiated with Ar atom beams from the irradiation devices 163 and 164, respectively. By this processing, contaminants and oxide layers on the Al surface constituting the annular films 118 and 144 are removed. Then, the degree of vacuum in the chamber 160 is reduced to 10 -4 While maintaining the Pa level, a pressure of 0.5 MPa to 20 MPa is applied between the two annular films 118 and 144 at normal temperature (for example, about 30 ° C.), so that the annular films 118 and 144 are joined to each other. Before the compression bonding, Ar adsorbed on the surface may be removed by heating the annular films 118 and 144 to about 150 ° C.
[0134]
The dangling bond can be exposed on the surface of a metal such as Al by irradiating O atoms or other neutral atoms instead of irradiating Ar atoms. Obtainable.
[0135]
Other metals (including alloys) of Al can be used as the metal used for bonding. In particular, In, Cu, Au, Ag, and an Al—Cu alloy having a low melting point are used at room temperature or at a low temperature close to room temperature. Is possible. These metals may use the same kind of metal, or may use different kinds of metals. For example, when an In film is formed as an annular film by vapor deposition and then pressurized, the surface of the In film is crushed, the natural oxide layer present on the surface of the In film is crushed, and metal bonding between In is performed. . Such crimping can also be used.
[0136]
In addition, as a joining method, there is a method using not only thermocompression bonding but also an ultrasonic joining, a method of giving a composition deformation at room temperature and joining, and any of them may be used. Further, bonding utilizing hydrogen bonding between Si, between Si-oxide layers, between oxide layers, or the like is also possible.
[0137]
In particular, 10 -2 Pa-10 -4 By bonding at a degree of vacuum of about Pa, it is possible to avoid the difficulty of maintaining a high vacuum state while increasing the degree of vacuum in the internal space and maintaining the functions of the infrared sensor and the like to some extent. Practical and suitable for mass production can be performed.
[0138]
In this embodiment, the entire cell array including many sensors and radiating elements is not kept in a vacuum state, and each infrared sensor is individually sealed in a vacuum state while using a wafer on which a large number of infrared sensors are formed. Stop. For this reason, this embodiment can be easily applied to a discrete element. In particular, the present embodiment is suitable for practical use because a manufacturing process of an electronic device, particularly, a CMOS process can be used as it is.
[0139]
In the present embodiment, the sealing portion is not formed by soldering as in the prior art, but is formed by using the bonding between soft metals such as aluminum. Application is also easy.
[0140]
According to the manufacturing process of this embodiment, even when a large number of discrete infrared sensors are formed on a wafer, the cap bodies can be individually bonded to the infrared sensors. In particular, as shown in FIG. 20 (d), by forming the cutout 152 in the substrate portion 141, the stress applied to the junction can be made uniform for each cell. Without acting, the reliability of the connection part can be improved.
[0141]
(Fifth embodiment)
FIG. 22 is an electric circuit diagram of the infrared area sensor of the present embodiment. This infrared area sensor has a configuration in which a plurality of infrared detection units are arranged in rows and columns on one substrate. FIG. 24 is a sectional view schematically showing the structure of the infrared sensor.
[0142]
The infrared area sensor having such a configuration can be manufactured by using, for example, the structure manufactured in the process illustrated in FIG. Specifically, while the cap body wafer 150 of FIG. 20E is divided for each infrared detecting unit to form a large number of cap bodies 140, the main body wafer 100 is composed of a large number of infrared rays arranged in a matrix. What is necessary is just to divide | segment into the chip | tip which has a detection part.
[0143]
Hereinafter, the circuit configuration of the infrared area sensor of the present embodiment will be described in detail. As shown in FIG. 22, the main substrate is provided with a cell array in which a large number of cells A1 to E5 each having a bolometer 201 and a switching transistor 202 are arranged in a matrix. The size of one cell is, for example, about 40 μm to 50 μm, but may be 20 μm or more, which is almost twice the wavelength of infrared light to be detected. The gate electrode of the switching transistor 202 of each cell is connected to select lines SEL-1 to SEL-5 extending from the vertical scanning circuit 209 (V-SCAN). One end of the bolometer 201 of each cell is connected to a power supply line 205, and the source of the switching transistor 202 is connected to data lines 204a to 204e extending from the ground via reference resistors Ra to Re. The data lines 204a to 204e are connected to the output amplifier 206 via the switching transistors SWa to SWe, respectively. Signal lines 207a to 207e extending from the horizontal scanning circuit 208 (H-SCAN) are connected to the gate electrodes of the switching transistors SWa to SWe.
[0144]
FIG. 23 is a timing chart showing a control method of the infrared area sensor. When the selection line SEL-1 is driven by the control of the vertical scanning circuit (V-SCAN), the switching transistor 202 of each of the cells A1 to E1 is turned on, and the voltage passed through the reference resistors Ra to Re is applied to the bolometer 201. Supplied respectively. On the other hand, the switching transistors SWa to SWe are sequentially driven by the horizontal scanning circuit (H-SCAN), and the data Da1 to De1 of the cells A1 to E1 are output from the output amplifier 206. Next, when the selection line SEL-2 is driven by the control of the vertical scanning circuit (V-SCAN), the switching transistors SWa to SWe are sequentially driven by the control of the horizontal scanning circuit (H-SCAN). , The data Da2 to De2 of the cells A2 to E2 are output from the output amplifier 206. Similarly, the data Da3 to De3 of each of the cells A3 to E3, the data Da4 to De4 of each of the cells A4 to E4, and each of the cells are controlled by the vertical scanning circuit (V-SCAN) and the horizontal scanning circuit (H-SCAN). Data Da5 to De5 of A5 to E5 are sequentially output from the output amplifier 206.
[0145]
The input levels of the infrared rays in the cells where the bolometers 201 are arranged are totaled, and two-dimensional information on the detection target is obtained.
[0146]
(Sixth embodiment)
The infrared sensor shown in FIG. 24 has a cap body for each infrared detection unit individually, but the infrared sensor of the present invention is not limited to such an embodiment.
[0147]
FIG. 25 is a sectional view showing another structure of the infrared sensor according to the present invention. As shown in the figure, the cap body may cover a plurality of infrared detection units of the cell array instead of individually covering one infrared detection unit. In the infrared sensor of FIG. 25, the annular joint surrounds the plurality of infrared detectors. The material of the cap body, the material forming the annular joint, and the forming method are the same as in the fourth embodiment.
[0148]
FIG. 26 is a sectional view showing still another structure of the infrared sensor according to the present invention. In this infrared sensor, the cap body covers the entire cell array including many infrared detecting units. An annular junction surrounds the entire cell array. The material of the cap body, the material forming the annular joint, and the forming method are the same as in the fourth embodiment.
[0149]
According to the present embodiment or its modified example, the annular joint is formed by bonding using metal bonding or hydrogen bonding or bonding at room temperature, unlike the conventional bonding using solder, so that the resistance element is encapsulated. The degree of vacuum in the space to be maintained can be kept high, and the detection sensitivity and the detection accuracy of various sensors sealed in the cap body can be further improved.
[0150]
In the fourth to sixth embodiments, it is assumed that the cavity sealed by the cap body is a vacuum dome. In this case, the pressure in the hollow portion is set at 10 in consideration of the easiness of joining the annular films by crimping during the manufacturing process. -2 Pa-10 -4 Pa is preferable, but 10 -4 10 below Pa -7 Bonding in a vacuum atmosphere reaching Pa is also possible.
[0151]
(Seventh embodiment)
Next, with reference to FIGS. 3 An embodiment of a pyroelectric infrared sensor using the present invention will be described.
[0152]
FIG. 27 is a perspective view showing the structure of the infrared detection unit of the pyroelectric infrared sensor according to the present embodiment. FIG. 28 is a cross-sectional view of the infrared detector of the pyroelectric infrared sensor according to the present embodiment. FIG. 29 is a plan view of the infrared detection unit of the pyroelectric infrared sensor according to the present embodiment.
[0153]
As shown in FIGS. 27 to 29, the infrared detecting unit Rse includes a pillar 210 made of a LOCOS film provided on a silicon substrate 201, a TEOS film 211 formed on the pillar 210 by CVD, and a TEOS film. A silicon nitride layer 212 formed on the silicon nitride layer 212 by CVD, a TEOS film 213 formed on the silicon nitride layer 212 by CVD, and Ti / Pt formed on the TEOS film 213 by sputtering. A lower electrode 215, and PbTiO formed on the lower electrode 215 by a sol-gel method. 3 A dielectric film 218 made of Pt, an upper electrode 219 made of Pt formed on the dielectric film 218 by sputtering, an interlayer insulating film 220 made of BPSG covering the above members on the silicon substrate 201, and an interlayer insulating film A first wiring 222a made of an Al alloy penetrating through 220 and connected to the lower electrode 213 at one end and an Al alloy penetrating through the interlayer insulating film 220 and connected to the upper electrode 219 at one end. And a passivation film 223 made of silicon nitride which covers the interlayer insulating film 220. The other end of each of the first wiring 222a and the second wiring 222b is connected to first and second impurity diffusion layers 230a and 230b formed in the silicon substrate 201.
[0154]
Further, the infrared detecting section Rse is surrounded by a side wall section Rwl composed of the interlayer insulating film 220 and the passivation film 223. The first and second impurity diffusion layers 230a and 230b extend below the side wall Rwl to the outside of the side wall Rwl. That is, the control signal is supplied to the infrared detection unit Rse via the impurity diffusion layers 230a and 230b.
[0155]
Further, although not shown, an annular film as shown in FIG. 19 is formed on the upper surface of the side wall portion Rwl shown in FIG. The entire Rse is shut off from the outside and kept in a reduced pressure atmosphere.
[0156]
Also in this embodiment, the cavity 216 is formed in the LOCOS film by applying the manufacturing method described in the first embodiment, and the lower electrode 215 and the dielectric film 218 supported by the pillar 210 which is the remaining portion of the LOCOS film. And an infrared detector Rse having the upper electrode 219.
[0157]
Thereby, the surroundings are kept in a vacuum atmosphere, and the thermal conductance with the silicon substrate 201 and the side wall portion Rwl can be kept small, so that an infrared sensor having high infrared detection sensitivity and detection accuracy can be obtained.
[0158]
FIG. 30 is an electric circuit diagram showing a control circuit of the pyroelectric infrared sensor according to the present embodiment. The lower electrode of the capacitor 251 including the lower electrode 215, the dielectric film 218, and the upper electrode 219 is connected to the ground. Then, a depletion-type charge detection transistor 252 having a gate connected to the upper electrode 219 via the node N1, a reset MIS transistor 253 having a drain connected to the upper electrode 219 via the node N1, and a source having a charge A switching transistor 254 connected to the source of the detection transistor 252 and having a gate connected to the word line, and a resistor transistor 256 are arranged.
[0159]
In this embodiment, PbTiO which is a pyroelectric material when receiving infrared rays is used. 3 It is configured to detect an infrared ray by detecting a charge generated at the node N1 from polarization generated in the film (the dielectric film 218).
[0160]
PbTiO as pyroelectric material 3 In addition, there are ZnO, PZT and the like, and any of them may be used.
[0161]
Electronic devices to which the present invention is applied include a pressure sensor, an acceleration sensor, a flow velocity sensor, and the like, in addition to an infrared sensor.
[0162]
Infrared sensors are broadly classified into thermal types such as bolometers, pyroelectric sensors, and thermopiles, and quantum types using PbS, InSb, HgCdTe, or the like. Bolometers include polysilicon, Ti, TiON, VO x There is a method using a resistance change such as the above. Some thermopiles utilize the Seepek effect generated at the PN junction, and others utilize a transient characteristic of forward current such as a PN diode. PZT, BST, ZnO, PbTiO 3 Some of them utilize a change in the dielectric constant of a material such as The quantum infrared sensor detects a current flowing by electronic excitation. For example, there is an infrared sensor having a Chromel-Alumel Thermocouple for detecting infrared rays by the Seebeck effect.
[0163]
In order to maintain high infrared detection sensitivity and thus infrared detection accuracy, these infrared sensors preferably have low heat dissipation from the infrared detection unit. And, when it is sealed in a vacuum atmosphere or an inert gas atmosphere in the cap body, it has a characteristic of improving characteristics.
[0164]
It is known that the sensitivity of pressure sensors and acceleration sensors is improved by reducing the viscous resistance of air, so that the characteristics are improved by enclosing them in a vacuum atmosphere or an inert gas atmosphere in a cap body.
[0165]
(About the effect of improving sensitivity)
Here, the effect of improving the infrared detection sensitivity according to the present invention will be described.
[0166]
In a thermal infrared sensor, the smaller the thermal conductance between the infrared detector and the substrate, the higher the sensitivity. In the conventional method, since the walls and columns in the cavity are not removed, the thermal conductance due to these portions is increased and the sensitivity is deteriorated.
[0167]
On the other hand, in the present invention, as in each of the above embodiments, the pillars and walls are removed by performing dry etching after heat treatment and reinforcement of the upper portion of the cavity. For this reason, the detection sensitivity of infrared rays can be improved while preventing damage to the ceiling.
[0168]
−Sensitivity analysis formula−
Literature (S. Sedky, P. Fiorini, M. Caymax, C. Baeart, and R. Nerents, "Characterization of Bolometers Based on Polycrystalline NO.E.L. .), The detection sensitivity (responsivity) Rv of infrared rays is represented by the following equation (1).
[0169]
Figure 2004085547
here,
Q [W]: infrared energy applied to the pixel unit per unit time
V [V]: voltage across the bolometer
G [W / K]: Thermal conductance at the connection between the pixel portion and the substrate portion
α [/ K]: Rate of change in resistance of the bolometer with respect to temperature
η: emissivity of subject
Rbb [Ω]: resistance value of bolometer section
Rsr [Ω]: Resistance value of load resistance connected in series to bolometer
V [V]: voltage applied to bolometer and load resistance
[0170]
As can be seen from equation (1), the sensitivity Rv is inversely proportional to the thermal conductance G.
[0171]
Hereinafter, only the thermal conductance G will be discussed in order to calculate the sensitivity improvement rate in the present invention. The thermal conductance G between the infrared detection unit, which is a pixel unit, and the substrate is represented by the following equation (2).
[0172]
G = Gleg + Gper (2)
Here, Gleg and Gper are as follows:
Gleg [W / K]: Thermal conductance of the hollow column
Gper [W / K]: Thermal conductance at the side of the cavity
[0173]
Considering the case of operating the sensor in a vacuum package, the heat escaping from the pixel portion via air is ignored. Further, in consideration of the case of operation at room temperature, heat that escapes by radiation is ignored.
[0174]
Gleg in the above equation (2) is represented by the following equation (3).
[0175]
Gleg = g × Sleg / Lleg × Nleg (3)
Here, g, Sleg, Llegg, and Nleg are as follows.
g [W / mK]: SiO 2 Thermal conductivity (about 1.4)
Sleg [m 2 ]: Cross section of pillar
Nleg: Number of pillars
Lleg [m]: Length of pillar
[0176]
By solving the above equation (3) under the following conditions 1 and 2, the following equation (4) is obtained.
[0177]
Condition 1: Sleg = 2.5 × 10 -11 [M 2 ]
Condition 2: Lleg = 2 × 10 -6 [M] = 2 [μm]
Gleg = Nleg × 1.75 × 10 -5 ... (4)
[0178]
Here, for example, when the first embodiment and the second embodiment are combined and the lateral portion of the cavity and the twelve pillar portions are removed by dry etching, Gper is 0, so that the thermal conductance G Is 7.00 × 10 -5 It becomes.
[0179]
On the other hand, in the conventional technique, Gper cannot be analyzed by a simple method because the shape of the lateral portion of the cavity is complicated, but can be calculated using simulation. In the prior art, assuming that there are 16 columns, when the thickness of the cavity upper part is 2 [μm] and the peripheral length when the cavity is viewed from the upper surface is 400 [μm], for example, Value.
[0180]
Gper = 5.6 × 10 -4 [W / K]
[0181]
As a result, the thermal conductance G of the prior art is 8.40 × 10 -4 It becomes. According to the manufacturing method of the present invention, the thermal conductance G can be reduced by about one digit (about 1/12 in this calculation example) as compared with the conventional method.
[0182]
(Eighth embodiment)
First, as shown in FIGS. 40A and 40B, a silicon oxide layer 301 is deposited on a silicon substrate 300. This silicon oxide layer 301 functions as a lower etching stop layer. Next, as shown in FIGS. 41A and 41B, a polysilicon film 302 is deposited on the silicon oxide layer 301. The polysilicon film 302 is a film that functions as a sacrificial layer for forming a cavity, and its thickness substantially defines the height of a cavity to be formed later. In the present embodiment, the thickness of the polysilicon film 302 is set to about 1 μm. Although the polysilicon film 302 at this stage covers the entire surface of the substrate 10, it is patterned in the next step to give a shape that defines the shape of the cavity.
[0183]
Next, as shown in FIGS. 42A and 42B, the polysilicon film 302 is patterned by photolithography and etching techniques. The shape of the patterned polysilicon film 302 defines the shape of the temporary cavity. In the present embodiment, the patterned polysilicon film 302 has an opening 302a reaching the underlying silicon oxide film 301 at the center. When a temporary cavity is formed by etching the polysilicon film 302 later, the opening 302a defines the shape and position of a support for supporting the ceiling of the temporary cavity. The opening 302a is formed, for example, by a through hole having a depth of about 1 μm and a diameter of 0.4 μm.
[0184]
Next, as shown in FIGS. 43A and 43B, a silicon oxide layer 303 is deposited on the patterned polysilicon film 302. The silicon oxide layer 303 functions as an upper etching stop layer when etching the polysilicon film 302, but a part of the silicon oxide layer 303 fills the opening 302 a of the polysilicon film 302. The portion of the silicon oxide layer 303 in which the opening 302a is buried functions as a support for the upper etching stop layer, and prevents collapse of the temporary cavity.
[0185]
The thickness of the silicon oxide layer 303 is appropriately determined according to the inner diameter and the depth of the opening 302a of the polysilicon film 302. In this embodiment, the thickness of the silicon oxide layer 303 is set to about 200 nm.
[0186]
Next, as shown in FIGS. 44A and 44B, a bolometer 304 is formed on the silicon oxide layer 303. The bolometer 304 is formed avoiding the region where the opening 302a of the polysilicon film 302 is formed.
[0187]
Next, as shown in FIGS. 45A and 45B, a silicon oxide layer 305 is deposited so as to cover the bolometer 304. This silicon oxide layer 305 functions as an infrared absorbing part.
[0188]
Thereafter, using photolithography and etching techniques, holes 306 are formed in the stacked silicon oxide layers 303 and 305, as shown in FIGS. 46 (a) and 46 (b). The hole 306 exposes a part of the polysilicon film 302 which is a sacrificial layer.
[0189]
Next, hydrazine (H) is introduced from the holes 306 formed in the silicon oxide layers 303 and 305. 4 N 2 ) To etch the polysilicon film 302. As shown in FIGS. 47A and 47B, the polysilicon film 302 is removed by this etching, and a temporary cavity 308 is formed below the silicon oxide films 303 and 305. At this time, the portion of the polysilicon film 302 where the opening 302a is formed is hydrazine (H 4 N 2 ), A silicon oxide layer that is not etched remains, and a pillar (support) 308a is formed. The temporary cavity 308 is enlarged in a later step. The removal of the polysilicon film 302 may be performed using another chemical such as TMAH (tetramethylammonium hydroxide) or KOH, or may be performed using a gas such as XeF.
[0190]
Thereafter, as shown in FIGS. 48 (a), (b-1), and (b-2), a step of removing the pillar 308a formed inside the temporary cavity 308 by dry etching is performed. To form a final cavity 308d. The pillar 308a is etched by etching a portion of the stacked silicon oxide layers 303 and 305 located above the pillar 308a downward. This etching is performed using a resist mask (not shown). More specifically, after a photoresist mask (not shown) having an opening above the column 308a is formed on the silicon oxide layer 305, the silicon oxide layers 303 and 305 are changed through the opening of the resist mask. Etching directionally.
[0191]
FIGS. 48 (b-1) and 48 (b-2) are cross-sectional views at the stage where the pillar 308a is removed. According to the present embodiment, the concave portion 308b or the projection 308c remains at the position where the column 308a exists. This feature can be confirmed by observing the device of the present embodiment with an electron microscope or the like.
[0192]
In this embodiment, the etching of the support formed from the silicon oxide layer is performed by CF 4 , H 2 , CH 3 , C 2 F 6 , C 4 F 8 , CH 2 F 2 , CO, Ar, O 2 Is performed using at least one gas selected from the group consisting of: Therefore, a large amount of elements such as C and F remain in the concave portions 308b and the protrusions 308c, but no N element remains. On the other hand, according to the related art in which the cavity 308 is formed by etching the polysilicon film 302 using hydrazine or TMAH, the N element remains on the inner wall of the cavity 308. When the polysilicon film 302 is etched using KOH, K remains on the inner wall of the cavity.
[0193]
When the polysilicon film 302 is removed by wet etching using hydrazine or the like, stress may be applied to the device when the chemical is dried, and the device may be damaged. However, when the polysilicon film 302 is removed using a chemical as in the present embodiment, the pillar (support portion) 308a remains, so that such damage can be prevented. Further, in the step after the removal of the pillar (support portion) 308a, the above-described damage can be prevented because dry etching is used.
[0194]
In the present embodiment, the polysilicon film 302 is used as the sacrifice layer (sacrifice layer for forming a cavity), but the sacrifice layer may be formed from another material such as amorphous silicon or silicon oxide. When a silicon oxide film is used as a sacrificial layer, a temporary cavity can be formed using hydrofluoric acid. In this case, the etching stop layer is formed from a material that is not easily etched by hydrofluoric acid.
[0195]
Note that the internal oxide layer of the SOI substrate can be used as an etching stop layer. In this case, after an opening is formed in the internal oxide layer, a drug is flowed in to form a temporary cavity below the internal oxide layer. Then, the pillars in the temporary cavity may be removed by dry etching.
[0196]
In the step of forming the temporary cavity by removing the sacrificial layer, it is preferable to perform wet etching using a chemical such as TMAH from the viewpoint of cost reduction, but dry etching using a gas such as XeF is also possible. It is.
[0197]
When a sacrificial layer is formed from a silicon oxide layer and the sacrificial layer is removed with hydrofluoric acid, all steps can be performed by a general silicon process for manufacturing an LSI or the like. For this reason, the embodiment of the present invention can be manufactured using an apparatus for manufacturing an LSI, so that cost reduction can be achieved.
[0198]
In the present embodiment, the cavity for improving the heat insulating property of the infrared sensor is formed.However, in other sensors such as an acceleration sensor and all other electronic devices such as a communication device such as a filter, a cavity is formed in a lower portion. The present invention is also applicable when forming a membrane structure having the same.
[0199]
In the step of removing the pillar 308a, the following points need to be considered.
[0200]
Generally, when patterning a thin film by etching, the thin film is covered with a mask for protecting a region other than a region to be etched of the thin film, and thereafter, the etching is performed. The mask is formed from a photoresist or the like. However, if the surface of the thin film has large irregularities, the photoresist may be unevenly coated, which may make it impossible to perform patterning normally. For example, in the case of an infrared image sensor, since the height of the cavity is set to, for example, about 2 μm, a step of about 2 μm is formed on the substrate, and uneven coating may occur. Further, during the photolithography process, stress may be generated in the supporting portion due to resist baking or the like, and the cavity may be damaged. In order to solve such a problem, for example, by performing the following processing, dry etching of the support portion can be performed with good reproducibility.
[0201]
First, after forming the hole 306 shown in FIGS. 46A and 46B, a resist mask having an opening above the hole 306 and the pillar 308a is formed on the substrate. FIGS. 58A and 58B show a state in which a resist mask 310 having such an opening 311 is formed.
[0202]
Next, a chemical solution such as hydrazine for selectively etching the polysilicon film 302 flows through the opening 311 of the resist mask 310, thereby removing the polysilicon film as shown in FIGS. To form a temporary cavity. At this time, a chemical such as hydrazine also comes into contact with the pillar 308a formed from the silicon oxide layer, but this chemical does not etch the silicon oxide layer. Therefore, at the stage where the temporary cavity 308 is formed, the pillar 308a is not etched and functions as a support.
[0203]
Next, the substrate 300 is loaded into a dry etching apparatus without removing the resist mask 310, and portions of the silicon oxide layers 303 and 305 that are not protected by the resist mask 310 are removed. FIGS. 60A and 60B show a stage where a part of the silicon oxide layer including the pillar 308a is removed by the dry etching. By adjusting the conditions of the dry etching, it is possible to selectively remove only the silicon oxide layer without etching the underlying silicon substrate 300. The recess 308b is formed in the silicon oxide layer 301 by this dry etching. Note that the pillar 308a does not need to be completely removed, and a part thereof may remain as a protrusion.
[0204]
Finally, the resist mask 310 is removed. FIGS. 61A and 61B show a stage where the resist mask 310 is removed. When a chemical such as sulfuric acid peroxide cleaning is used to remove the photoresist 310, the chemical enters the cavity 308. In this case, unnecessary stress may be generated in the drying step, and a part of the cavity 308 may be damaged. Therefore, it is desirable that the photoresist 310 be removed by a method such as ashing.
[0205]
(Ninth embodiment)
First, a structure having a polysilicon film covered with a silicon oxide layer as a sacrificial layer is formed by performing the steps shown in FIGS. However, in the present embodiment, the polysilicon film 302 patterned so as to have notches at four corners is formed by photolithography and etching techniques.
[0206]
Next, as shown in FIGS. 49A and 49B, an opening 306 reaching the polysilicon film 302 is formed in the silicon oxide layers 303 and 305. The shape and arrangement of the openings 306 are shown by oblique lines in FIG. These holes expose the polysilicon film 302 as the sacrificial layer.
[0207]
Next, hydrazine flows from the opening 306, and the polysilicon film 302 is removed to form a temporary cavity 308 as shown in FIGS. The chemical used for removing the polysilicon film 302 is not limited to hydrazine, and another chemical such as TMAH may be used.
[0208]
51 (b) and (c) are a cross-sectional view taken along line AB and a line CD, respectively, of FIG. 51 (a). According to the present embodiment,
Next, by partially anisotropically etching a portion of the support portion formed above the four corners of the temporary cavity 308 from above, at least a portion of the support portion is removed, and an opening 307 is formed. , The temporary cavity 308 is enlarged. In this way, as shown in FIGS. 52A to 52C, an enlarged cavity 308d can be obtained.
[0209]
As described above, when the polysilicon film 302 is removed with a chemical such as hydrazine, the temporary cavity 308 may be damaged when the chemical is dried. According to the present embodiment, when the polysilicon film 302 is removed, the temporary cavity 308 is enlarged by leaving the support portion to prevent damage, and removing a part of the support portion in a later step.
[0210]
Although the sacrificial layer is formed from the polysilicon film 302 in this embodiment, the sacrificial layer may be formed from other materials.
[0211]
Further, after forming an opening in the oxide by using the oxide layer of the SOI substrate as an etching stop layer, a chemical is introduced to form a temporary cavity in the silicon substrate below the oxide layer, and then a temporary cavity is formed. The pillars in the cavity may be removed by dry etching.
[0212]
In this embodiment, the support portion is formed from a part of the etching stop layer, but silicon oxide located around the temporary cavity may be used as the support portion. In this case, the support portion is etched from above by anisotropic etching.
[0213]
In the step of removing the support portion of the temporary cavity, a photoresist mask may be formed by the method described in the eighth embodiment.
[0214]
(Tenth embodiment)
Next, an embodiment of the present invention using an SOI substrate will be described.
[0215]
FIGS. 53A and 53B are a plan view and a sectional view of an SOI substrate used in the present embodiment. This SOI substrate includes an upper silicon layer 402, an inner silicon oxide layer 401, and a single crystal silicon body 400.
[0216]
As shown in FIGS. 54A and 54B, an opening 403 penetrating through the upper silicon layer 402 and the internal silicon oxide layer 401 is formed in the SOI substrate.
[0217]
Next, as shown in FIGS. 55A and 55B, a silicon oxide layer 405 is formed on the surface of the SOI substrate. This silicon oxide layer 405 can be formed by a method such as a CVD method or a thermal oxidation method.
[0218]
Next, hydrazine is allowed to flow through the opening 403 to remove a part (a region functioning as a sacrificial layer) of the single crystal silicon body 400 of the SOI substrate as shown in FIGS. Thus, a temporary cavity 406 is formed. The etching of silicon may be performed using another chemical such as TMAH instead of hydrazine.
[0219]
Next, as shown in FIGS. 57A and 57B, an opening 407 is formed in the upper silicon layer 402 and the internal silicon oxide layer 401 of the SOI substrate, and a final cavity 408 is formed. The formation of the opening 407 reduces the volume of the supporting portion that supports the silicon oxide layer 405, so that the flow of heat in the horizontal direction through the supporting portion is suppressed.
[0220]
As described above, if silicon is etched with a chemical such as hydrazine to form a cavity, breakage may occur when the chemical is dried. However, according to the present embodiment, when forming temporary cavities by etching silicon, strength is maintained and breakage is prevented by leaving the support portion made of the silicon oxide layer in a wide area. Then, after the chemical solution is dried, a part of the support portion is removed by dry etching to enlarge the cavity, so that a large cavity can be formed with a high yield. Also in the present embodiment, since the support portion is anisotropically etched from above, a concave portion or a protrusion as shown in FIGS. 48 (b-1) and (b-2) often remains.
[0221]
In each of the above-described embodiments of the electronic device according to the present invention, the bolometer is disposed above the cavity for detecting infrared rays. However, the electronic device according to the present invention is not limited thereto. For example, even in an electronic device having various structures such as a piezoelectric body and an actuator supported by an etching stop layer above a cavity, the excellent effects of the present invention can be exhibited.
[0222]
A bulk acoustic wave (BAW) device is known as a device provided with a piezoelectric film and an electrode layer for applying a voltage to the piezoelectric material above the cavity. The bulk acoustic wave in the piezoelectric material has a property of resonating at a predetermined frequency, and the BAW device operates as a filter or a high-frequency resonator using this property. According to the manufacturing method of the present invention, first, a temporary cavity having a piezoelectric film and an electrode layer formed thereon is formed, and then a piezoelectric layer and an electrode layer are formed thereon. Then, after that, the temporary cavity can be enlarged.
[0223]
As an electronic device provided with an actuator above a cavity, an optical switch element that drives a micromirror or a microprism with the actuator is known. In such an optical switch element, a cavity for variably operating a specific member may be required. According to the manufacturing method of the present invention, after forming the temporary cavity in which at least a part of the actuator and the like is formed, the temporary cavity is enlarged.
[0224]
【The invention's effect】
According to the present invention, during the manufacturing process, the support portion that supports the ceiling portion of the cavity is used, and finally the cavity is enlarged by removing at least a part of the support portion. Therefore, the ceiling of the cavity is not broken during the manufacturing process, and a cavity having a large volume can be finally formed. Thus, an electronic device having a cavity such as an infrared sensor can be manufactured with high yield.
[Brief description of the drawings]
FIGS. 1A and 1B are a cross-sectional view and a plan view showing a step of forming a cavity insulating film in a bolometer manufacturing process according to a first embodiment, respectively.
FIGS. 2A and 2B are a cross-sectional view and a plan view showing a step of forming a silicon nitride layer on a substrate, respectively.
FIGS. 3A and 3B are a cross-sectional view and a plan view taken along line IIIa-IIIa, respectively, showing a step of forming a cavity forming opening.
FIGS. 4 (a), (b) and (c) are a longitudinal sectional view, a plan view and a partial transverse sectional view taken along the line IVa-IVa, respectively, showing a step of forming a temporary cavity.
FIGS. 5A and 5B are a cross-sectional view and a plan view taken along a line Va-Va, respectively, showing a step of temporarily closing a temporary cavity.
FIGS. 6A and 6B are a cross-sectional view and a plan view taken along a VIa-VIa line showing a step of forming a bolometer resistor.
FIGS. 7A and 7B are a cross-sectional view and a plan view taken along the line VIIa-VIIa, respectively, showing a step of forming an interlayer insulating film.
FIGS. 8A and 8B are a cross-sectional view and a plan view taken along the line VIIIa-VIIIa, respectively, showing a step of forming a bolometer wiring.
FIGS. 9A and 9B are a cross-sectional view and a plan view taken along line IXa-IXa, respectively, showing a step of forming a passivation film.
FIGS. 10A and 10B are a cross-sectional view and a plan view taken along line Xa-Xa, respectively, showing a step of forming a final cavity.
FIGS. 11A to 11D are perspective views illustrating a defect in a manufacturing process of the infrared sensor according to the manufacturing method of the comparative example with respect to the first embodiment.
FIGS. 12A to 12C are perspective views illustrating the advantages of the manufacturing process of the infrared sensor according to the first embodiment.
FIGS. 13A and 13B are a cross-sectional view and a plan view taken along line XIIIa-XIIIa, respectively, showing a step of forming a final cavity in the second embodiment.
FIGS. 14A and 14B are a cross-sectional view and a plan view showing a step of forming a silicon nitride layer on a substrate in a third embodiment, respectively.
FIGS. 15A and 15B are a cross-sectional view and a plan view taken along line XVa-XVa, respectively, showing a step of forming an opening in a silicon nitride layer.
FIGS. 16A and 16B are a vertical sectional view and a plan view taken along line XVIa-XVIa, respectively, showing a step of forming a temporary cavity.
17A and 17B are a cross-sectional view and a plan view taken along line XVIIa-XVIIa, respectively, showing a step of temporarily closing a temporary cavity.
FIGS. 18A and 18B are a cross-sectional view and a plan view taken along line XVIIIa-XVIIIa showing a step of forming a final cavity.
FIGS. 19A and 19B are a cross-sectional view and an electric circuit diagram of an infrared sensor according to a fourth embodiment.
FIGS. 20A to 20E are cross-sectional views illustrating a method of forming a cap used in the electronic device according to the fourth embodiment.
FIG. 21 is a sectional view schematically showing a configuration of an apparatus used for crimping according to a fourth embodiment.
FIG. 22 is an electric circuit diagram illustrating a configuration of an infrared area sensor according to a fifth embodiment.
FIG. 23 is a timing chart showing a control method of the infrared area sensor according to the fifth embodiment.
FIG. 24 is a sectional view schematically showing a structure of an infrared sensor according to a fifth embodiment.
FIG. 25 is a sectional view schematically showing a structure of an infrared sensor according to a sixth embodiment.
FIG. 26 is a sectional view schematically showing a structure of an infrared sensor according to a modification of the sixth embodiment.
FIG. 27 is a perspective view showing the structure of an infrared detection unit of a pyroelectric infrared sensor according to a seventh embodiment.
FIG. 28 is a cross-sectional view of an infrared detector of a pyroelectric infrared sensor according to a seventh embodiment.
FIG. 29 is a plan view of an infrared detector of a pyroelectric infrared sensor according to a seventh embodiment.
FIG. 30 is an electric circuit diagram showing a control circuit of the pyroelectric infrared sensor according to the seventh embodiment.
FIGS. 31 (a) to (f) are cross-sectional views of the vicinity of an infrared detection unit showing a manufacturing process of a conventional semiconductor device for an infrared imaging device disclosed in Patent Document 1. FIG.
FIG. 32A is a plan view showing another conventional technique, and FIG. 32B is a cross-sectional view taken along a line XXXIIb-XXXIIb.
FIG. 33 (a) is a plan view showing another conventional technique, and FIG. 33 (b) is a sectional view taken along the line XXXIIIb-XXXIIIb.
FIG. 34A is a plan view showing another conventional technique, and FIG. 34B is a cross-sectional view taken along the line XXXIVb-XXXIVb.
FIG. 35A is a plan view showing another conventional technique, and FIG. 35B is a cross-sectional view taken along the line XXXVb-XXXVb.
36 (a) is a plan view showing another conventional technique, and FIG. 36 (b) is a cross-sectional view taken along the line XXXVIb-XXXVIb.
FIG. 37 (a) is a plan view showing another conventional technique, and FIG. 37 (b) is a cross-sectional view taken along the line XXXVIIb-XXXVIIb.
FIG. 38A is a plan view showing another conventional technique, and FIG. 38B is a cross-sectional view taken along the line XXXVIIIb-XXXVIIIb.
FIG. 39 (a) is a plan view showing another conventional technique, and FIG. 39 (b) is a cross-sectional view taken along line XXXIXb-XXXIXb.
FIG. 40 (a) is a plan view showing the eighth embodiment, and FIG. 40 (b) is a cross-sectional view taken along the line XLb-XLb.
FIG. 41 (a) is a plan view showing an eighth embodiment, and FIG. 41 (b) is a cross-sectional view taken along the line XLIb-XLIb.
FIG. 42 (a) is a plan view showing the eighth embodiment, and FIG. 42 (b) is a cross-sectional view taken along the line XLIIb-XLIIb.
FIG. 43 (a) is a plan view showing the eighth embodiment, and FIG. 43 (b) is a cross-sectional view taken along the line XLIIIb-XLIIIb.
FIG. 44 (a) is a plan view showing the eighth embodiment, and FIG. 44 (b) is a cross-sectional view taken along the line XLIVb-XLIVb.
FIG. 45 (a) is a plan view showing the eighth embodiment, and FIG. 45 (b) is a cross-sectional view taken along the line XLVb-XLVb.
FIG. 46A is a plan view showing the eighth embodiment, and FIG. 46B is a cross-sectional view taken along line XLVIb-XLVIb.
FIG. 47 (a) is a plan view showing the eighth embodiment, and FIG. 47 (b) is a cross-sectional view taken along line XLVIIb-XLVIIb.
FIG. 48 (a) is a plan view showing the eighth embodiment, and (b-1) and (b-2) are cross-sectional views taken along line XLVIIIb-XLVIIIb.
FIG. 49 (a) is a plan view showing a ninth embodiment, and FIG. 49 (b) is a cross-sectional view taken along line ILb-ILb.
FIG. 50 (a) is a plan view showing the ninth embodiment, and FIG. 50 (b) is a cross-sectional view taken along line Lb-Vb.
51A is a plan view showing the ninth embodiment, FIG. 51B is a sectional view taken along line LIb-LIb, and FIG. 51C is a sectional view taken along line LIc-LIc.
52A is a plan view showing the ninth embodiment, FIG. 52B is a sectional view taken along line LIIb-LIIb, and FIG. 52C is a sectional view taken along line LIc-LIc.
FIG. 53 (a) is a plan view showing a tenth embodiment, and FIG. 53 (b) is a cross-sectional view taken along line LIIIb-LIIIb.
FIG. 54 (a) is a plan view showing a tenth embodiment, and FIG. 54 (b) is a sectional view taken along line LIVb-LIVb thereof.
FIG. 55 (a) is a plan view showing an eighth embodiment, and FIG. 55 (b) is a cross-sectional view taken along line LVb-LVb.
FIG. 56 (a) is a plan view showing a tenth embodiment, and FIG. 56 (b) is a cross-sectional view taken along the line LVIb-LVIb.
FIG. 57 (a) is a plan view showing a tenth embodiment, and FIG. 57 (b) is a sectional view taken along line LVIIb-LVIIb.
FIG. 58 (a) is a plan view showing an eighth embodiment, and FIG. 58 (b) is a sectional view taken along line LVIIIb-LVIIIb.
FIG. 59 (a) is a plan view showing an eighth embodiment, and FIG. 59 (b) is a sectional view taken along line LIXb-LIXb thereof.
FIG. 60 (a) is a plan view showing the eighth embodiment, and FIG. 60 (b) is a cross-sectional view taken along the line LXb-LXb.
FIG. 61 (a) is a plan view showing an eighth embodiment, and FIG. 61 (b) is a sectional view taken along line LXIb-LXIb thereof.
[Explanation of symbols]
10. Silicon substrate
11 Cavity forming insulating film (sacrifice layer: underlayer)
11a Side wall (supporting member)
11b pillar (supporting member)
12 Silicon nitride layer (etching stop layer)
15 Cavity opening
16x temporary cavity
16A Final cavity
20 Silicon oxide layer (chemical vapor deposition film)
21 Bolometer resistor (sensor film)
24 Interlayer insulation film (heat absorption film)
25 Wiring
26 plug

Claims (30)

少なくとも上面がエッチングストップ層によって覆われた空洞形成用犠牲層を用意する工程(a)と、
前記エッチングストップ層に少なくとも1つの第1開口部を形成し、前記空洞形成用犠牲層の表面の一部を露出させる工程(b)と、
前記第1開口部を介して前記空洞形成用犠牲層をエッチングすることにより、前記エッチングストップ層の下方に位置する仮空洞と前記エッチングストップ層を支持する支持部とを形成する工程(c)と、
前記エッチングストップ層の一部をエッチングすることにより、前記仮空洞に達する少なくとも1つの第2開口部を前記エッチングストップ層に形成し、前記仮空洞を拡大した空洞を形成する工程(d)と、
を含む電子デバイスの製造方法。
(A) preparing a cavity forming sacrificial layer having at least an upper surface covered by an etching stop layer;
(B) forming at least one first opening in the etching stop layer and exposing a part of the surface of the cavity forming sacrificial layer;
(C) forming a temporary cavity located below the etching stop layer and a support for supporting the etching stop layer by etching the cavity forming sacrificial layer through the first opening. ,
(D) forming at least one second opening reaching the temporary cavity in the etching stop layer by etching a part of the etching stop layer to form a cavity in which the temporary cavity is enlarged;
An electronic device manufacturing method including:
前記工程(d)は、前記第2開口部を介して、前記第2開口部の下方に位置する前記支持部の少なくとも一部をエッチングする工程を含む請求項1に記載を含む電子デバイスの製造方法。2. The manufacturing of an electronic device according to claim 1, wherein the step (d) includes a step of etching at least a part of the support portion located below the second opening through the second opening. Method. 前記工程(d)の前に、パターニングされた薄膜を含む構造体を前記エッチングストップ層上に形成する工程を行う、請求項1に記載の製造方法。The method according to claim 1, wherein a step of forming a structure including a patterned thin film on the etching stop layer is performed before the step (d). 前記パターニングされた薄膜は、前記第2開口部が形成される領域以外の領域を覆うように形成される請求項3に記載の製造方法。4. The method according to claim 3, wherein the patterned thin film is formed so as to cover a region other than a region where the second opening is formed. 前記工程(a)は、前記空洞形成用犠牲層の材料となる膜を基板上に堆積する工程と、
前記膜をパターニングすることによって、前記空洞形成用犠牲層を形成する工程と、
を含む、請求項1に記載の製造方法。
The step (a) includes depositing a film to be a material of the sacrificial layer for forming a cavity on a substrate;
Forming the cavity forming sacrificial layer by patterning the film;
The production method according to claim 1, comprising:
前記空洞形成用犠牲層の上面から下面に達する貫通穴を有する空洞形成用犠牲層を形成する請求項5に記載の製造方法。The manufacturing method according to claim 5, wherein a cavity forming sacrificial layer having a through hole extending from an upper surface to a lower surface of the cavity forming sacrificial layer is formed. 前記工程(c)では、前記空洞形成用犠牲層が存在していない領域に前記支持部を形成する、請求項5または6に記載の製造方法。7. The method according to claim 5, wherein in the step (c), the support portion is formed in a region where the cavity forming sacrificial layer does not exist. 8. 前記エッチングストップ層の一部を前記支持部として機能させる請求項7に記載の製造方法。The manufacturing method according to claim 7, wherein a part of the etching stop layer functions as the support. 前記工程(c)では、前記空洞形成用犠牲層の一部を前記支持部として残存させる請求項5に記載の製造方法。The method according to claim 5, wherein in the step (c), a part of the cavity forming sacrificial layer is left as the support. 前記工程(c)は、ウェットエッチング技術によって前記空洞形成用犠牲層をエッチングする工程を含み、
前記工程(d)は、ドライエッチング技術によって前記支持部の少なくとも一部をエッチングする工程を含む請求項2に記載の製造方法。
The step (c) includes a step of etching the sacrificial layer for forming a cavity by a wet etching technique,
The manufacturing method according to claim 2, wherein the step (d) includes a step of etching at least a part of the supporting portion by a dry etching technique.
前記工程(a)は、前記エッチングストップ層を前記空洞形成用犠牲層上に堆積する工程を含む請求項1に記載の製造方法。The method according to claim 1, wherein the step (a) includes a step of depositing the etching stop layer on the cavity forming sacrificial layer. 前記工程(a)では、前記エッチングストップ層として機能するシリコン酸化物層と、前記空洞形成用犠牲層として機能する領域を含む単結晶シリコン基板とを備えたSOI基板を用意する請求項1に記載の製造方法。2. The method according to claim 1, wherein in the step (a), an SOI substrate including a silicon oxide layer functioning as the etching stop layer and a single crystal silicon substrate including a region functioning as the cavity forming sacrificial layer is prepared. 3. Manufacturing method. 前記工程(c)を行う前に、前記第2開口部を規定するパターンを有するマスクであって、前記第1開口部の内部を露出させるマスクで前記エッチングストップ層を覆う工程を行い、
前記工程(d)を行った後に前記マスクを除去する工程を行う、請求項1に記載の製造方法。
Before performing the step (c), performing a step of covering the etching stop layer with a mask having a pattern defining the second opening, the mask exposing the inside of the first opening;
The manufacturing method according to claim 1, wherein a step of removing the mask is performed after performing the step (d).
前記仮空洞を形成した後、前記仮空洞を拡大する前において、
前記エッチングストップ層の前記第1開口部を薄膜で塞ぐ工程と、
前記薄膜上にセンサ用膜を形成する工程と、
前記センサ用膜をパターニングする工程と
を行う、請求項1に記載の製造方法。
After forming the temporary cavity and before expanding the temporary cavity,
Closing the first opening of the etching stop layer with a thin film;
Forming a sensor film on the thin film,
Performing the step of patterning the sensor film.
前記薄膜は、化学的気相成長法によって堆積される請求項14に記載の製造方法。The method according to claim 14, wherein the thin film is deposited by a chemical vapor deposition method. 前記薄膜の上に、熱吸収用絶縁膜を形成する工程を更に含み、請求項15に記載の製造方法。The manufacturing method according to claim 15, further comprising a step of forming a heat absorption insulating film on the thin film. 前記熱吸収用絶縁膜の上に保護用絶縁膜を形成する工程を更に含む請求項16に記載の製造方法。17. The method according to claim 16, further comprising the step of forming a protective insulating film on the heat absorbing insulating film. 前記工程(a)は、単結晶シリコン基板の表面を局所的に酸化することによって前記シリコン基板の表面において選択された領域に二酸化シリコンを形成する工程を含み、
前記二酸化シリコンの少なくとも一部を前記空洞形成用犠牲層として用いる、請求項1に記載の製造方法。
The step (a) includes forming silicon dioxide in a selected region on the surface of the single crystal silicon substrate by locally oxidizing the surface of the single crystal silicon substrate;
The method according to claim 1, wherein at least a part of the silicon dioxide is used as the cavity forming sacrificial layer.
前記二酸化シリコンを、素子分離用絶縁膜として用いる、請求項18に記載の製造方法。19. The method according to claim 18, wherein the silicon dioxide is used as an element isolation insulating film. 前記空洞形成用犠牲層は、半導体基板の表面部分である請求項1に記載の製造方法。The manufacturing method according to claim 1, wherein the cavity forming sacrificial layer is a surface portion of a semiconductor substrate. 前記工程(c)は、
ドライエッチング技術により、前記第1開口部から前記空洞形成用犠牲層に凹部を形成する工程と、
前記凹部を等方的にエッチングする工程と
を含む請求項1に記載の製造方法。
The step (c) comprises:
Forming a concave portion in the cavity forming sacrificial layer from the first opening by a dry etching technique;
2. The method according to claim 1, further comprising the step of isotropically etching the recess.
前記工程(c)において、前記支持部を前記仮空洞の周囲のみに形成する、請求項1に記載の製造方法。The method according to claim 1, wherein in the step (c), the support portion is formed only around the temporary cavity. 前記工程(c)において、前記支持部を前記仮空洞の内部に形成する、請求項1に記載の製造方法。The manufacturing method according to claim 1, wherein in the step (c), the support portion is formed inside the temporary cavity. 総横断面積が1000μm以上の前記空洞を形成する場合、各々の横断面積が10μm以上の柱を3本以上10本の本数で前記支持部として形成する請求21に記載の製造方法。22. The manufacturing method according to claim 21, wherein when forming the cavity having a total cross-sectional area of 1000 μm 2 or more, three or more columns each having a cross-sectional area of 10 μm 2 or more are formed as the support portion. 前記エッチングストップ層として窒化物層を形成し、前記薄膜として二酸化シリコン膜を形成する請求項14に記載の製造方法。The method according to claim 14, wherein a nitride layer is formed as the etching stop layer, and a silicon dioxide film is formed as the thin film. 前記パターニングされた薄膜を含む構造体を外部から遮断するキャップを形成する工程を更に含む、請求項4に記載の電子デバイスの製造方法。The method of manufacturing an electronic device according to claim 4, further comprising: forming a cap that blocks a structure including the patterned thin film from the outside. 少なくとも1つの空洞を有する基板と、
前記空洞の上面部を形成している薄膜構造体と、
パターニングされ、前記薄膜構造体によって支持された薄膜と、
を備えた電子デバイスであって、
前記薄膜構造体のうち、前記パターニングされた薄膜が存在していない領域に形成された少なくとも1つのホールを更に備えており、前記ホールが前記空洞に達している電子デバイス。
A substrate having at least one cavity;
A thin film structure forming the upper surface of the cavity;
A thin film patterned and supported by the thin film structure;
An electronic device comprising:
An electronic device further comprising at least one hole formed in a region of the thin film structure where the patterned thin film does not exist, wherein the hole reaches the cavity.
前記空洞の内部において、前記ホールの真下には、前記薄膜構造体に向かって突出する凸部が形成されている請求項27に記載の電子デバイス。28. The electronic device according to claim 27, wherein a protrusion protruding toward the thin film structure is formed directly below the hole inside the cavity. 前記空洞の内部において、前記ホールの真下には、前記薄膜構造体から遠ざかる向きに凹部が形成されている請求項27に記載の電子デバイス。28. The electronic device according to claim 27, wherein a recess is formed directly below the hole inside the cavity in a direction away from the thin film structure. 前記パターニングされた薄膜はボロメータであり、赤外線センサとして機能する請求項27に記載の電子デバイス。28. The electronic device according to claim 27, wherein the patterned thin film is a bolometer and functions as an infrared sensor.
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