JP2005026325A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供すること。
【解決手段】ショットキーコンタクト層１５およびこのショットキーコンタクト層１５上に位置するキャップ層１６が形成された半導体基板１１と、キャップ層１６上に設けられたソース電極Ｓおよびドレイン電極Ｄと、ソース電極Ｓおよびドレイン電極Ｄ間に位置するキャップ層１６上に堆積された第１絶縁膜１７と、この第１絶縁膜１７を貫通してショットキーコンタクト層１５の所定深さ部分まで形成した溝２０に埋め込まれ、その下端部分がショットキーコンタクト層１５に接触するゲート電極と、ショットキーコンタクト層１５およびキャップ層１６からなり溝２０に面する壁部とゲート電極Ｇの上方部分との間に挟まれた第２絶縁膜２１とを具備している。
【選択図】 図１
【解決手段】ショットキーコンタクト層１５およびこのショットキーコンタクト層１５上に位置するキャップ層１６が形成された半導体基板１１と、キャップ層１６上に設けられたソース電極Ｓおよびドレイン電極Ｄと、ソース電極Ｓおよびドレイン電極Ｄ間に位置するキャップ層１６上に堆積された第１絶縁膜１７と、この第１絶縁膜１７を貫通してショットキーコンタクト層１５の所定深さ部分まで形成した溝２０に埋め込まれ、その下端部分がショットキーコンタクト層１５に接触するゲート電極と、ショットキーコンタクト層１５およびキャップ層１６からなり溝２０に面する壁部とゲート電極Ｇの上方部分との間に挟まれた第２絶縁膜２１とを具備している。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波動作に適する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いた半導体装置、たとえばヘテロ接合を有する高電子移動度トランジスタ（以下ＨＥＭＴという）は高周波特性に優れ、マイクロ波帯で動作する高出力低雑音素子として広く実用化されている。
【０００３】
ここで、従来の半導体装置について、ダブルへテロ構造ＰＨＥＭＴを例にとり、図２を参照して説明する。半絶縁性半導体基板（ＧａＡｓ）３１上に、ＭＢＥ（分子線エピタキシャル成長）またはＭＯＣＶＤ（有機金属気相成長）により、バッファ層（ＧａＡｓ）３２および電子供給層（ｎ−ＡｌＧａＡｓ）３３ａ、チャネル層（ｉ−ＩｎＧａＡｓ）３４、電子供給層（ｎ−ＡｌＧａＡｓ）３３ｂ、ショットキーコンタクト層（ｎ−ＡｌＧａＡｓ）３５、アンドープ層（ｉ−ＧａＡｓ）３６、良好なオーム性接触を得るためのキャップ層（ｎ＋ＧａＡｓ）３７が順に形成されている。
【０００４】
バッファ層３２〜キャップ層３７が形成された半導体基板３１のキャップ層３７上にソース電極Ｓおよびドレイン電極Ｄが形成されている。アンドープ層３６上に絶縁膜３８が堆積され、絶縁膜３８に設けた開口部分を通してアンドープ層３６にゲート電極Ｇが埋め込まれている。
【０００５】
上記の従来技術に関連する半導体装置は特許文献１などに記載されている。
【０００６】
【特許文献１】
特開平６−２３２１６７号公報
【０００７】
【発明が解決しようとする課題】
従来の半導体装置たとえばＨＥＭＴは、絶縁膜３８とアンドープ層３６との界面に高密度の表面準位が発生する。そして、表面準位で形成される表面空乏層がＨＥＭＴの動作に悪影響を与える。
【０００８】
このような表面空乏層の影響を低減するために、絶縁膜３８およびアンドープ層３６間の界面とゲート電極Ｇ下方のチャネル部とを離した構造、いわゆる埋めこみゲート構造が採用されている。
【０００９】
埋めこみゲート電極構造の場合、従来の半導体装置では、動作時における十分なゲート耐圧を得るために、図２に示したように、ゲート電極Ｇが接する溝の壁部をアンドープ層３６、あるいは低濃度のｎ層にしている。そのため、ソース抵抗が増大し、ＨＥＭＴの高性能化を妨げる原因になっている。
【００１０】
本発明は、上記した欠点を解消し、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記キャップ層上に設けられたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記ショットキーコンタクト層の所定深さ部分まで形成した溝に埋め込まれ、その下端部分が前記ショットキーコンタクト層に接触するゲート電極と、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部と前記ゲート電極の前記下端部分よりも上方に位置する上方部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする。
【００１２】
また、本発明は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記ショットキーコンタクト層に接触するゲート電極と、前記キャップ層上に設けられたソース電極およびドレイン電極とを具備した半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記ショットキーコンタクト層の所定深さ部分まで達する溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記ショットキーコンタクト層に設けた前記溝上方の前記レジスト膜部分に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記ショットキーコンタクト層を所定深さまでエッチング除去し、前記溝を延長する第６工程と、この第６工程の後、前記第２絶縁膜が残された前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施形態について、ダブルへテロ構造ＰＨＥＭＴを例に取り、図１の工程図を参照して説明する。
【００１４】
図１（ａ）に示すように、半絶縁性半導体基板（ＧａＡｓ）１１上に、ＭＢＥ法またはＭＯＣＶＤ法により、バッファ層（たとえばＧａＡｓ）１２および電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ａ、チャネル層（たとえばｉ−ＩｎＧａＡｓ）１４、電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ｂ、ショットキー接触を形成するショットキーコンタクト層（たとえばｎ−ＡｌＧａＡｓ）１５、不純物が高濃度にドープされオーム性接触を形成するキャップ層（たとえばｎ＋ＧａＡｓ）１６が順に形成される。
【００１５】
バッファ層１２〜キャップ層１６が形成された半導体基板１１、たとえばそのキャップ層１６上に、ソース電極Ｓおよびドレイン電極Ｄが形成される。ソース電極Ｓとドレイン電極Ｄに挟まれた領域のキャップ層上１６に、たとえばＳｉＮからなる第１絶縁膜１７が１００ｎｍ程度の厚さに堆積される。
【００１６】
次に、図１（ｂ）に示すように、第１レジスト膜１８を全面に塗布し、その後、第１レジスト膜１８の所定位置、たとえば第１絶縁膜１７の上方部分に第１開口１９を設ける。その後、第１開口１９を利用して、たとえばＲＩＥ（反応性エッチング）により第１絶縁膜１７を垂直エッチングし、第１開口１９下方の第１絶縁膜１７を除去し、絶縁膜開口１７ａを形成する。
【００１７】
次に、図１（ｃ）に示すように、第１開口１９および絶縁膜開口１７ａを利用して、キャップ層１６およびその下方に位置するショットキーコンタクト層１５の一部をエッチング除去する。この場合、ショットキーコンタクト層１５は、たとえばその所定深さｄ１部分がエッチング除去される。これにより、キャップ層１６部分を貫通し、ショットキーコンタクト層１５の所定深さｄ１部分まで伸びる溝２０が形成される。
【００１８】
次に、第１レジスト膜１８を剥離した後、図１（ｄ）に示すように、半導体基板１１上の全面、たとえばソース電極Ｓやドレイン電極Ｄ、第１絶縁膜１７の上面、および、キャップ層１６やショットキーコンタクト層１５の溝２０に面した壁部を覆うように、たとえばＳｉＮからなる第２絶縁膜２１を１００ｎｍ程度の厚さに堆積する。
【００１９】
次に、第１図（ｅ）に示すように、第２絶縁膜２１上の全面に第２レジスト膜２２を塗布した後、溝２０上方の第２レジスト膜２２部分に第２開口２３を設ける。その後、第２開口２３を利用して、たとえばＲＩＥにより、第２絶縁膜２１に対し１００ｎｍ程度の厚さ分を垂直エッチングする。
【００２０】
このエッチングで、たとえば溝２０の底部中央部分の第２絶縁膜２１が除去され、その除去部分２１ａにショットキーコンタクト層１５が露出する。この場合、ショットキーコンタクト層１５およびキャップ層１６の溝２０に面した壁部などに堆積した第２絶縁膜２１ｂは、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、エッチング後も、溝２０に面した壁部は第２絶縁膜２１で覆われている。
【００２１】
また、溝２０周辺領域の上方部分も、第１絶縁膜１７および第２絶縁膜２１が重なって堆積され、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、第２レジスト膜２２の第２開口２３に位置ずれが生じ、溝２０を囲む壁部の一部が第２開口２３の下方に位置しても、その壁部、たとえばキャップ層１６は第２絶縁膜２１に覆われた状態が確保される。
【００２２】
次に、図１（ｆ）に示すように、ショットキーコンタクト層１５をさらに所定深さｄ２だけエッチングし、溝２０を延長する。その後、延長した溝２０を埋め込むようにして、たとえばリフトオフ法でゲート電極Ｇを形成し、ＨＥＭＴが完成する。
【００２３】
上記した構成によれば、ゲート電極Ｇは、たとえばその下端部分がショットキーコンタクト層１５に接触する。また、下端部分よりも上方に位置する上方部分Ｇ１は、キャップ１６層およびショットキーコンタクト層１５の溝２０に面する壁部との間に、第２絶縁膜２１が挟まれた構造になる。したがって、ＰＨＥＭＴなどの動作に必要とされる十分なゲート耐圧が確保される。同時に、アンドープ層などを設ける必要がないため、ソース抵抗が低減する。
【００２４】
上記の実施形態は、ダブルへテロ構造ＰＨＥＭＴの場合で説明している。しかし、この発明は、ヘテロ構造の積層構成に限るものではなく、それ以外の構成に対しても適用できる。
【００２５】
上記した構成によれば、ゲート耐圧を確保するとともに、ソース抵抗が低減し、ＨＥＭＴなどの高性能化が達成される。
【００２６】
【発明の効果】
本発明によれば、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための断面図である。
【符号の説明】
１１…半絶縁性半導体基板
１２…バッファ層
１３ａ、１３ｂ…電子供給層
１４…チャネル層
１５…ショットキーコンタクト層
１６…ｎ＋キャップ層
１７…第１絶縁膜
１８…第１レジスト膜
１９…第１開口
２０…溝
２１…第２絶縁膜
２２…第２レジスト膜
２３…第２開口
Ｄ…ドレイン電極
Ｓ…ソース電極
Ｇ…ゲート電極
【発明の属する技術分野】
本発明は、高周波動作に適する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＧａＡｓなどの化合物半導体を用いた半導体装置、たとえばヘテロ接合を有する高電子移動度トランジスタ（以下ＨＥＭＴという）は高周波特性に優れ、マイクロ波帯で動作する高出力低雑音素子として広く実用化されている。
【０００３】
ここで、従来の半導体装置について、ダブルへテロ構造ＰＨＥＭＴを例にとり、図２を参照して説明する。半絶縁性半導体基板（ＧａＡｓ）３１上に、ＭＢＥ（分子線エピタキシャル成長）またはＭＯＣＶＤ（有機金属気相成長）により、バッファ層（ＧａＡｓ）３２および電子供給層（ｎ−ＡｌＧａＡｓ）３３ａ、チャネル層（ｉ−ＩｎＧａＡｓ）３４、電子供給層（ｎ−ＡｌＧａＡｓ）３３ｂ、ショットキーコンタクト層（ｎ−ＡｌＧａＡｓ）３５、アンドープ層（ｉ−ＧａＡｓ）３６、良好なオーム性接触を得るためのキャップ層（ｎ＋ＧａＡｓ）３７が順に形成されている。
【０００４】
バッファ層３２〜キャップ層３７が形成された半導体基板３１のキャップ層３７上にソース電極Ｓおよびドレイン電極Ｄが形成されている。アンドープ層３６上に絶縁膜３８が堆積され、絶縁膜３８に設けた開口部分を通してアンドープ層３６にゲート電極Ｇが埋め込まれている。
【０００５】
上記の従来技術に関連する半導体装置は特許文献１などに記載されている。
【０００６】
【特許文献１】
特開平６−２３２１６７号公報
【０００７】
【発明が解決しようとする課題】
従来の半導体装置たとえばＨＥＭＴは、絶縁膜３８とアンドープ層３６との界面に高密度の表面準位が発生する。そして、表面準位で形成される表面空乏層がＨＥＭＴの動作に悪影響を与える。
【０００８】
このような表面空乏層の影響を低減するために、絶縁膜３８およびアンドープ層３６間の界面とゲート電極Ｇ下方のチャネル部とを離した構造、いわゆる埋めこみゲート構造が採用されている。
【０００９】
埋めこみゲート電極構造の場合、従来の半導体装置では、動作時における十分なゲート耐圧を得るために、図２に示したように、ゲート電極Ｇが接する溝の壁部をアンドープ層３６、あるいは低濃度のｎ層にしている。そのため、ソース抵抗が増大し、ＨＥＭＴの高性能化を妨げる原因になっている。
【００１０】
本発明は、上記した欠点を解消し、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記キャップ層上に設けられたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記ショットキーコンタクト層の所定深さ部分まで形成した溝に埋め込まれ、その下端部分が前記ショットキーコンタクト層に接触するゲート電極と、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部と前記ゲート電極の前記下端部分よりも上方に位置する上方部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする。
【００１２】
また、本発明は、ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記ショットキーコンタクト層に接触するゲート電極と、前記キャップ層上に設けられたソース電極およびドレイン電極とを具備した半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記ショットキーコンタクト層の所定深さ部分まで達する溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記ショットキーコンタクト層に設けた前記溝上方の前記レジスト膜部分に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記ショットキーコンタクト層を所定深さまでエッチング除去し、前記溝を延長する第６工程と、この第６工程の後、前記第２絶縁膜が残された前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする。
【００１３】
【発明の実施の形態】
本発明の実施形態について、ダブルへテロ構造ＰＨＥＭＴを例に取り、図１の工程図を参照して説明する。
【００１４】
図１（ａ）に示すように、半絶縁性半導体基板（ＧａＡｓ）１１上に、ＭＢＥ法またはＭＯＣＶＤ法により、バッファ層（たとえばＧａＡｓ）１２および電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ａ、チャネル層（たとえばｉ−ＩｎＧａＡｓ）１４、電子供給層（たとえばｎ−ＡｌＧａＡｓ）１３ｂ、ショットキー接触を形成するショットキーコンタクト層（たとえばｎ−ＡｌＧａＡｓ）１５、不純物が高濃度にドープされオーム性接触を形成するキャップ層（たとえばｎ＋ＧａＡｓ）１６が順に形成される。
【００１５】
バッファ層１２〜キャップ層１６が形成された半導体基板１１、たとえばそのキャップ層１６上に、ソース電極Ｓおよびドレイン電極Ｄが形成される。ソース電極Ｓとドレイン電極Ｄに挟まれた領域のキャップ層上１６に、たとえばＳｉＮからなる第１絶縁膜１７が１００ｎｍ程度の厚さに堆積される。
【００１６】
次に、図１（ｂ）に示すように、第１レジスト膜１８を全面に塗布し、その後、第１レジスト膜１８の所定位置、たとえば第１絶縁膜１７の上方部分に第１開口１９を設ける。その後、第１開口１９を利用して、たとえばＲＩＥ（反応性エッチング）により第１絶縁膜１７を垂直エッチングし、第１開口１９下方の第１絶縁膜１７を除去し、絶縁膜開口１７ａを形成する。
【００１７】
次に、図１（ｃ）に示すように、第１開口１９および絶縁膜開口１７ａを利用して、キャップ層１６およびその下方に位置するショットキーコンタクト層１５の一部をエッチング除去する。この場合、ショットキーコンタクト層１５は、たとえばその所定深さｄ１部分がエッチング除去される。これにより、キャップ層１６部分を貫通し、ショットキーコンタクト層１５の所定深さｄ１部分まで伸びる溝２０が形成される。
【００１８】
次に、第１レジスト膜１８を剥離した後、図１（ｄ）に示すように、半導体基板１１上の全面、たとえばソース電極Ｓやドレイン電極Ｄ、第１絶縁膜１７の上面、および、キャップ層１６やショットキーコンタクト層１５の溝２０に面した壁部を覆うように、たとえばＳｉＮからなる第２絶縁膜２１を１００ｎｍ程度の厚さに堆積する。
【００１９】
次に、第１図（ｅ）に示すように、第２絶縁膜２１上の全面に第２レジスト膜２２を塗布した後、溝２０上方の第２レジスト膜２２部分に第２開口２３を設ける。その後、第２開口２３を利用して、たとえばＲＩＥにより、第２絶縁膜２１に対し１００ｎｍ程度の厚さ分を垂直エッチングする。
【００２０】
このエッチングで、たとえば溝２０の底部中央部分の第２絶縁膜２１が除去され、その除去部分２１ａにショットキーコンタクト層１５が露出する。この場合、ショットキーコンタクト層１５およびキャップ層１６の溝２０に面した壁部などに堆積した第２絶縁膜２１ｂは、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、エッチング後も、溝２０に面した壁部は第２絶縁膜２１で覆われている。
【００２１】
また、溝２０周辺領域の上方部分も、第１絶縁膜１７および第２絶縁膜２１が重なって堆積され、１００ｎｍ程度の垂直エッチングに対しては十分な厚みを持っている。したがって、第２レジスト膜２２の第２開口２３に位置ずれが生じ、溝２０を囲む壁部の一部が第２開口２３の下方に位置しても、その壁部、たとえばキャップ層１６は第２絶縁膜２１に覆われた状態が確保される。
【００２２】
次に、図１（ｆ）に示すように、ショットキーコンタクト層１５をさらに所定深さｄ２だけエッチングし、溝２０を延長する。その後、延長した溝２０を埋め込むようにして、たとえばリフトオフ法でゲート電極Ｇを形成し、ＨＥＭＴが完成する。
【００２３】
上記した構成によれば、ゲート電極Ｇは、たとえばその下端部分がショットキーコンタクト層１５に接触する。また、下端部分よりも上方に位置する上方部分Ｇ１は、キャップ１６層およびショットキーコンタクト層１５の溝２０に面する壁部との間に、第２絶縁膜２１が挟まれた構造になる。したがって、ＰＨＥＭＴなどの動作に必要とされる十分なゲート耐圧が確保される。同時に、アンドープ層などを設ける必要がないため、ソース抵抗が低減する。
【００２４】
上記の実施形態は、ダブルへテロ構造ＰＨＥＭＴの場合で説明している。しかし、この発明は、ヘテロ構造の積層構成に限るものではなく、それ以外の構成に対しても適用できる。
【００２５】
上記した構成によれば、ゲート耐圧を確保するとともに、ソース抵抗が低減し、ＨＥＭＴなどの高性能化が達成される。
【００２６】
【発明の効果】
本発明によれば、ゲート耐圧を確保し、ソース抵抗を低減した半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための工程図である。
【図２】従来例を説明するための断面図である。
【符号の説明】
１１…半絶縁性半導体基板
１２…バッファ層
１３ａ、１３ｂ…電子供給層
１４…チャネル層
１５…ショットキーコンタクト層
１６…ｎ＋キャップ層
１７…第１絶縁膜
１８…第１レジスト膜
１９…第１開口
２０…溝
２１…第２絶縁膜
２２…第２レジスト膜
２３…第２開口
Ｄ…ドレイン電極
Ｓ…ソース電極
Ｇ…ゲート電極
Claims (2)
- ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記キャップ層上に設けられたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に堆積された第１絶縁膜と、この第１絶縁膜を貫通して前記ショットキーコンタクト層の所定深さ部分まで形成した溝に埋め込まれ、その下端部分が前記ショットキーコンタクト層に接触するゲート電極と、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部と前記ゲート電極の前記下端部分よりも上方に位置する上方部分との間に挟まれた第２絶縁膜とを具備したことを特徴とする半導体装置。
- ショットキーコンタクト層およびこのショットキーコンタクト層上に位置するキャップ層が形成された半導体基板と、前記ショットキーコンタクト層に接触するゲート電極と、前記キャップ層上に設けられたソース電極およびドレイン電極とを具備した半導体装置の製造方法において、前記ソース電極および前記ドレイン電極間に位置する前記キャップ層上に第１絶縁膜を堆積する第１工程と、前記第１絶縁膜の所定位置に第１開口を設け、前記第１開口を通してエッチングを行い、前記ショットキーコンタクト層の所定深さ部分まで達する溝を形成する第２工程と、この第２工程の後、第２絶縁膜およびレジスト膜を順に堆積する第３工程と、前記ショットキーコンタクト層に設けた前記溝上方の前記レジスト膜部分に第２開口を設ける第４工程と、前記第２開口を通して前記第２絶縁膜をエッチングし、前記ショットキーコンタクト層および前記キャップ層の前記溝に面する壁部に前記第２絶縁膜を残し、かつ、前記溝底面上に位置する前記第２絶縁膜の一部を除去する第５工程と、この第５工程で前記第２絶縁膜が除去された領域の前記ショットキーコンタクト層を所定深さまでエッチング除去し、前記溝を延長する第６工程と、この第６工程の後、前記第２絶縁膜が残された前記溝内に前記ゲート電極を埋め込み形成する第７工程とからなることを特徴とする半導体装置の製造方法。
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Applications Claiming Priority (1)
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2005026325A true JP2005026325A (ja) | 2005-01-27 |
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| JP (1) | JP2005026325A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2065925A1 (en) * | 2006-09-20 | 2009-06-03 | Fujitsu Limited | Field-effect transistor |
| CN113809152A (zh) * | 2021-08-11 | 2021-12-17 | 浙江芯国半导体有限公司 | 一种基于氮化镓微米线高电子迁移率晶体管阵列及制备方法 |
Citations (7)
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