JP2005011871A - 積層型電子部品 - Google Patents

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宏通 北島
Keiji Ogawa
圭二 小川
Mitsuhide Katou
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Murata Manufacturing Co Ltd
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Abstract

【課題】積層型電子部品に関する情報を、積層体に内蔵される配線導体に影響を及ぼすことなく表示できる構造を提供する。
【解決手段】積層体２の第１の主面４上に、予め定められた４つの表示位置１４から１７を設けておき、表示位置１４〜１７の特定のものに表示用ビアホール導体１８を配置し、表示用ビアホール導体１８の位置および数によって、積層型電子部品に関する情報を認識可能にする。表示用ビアホール導体１８は、第１の主面４に露出するが第２の主面５にまで届かない状態かつ積層体２に内蔵される配線導体には電気的に接続されない状態で設けられる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、積層型電子部品に関するもので、特に、たとえば、製造時期、性能、製造条件等の情報が表示された積層型電子部品に関するものである。
【０００２】
【従来の技術】
種々の電子部品において、その製造時期や製造ロット、性能などの商品に関する情報が表示されることが多い。
【０００３】
この発明にとって興味ある従来技術として、プリント回路基板に適用されるものであって、プリント回路基板の予め定められた複数の位置の各々に貫通孔を設けておき、特定位置の貫通孔のみを封止することにより、所定のコードを付与して特定の情報を表示するようにしたもの（たとえば、特許文献１参照）、あるいは、プリント回路基板に、特定の情報を表示するための貫通孔を設けるべき複数の位置を予め定めておき、表示しようとする情報に従って特定の位置に貫通孔を設けるようにしたもの（たとえば、特許文献２参照）がある。
【０００４】
【特許文献１】
特開昭６１−１５８１９０号公報
【特許文献２】
特開昭６１−２３２６９４号公報
【０００５】
【発明が解決しようとする課題】
上述した特許文献１および２に記載の技術は、いずれも、内部に配線導体が設けられず、それゆえ、内蔵素子を備えないプリント回路基板に向けられるものである。
【０００６】
他方、たとえば多層セラミック基板のような積層体を備える積層型電子部品にあっては、内蔵素子を与える配線導体が積層体に内蔵されている。このような積層型電子部品において、上述した特許文献１または２に記載の技術を適用しようとすると、次のような問題に遭遇する。
【０００７】
まず、特許文献１および２に記載の技術は、いずれも、貫通孔を設けることが前提となっている。ところが、このような貫通孔を積層型電子部品に備える積層体に設けると、貫通孔が設けられた位置には配線導体を配置することができない。そのため、積層体における配線導体の配置可能な領域が制限され、積層型電子部品の小型化が阻害されることがある。
【０００８】
また、積層体が多層セラミック基板から構成される場合、そこに貫通孔を設けたとき、クラック等の機械的欠陥が生じやすいという問題にも遭遇する。
【０００９】
そこで、この発明の目的は、上述のような問題を解決し得る積層型電子部品を提供しようとすることである。
【００１０】
【課題を解決するための手段】
この発明は、複数の積層された絶縁層をもって構成され、かつ相対向する第１および第２の主面を有する、積層体を備え、積層体には、配線導体が内蔵されている、積層型電子部品に向けられる。
【００１１】
このような積層型電子部品において、当該積層型電子部品に関する情報が、積層体の第１の主面上の予め定められた複数の位置の各々において特定の表示があるか否かによって識別可能なように表示される。
【００１２】
そして、上述した技術的課題を解決するため、この発明では、上記特定の表示が、第２の主面にまで届かない状態かつ配線導体には電気的に接続されない状態で、第１の主面側から見えるように積層体に設けられる表示用ビアホール導体によって与えられることを特徴としている。
【００１３】
上述の表示用ビアホール導体は、第１の主面に露出するように設けられることが好ましい。
【００１４】
積層体の第１の主面上に搭載される搭載部品をさらに備える場合、上述の表示用ビアホール導体は、搭載部品が搭載される位置に設けられても、搭載部品が搭載されない位置に設けられてもよい。
【００１５】
また、この発明において、積層体の第１の主面上には、必要に応じて、積層体の方向を識別するためのマークが設けられてもよい。
【００１６】
【発明の実施の形態】
図１は、この発明の一実施形態による積層型電子部品１に備える積層体２を示す平面図であり、図２は、図１に示した積層体２を備える積層型電子部品１を一部断面で示す正面図である。
【００１７】
積層体２は、多層セラミック基板を構成するもので、図２によく示されているように、複数の積層された絶縁層３をもって構成され、かつ相対向する第１および第２の主面４および５を有している。積層体２の第２の主面５側には、キャビティ６が設けられ、キャビティ６内には、たとえばＩＣチップのようなチップ部品７が搭載される。チップ部品７と積層体２側の配線導体とは、たとえばワイヤ８を介してワイヤボンディングされる。
【００１８】
積層体２の第１の主面４上には、いくつかの導電ランド９が設けられている。これら導電ランド９に電気的に接続された状態で、積層体２の第１の主面上には、たとえば水晶発振子のようなチップ部品１０が搭載される。図１において、チップ部品１０は想像線で示されている。
【００１９】
積層体２には、所定の機能を与えるための配線導体が内蔵されている。図２には、これら配線導体のうち、代表的なもののみが図示されている。図２に示すように、配線導体としては、いくつかの導体膜１１およびいくつかのビアホール導体１２があり、導体膜１１の特定のものは、たとえばコンデンサのような受動素子を構成している。また、積層体２の第２の主面５側の端部には、いくつかの端子導体１３が設けられている。
【００２０】
このような積層型電子部品１において、積層体２の第１の主面４上には、この積層型電子部品１に関する情報が表示される。この実施形態では、積層型電子部品１の製造時期としての製造月度が表示される。
【００２１】
より詳細には、積層体２の第１の主面４上において、たとえば４つの表示位置１４〜１７が予め定められる。そして、製造月度に関する情報は、これら４つの表示位置１４〜１７の各々において特定の表示があるか否かによって識別可能なように表示される。この特定の表示は、より具体的には、表示用ビアホール導体１８によって与えられる。図１に示したものにおいては、表示位置１６および１７において、表示用ビアホール導体１８による特定の表示が与えられている。なお、表示位置１４および１５には、表示用ビアホール導体も穴も設けられていない。
【００２２】
表示用ビアホール導体１８は、配線導体としてのビアホール導体１２と同様の方法によって形成されるもので、図２によく示されているように、第１の主面４に露出するが第２の主面５にまで届かない状態かつ導体膜１１およびビアホール導体１２のような配線導体のいずれにも電気的に接続されない状態で形成される。
【００２３】
表示用ビアホール導体１８は、たとえば銀または銅のような金属粉末を含む導電性ペーストを焼成することによって得られるものである。他方、積層体２が多層セラミック基板から構成される場合、絶縁層３はセラミックから構成される。したがって、積層体２の第１の主面４と表示用ビアホール導体１８との間で、色調または光沢において顕著な差を与えることができ、表示用ビアホール導体１８を目視または画像処理のような光学的方法によって確実に認識することができる。
【００２４】
この実施形態のように、４つの表示位置１４〜１７がある場合、図３の「表示用ビアホール導体の位置」に示すように、表示用ビアホール導体１８を設けることにより、１月から１２月までの製造月度を表示することができる。図３において、表示用ビアホール導体１８は黒丸で示され、これら表示用ビアホール導体１８の位置をより容易に理解できるようにするため、４つの表示位置１４〜１７に対応する４つの領域に区画されている。
【００２５】
図３を参照して、製造月度がたとえば１月である場合、その黒丸の位置からわかるように、表示位置１４に表示用ビアホール導体１８が設けられる。また、図１に示すように、表示位置１６および１７に表示用ビアホール導体１８が設けられる場合には、図３からわかるように、製造月度が６月であることを示している。
【００２６】
なお、上述のように、４つの表示位置１４〜１７を用いる場合、図３に示した１２とおりの表示種類に加えて、図示しないが、さらに４とおりの表示種類があり、合計１６とおりの表示種類が可能である。
【００２７】
また、図３に示した表示用ビアホール導体１８の位置および数は一例にすぎず、他の多数の変形例を考えることができる。
【００２８】
図１に示すように、積層体２の第１の主面４は、導電ランド９および表示位置１４〜１７に関して、上下対称かつ左右対称である。そのため、たとえば、図１に示したように、表示位置１６および１７に表示用ビアホール導体１８が設けられる場合と、図示しないが、表示位置１４および１５に表示用ビアホール導体１８が設けられる場合とを明確に区別できないことがある。
【００２９】
他方、多くの積層型電子部品には、通常、その方向を識別するためのマークが設けられている。この実施形態では、積層体２の方向を識別するためのマーク１９が、積層体２の第１の主面４上に設けられている。このマーク１９は、たとえば、導電ランド９と同様の方法によって形成することができる。
【００３０】
したがって、上述のように、マーク１９が設けられていると、これによって、積層体２の上下左右を識別することができ、前述したように、表示位置１６および１７に表示用ビアホール導体１８が設けられる場合と、表示位置１４および１５に表示用ビアホール導体１８が設けられる場合とを明確に区別することができる。
【００３１】
図１および図２を参照して説明した実施形態では、表示用ビアホール導体１８は、第１の主面４上に搭載されるチップ部品１０の下方に隠れる位置に設けられたが、以下に、図４を参照して説明するように、搭載部品が搭載されない位置に設けられてもよい。
【００３２】
図４は、この発明の他の実施形態による積層型電子部品２１を示す平面図である。
【００３３】
積層型電部品２１は、積層体２２を備えている。積層体２２は、図示しないが、図２に示した積層体２と同様、複数の積層された絶縁層をもって構成され、かつ相対向する第１および第２の主面２３および２４を有している。また、積層体２２には、図示しないが、配線導体が内蔵されている。
【００３４】
積層体２２の第１の主面２３上には、いくつかのチップ部品２５が搭載されている。積層体２２の第１の主面２３上であって、チップ部品２５が搭載されない位置には、たとえば４つの表示位置２６〜２９が一列に並んだ状態で配置されている。図４に示したものでは、表示位置２７および２８に表示用ビアホール導体３０が設けられる。なお、表示位置２６および２９には、表示用ビアホール導体も穴も設けられていない。
【００３５】
この実施形態においても、４つの表示位置２６〜２９の各々において表示用ビアホール導体３０があるか否かによって、１月から１２月までの製造月度を識別可能なように表示することができる。たとえば、１月から４月については、表示位置２６〜２９のいずれか１つ、５月〜１０月については、表示位置２６〜２９のいずれか２つ、１１月および１２月については、表示位置２６〜２９のいずれか３つに、それぞれ、表示用ビアホール導体３０を設けることによって、製造月度を識別可能なように表示することができる。
【００３６】
以上、この発明を図示した実施形態に関連して説明したが、この発明の範囲内において、その他、種々の変形例が可能である。
【００３７】
たとえば、表示位置の数および配置については、任意に変更することができる。表示位置の数を増やせば、製造月度だけでなく、製造年度も識別可能とすることができる。
【００３８】
また、各表示位置の各々において設けられる表示用ビアホール導体は、その大きさまたは形状を表示しようとする情報に応じて変えるようにしてもよい。また、複数の表示用ビアホール導体が設けられる場合には、各表示用ビアホール導体を形成するため、たとえば銀を含む導電性ペーストと銅を含む導電性ペーストとを区別して用いることにより、複数の表示用ビアホール導体の間で色分けするようにしてもよい。これらの変形例によれば、表示可能な情報のより多種類化を図ることができる。
【００３９】
また、各表示位置には、すべて表示用ビアホール導体を設けるための穴を、積層体を貫通せずかつ配線導体にまで届かない状態で予め設けておき、必要な穴だけに表示用ビアホール導体を埋めるようにしてもよい。このように構成すれば、予め定められた表示位置自身を、穴の存在によって明確に認識することができる。
【００４０】
また、表示用ビアホール導体によって表示される情報は、前述したような製造月度に限らず、たとえば製造年月日や製造年度等の他の製造時期を表す情報であってもよい。このように、製造時期を積層型電子部品に表示しておけば、たとえば出荷品でトラブルがあった場合に、製造条件の変更などの原因の特定や、問題ロットと問題のないロットとの区別をすることが可能になる。
【００４１】
また、表示用ビアホール導体によって表示される情報は、さらに、積層型電子部品が有する性能、または積層体を得るための焼成プロファイルもしくは搭載部品の半田付けプロファイル等の製造条件であってもよい。
【００４２】
また、図示の実施形態では、表示用ビアホール導体１８および３０が第１の主面４および２３に露出する状態で形成されているが、積層体が多層セラミック基板である場合には、通常、第１の主面の近傍の層は透けて内部の配線導体が見えるため、第１の主面の近傍の層（たとえば２層目、３層目等）に表示用ビアホール導体を内蔵してもよい。上述の構成によれば、表示用ビアホール導体が不所望にも取れたりして誤認識することを防止できる。また、表示用ビアホール導体を搭載部品の下方に隠れる位置に設ける場合、搭載部品の半田付け時に半田が表示用ビアホール導体に付いて、搭載部品が位置ずれしてしまうのを防止することができる。
【００４３】
【発明の効果】
以上のように、この発明によれば、積層型電子部品に関する情報が、積層体の第１の主面上の予め定められた複数の位置の各々において特定の表示があるか否かによって識別可能なように表示され、この特定の表示が、第１の主面に対向する第２の主面にまで届かない状態かつ積層体に内蔵される配線導体には電気的に接続されない状態で、第１の主面側から見えるように積層体に設けられる表示用ビアホール導体によって与えられるので、積層体における配線導体を配置できる領域が表示用ビアホール導体の形成によって制限されることはほとんどない。そのため、積層型電子部品に関する情報を表示したために積層型電子部品が大型化されることを防止することができる。
【００４４】
また、表示用ビアホール導体は、積層体に設けられる配線導体としてのビアホール導体と同様の方法によって形成することができるので、表示用ビアホール導体を設けたために積層型電子部品の生産性が低下することはない。
【００４５】
また、積層型電子部品に関する情報の表示のために、積層体に貫通孔を設ける必要がないので、積層体が多層セラミック基板によって与えられる場合であっても、貫通孔の形成によってクラック等の機械的損傷が生じやすいという問題に遭遇することはない。
【００４６】
この発明において、積層体の第１の主面上に搭載部品が搭載される場合、この搭載部品が搭載される位置に表示用ビアホール導体が設けられると、完成品としての積層型電子部品において、表示用ビアホール導体は搭載部品によって隠された状態とすることができる。したがって、表示用ビアホール導体による外観劣化を回避することができるとともに、表示用ビアホール導体による表示位置が搭載部品の配置位置によって制限されないので、表示用ビアホール導体による表示位置のために比較的広い面積をとることができる。また、表示用ビアホール導体による表示位置のために第１の主面を占有することが実質的にないため、第１の主面を有効に利用することができる。
【００４７】
他方、搭載部品が搭載されない位置に表示用ビアホール導体が設けられると、完成品としての積層型電子部品の状態であっても、表示用ビアホール導体を容易に目視または画像処理によって認識することができ、積層型電子部品に関する情報を直ちに識別することができる。
【００４８】
この発明において、積層体の第１の主面上に、積層体の方向を認識するためのマークが設けられていると、第１の主面上での導電ランド等の配置に関わらず、表示用ビアホール導体による表示情報の誤認識を生じさせにくくすることができる。また、このマークと表示用ビアホール導体との組み合わせによって、表示可能な情報の種類数を増やすことができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による積層型電子部品１に備える積層体２を示す断面図である。
【図２】図１に示した積層体２を備える積層型電子部品１を一部断面で示す正面図である。
【図３】図１に示した表示用ビアホール導体１８によって与えられる情報が製造月度である場合において、製造月度と表示用ビアホール導体の位置との関係の一例を示す図である。
【図４】この発明の他の実施形態による積層型電子部品２１を示す平面図である。
【符号の説明】
１，２１ 積層型電子部品
２，２２ 積層体
３ 絶縁層
４，２３ 第１の主面
５，２４ 第２の主面
１０，２５ チップ部品（搭載部品）
１１ 導体膜（配線導体）
１２ ビアホール導体（配線導体）
１４〜１７，２６〜２９ 表示位置
１８，３０ 表示用ビアホール導体
１９ マーク

Claims (5)

  1. 複数の積層された絶縁層をもって構成され、かつ相対向する第１および第２の主面を有する、積層体を備え、前記積層体には、配線導体が内蔵されている、積層型電子部品であって、
    当該積層型電子部品に関する情報が、前記積層体の前記第１の主面上の予め定められた複数の位置の各々において特定の表示があるか否かによって識別可能なように表示され、
    前記特定の表示は、前記第２の主面にまで届かない状態かつ前記配線導体には電気的に接続されない状態で、前記第１の主面側から見えるように前記積層体に設けられる表示用ビアホール導体によって与えられる、積層型電子部品。
  2. 前記表示用ビアホール導体は、前記第１の主面に露出するように設けられる、請求項１に記載の積層型電子部品。
  3. 前記積層体の前記第１の主面上に搭載される搭載部品をさらに備え、前記表示用ビアホール導体は、前記搭載部品が搭載される位置に設けられる、請求項１または２に記載の積層型電子部品。
  4. 前記積層体の前記第１の主面上に搭載される搭載部品をさらに備え、前記表示用ビアホール導体は、前記搭載部品が搭載されない位置に設けられる、請求項１または２に記載の積層型電子部品。
  5. 前記積層体の前記第１の主面上には、前記積層体の方向を識別するためのマークが設けられる、請求項１ないし４のいずれかに記載の積層型電子部品。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242806A (ja) * 2006-03-07 2007-09-20 Mitsubishi Materials Corp 積層型電子部品およびその製造方法
JP2008166387A (ja) * 2006-12-27 2008-07-17 Elna Co Ltd 配線基板及びその製造方法
JP2011029278A (ja) * 2009-07-22 2011-02-10 Murata Mfg Co Ltd 電子部品
JP2013258433A (ja) * 2013-09-30 2013-12-26 Murata Mfg Co Ltd 電子部品
JP2014003344A (ja) * 2013-10-09 2014-01-09 Murata Mfg Co Ltd 電子部品

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7163883B2 (ja) * 2019-08-07 2022-11-01 株式会社村田製作所 インダクタ部品

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61158190A (ja) 1984-12-28 1986-07-17 松下電器産業株式会社 プリント回路基板の品種識別コ−ド付与方法
JPS61232694A (ja) 1985-04-09 1986-10-16 株式会社　東研 プリント基板
JPH04342195A (ja) 1991-05-17 1992-11-27 Oki Electric Ind Co Ltd プリント配線板の識別用捺印部の形成装置およびプリント配線板の個体識別情報表示方法
JPH08298361A (ja) * 1995-04-26 1996-11-12 Toshiba Corp プリント基板及びその識別方法
US5686759A (en) * 1995-09-29 1997-11-11 Intel Corporation Integrated circuit package with permanent identification of device characteristics and method for adding the same
JPH10190170A (ja) 1996-12-25 1998-07-21 Sumitomo Kinzoku Electro Device:Kk ロット識別符号の印刷方法及びスクリーン版
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6110806A (en) * 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
US6392289B1 (en) * 1999-04-15 2002-05-21 Micron Technology, Inc. Integrated circuit substrate having through hole markings to indicate defective/non-defective status of same
TW541605B (en) * 2000-07-07 2003-07-11 Hitachi Ltd Fabrication method of semiconductor integrated circuit device
US6579738B2 (en) * 2000-12-15 2003-06-17 Micron Technology, Inc. Method of alignment for buried structures formed by surface transformation of empty spaces in solid state materials
JP2002270432A (ja) 2001-03-07 2002-09-20 Matsushita Electric Ind Co Ltd 積層部品及びその製造方法
US20040075179A1 (en) * 2002-10-22 2004-04-22 United Microelectronics Corp Structural design of alignment mark
US6812477B2 (en) * 2002-12-04 2004-11-02 Texas Instruments Incorporated Integrated circuit identification

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242806A (ja) * 2006-03-07 2007-09-20 Mitsubishi Materials Corp 積層型電子部品およびその製造方法
JP2008166387A (ja) * 2006-12-27 2008-07-17 Elna Co Ltd 配線基板及びその製造方法
JP2011029278A (ja) * 2009-07-22 2011-02-10 Murata Mfg Co Ltd 電子部品
JP2013258433A (ja) * 2013-09-30 2013-12-26 Murata Mfg Co Ltd 電子部品
JP2014003344A (ja) * 2013-10-09 2014-01-09 Murata Mfg Co Ltd 電子部品

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