JP2005011451A - 試験装置、及びプログラム - Google Patents
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Abstract
【課題】電子デバイスの試験中であっても、電子デバイス及び試験装置に設定されたバースト長及びラップタイプを更新することができる試験装置を提供する。
【解決手段】試験パターンを生成するパターン発生器と、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生器は、試験バースト長を格納するバースト長格納部と、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとを有する試験装置を提供する。
【選択図】 図３
【解決手段】試験パターンを生成するパターン発生器と、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生器は、試験バースト長を格納するバースト長格納部と、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとを有する試験装置を提供する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスを試験する試験装置、及び試験装置を機能させるプログラムに関する。特に、本発明は、バースト機能を有する電子デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
一般に、メモリ等の電子デバイスを試験する場合、書き込むべきデータ、書き込むべきアドレス、及び制御信号等の試験パターンを電子デバイスに供給し、電子デバイスが出力する出力信号と期待値とを比較することにより、電子デバイスの不良セルを検出している。また、出力信号と期待値との比較結果を、電子デバイスのアドレス（セル）毎に、フェイルメモリに格納する。このとき試験装置は、電子デバイスに供給するアドレスと同一のアドレスを、所定の時間遅延させてフェイルメモリに供給している。
【０００３】
また、試験するべき電子デバイスとして、バースト機能を有するメモリがある。バースト機能とは、与えられた先頭のアドレスと、予め設定されたバースト長とによって定まるアドレス領域に格納したデータを順次出力することを指す。このような電子デバイスを試験する場合、電子デバイスには、バースト出力させるべきデータの先頭アドレスを供給すればよいが、フェイルメモリには、出力信号のそれぞれのデータに対応するアドレスを供給する必要がある。このため、従来の試験装置は、フェイルメモリに供給するべきバーストアドレスを生成している。
【０００４】
また、電子デバイスは、出力するべきデータに対応するアドレスが昇順に順序付けられたシーケンシャルモード、及び対応するアドレスがシーケンシャルモードとは異なる順序で順序づけられたインターリーブモード等の複数のラップタイプを有する。
【０００５】
試験装置は、電子デバイスに予め設定されたバースト長、及びラップタイプに応じて、フェイルメモリに供給するバーストアドレスを生成する。例えば、試験装置は、電子デバイスに予め設定されたバースト長、及びラップタイプを記憶する手段を有し、当該記憶手段が記憶したバースト長及びラップタイプに基づいて、バーストアドレスを生成する。
【０００６】
【発明が解決しようとする課題】
しかし、従来の試験装置は、これらのバースト長及びラップタイプを、静的な記憶手段に格納しているため、電子デバイスの試験中にバースト長及びラップタイプを変更することができない。つまり、電子デバイスの異なる動作モードを試験しようとする場合、電子デバイスの試験を停止して、これらの設定を変更しなければならず、効率よく試験を行うことが困難であった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生器と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生器は、バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、試験プログラムに応じて電子デバイスに供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとを有する試験装置を提供する。
【０００８】
電子デバイスは、アドレス領域に格納されたデータを、対応するアドレスが先頭アドレスから昇順又は降順となるように順次出力するシーケンシャルモードと、アドレス領域に格納されたデータを、シーケンシャルモードと異なる順序で順次出力するインターリーブモードとを備え、予め設定されたラップタイプ設定値に基づいて、シーケンシャルモード又はインターリーブモードのいずれで動作するかを選択するデバイスであって、アドレス生成部は、アドレス領域に含まれるそれぞれのアドレスが、先頭アドレスから昇順又は降順に順序付けられたシーケンシャルバーストアドレスと、アドレス領域に含まれるそれぞれのアドレスが、シーケンシャルバーストアドレスと異なる順序で順序付けられたインターリーブバーストアドレスとを生成し、パターン発生器は、アドレス生成部が生成した、シーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれかを選択して、フェイルメモリに供給するセレクタと、セレクタがシーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれを選択するべきかを示す試験ラップタイプを格納し、格納した試験ラップタイプに基づいてセレクタを制御するラップタイプ格納部とを更に有し、インストラクションメモリは、シーケンスに試験ラップタイプを更新するべき命令を含み、シーケンスに試験ラップタイプを更新するべき命令があった場合に、ラップタイプ格納部が格納した試験ラップタイプを更新してよい。
【０００９】
インストラクションメモリは、バースト長格納部に次に格納するべき試験バースト長を保持し、シーケンスにバースト長を更新するべき命令があった場合に、バースト長格納部に、次に格納するべき試験バースト長を新たに格納してよい。
【００１０】
インストラクションメモリは、シーケンスに、電子デバイスに設定されたバースト長設定値を変更する命令を更に含み、バースト長設定値を変更してから、バースト長格納部の試験バースト長を更新してよい。
【００１１】
本発明の第２の形態においては、与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを、試験装置に試験させるプログラムであって、試験装置を、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生器と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとして機能させ、パターン発生器を、バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、試験プログラムに応じて電子デバイスに供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに前記試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとして機能させるプログラムを提供する。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス１１０の試験を行う。本例において、電子デバイス１１０は、バースト機能を有するＳＤＲＡＭ等のメモリである。ここで、バースト機能とは、例えば与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力する動作を指す。また、試験装置１００は、パターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０を備える。
【００１５】
パターン発生器１０は、電子デバイス１１０の試験を行うために、電子デバイス１１０に供給する試験パターンを生成する。また、パターン発生器１０は、電子デバイス１１０に電子データを書き込むモードと、電子デバイス１１０が記憶した電子データを読み出すモードとを選択する信号を電子デバイス１１０に供給する。電子デバイス１１０に電子データを書き込む場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生成し、電子デバイス１１０に供給する。また、電子デバイス１１０から電子データを読み出す場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号を電子デバイス１１０に供給する。
【００１６】
コンパレータ３０は、電子デバイス１１０から読み出されたデータを出力信号として受け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大きいか否かに基づいて、当該出力信号を、Ｈ論理又はＬ論理を示すディジタル信号に変換する。
【００１７】
論理比較器４０は、出力信号と、パターン発生器１０が生成する期待値パターンとを比較し、電子デバイス１１０の良否を判定する。例えば、パターン発生器１０は、電子デバイス１１０に与えた試験パターンと同一のパターンを有する期待値パターンを生成する。
【００１８】
フェイルメモリ５０は、出力信号と期待値パターンとの比較結果を、電子デバイス１１０のアドレス毎に格納する。当該フェイルメモリ５０が格納した比較結果を解析することにより、電子デバイス１１０のいずれのアドレスにエラーが生じるかを判定することができる。
【００１９】
図２は、パターン発生器１０の構成の一例を示す。パターン発生器１０は、インストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、及び制御信号発生部１８を有する。
【００２０】
インストラクションメモリ１２は、試験パターンを生成するためのシーケンスを制御する命令、電子デバイス１１０に供給する試験パターンを生成するためのデータ並びにデータの演算命令、電子デバイス１１０にデータを書き込むべきアドレスデータ、及び電子デバイス１１０のモードを制御するための制御信号等を格納する。
【００２１】
シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に基づいて、インストラクションメモリ１２が格納したいずれのデータ、演算命令、アドレスデータ、制御信号を用いて試験パターンを生成するかを選択する。シーケンス制御部１４によって選択された、データ並びに演算命令、アドレスデータ、及び制御信号は、それぞれデータ発生部１６、アドレス発生部６０、及び制御信号発生部１８に送信される。
【００２２】
データ発生部１６は、インストラクションメモリ１２から受け取ったデータ、及び演算命令に基づいて、電子デバイス１１０に供給するべき試験データを生成する。また、データ発生部１６は、論理比較器４０に、試験データを期待値データとして供給する。
【００２３】
アドレス発生部６０は、データ発生部１６が生成した試験データを電子デバイス１１０のいずれのアドレスに格納するべきかを示すアドレスデータを生成する。また、アドレス発生部６０は、論理比較器４０における判定結果に対応するアドレスを生成し、フェイルメモリ５０に供給する。
【００２４】
制御信号発生部１８は、インストラクションメモリ１２から受け取った制御信号に基づいて、電子デバイス１１０を制御する。例えば、制御信号発生部１８は、電子デバイス１１０にデータを書き込むか、又は電子デバイス１１０からデータを読み出すか等の動作モードを制御する。
【００２５】
図３は、アドレス発生部６０の構成の一例を示す。アドレス発生部６０は、アドレス発生器６２、加算器６４、排他的論理和回路６６、セレクタ６８、セレクタ７０、バースト長格納部７４、ラップタイプ格納部７２、論理和回路７６、及び論理和回路７８を有する。
【００２６】
本例における電子デバイス１１０は、与えられる先頭アドレス及び予め電子デバイス１１０に設定されるバースト長設定値によって定まるアドレス領域に格納されたデータを、対応するアドレスが先頭アドレスから昇順又は降順となるように順次出力するシーケンシャルモードと、当該アドレス領域に格納されたデータを、シーケンシャルモードと異なる順序で順次出力するインターリーブモードとを備える。また電子デバイス１１０は、予め設定されたラップタイプ設定値に基づいて、シーケンシャルモード又はインターリーブモードのいずれで動作するかを選択する。これらのバースト長設定値及びラップタイプ設定値は、例えばモードレジスタ、セットコマンドにより設定される。
【００２７】
アドレス発生器６２は、電子デバイス１１０がバースト出力するべきデータを格納したアドレス領域の先頭アドレスを、インストラクションメモリ１２から与えられるアドレスデータに応じて生成する。アドレス発生器６２は、生成した先頭アドレスを電子デバイス１１０、加算器６４、及び排他的論理和回路６６に供給する。また、アドレス発生器６２は、先頭アドレスからバーストアドレスを生成するための、バースト用アドレスを生成する。本例において、アドレス発生器６２は、アドレスを２進数で表した先頭アドレスと、０から１ずつ増加するカウンタ値を２進数で表したバースト用アドレスとを生成する。
【００２８】
加算器６４は、先頭アドレスに、バースト用アドレスを順次加算したシーケンシャルバーストアドレスを生成する。また、排他的論理和回路６６は、先頭アドレスの各ビットと、バースト用アドレスの各ビットとの排他的論理和を、それぞれのバースト用アドレスついて順次算出したインターリーブバーストアドレスを生成する。
【００２９】
そして、セレクタ６８は、加算器６４が生成したシーケンシャルバーストアドレス、又は排他的論理和回路６６が生成したインターリーブバーストアドレスのいずれかを選択して出力する。
【００３０】
ラップタイプ格納部７２は、セレクタ６８がシーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれを選択するべきかを示す試験ラップタイプを格納し、格納した試験ラップタイプに基づいてセレクタ６８を制御する。本例において、ラップタイプ格納部７２は、電子デバイス１１０に予め設定されたラップタイプ設定値と同一の試験ラップタイプを格納する。
【００３１】
また、バースト長格納部７４は、電子デバイス１１０に設定されたバースト長設定値と同一の試験バースト長を格納する。そして、セレクタ７０は、アドレス発生器６２が生成した先頭アドレス、及びセレクタ６８が選択したいずれかのバーストアドレスを受け取る。そして、電子デバイス１１０がバースト出力する場合、セレクタ７０はセレクタ６８から受け取ったバーストアドレスを、アドレス発生器６２から受け取った先頭アドレスに割り込ませ、フェイルメモリ５０に供給する。この場合、セレクタ７０がフェイルメモリ５０に供給するバーストアドレスの長さは、バースト長格納部７４が格納した試験バースト長によって制御される。例えば、バースト長格納部７４が、試験バースト長として４を格納している場合、セレクタ７０は、４サイクル分のバーストアドレスをフェイルメモリ５０に供給する。また、電子デバイス１１０がバースト出力しない場合、セレクタ７０はアドレス発生器６２が生成した先頭アドレスをフェイルメモリ５０に供給する。
【００３２】
つまり、アドレス発生部６０は、試験プログラムに応じて電子デバイス１１０に供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域におけるアドレスを順次生成してフェイルメモリ５０に供給する。また、アドレス発生部６０は、先頭アドレス及び試験バースト長により定まるアドレス領域に含まれるそれぞれのアドレスが、先頭アドレスから昇順又は降順に順序付けられたシーケンシャルバーストアドレス、並びに当該アドレス領域に含まれるそれぞれのアドレスが、シーケンシャルバーストアドレスと異なる順序で順序付けられたインターリーブバーストアドレスを生成することができる。
このような制御により、電子デバイス１１０の動作モードに応じたバーストアドレスを、フェイルメモリ５０に供給することができる。
【００３３】
また、ラップタイプ格納部７２及びバースト長格納部７４が格納する試験ラップタイプ及び試験バースト長は、インストラクションメモリ１２によって更新される。インストラクションメモリ１２は、電子デバイス１１０に入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部７４が格納した試験バースト長、及びラップタイプ格納部７２が格納した試験ラップタイプを更新する。
【００３４】
論理和回路７６及び論理和回路７８は、ラップタイプ格納部７２及びバースト長格納部７４が格納した値を更新するタイミングを制御する。例えば、論理和回路７６には、インストラクションメモリ１２又は外部から、ラップタイプ格納部７２が格納した試験ラップタイプを更新するべきタイミングで、Ｈ論理を示す制御信号が与えられ、論理和回路７６は、当該制御信号がＨ論理を示す場合に、ラップタイプ格納部７２を更新可能な状態に制御する。このとき、ラップタイプ格納部７２には、インストラクションメモリ１２から更新するべき試験ラップタイプが供給され、試験ラップタイプが更新される。
【００３５】
図４は、インストラクションメモリ１２が格納する試験プログラムの一例を示す。インストラクションメモリ１２は、格納したシーケンスに試験ラップタイプ、ラップタイプ設定値、試験バースト長、及びバースト長設定値を更新するべき命令を含む。インストラクションメモリ１２は、当該シーケンスに試験ラップタイプ等を更新するべき命令があった場合に、対応するバースト長又はラップタイプを更新する。
【００３６】
本例において、インストラクションメモリ１２は、シーケンス制御部１４を動作させる命令群、信号パターン、アドレスデータ、試験バースト長並びにバースト長設定値を更新する命令、及び試験ラップタイプ並びにラップタイプ設定値を更新する命令を格納する。シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に応じて、インストラクションメモリ１２が格納したいずれの信号パターン、アドレスデータを用いて試験パターンを生成するかを制御する。命令群は、いわゆるＬＯＯＰ、ＪＵＭＰ、ＮＯＰ等を含む命令群である。
【００３７】
また、信号パターンは、試験データを生成するためのデータ、データ演算命令等を含む。また、アドレスデータは、対応する信号パターンを格納するべき電子デバイス１１０のアドレスを示す。また、電子デバイス１１０が格納したデータを読み出す場合、当該データが格納されたアドレスを示す。例えば、電子デバイス１１０にバースト出力させる場合、当該アドレスデータは、バースト出力の先頭アドレスを示すデータであってよい。
【００３８】
試験バースト長及びバースト長設定値を更新するための命令は、それぞれのバースト長を更新するべきサイクルに、次に更新するべき新たなバースト長示す命令である。また、試験バースト長及びバースト長設定値を更新するための命令は、シーケンス制御部１４を動作させるための命令と対応付けて格納されていてもよい。また、試験ラップタイプ及びラップタイプ設定値を更新するための命令も同様である。
【００３９】
また、インストラクションメモリ１２は、それぞれのバースト長又はラップタイプを更新する場合、電子デバイス１１０に設定されたバースト長又はラップタイプを変更してから、試験装置１００に設定されたバースト長又はラップタイプを変更することが好ましい。このような制御は、バースト長又はラップタイプを更新する命令をシーケンスのいずれの位置に配置するかで容易に実現することができる。
【００４０】
本例におけるインストラクションメモリ１２によれば、バースト長又はラップタイプを更新する命令を、試験パターンを生成するためのシーケンス中に記載しているため、電子デバイス１１０の試験中であっても、電子デバイス１１０及び試験装置１００に設定されたバースト長及びラップタイプを更新することができる。
【００４１】
図５は、試験装置１００を制御するコンピュータ３００の構成の一例を示す。本例において、コンピュータ３００は、試験装置１００を図１から図４において説明した試験装置１００として機能させるプログラムを格納する。また、コンピュータ３００は、試験装置１００として機能してもよい。
【００４２】
コンピュータ３００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、フレキシブルディスクドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。
【００４３】
例えば、試験装置１００を機能させるプログラムは、試験装置１００を、図１に関連して説明したパターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０として機能させる。また当該プログラムは、パターン発生器１０を、図２に関連して説明したインストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、及び制御信号発生部１８として機能させる。また、当該プログラムは、アドレス発生部６０を、図３に関連して説明したアドレス発生器６２、加算器６４、排他的論理和回路６６、セレクタ６８、セレクタ７０、ラップタイプ格納部７２、バースト長格納部７４、論理和回路７６、及び論理和回路７８として機能させる。
【００４４】
通信インターフェース７０６は、試験装置１００の各構成要素と通信し、それぞれの状態等に関する情報を受信し、またそれぞれを制御する制御信号を送信する。
【００４５】
格納装置の一例としてのハードディスクドライブ７１０、ＲＯＭ７０２、又はＲＡＭ７０４は、設定情報、及びＣＰＵ７００を動作させるためのプログラム等を格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等の記録媒体に格納されていてもよい。
【００４６】
フレキシブルディスクドライブ７１２は、フレキシブルディスク７２０がプログラムを格納している場合、フレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４は、ＣＤ−ＲＯＭ７２２がプログラムを格納している場合、ＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。
【００４７】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブ７１０にインストールされた後にＲＡＭ７０４に読み出されて実行されてもよい。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。
【００４８】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカードやミニチュアーカードなどの半導体メモリー等を用いることができる。又、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、電子デバイスの試験中であっても、電子デバイス及び試験装置に設定されたバースト長及びラップタイプを更新することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】パターン発生器１０の構成の一例を示す図である。
【図３】アドレス発生部６０の構成の一例を示す図である。
【図４】インストラクションメモリ１２が格納する試験プログラムの一例を示す図である。
【図５】試験装置１００を制御するコンピュータ３００の構成の一例を示す図である。
【符号の説明】
１０・・・パターン発生器、１２・・・インストラクションメモリ、１４・・・シーケンス制御部、１６・・・データ発生部、１８・・・制御信号発生部、３０・・・コンパレータ、４０・・・論理比較器、５０・・・フェイルメモリ、６０・・・アドレス発生部、６２・・・アドレス発生器、６４・・・加算器、６６・・・排他的論理和回路、６８・・・セレクタ、７０・・・セレクタ、７２・・・ラップタイプ格納部７２・・・バースト長格納部、７６・・・論理和回路、７８・・・論理和回路、１００・・・試験装置、１１０・・・電子デバイス、３００・・・コンピュータ、７００・・・ＣＰＵ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・フレキシブルディスクドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ
【発明の属する技術分野】
本発明は、電子デバイスを試験する試験装置、及び試験装置を機能させるプログラムに関する。特に、本発明は、バースト機能を有する電子デバイスを試験する試験装置に関する。
【０００２】
【従来の技術】
一般に、メモリ等の電子デバイスを試験する場合、書き込むべきデータ、書き込むべきアドレス、及び制御信号等の試験パターンを電子デバイスに供給し、電子デバイスが出力する出力信号と期待値とを比較することにより、電子デバイスの不良セルを検出している。また、出力信号と期待値との比較結果を、電子デバイスのアドレス（セル）毎に、フェイルメモリに格納する。このとき試験装置は、電子デバイスに供給するアドレスと同一のアドレスを、所定の時間遅延させてフェイルメモリに供給している。
【０００３】
また、試験するべき電子デバイスとして、バースト機能を有するメモリがある。バースト機能とは、与えられた先頭のアドレスと、予め設定されたバースト長とによって定まるアドレス領域に格納したデータを順次出力することを指す。このような電子デバイスを試験する場合、電子デバイスには、バースト出力させるべきデータの先頭アドレスを供給すればよいが、フェイルメモリには、出力信号のそれぞれのデータに対応するアドレスを供給する必要がある。このため、従来の試験装置は、フェイルメモリに供給するべきバーストアドレスを生成している。
【０００４】
また、電子デバイスは、出力するべきデータに対応するアドレスが昇順に順序付けられたシーケンシャルモード、及び対応するアドレスがシーケンシャルモードとは異なる順序で順序づけられたインターリーブモード等の複数のラップタイプを有する。
【０００５】
試験装置は、電子デバイスに予め設定されたバースト長、及びラップタイプに応じて、フェイルメモリに供給するバーストアドレスを生成する。例えば、試験装置は、電子デバイスに予め設定されたバースト長、及びラップタイプを記憶する手段を有し、当該記憶手段が記憶したバースト長及びラップタイプに基づいて、バーストアドレスを生成する。
【０００６】
【発明が解決しようとする課題】
しかし、従来の試験装置は、これらのバースト長及びラップタイプを、静的な記憶手段に格納しているため、電子デバイスの試験中にバースト長及びラップタイプを変更することができない。つまり、電子デバイスの異なる動作モードを試験しようとする場合、電子デバイスの試験を停止して、これらの設定を変更しなければならず、効率よく試験を行うことが困難であった。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを試験する試験装置であって、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生器と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生器は、バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、試験プログラムに応じて電子デバイスに供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとを有する試験装置を提供する。
【０００８】
電子デバイスは、アドレス領域に格納されたデータを、対応するアドレスが先頭アドレスから昇順又は降順となるように順次出力するシーケンシャルモードと、アドレス領域に格納されたデータを、シーケンシャルモードと異なる順序で順次出力するインターリーブモードとを備え、予め設定されたラップタイプ設定値に基づいて、シーケンシャルモード又はインターリーブモードのいずれで動作するかを選択するデバイスであって、アドレス生成部は、アドレス領域に含まれるそれぞれのアドレスが、先頭アドレスから昇順又は降順に順序付けられたシーケンシャルバーストアドレスと、アドレス領域に含まれるそれぞれのアドレスが、シーケンシャルバーストアドレスと異なる順序で順序付けられたインターリーブバーストアドレスとを生成し、パターン発生器は、アドレス生成部が生成した、シーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれかを選択して、フェイルメモリに供給するセレクタと、セレクタがシーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれを選択するべきかを示す試験ラップタイプを格納し、格納した試験ラップタイプに基づいてセレクタを制御するラップタイプ格納部とを更に有し、インストラクションメモリは、シーケンスに試験ラップタイプを更新するべき命令を含み、シーケンスに試験ラップタイプを更新するべき命令があった場合に、ラップタイプ格納部が格納した試験ラップタイプを更新してよい。
【０００９】
インストラクションメモリは、バースト長格納部に次に格納するべき試験バースト長を保持し、シーケンスにバースト長を更新するべき命令があった場合に、バースト長格納部に、次に格納するべき試験バースト長を新たに格納してよい。
【００１０】
インストラクションメモリは、シーケンスに、電子デバイスに設定されたバースト長設定値を変更する命令を更に含み、バースト長設定値を変更してから、バースト長格納部の試験バースト長を更新してよい。
【００１１】
本発明の第２の形態においては、与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを、試験装置に試験させるプログラムであって、試験装置を、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生器と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとして機能させ、パターン発生器を、バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、試験プログラムに応じて電子デバイスに供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成してフェイルメモリに供給するアドレス生成部と、電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに前記試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部が格納した試験バースト長を更新するインストラクションメモリとして機能させるプログラムを提供する。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス１１０の試験を行う。本例において、電子デバイス１１０は、バースト機能を有するＳＤＲＡＭ等のメモリである。ここで、バースト機能とは、例えば与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力する動作を指す。また、試験装置１００は、パターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０を備える。
【００１５】
パターン発生器１０は、電子デバイス１１０の試験を行うために、電子デバイス１１０に供給する試験パターンを生成する。また、パターン発生器１０は、電子デバイス１１０に電子データを書き込むモードと、電子デバイス１１０が記憶した電子データを読み出すモードとを選択する信号を電子デバイス１１０に供給する。電子デバイス１１０に電子データを書き込む場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生成し、電子デバイス１１０に供給する。また、電子デバイス１１０から電子データを読み出す場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号を電子デバイス１１０に供給する。
【００１６】
コンパレータ３０は、電子デバイス１１０から読み出されたデータを出力信号として受け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大きいか否かに基づいて、当該出力信号を、Ｈ論理又はＬ論理を示すディジタル信号に変換する。
【００１７】
論理比較器４０は、出力信号と、パターン発生器１０が生成する期待値パターンとを比較し、電子デバイス１１０の良否を判定する。例えば、パターン発生器１０は、電子デバイス１１０に与えた試験パターンと同一のパターンを有する期待値パターンを生成する。
【００１８】
フェイルメモリ５０は、出力信号と期待値パターンとの比較結果を、電子デバイス１１０のアドレス毎に格納する。当該フェイルメモリ５０が格納した比較結果を解析することにより、電子デバイス１１０のいずれのアドレスにエラーが生じるかを判定することができる。
【００１９】
図２は、パターン発生器１０の構成の一例を示す。パターン発生器１０は、インストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、及び制御信号発生部１８を有する。
【００２０】
インストラクションメモリ１２は、試験パターンを生成するためのシーケンスを制御する命令、電子デバイス１１０に供給する試験パターンを生成するためのデータ並びにデータの演算命令、電子デバイス１１０にデータを書き込むべきアドレスデータ、及び電子デバイス１１０のモードを制御するための制御信号等を格納する。
【００２１】
シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に基づいて、インストラクションメモリ１２が格納したいずれのデータ、演算命令、アドレスデータ、制御信号を用いて試験パターンを生成するかを選択する。シーケンス制御部１４によって選択された、データ並びに演算命令、アドレスデータ、及び制御信号は、それぞれデータ発生部１６、アドレス発生部６０、及び制御信号発生部１８に送信される。
【００２２】
データ発生部１６は、インストラクションメモリ１２から受け取ったデータ、及び演算命令に基づいて、電子デバイス１１０に供給するべき試験データを生成する。また、データ発生部１６は、論理比較器４０に、試験データを期待値データとして供給する。
【００２３】
アドレス発生部６０は、データ発生部１６が生成した試験データを電子デバイス１１０のいずれのアドレスに格納するべきかを示すアドレスデータを生成する。また、アドレス発生部６０は、論理比較器４０における判定結果に対応するアドレスを生成し、フェイルメモリ５０に供給する。
【００２４】
制御信号発生部１８は、インストラクションメモリ１２から受け取った制御信号に基づいて、電子デバイス１１０を制御する。例えば、制御信号発生部１８は、電子デバイス１１０にデータを書き込むか、又は電子デバイス１１０からデータを読み出すか等の動作モードを制御する。
【００２５】
図３は、アドレス発生部６０の構成の一例を示す。アドレス発生部６０は、アドレス発生器６２、加算器６４、排他的論理和回路６６、セレクタ６８、セレクタ７０、バースト長格納部７４、ラップタイプ格納部７２、論理和回路７６、及び論理和回路７８を有する。
【００２６】
本例における電子デバイス１１０は、与えられる先頭アドレス及び予め電子デバイス１１０に設定されるバースト長設定値によって定まるアドレス領域に格納されたデータを、対応するアドレスが先頭アドレスから昇順又は降順となるように順次出力するシーケンシャルモードと、当該アドレス領域に格納されたデータを、シーケンシャルモードと異なる順序で順次出力するインターリーブモードとを備える。また電子デバイス１１０は、予め設定されたラップタイプ設定値に基づいて、シーケンシャルモード又はインターリーブモードのいずれで動作するかを選択する。これらのバースト長設定値及びラップタイプ設定値は、例えばモードレジスタ、セットコマンドにより設定される。
【００２７】
アドレス発生器６２は、電子デバイス１１０がバースト出力するべきデータを格納したアドレス領域の先頭アドレスを、インストラクションメモリ１２から与えられるアドレスデータに応じて生成する。アドレス発生器６２は、生成した先頭アドレスを電子デバイス１１０、加算器６４、及び排他的論理和回路６６に供給する。また、アドレス発生器６２は、先頭アドレスからバーストアドレスを生成するための、バースト用アドレスを生成する。本例において、アドレス発生器６２は、アドレスを２進数で表した先頭アドレスと、０から１ずつ増加するカウンタ値を２進数で表したバースト用アドレスとを生成する。
【００２８】
加算器６４は、先頭アドレスに、バースト用アドレスを順次加算したシーケンシャルバーストアドレスを生成する。また、排他的論理和回路６６は、先頭アドレスの各ビットと、バースト用アドレスの各ビットとの排他的論理和を、それぞれのバースト用アドレスついて順次算出したインターリーブバーストアドレスを生成する。
【００２９】
そして、セレクタ６８は、加算器６４が生成したシーケンシャルバーストアドレス、又は排他的論理和回路６６が生成したインターリーブバーストアドレスのいずれかを選択して出力する。
【００３０】
ラップタイプ格納部７２は、セレクタ６８がシーケンシャルバーストアドレス、又はインターリーブバーストアドレスのいずれを選択するべきかを示す試験ラップタイプを格納し、格納した試験ラップタイプに基づいてセレクタ６８を制御する。本例において、ラップタイプ格納部７２は、電子デバイス１１０に予め設定されたラップタイプ設定値と同一の試験ラップタイプを格納する。
【００３１】
また、バースト長格納部７４は、電子デバイス１１０に設定されたバースト長設定値と同一の試験バースト長を格納する。そして、セレクタ７０は、アドレス発生器６２が生成した先頭アドレス、及びセレクタ６８が選択したいずれかのバーストアドレスを受け取る。そして、電子デバイス１１０がバースト出力する場合、セレクタ７０はセレクタ６８から受け取ったバーストアドレスを、アドレス発生器６２から受け取った先頭アドレスに割り込ませ、フェイルメモリ５０に供給する。この場合、セレクタ７０がフェイルメモリ５０に供給するバーストアドレスの長さは、バースト長格納部７４が格納した試験バースト長によって制御される。例えば、バースト長格納部７４が、試験バースト長として４を格納している場合、セレクタ７０は、４サイクル分のバーストアドレスをフェイルメモリ５０に供給する。また、電子デバイス１１０がバースト出力しない場合、セレクタ７０はアドレス発生器６２が生成した先頭アドレスをフェイルメモリ５０に供給する。
【００３２】
つまり、アドレス発生部６０は、試験プログラムに応じて電子デバイス１１０に供給する先頭アドレスを生成し、先頭アドレス及び試験バースト長によって定まるアドレス領域におけるアドレスを順次生成してフェイルメモリ５０に供給する。また、アドレス発生部６０は、先頭アドレス及び試験バースト長により定まるアドレス領域に含まれるそれぞれのアドレスが、先頭アドレスから昇順又は降順に順序付けられたシーケンシャルバーストアドレス、並びに当該アドレス領域に含まれるそれぞれのアドレスが、シーケンシャルバーストアドレスと異なる順序で順序付けられたインターリーブバーストアドレスを生成することができる。
このような制御により、電子デバイス１１０の動作モードに応じたバーストアドレスを、フェイルメモリ５０に供給することができる。
【００３３】
また、ラップタイプ格納部７２及びバースト長格納部７４が格納する試験ラップタイプ及び試験バースト長は、インストラクションメモリ１２によって更新される。インストラクションメモリ１２は、電子デバイス１１０に入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、シーケンスに試験バースト長を更新するべき命令を含み、シーケンスに試験バースト長を更新するべき命令があった場合に、バースト長格納部７４が格納した試験バースト長、及びラップタイプ格納部７２が格納した試験ラップタイプを更新する。
【００３４】
論理和回路７６及び論理和回路７８は、ラップタイプ格納部７２及びバースト長格納部７４が格納した値を更新するタイミングを制御する。例えば、論理和回路７６には、インストラクションメモリ１２又は外部から、ラップタイプ格納部７２が格納した試験ラップタイプを更新するべきタイミングで、Ｈ論理を示す制御信号が与えられ、論理和回路７６は、当該制御信号がＨ論理を示す場合に、ラップタイプ格納部７２を更新可能な状態に制御する。このとき、ラップタイプ格納部７２には、インストラクションメモリ１２から更新するべき試験ラップタイプが供給され、試験ラップタイプが更新される。
【００３５】
図４は、インストラクションメモリ１２が格納する試験プログラムの一例を示す。インストラクションメモリ１２は、格納したシーケンスに試験ラップタイプ、ラップタイプ設定値、試験バースト長、及びバースト長設定値を更新するべき命令を含む。インストラクションメモリ１２は、当該シーケンスに試験ラップタイプ等を更新するべき命令があった場合に、対応するバースト長又はラップタイプを更新する。
【００３６】
本例において、インストラクションメモリ１２は、シーケンス制御部１４を動作させる命令群、信号パターン、アドレスデータ、試験バースト長並びにバースト長設定値を更新する命令、及び試験ラップタイプ並びにラップタイプ設定値を更新する命令を格納する。シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に応じて、インストラクションメモリ１２が格納したいずれの信号パターン、アドレスデータを用いて試験パターンを生成するかを制御する。命令群は、いわゆるＬＯＯＰ、ＪＵＭＰ、ＮＯＰ等を含む命令群である。
【００３７】
また、信号パターンは、試験データを生成するためのデータ、データ演算命令等を含む。また、アドレスデータは、対応する信号パターンを格納するべき電子デバイス１１０のアドレスを示す。また、電子デバイス１１０が格納したデータを読み出す場合、当該データが格納されたアドレスを示す。例えば、電子デバイス１１０にバースト出力させる場合、当該アドレスデータは、バースト出力の先頭アドレスを示すデータであってよい。
【００３８】
試験バースト長及びバースト長設定値を更新するための命令は、それぞれのバースト長を更新するべきサイクルに、次に更新するべき新たなバースト長示す命令である。また、試験バースト長及びバースト長設定値を更新するための命令は、シーケンス制御部１４を動作させるための命令と対応付けて格納されていてもよい。また、試験ラップタイプ及びラップタイプ設定値を更新するための命令も同様である。
【００３９】
また、インストラクションメモリ１２は、それぞれのバースト長又はラップタイプを更新する場合、電子デバイス１１０に設定されたバースト長又はラップタイプを変更してから、試験装置１００に設定されたバースト長又はラップタイプを変更することが好ましい。このような制御は、バースト長又はラップタイプを更新する命令をシーケンスのいずれの位置に配置するかで容易に実現することができる。
【００４０】
本例におけるインストラクションメモリ１２によれば、バースト長又はラップタイプを更新する命令を、試験パターンを生成するためのシーケンス中に記載しているため、電子デバイス１１０の試験中であっても、電子デバイス１１０及び試験装置１００に設定されたバースト長及びラップタイプを更新することができる。
【００４１】
図５は、試験装置１００を制御するコンピュータ３００の構成の一例を示す。本例において、コンピュータ３００は、試験装置１００を図１から図４において説明した試験装置１００として機能させるプログラムを格納する。また、コンピュータ３００は、試験装置１００として機能してもよい。
【００４２】
コンピュータ３００は、ＣＰＵ７００と、ＲＯＭ７０２と、ＲＡＭ７０４と、通信インターフェース７０６と、ハードディスクドライブ７１０と、フレキシブルディスクドライブ７１２と、ＣＤ−ＲＯＭドライブ７１４とを備える。ＣＰＵ７００は、ＲＯＭ７０２、ＲＡＭ７０４、ハードディスクドライブ７１０、フレキシブルディスク７２０、及び／又はＣＤ−ＲＯＭ７２２に格納されたプログラムに基づいて動作する。
【００４３】
例えば、試験装置１００を機能させるプログラムは、試験装置１００を、図１に関連して説明したパターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０として機能させる。また当該プログラムは、パターン発生器１０を、図２に関連して説明したインストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、及び制御信号発生部１８として機能させる。また、当該プログラムは、アドレス発生部６０を、図３に関連して説明したアドレス発生器６２、加算器６４、排他的論理和回路６６、セレクタ６８、セレクタ７０、ラップタイプ格納部７２、バースト長格納部７４、論理和回路７６、及び論理和回路７８として機能させる。
【００４４】
通信インターフェース７０６は、試験装置１００の各構成要素と通信し、それぞれの状態等に関する情報を受信し、またそれぞれを制御する制御信号を送信する。
【００４５】
格納装置の一例としてのハードディスクドライブ７１０、ＲＯＭ７０２、又はＲＡＭ７０４は、設定情報、及びＣＰＵ７００を動作させるためのプログラム等を格納する。また、当該プログラムは、フレキシブルディスク７２０、ＣＤ−ＲＯＭ７２２等の記録媒体に格納されていてもよい。
【００４６】
フレキシブルディスクドライブ７１２は、フレキシブルディスク７２０がプログラムを格納している場合、フレキシブルディスク７２０からプログラムを読み取りＣＰＵ７００に提供する。ＣＤ−ＲＯＭドライブ７１４は、ＣＤ−ＲＯＭ７２２がプログラムを格納している場合、ＣＤ−ＲＯＭ７２２からプログラムを読み取りＣＰＵ７００に提供する。
【００４７】
また、プログラムは記録媒体から直接ＲＡＭに読み出されて実行されても、一旦ハードディスクドライブ７１０にインストールされた後にＲＡＭ７０４に読み出されて実行されてもよい。更に、上記プログラムは単一の記録媒体に格納されても複数の記録媒体に格納されても良い。また記録媒体に格納されるプログラムは、オペレーティングシステムとの共同によってそれぞれの機能を提供してもよい。例えば、プログラムは、機能の一部または全部を行うことをオペレーティングシステムに依頼し、オペレーティングシステムからの応答に基づいて機能を提供するものであってもよい。
【００４８】
プログラムを格納する記録媒体としては、フレキシブルディスク、ＣＤ−ＲＯＭの他にも、ＤＶＤ、ＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、磁気記録媒体、ＩＣカードやミニチュアーカードなどの半導体メモリー等を用いることができる。又、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスクまたはＲＡＭ等の格納装置を記録媒体として使用してもよい。
【００４９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、電子デバイスの試験中であっても、電子デバイス及び試験装置に設定されたバースト長及びラップタイプを更新することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】パターン発生器１０の構成の一例を示す図である。
【図３】アドレス発生部６０の構成の一例を示す図である。
【図４】インストラクションメモリ１２が格納する試験プログラムの一例を示す図である。
【図５】試験装置１００を制御するコンピュータ３００の構成の一例を示す図である。
【符号の説明】
１０・・・パターン発生器、１２・・・インストラクションメモリ、１４・・・シーケンス制御部、１６・・・データ発生部、１８・・・制御信号発生部、３０・・・コンパレータ、４０・・・論理比較器、５０・・・フェイルメモリ、６０・・・アドレス発生部、６２・・・アドレス発生器、６４・・・加算器、６６・・・排他的論理和回路、６８・・・セレクタ、７０・・・セレクタ、７２・・・ラップタイプ格納部７２・・・バースト長格納部、７６・・・論理和回路、７８・・・論理和回路、１００・・・試験装置、１１０・・・電子デバイス、３００・・・コンピュータ、７００・・・ＣＰＵ、７０２・・・ＲＯＭ、７０４・・・ＲＡＭ、７０６・・・通信インターフェース、７１０・・・ハードディスクドライブ、７１２・・・フレキシブルディスクドライブ、７１４・・・ＣＤ−ＲＯＭドライブ、７２０・・・フレキシブルディスク、７２２・・・ＣＤ−ＲＯＭ
Claims (5)
- 与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験プログラムに応じて、前記電子デバイスに入力する試験パターンを生成するパターン発生器と、
前記電子デバイスが前記試験パターンに応じて出力する出力信号に基づいて、前記電子デバイスの良否を判定する論理比較器と、
前記論理比較器の判定結果を、前記電子デバイスのアドレス毎に格納するフェイルメモリとを備え、
前記パターン発生器は、
前記バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、
前記試験プログラムに応じて前記電子デバイスに供給する前記先頭アドレスを生成し、前記先頭アドレス及び前記試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成して前記フェイルメモリに供給するアドレス生成部と、
前記電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、前記シーケンスに前記試験バースト長を更新するべき命令を含み、前記シーケンスに前記試験バースト長を更新するべき命令があった場合に、前記バースト長格納部が格納した前記試験バースト長を更新するインストラクションメモリとを有する試験装置。 - 前記電子デバイスは、
前記アドレス領域に格納されたデータを、対応する前記アドレスが前記先頭アドレスから昇順又は降順となるように順次出力するシーケンシャルモードと、
前記アドレス領域に格納されたデータを、前記シーケンシャルモードと異なる順序で順次出力するインターリーブモードと
を備え、予め設定されたラップタイプ設定値に基づいて、前記シーケンシャルモード又は前記インターリーブモードのいずれで動作するかを選択するデバイスであって、
前記アドレス生成部は、前記アドレス領域に含まれるそれぞれの前記アドレスが、前記先頭アドレスから昇順又は降順に順序付けられたシーケンシャルバーストアドレスと、前記アドレス領域に含まれるそれぞれの前記アドレスが、前記シーケンシャルバーストアドレスと異なる順序で順序付けられたインターリーブバーストアドレスとを生成し、
前記パターン発生器は、
前記アドレス生成部が生成した、前記シーケンシャルバーストアドレス、又は前記インターリーブバーストアドレスのいずれかを選択して、前記フェイルメモリに供給するセレクタと、
前記セレクタが前記シーケンシャルバーストアドレス、又は前記インターリーブバーストアドレスのいずれを選択するべきかを示す試験ラップタイプを格納し、格納した前記試験ラップタイプに基づいて前記セレクタを制御するラップタイプ格納部とを更に有し、前記インストラクションメモリは、前記シーケンスに前記試験ラップタイプを更新するべき命令を含み、前記シーケンスに前記試験ラップタイプを更新するべき命令があった場合に、前記ラップタイプ格納部が格納した前記試験ラップタイプを更新する請求項１に記載の試験装置。 - 前記インストラクションメモリは、前記バースト長格納部に次に格納するべき試験バースト長を保持し、前記シーケンスに前記バースト長を更新するべき命令があった場合に、前記バースト長格納部に、前記次に格納するべき試験バースト長を新たに格納する請求項１に記載の試験装置。
- 前記インストラクションメモリは、前記シーケンスに、前記電子デバイスに設定された前記バースト長設定値を変更する命令を更に含み、前記バースト長設定値を変更してから、前記バースト長格納部の前記試験バースト長を更新する請求項１に記載の試験装置。
- 与えられるシステムクロックに同期して、与えられた先頭アドレスによって定まるアドレス領域に格納したデータを、予め設定されたバースト長設定値によって定まるデータ数連続して出力するバースト出力機能を有する電子デバイスを、試験装置に試験させるプログラムであって、
前記試験装置を、
前記電子デバイスを試験するための試験プログラムに応じて、前記電子デバイスに入力する試験パターンを生成するパターン発生器と、
前記電子デバイスが前記試験パターンに応じて出力する出力信号に基づいて、前記電子デバイスの良否を判定する論理比較器と、
前記論理比較器の判定結果を、前記電子デバイスのアドレス毎に格納するフェイルメモリとして機能させ、
前記パターン発生器を、
前記バースト長設定値と同一の試験バースト長を格納するバースト長格納部と、
前記試験プログラムに応じて前記電子デバイスに供給する前記先頭アドレスを生成し、前記先頭アドレス及び前記試験バースト長によって定まるアドレス領域に含まれるアドレスを順次生成して前記フェイルメモリに供給するアドレス生成部と、
前記電子デバイスに入力する試験パターンを生成するために順次実行するべき命令のシーケンスを格納し、前記シーケンスに前記試験バースト長を更新するべき命令を含み、前記シーケンスに前記試験バースト長を更新するべき命令があった場合に、前記バースト長格納部が格納した前記試験バースト長を更新するインストラクションメモリとして機能させるプログラム。
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