JP2004521486A - Method for forming nickel silicide using one-step rapid thermal annealing process and back-end process - Google Patents
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Abstract
制御された反応において、小さな寸法のシリサイド領域（６４，６６）を形成して低い熱収支に対処することのできる、セルフアライメントされたシリサイドプロセス。第１の温度処理において、ニッケル金属またはニッケル合金（５２）がシリコン材料（４６）と反応して、高電気抵抗率の少なくとも１つのニッケルシリサイド領域（５６，５８）を形成する。未反応のニッケル（５４）は除去される。次に、高電気抵抗率のニッケルシリサイド領域（５６，５８）の上方に、誘電体層（６０）が堆積される。第２の温度処理において、高電気抵抗率の少なくとも１つのニッケルシリサイド領域（５６，５８）と誘電体（６０）とが、予め定められた温度で反応して、低電気抵抗率の少なくとも１つのシリサイド領域（６４，６６）を形成し、誘電体層（６０）を処理する。２工程のプロセスによって、領域間のブリッジをなくすことができる。なぜなら、シリサイドの成長が制御され、シリサイド領域（５６，５８）間の未反応のニッケル（５４）が第１の温度処理後に除去されるためである。高電気抵抗率のニッケルシリサイド領域（５６，５８）および誘電体層（６０）の処理が、１回の温度処理へと適宜組み合わされる。他の実施例において、第２の温度処理は、誘電体層（６０）の堆積および処理の前に、それとは別に、行なわれる。A self-aligned silicide process that can form small sized silicide regions (64, 66) in a controlled reaction to address low heat budgets. In a first temperature treatment, the nickel metal or nickel alloy (52) reacts with the silicon material (46) to form at least one high electrical resistivity nickel silicide region (56, 58). Unreacted nickel (54) is removed. Next, a dielectric layer (60) is deposited above the high electrical resistivity nickel silicide regions (56, 58). In the second temperature treatment, at least one of the high electrical resistivity nickel silicide regions (56, 58) and the dielectric (60) react at a predetermined temperature to form at least one of the low electrical resistivity. Form silicide regions (64, 66) and process the dielectric layer (60). With a two-step process, bridges between regions can be eliminated. This is because the growth of silicide is controlled, and unreacted nickel (54) between the silicide regions (56, 58) is removed after the first temperature treatment. The processing of the high electrical resistivity nickel silicide regions (56, 58) and the dielectric layer (60) is appropriately combined into a single temperature process. In another embodiment, the second temperature treatment is performed separately prior to deposition and processing of the dielectric layer (60).
Description
【０００１】
【技術分野】
この発明は、１工程の急速熱アニールと、バックエンド処理プロセスとを用いてニッケルシリサイドを形成する方法に関する。
【０００２】
【背景技術】
半導体処理産業において、半導体デバイスを形成するために処理されている半導体構造の予め規定された領域上に、低電気抵抗率の材料を集積化する１つの方法として、セルフアライメントされたシリサイドを形成することが周知である。より具体的に、セルフアライメントされたシリサイドの処理とは、金属を、半導体構造のシリコン領域と反応させて、シリサイド領域を形成する方法である。セルフアライメントされたシリサイドは、堆積されたシリサイドにパターニングまたはエッチングを施して低電気抵抗率の領域を規定する必要なしに、半導体構造上に選択的に形成され得る。
【０００３】
半導体構造上にセルフアライメントされたシリサイドを形成するために、金属の中でも、チタン、コバルト、およびニッケルを、シリコン材料と反応させてきた。チタンシリサイドは、半導体構造上に、セルフアライメント式に形成することができる。図１は、多結晶シリコン領域１６がシリコン基板１０上に形成された、シリコン基板１０の一例を示す。多結晶シリコン領域１６に、スペーサ１４が隣接する。スペーサ１４は、酸化物、窒化物、または他のセラミック材料であり得る。シリコン基板１０は、ドープされたシリコンとして特徴付けることのできる活性領域１２を有し、トランジスタのソースおよびドレインとして機能することができる。図２において、図１の半導体構造の上方に、チタン金属またはチタン合金の層１８が堆積される。次に、図２の半導体構造に、５５０℃〜７５０℃の範囲の温度で第１の急速熱アニール（ＲＴＡ）が施される。図３は、この第１の急速熱アニール後の、図２の半導体構造を示す。チタン金属またチタン合金の層１８の或る部分は、多結晶領域１６と反応して、高電気抵抗率のシリサイド（ＴｉＳｉ２）領域２２を形成する。加えて、チタン層１８の或る部分は、活性領域１２のシリコンと反応して、高電気抵抗率のチタンシリサイド（ＴｉＳｉ２）領域２０を形成する。第１の急速熱アニール中に、チタン層１８は、スペーサ１４と反応しない。シリサイドがスペーサ上に形成されないため、高電気抵抗率のチタンシリサイド領域２０，２２は、セルフアライメント式に形成される。なぜなら、多結晶領域１６および活性領域１２上のチタンシリサイド領域２０，２２を規定するために、シリサイドにパターニングまたはエッチングを施してスペーサから除く必要がないためである。スペーサ１４上のシリサイドの形成は、望ましくない。なぜなら、これにより、ゲートとソース／ドレイン１２との間のブリッジを招くためである。図３の金属層１９における未反応のチタンは、従来のストリップ技術を用いてストリップ除去される。図４は、未反応の金属層１９がストリップ除去された後の、図３の半導体構造を示す。高電気抵抗率のチタンシリサイド領域２０，２２は、未反応の金属１９のウェットストリップ後も半導体構造に集積化されたままである。次に、図４の半導体構造に、７５０℃〜９００℃の範囲の温度で、第２の急速熱アニールを施す。図５は、高電気抵抗率のチタンシリサイド領域２０，２２が反応して低電気抵抗率のシリサイド（ＴｉＳｉ２）領域２４，２６を形成する第２の急速熱アニール後の、図４の半導体構造を示す。多結晶シリコン領域１６上に、低電気抵抗率のシリサイドチタン領域２４が形成され、シリコン基板１０の活性領域１２上に、低電気抵抗率のチタンシリサイド領域２６が形成される。
【０００４】
チタン金属またはチタン合金を用いてセルフアライメント式に低電気抵抗率のチタンシリサイドを形成する、上述の２工程の急速熱アニールプロセスには、いくつかの不利益がある。半導体技術が高度になるにつれて、特定の半導体構造の寸法を、より小さくすることが望ましくなっている。たとえば、多結晶領域１６およびスペーサ１４は、この種の構造を用いる半導体デバイスの性能を高めるために、半導体基板１０上にできるだけ小さく形成されることが望ましい。たとえば、この一般的な半導体構造を採用するトランジスタは、このような小さな寸法を有して設計かつ実現されて、トランジスタがより高速でコンピュータの命令を実行できるようにする。半導体デバイスの半導体構成要素の電気的な相互接続を可能にするために、半導体構造上に低電気抵抗率のチタンシリサイド領域を形成することが、しばしば必要とされる。このような領域の例は、図５の活性領域１２および多結晶領域１６である。２工程の急速熱アニールプロセスにおいてチタンを用い、セルフアライメント式にチタンシリサイドを形成することは、寸法のより小さな半導体構造において効果的ではない。なぜなら、チタン金属またはチタン合金の層が、図１〜図５の多結晶シリコン領域１６および活性領域１２等のシリコン材料の小さな表面と、完全に反応しないためである。セルフアライメントされたシリサイド処理におけるチタンのこの欠点の背景にある理由は、シリコン材料とのチタンの反応がシリサイドの核形成によって支配されているために、シリサイドが整合性を有して形成されないということである。図３〜図５に例示されるように、チタン金属またはチタン合金がシリコン材料と反応することにより、トランジスタ等のいくつかの半導体デバイスにおけるシリサイド領域の形成には不適切な、散乱した、整合性のない、チタンシリサイド領域を形成する。チタン金属またはチタン合金のすべてが小さな半導体構造のシリコン材料の表面上で反応するわけではないため、シリコンベースの材料とのチタンの反応が、半導体構造のシリコンベースの構成要素の電気抵抗率を適切には下げない。したがって、チタンを用いても、比較的小さな半導体構造に対してセルフアライメント式にシリサイドを形成する目的を適切に満たさない。セルフアライメントされたシリサイドにおいてチタンを用いるこのような限界を、しばしば、ライン幅依存性と呼ぶ。
【０００５】
半導体構造においてチタンシリサイドを形成するために、チタン金属またはチタン合金を用いることによる別の不利益とは、第１および第２の急速熱アニールが施される温度が比較的高いことである。これらの高い温度は、セルフアライメントされたシリサイドを用いた半導体構造の設計を制限する。高い温度は、半導体構造に応力を生じるおそれがあり、半導体デバイスの機能性を破壊するおそれがある。チタンシリサイドを形成するための、２工程の急速熱アニールプロセスの他の不利益もまた、公知である。
【０００６】
半導体構造にセルフアライメントされたコバルトシリサイド領域を形成するために、多結晶シリコンまたはシリコン基板等のシリコン材料と、コバルトとを反応させることもできる。たとえば、図６は、活性領域１２および多結晶領域１６がシリコン基板１０上に形成された半導体基板１０を示す。多結晶領域１６に隣接して、シリコン基板１０上にスペーサ１４が形成される。図７に示されるように、図６の半導体構造上に、コバルト金属またはコバルト合金の層２８が形成される。図７の半導体構造に、４５０℃〜５１０℃の範囲の温度で第１の急速熱アニールを施す。図８は、第１の急速熱アニールプロセスの産物として、多結晶領域１６および活性領域１２上に形成された高電気抵抗率のコバルトシリサイド（ＣｏＳｉ）領域３０，３２を示す。あらゆる未反応のコバルト金属またはコバルト合金２９が、従来のストリップ技術を用いてウェットストリップで除去される。図９は、未反応のコバルト金属またはコバルト合金２９がストリップ除去された後に、高電気抵抗率のコバルトシリサイド３０，３２領域が、基板１０の多結晶領域１６および活性領域１２上に形成された、図８の半導体構造を示す。スペーサ１４上にはコバルトシリサイドが形成されない。すなわち、この特徴が、セルフアライメントされたシリサイドのセルフアライメント特性を例示する。さらに、ストリップは、形成されたコバルトシリサイドのどのようなものもストリップ除去せずに、未反応のコバルト金属またはコバルト合金２９のみをストリップする。次に、図９の半導体構造に、７６０℃〜８４０℃の範囲の温度で第２の急速熱アニールを施す。第２の急速熱アニールは、高電気抵抗率のコバルトシリサイド領域３０，３２を反応させて、低電気抵抗率のコバルトシリサイド（ＣｏＳｉ２）領域３４，３６を形成する。図１０は、基板１０の多結晶シリコン領域および活性領域１２上に形成された、低電気抵抗率のコバルトシリサイド領域３４，３６を示す。
【０００７】
半導体処理において、コバルトシリサイドを生成するために、シリコン材料と反応するコバルト金属またはコバルト合金を用いることには、いくつかの不利益がある。１つの不利益とは、低電気抵抗率のＣｏＳｉ２を形成するのに必要とされる２工程の急速熱アニールプロセスが、比較的高い温度を必要とすることである。これらの比較的高い温度は、半導体構造の、既存の構成要素の半導体処理と両立しないか、または、望ましくないことが考えられる。より具体的に、これらの高い温度は、他の半導体構成要素に応力を生じるおそれがあり、および／または、今ある半導体構造の材料を拡散させるおそれがある。
【０００８】
セルフアライメントされたシリサイドを形成するために、ニッケルを用いることが、１工程の急速熱アニールプロセスを用いることによって確立されてきた。たとえば、図１１は、活性領域１２を有するシリコン基板１０を示す。シリコン基板１０上に多結晶シリコン領域１６が形成され、多結晶シリコン領域１６に隣接してスペーサ１４が形成される。図１１の例示的な半導体構造上に、ニッケル金属またはニッケル合金の層が形成される。図１２は、たとえば、図１１の半導体構造の上方に形成されたニッケル金属またはニッケル合金の層３８を示す。ニッケル金属またはニッケル合金を反応させて、電気抵抗率の比較的低いシリサイドを形成するために、３５０℃〜７００℃の範囲の温度で１回の急速熱アニールが行なわれる。たとえば、図１３は、１回の急速熱アニールによって形成されたシリサイド領域４０，４２を示す。３５０℃〜７００℃の範囲の、必要とされる急速熱アニール温度において、多結晶シリコン領域１６上に形成されたニッケルシリサイドと、活性領域１２上に形成されたニッケルシリサイドとの間に、望ましくないブリッジが生じ得る。層４４内の未反応のニッケルがストリップされて、図１４の構造を残す。
【０００９】
ニッケルシリサイドの１工程の急速熱アニールから、或る懸念が生じる。１つの懸念とは、ニッケルシリサイドの比較的制御不能な反応および過剰な形成であり、これにより、図１４から分かるように、多結晶シリコン１６上に形成されたニッケルシリサイド４０と、活性領域１２上に形成されたニッケルシリサイド４２との間に、上述のブリッジを生じるおそれがある。
【００１０】
【発明の開示】
処理中の低い熱収支（ｌｏｗ ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）に対処することができ、金属または合金の、シリコン材料との制御されたシリサイド化反応を伴った、セルフアライメントされたシリサイドプロセスが必要とされる。さらに、半導体デバイスの製造中の処理工程と組合せることのできる、セルフアライメントされたシリサイドプロセスが必要とされる。
【００１１】
これらのおよび他の必要性は、１工程の温度処理プロセスとバックエンド処理とをもたらして、半導体構造にセルフアライメントされたニッケルシリサイド領域を形成する、この発明の実施例によって満たされる。この発明は、シリコン材料上にニッケル金属またはニッケル合金の層を堆積することを含む。ニッケル金属または合金の少なくとも一部は、第１の温度で、第１の時間期間だけ、シリコン層の少なくとも一部と反応して、高電気抵抗率の少なくとも１つのニッケルシリサイド層を形成する。未反応のニッケル金属またはニッケル合金が、半導体構造から除去されて、高電気抵抗率の少なくとも１つのシリサイド層が半導体構造に集積化された状態とする。次に、高電気抵抗率の少なくとも１つのニッケルシリサイド層の上方に、誘電体層が堆積される。誘電体層および高電気抵抗率の少なくとも１つのニッケルシリサイド層を、第２の時間期間だけ第２の温度にかけて、低電気抵抗率の少なくとも１つのニッケルシリサイド層を形成する。
【００１２】
この発明は、シリサイドを比較的低い温度で形成する利点を有する。この特徴は、半導体構造の、他の既存の半導体構成要素にかかる応力を減じる。この特徴は、また、より複雑で有用な半導体構造の半導体処理を可能にする。この発明の別の利点とは、ニッケル金属層が、制御された態様で、シリコンベースの材料層と反応することである。これは、重要かつ有用な属性である。なぜなら、ライン幅依存性が障害とならず、かつ、同じ半導体構造上に形成されたシリサイド領域間のブリッジを防ぐように、十分なニッケルシリサイドが反応するからである。さらに、この発明は、高電気抵抗率のニッケルシリサイド層の処理と誘電体層の処理とを組合せて、第２の時間期間だけ第２の温度にかける１回の工程にするという利点も有する。
【００１３】
上述の必要性は、２工程の温度処理プロセスをもたらして、半導体構造にセルフアライメントされたニッケルシリサイド領域を形成する、この発明の実施例によっても満たされる。２工程の温度処理は、シリコン材料上にニッケル金属またはニッケル合金の層を堆積することを含む。ニッケル金属または合金の少なくとも一部は、第１の温度で第１の時間期間だけ、シリコン層の少なくとも一部と反応して、高電気抵抗率の少なくとも１つのニッケルシリサイド層を形成する。未反応のニッケル金属またはニッケル合金のすべてを半導体構造から除去して、高電気抵抗率の少なくとも１つのシリサイド層が半導体構造に集積化された状態とする。高電気抵抗率の少なくとも１つのニッケルシリサイド層は、第２の時間期間だけ第２の温度で反応して、低電気抵抗率の少なくとも１つのニッケルシリサイド層を形成する。
【００１４】
この発明は、シリサイドを比較的低い温度で形成する利点を有する。この特徴は、半導体構造の、他の既存の半導体構成要素にかかる応力を減じる。この特徴は、より複雑で有用な半導体構造の半導体処理を可能にする。この発明の別の利点とは、ニッケル金属層が、制御された態様で、シリコンベースの材料層と反応することである。これは、重要かつ有用な属性である。なぜなら、ライン幅依存性が障害とならず、かつ、同じ半導体構造上に形成されたシリサイド領域間のブリッジを防ぐように、十分なニッケルシリサイドが反応するからである。
【００１５】
この発明の、上述および他の特徴、局面、ならびに利点は、添付の図面とともに読まれると、この発明の詳細な以下の説明から、より明らかになるであろう。
【００１６】
【発明を実施するための態様】
この発明は、半導体構造上にニッケルシリサイドを形成するための、１工程の温度処理およびバックエンド処理に関する。この発明のプロセスは、シリコン層上にニッケル金属またはニッケル合金を堆積することを含む。ニッケル金属またはニッケル合金とシリコン層とは、第１の温度で第１の時間期間だけ反応して、高電気抵抗率の少なくとも１つのニッケルシリサイド領域を形成する。次に、未反応のニッケル金属またはニッケル合金をストリップ除去するが、高電気抵抗率の少なくとも１つのニッケルシリサイド領域は、半導体構造に集積化されたままである。次に、電気抵抗率のより高いニッケルシリサイド領域の上方に、誘電体層が堆積される。高電気抵抗率の少なくとも１つのニッケルシリサイド領域と誘電体層とに、第２の時間期間だけ第２の温度をかけて、低電気抵抗率の少なくとも１つのニッケルシリサイド領域を形成する。ニッケルシリサイドを変質させる際に一般に用いられる１工程の急速熱アニールプロセスの代わりに、１工程の温度処理およびバックエンド処理プロセスを用いることにより、この発明は、半導体デバイスのシリサイド領域間のブリッジを緩和して、所与の半導体デバイスを処理するのに必要とされる工程数を減じる。この発明の他の実施例では、電気抵抗率のより低いニッケルシリサイド領域を形成するために、誘電体層の堆積の前に、第２のアニール工程が行なわれる。
【００１７】
図１５は、半導体構造の一例である。半導体構造は、多結晶シリコン領域５０が半導体基板４４上に形成された、シリコン基板４４を含む。多結晶領域５０に、スペーサ４８が隣接する。シリコン基板４４は、活性領域も含み得る。活性領域は、ドープされたシリコンによって特徴付けることができる。シリコン基板４４上に形成された多結晶領域５０は、トランジスタのゲートとして働くことができ、活性領域４６は、トランジスタのソースおよびドレインとして働くことができる。スペーサ４８は、酸化物、窒化物、または他のセラミック材料で形成され得る。スペーサ４８の機能は、多結晶領域５０を、活性領域４６から分離すること、すなわち、トランジスタのゲートをトランジスタのソースおよびドレインから分離することであり得る。
【００１８】
図１６は、ニッケル金属またはニッケル合金５２が従来の態様で半導体構造上に堆積された後の、図１５の半導体構造を示す。図１７は、ニッケル金属またはニッケル合金５２を多結晶領域５０および活性領域４６と反応させて、高電気抵抗率のニッケルシリサイド（Ｎｉ３ＳｉまたはＮｉ２Ｓｉ）領域５６を形成する第１の温度処理後の、図１６の半導体構造を示す。第１の温度処理は、２５０℃〜３５０℃の範囲の温度である。この温度処理は、ニッケルシリサイドを形成するために用いられる先行技術の１工程の急速熱アニール温度、または、先行技術のチタンシリサイドもしくは先行技術のコバルトシリサイドの第１の急速熱アニールで用いられる温度に比べ、比較的低い温度で行なわれる。さらに、第１の温度処理は、比較的短い時間期間にわたる、温度の急速上昇および急速下降によって特徴付けられる急速熱アニールであり得る。急速熱アニールに用いられ得るアニールプロセスの例は、レーザアニールプロセス、ランプ加熱によるアニールプロセス、または他の放射アニールプロセスである。第１の温度処理は、１５秒〜９０秒、好ましくは３０秒〜６０秒の範囲の第１の時間期間であり得る。
【００１９】
図１８において、図１７の半導体構造は、従来のストリップ技術によって、未反応のニッケル金属またはニッケル合金５４がストリップされる。従来のストリップ技術の例は、過酸化硫黄、塩酸、硝酸、リン酸、またはこれらのストリップ剤の混合物の使用を含む。未反応のニッケル金属またはニッケル合金５４をストリップしても、第１の温度処理で形成された、電気抵抗率の比較的高いニッケルシリサイド領域５６，５８は除去されない。さらに、ニッケル金属またはニッケル合金５２は、スペーサ４８上で反応しない。なぜなら、スペーサが、酸化物、窒化物、またはこのような他の材料で形成されているためである。ニッケルシリサイドを形成するこの段階で用いられる低い温度は、従来の１工程のニッケルシリサイド形成プロセスで生じ得るものに比べ、スペーサ４８上におけるシリサイドの制御不能な形成を防ぐ。この特徴は、セルフアライメントの機能を果たす。なぜなら、ニッケルシリサイド領域が、半導体構造上の望ましい位置において、ニッケルシリサイド領域５６，５８を分離するためにエッチングされる必要がないためである。
【００２０】
図１９は、図１８の半導体構造の上方に堆積された誘電体層を示す。誘電体層６０は、半導体構造のさらなる構成要素であり、半導体構造におけるシリサイドの形成とは無関係であることが考えられる。誘電体層６０は、温度処理を介する処理の前の、分離層として働くことができる。
【００２１】
図２０は、この発明の実施例の一例に従った、第２の温度処理後の、図１９の半導体構造を示す。第２の温度処理は、３５０℃〜７５０℃の範囲の温度で行なわれる。さらに、第２の熱処理は、温度処理の目標温度に至る急速な上昇または急速な下降によって特徴付けられる急速熱アニールであり得る。図１８の実施例の、高電気抵抗率のニッケルシリサイド領域が反応して（「変成して」）、低電気抵抗率のニッケルシリサイド領域（ＮｉＳｉ）５２，５４を形成する。さらに、第２の温度処理はまた、図１９の誘電体層６０を図２０の層６２に処理するために働く。シリサイド領域５６，５８および誘電体層６０の処理が、バックエンド処理である。バックエンド処理とは、後の処理のステップにおいて達成される処理のステップを示すために用いられる技術用語である。或る好ましい実施例において、第２の温度処理は、約３５０℃〜約７００℃の範囲の温度で行なわれ、電気抵抗率が最も低いニッケルシリサイドを形成して、合理的な低い熱収支を維持する。第２の温度処理は、先行技術によって必要とされる、他のタイプのシリサイド用の急速熱アニール温度に比べ、比較的低い温度である。第２の温度処理のための時間期間は、１５秒〜１５分であり得る。
【００２２】
代替的実施例において、第２の温度処理は、誘電体層６０の堆積前に行なわれ、したがって、より低い電気抵抗率のニッケルシリサイドを、引続くバックエンド処理の前に、それとは別に形成することができる。
【００２３】
この発明は、低い熱収支に対処することができ、かつ、制御可能な反応で小さな寸法のシリサイド領域を形成することのできる、セルフアライメントされたシリサイドプロセスを提供する。この発明は、高電気抵抗率のニッケルシリサイドを形成する１工程の温度処理と、誘電体層を処理して、高電気抵抗率のニッケルシリサイドから低電気抵抗率のニッケルシリサイドを形成するためのバックエンド処理とを介してこのことを達成する。第１の温度処理において、ニッケル金属またはニッケル合金がシリコン材料と反応して、高電気抵抗率のニッケルシリサイド領域を形成する。次に、未反応の金属またはニッケル合金が、半導体構造からストリップされる。次に、高電気抵抗率のニッケルシリサイド領域の上方に、誘電体層が堆積される。第２の温度処理において、高電気抵抗率のニッケルシリサイド領域が、予め定められた温度で反応して、低電気抵抗率のシリサイド領域を形成し、それと同時に、誘電体層が処理される。２工程の温度処理を用いることにより、小さな寸法のシリサイドの形成が、制御された態様でかつ比較的低い温度で、可能となる。この発明は、ニッケルシリサイドを形成する先行技術によって示されるブリッジを著しく減じながら、半導体処理中の低い熱収支への対処およびシリサイドの形成を効果的に行なうことができる。さらに、この発明は、誘電体層および高電気抵抗率のシリサイド領域の処理を、同じ温度処理工程に組合せることができる。
【００２４】
この発明を詳細に説明し、示してきたが、これが図示および例示の目的に限られ、限定の目的と考えられるべきではなく、前掲の請求項の用語によってのみ、この発明が限定されることを明らかに理解されるべきである。
【図面の簡単な説明】
【図１】シリサイドの形成前の、典型的な半導体構造の先行技術の図である。
【図２】チタン金属またはチタン合金の層が半導体基板上に堆積された、図１の半導体構造の先行技術の図である。
【図３】第１の急速熱アニール後の、図２の半導体構造の先行技術の図である。
【図４】未反応のチタン金属またはチタン合金の除去後の、図３の半導体構造の先行技術の図である。
【図５】第２の急速熱アニール後の、図４の半導体構造の先行技術の図である。
【図６】シリサイドの形成前の、典型的な半導体構造の先行技術の図である。
【図７】コバルト金属またはコバルト合金の層が半導体基板上に堆積された、図６の半導体構造の先行技術の図である。
【図８】第１の急速熱アニール後の、図７の半導体構造の先行技術の図である。
【図９】未反応のコバルト金属またはコバルト合金がストリップ除去された後の、図８の半導体構造の先行技術の図である。
【図１０】第２の急速熱アニール後の、図９の半導体構造の先行技術の図である。
【図１１】シリサイドの形成前の、典型的な半導体構造の先行技術の図である。
【図１２】ニッケル金属またはニッケル合金の層が半導体構造上に堆積された後の、図１１の半導体構造の先行技術の図である。
【図１３】１回の急速熱アニール後の、図１２の半導体構造の先行技術の図である。
【図１４】未反応のニッケル金属またはニッケル合金がストリップ除去された後の、図１３の半導体構造の先行技術の図である。
【図１５】半導体構造の図である。
【図１６】ニッケル金属またはニッケル合金の層が半導体構造上に堆積された、図１５の半導体構造の図である。
【図１７】第１の温度処理後の、図１６の半導体構造の図である。
【図１８】未反応のニッケル金属またはニッケル合金がストリップ除去された後の、図１７の半導体構造の図である。
【図１９】誘電体層の堆積後の、図１８の半導体構造の図である。
【図２０】第２の温度処理後の、図１９の半導体構造の図である。[0001]
【Technical field】
The present invention relates to a method for forming nickel silicide using one-step rapid thermal annealing and a back-end processing process.
[0002]
[Background Art]
In the semiconductor processing industry, one method of integrating low-resistivity materials over predefined regions of a semiconductor structure being processed to form a semiconductor device is to form self-aligned silicide. It is well known. More specifically, the treatment of self-aligned silicide is a method of reacting a metal with a silicon region of a semiconductor structure to form a silicide region. Self-aligned silicides can be selectively formed on semiconductor structures without having to pattern or etch the deposited silicide to define regions of low electrical resistivity.
[0003]
Titanium, cobalt, and nickel, among other metals, have been reacted with silicon materials to form self-aligned silicides on semiconductor structures. Titanium silicide can be formed on a semiconductor structure in a self-aligned manner. FIG. 1 shows an example of a silicon substrate 10 in which a polycrystalline silicon region 16 is formed on the silicon substrate 10. The spacer 14 is adjacent to the polycrystalline silicon region 16. Spacer 14 can be an oxide, nitride, or other ceramic material. The silicon substrate 10 has an active region 12, which can be characterized as doped silicon, and can function as the source and drain of a transistor. In FIG. 2, a layer 18 of titanium metal or titanium alloy is deposited above the semiconductor structure of FIG. Next, the semiconductor structure of FIG. 2 is subjected to a first rapid thermal anneal (RTA) at a temperature in the range of 550 ° C. to 750 ° C. FIG. 3 shows the semiconductor structure of FIG. 2 after this first rapid thermal anneal. Some portions of the titanium metal or titanium alloy layer 18 react with the polycrystalline regions 16 to form a high electrical resistivity silicide (TiSi 2 A) forming a region 22; In addition, some portions of the titanium layer 18 react with the silicon in the active region 12 to form a high electrical resistivity titanium silicide (TiSi 2 A) forming the region 20; During the first rapid thermal anneal, the titanium layer 18 does not react with the spacer 14. Since silicide is not formed on the spacer, the titanium silicide regions 20 and 22 having high electrical resistivity are formed in a self-alignment manner. This is because, in order to define the titanium silicide regions 20 and 22 on the polycrystalline region 16 and the active region 12, it is not necessary to pattern or etch the silicide and remove it from the spacer. The formation of silicide on spacers 14 is undesirable. This is because this causes a bridge between the gate and the source / drain 12. Unreacted titanium in metal layer 19 of FIG. 3 is stripped using conventional strip technology. FIG. 4 shows the semiconductor structure of FIG. 3 after the unreacted metal layer 19 has been stripped. The high electrical resistivity titanium silicide regions 20, 22 remain integrated in the semiconductor structure after the wet strip of unreacted metal 19. Next, the semiconductor structure of FIG. 4 is subjected to a second rapid thermal anneal at a temperature in the range of 750 ° C. to 900 ° C. FIG. 5 shows that the high electrical resistivity titanium silicide regions 20 and 22 react to react with low electrical resistivity silicide (TiSi 2 4) shows the semiconductor structure of FIG. 4 after a second rapid thermal anneal forming regions 24, 26; A low electrical resistivity titanium silicide region 24 is formed on the polycrystalline silicon region 16, and a low electrical resistivity titanium silicide region 26 is formed on the active region 12 of the silicon substrate 10.
[0004]
The above-described two-step rapid thermal anneal process of forming low electrical resistivity titanium silicide in a self-aligned manner using titanium metal or titanium alloy has several disadvantages. As semiconductor technology has advanced, it has become desirable to reduce the dimensions of certain semiconductor structures. For example, it is desirable that the polycrystalline region 16 and the spacer 14 be formed as small as possible on the semiconductor substrate 10 in order to enhance the performance of a semiconductor device using such a structure. For example, transistors employing this general semiconductor structure are designed and implemented with such small dimensions, allowing the transistors to execute computer instructions at higher speeds. It is often necessary to form a low electrical resistivity titanium silicide region on a semiconductor structure to enable electrical interconnection of semiconductor components of the semiconductor device. Examples of such regions are active region 12 and polycrystalline region 16 in FIG. Using titanium in a two-step rapid thermal anneal process to form titanium silicide in a self-aligned manner is not effective in smaller dimension semiconductor structures. This is because the layer of titanium metal or titanium alloy does not completely react with small surfaces of silicon material, such as the polysilicon region 16 and the active region 12 of FIGS. The reason behind this shortcoming of titanium in the self-aligned silicide process is that silicide is not formed consistently because the reaction of titanium with silicon material is governed by silicide nucleation. It is. As illustrated in FIGS. 3-5, the reaction of titanium metal or titanium alloy with silicon material causes scattered, inconsistent, unsuitable for forming silicide regions in some semiconductor devices such as transistors. , Forming a titanium silicide region without any. Since not all of the titanium metal or titanium alloy reacts on the surface of the small semiconductor structure silicon material, the reaction of the titanium with the silicon-based material will correct the electrical resistivity of the silicon-based component of the semiconductor structure Do not lower. Therefore, even if titanium is used, the purpose of forming silicide in a self-alignment manner for a relatively small semiconductor structure is not properly satisfied. This limitation of using titanium in self-aligned silicides is often referred to as line width dependence.
[0005]
Another disadvantage of using titanium metal or a titanium alloy to form titanium silicide in a semiconductor structure is the relatively high temperature at which the first and second rapid thermal anneals are applied. These high temperatures limit the design of semiconductor structures using self-aligned silicides. High temperatures can cause stress in the semiconductor structure and can destroy functionality of the semiconductor device. Other disadvantages of the two-step rapid thermal anneal process for forming titanium silicide are also known.
[0006]
Cobalt can also react with a silicon material such as polycrystalline silicon or a silicon substrate to form a self-aligned cobalt silicide region in the semiconductor structure. For example, FIG. 6 shows a semiconductor substrate 10 having an active region 12 and a polycrystalline region 16 formed on a silicon substrate 10. A spacer 14 is formed on silicon substrate 10 adjacent to polycrystalline region 16. As shown in FIG. 7, a layer 28 of cobalt metal or a cobalt alloy is formed on the semiconductor structure of FIG. The semiconductor structure of FIG. 7 undergoes a first rapid thermal anneal at a temperature in the range of 450 ° C. to 510 ° C. FIG. 8 shows the high resistivity cobalt silicide (CoSi) regions 30, 32 formed on the polycrystalline region 16 and the active region 12 as a product of the first rapid thermal anneal process. Any unreacted cobalt metal or cobalt alloy 29 is removed with a wet strip using conventional stripping techniques. FIG. 9 shows that, after unreacted cobalt metal or cobalt alloy 29 has been stripped, high resistivity cobalt silicide 30, 32 regions have been formed on polycrystalline region 16 and active region 12 of substrate 10. 9 shows the semiconductor structure of FIG. No cobalt silicide is formed on the spacer 14. That is, this feature exemplifies the self-alignment characteristics of the self-aligned silicide. In addition, the strip only strips unreacted cobalt metal or cobalt alloy 29 without stripping any of the formed cobalt silicide. Next, the semiconductor structure of FIG. 9 is subjected to a second rapid thermal anneal at a temperature in the range of 760 ° C. to 840 ° C. The second rapid thermal anneal reacts the high resistivity cobalt silicide regions 30, 32 to form a low resistivity cobalt silicide (CoSi). 2 ) Regions 34 and 36 are formed. FIG. 10 shows the low electrical resistivity cobalt silicide regions 34 and 36 formed on the polysilicon region and active region 12 of the substrate 10.
[0007]
In semiconductor processing, there are several disadvantages to using cobalt metal or a cobalt alloy that reacts with silicon material to produce cobalt silicide. One disadvantage is the low electrical resistivity of CoSi. 2 Is that the two-step rapid thermal anneal process required to form requires relatively high temperatures. These relatively high temperatures may be incompatible or undesirable with semiconductor processing of existing components of the semiconductor structure. More specifically, these high temperatures can cause stress on other semiconductor components and / or can diffuse the materials of existing semiconductor structures.
[0008]
The use of nickel to form self-aligned silicides has been established by using a one-step rapid thermal anneal process. For example, FIG. 11 shows a silicon substrate 10 having an active region 12. Polycrystalline silicon region 16 is formed on silicon substrate 10, and spacer 14 is formed adjacent to polycrystalline silicon region 16. A layer of nickel metal or a nickel alloy is formed over the exemplary semiconductor structure of FIG. FIG. 12 shows, for example, a nickel metal or nickel alloy layer 38 formed above the semiconductor structure of FIG. One rapid thermal anneal is performed at a temperature in the range of 350 ° C. to 700 ° C. to react the nickel metal or nickel alloy to form a silicide having a relatively low electrical resistivity. For example, FIG. 13 shows silicide regions 40 and 42 formed by a single rapid thermal anneal. At the required rapid thermal anneal temperature in the range of 350 ° C. to 700 ° C., there is an undesirable difference between the nickel silicide formed on the polysilicon region 16 and the nickel silicide formed on the active region 12. Bridges can occur. Unreacted nickel in layer 44 is stripped, leaving the structure of FIG.
[0009]
Certain concerns arise from the one-step rapid thermal anneal of nickel silicide. One concern is the relatively uncontrollable reaction and excessive formation of nickel silicide, which, as can be seen in FIG. 14, causes nickel silicide 40 formed on polycrystalline silicon 16 and active silicide There is a possibility that the above-described bridge may occur between the nickel silicide 42 and the nickel silicide 42.
[0010]
DISCLOSURE OF THE INVENTION
There is a need for a self-aligned silicide process that can handle the low thermal budget during processing and involves a controlled silicidation reaction of the metal or alloy with the silicon material. Further, there is a need for a self-aligned silicide process that can be combined with processing steps during the manufacture of semiconductor devices.
[0011]
These and other needs are satisfied by embodiments of the present invention that provide a one-step temperature processing process and back-end processing to form a self-aligned nickel silicide region in a semiconductor structure. The invention involves depositing a layer of nickel metal or a nickel alloy on a silicon material. At least a portion of the nickel metal or alloy reacts with at least a portion of the silicon layer at a first temperature for a first time period to form at least one nickel silicide layer having a high electrical resistivity. Unreacted nickel metal or nickel alloy is removed from the semiconductor structure, leaving at least one high resistivity silicide layer integrated with the semiconductor structure. Next, a dielectric layer is deposited over the at least one high electrical resistivity nickel silicide layer. The dielectric layer and at least one high electrical resistivity nickel silicide layer are subjected to a second temperature for a second time period to form at least one low electrical resistivity nickel silicide layer.
[0012]
The present invention has the advantage of forming the silicide at a relatively low temperature. This feature reduces the stress on other existing semiconductor components of the semiconductor structure. This feature also allows for semiconductor processing of more complex and useful semiconductor structures. Another advantage of the present invention is that the nickel metal layer reacts in a controlled manner with the silicon-based material layer. This is an important and useful attribute. This is because sufficient nickel silicide reacts so that the line width dependency does not become a hindrance and prevents a bridge between silicide regions formed on the same semiconductor structure. Further, the present invention has the advantage that the treatment of the nickel silicide layer with high electrical resistivity and the treatment of the dielectric layer are combined into a single step of applying a second temperature for a second time period.
[0013]
The need described above is also met by embodiments of the present invention that provide a two-step temperature processing process to form a self-aligned nickel silicide region in a semiconductor structure. The two-step temperature treatment involves depositing a layer of nickel metal or a nickel alloy on the silicon material. At least a portion of the nickel metal or alloy reacts with at least a portion of the silicon layer at a first temperature for a first time period to form at least one nickel silicide layer having a high electrical resistivity. Any unreacted nickel metal or nickel alloy is removed from the semiconductor structure, leaving at least one high electrical resistivity silicide layer integrated with the semiconductor structure. The high electrical resistivity at least one nickel silicide layer reacts at a second temperature for a second time period to form the low electrical resistivity at least one nickel silicide layer.
[0014]
The present invention has the advantage of forming the silicide at a relatively low temperature. This feature reduces the stress on other existing semiconductor components of the semiconductor structure. This feature enables semiconductor processing of more complex and useful semiconductor structures. Another advantage of the present invention is that the nickel metal layer reacts in a controlled manner with the silicon-based material layer. This is an important and useful attribute. This is because sufficient nickel silicide reacts so that the line width dependency does not become a hindrance and prevents a bridge between silicide regions formed on the same semiconductor structure.
[0015]
The above and other features, aspects and advantages of the present invention will become more apparent from the following detailed description of the invention when read in conjunction with the accompanying drawings.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention relates to one-step temperature processing and back-end processing for forming nickel silicide on a semiconductor structure. The process of the present invention involves depositing a nickel metal or nickel alloy on a silicon layer. The nickel metal or nickel alloy and the silicon layer react at a first temperature for a first time period to form at least one nickel silicide region having a high electrical resistivity. Next, the unreacted nickel metal or nickel alloy is stripped away, while at least one high resistivity nickel silicide region remains integrated in the semiconductor structure. Next, a dielectric layer is deposited over the higher electrical resistivity nickel silicide regions. A second temperature is applied to the at least one high-resistivity nickel silicide region and the dielectric layer for a second time period to form at least one low-resistivity nickel silicide region. By substituting a one-step temperature treatment and a back-end treatment process for the one-step rapid thermal anneal process commonly used to alter nickel silicide, the present invention alleviates the bridge between the silicide regions of the semiconductor device. Thus, the number of steps required to process a given semiconductor device is reduced. In another embodiment of the present invention, a second anneal step is performed prior to the deposition of the dielectric layer to form a nickel silicide region having a lower electrical resistivity.
[0017]
FIG. 15 is an example of a semiconductor structure. The semiconductor structure includes a silicon substrate 44 with a polycrystalline silicon region 50 formed on the semiconductor substrate 44. The spacer 48 is adjacent to the polycrystalline region 50. Silicon substrate 44 may also include an active region. The active region can be characterized by doped silicon. Polycrystalline region 50 formed on silicon substrate 44 can serve as the gate of the transistor, and active region 46 can serve as the source and drain of the transistor. Spacers 48 may be formed of an oxide, nitride, or other ceramic material. The function of the spacer 48 may be to separate the polycrystalline region 50 from the active region 46, ie, to separate the transistor gate from the transistor source and drain.
[0018]
FIG. 16 shows the semiconductor structure of FIG. 15 after nickel metal or nickel alloy 52 has been deposited on the semiconductor structure in a conventional manner. FIG. 17 shows that nickel metal or nickel alloy 52 reacts with polycrystalline region 50 and active region 46 to form a high electrical resistivity nickel silicide (Ni 3 Si or Ni 2 FIG. 17 shows the semiconductor structure of FIG. 16 after a first temperature treatment forming a Si) region 56. The first temperature treatment is at a temperature in the range of 250C to 350C. This temperature treatment is reduced to the temperature of the prior art one-step rapid thermal anneal used to form the nickel silicide, or the temperature used in the first rapid thermal anneal of the prior art titanium silicide or prior art cobalt silicide. In comparison, it is performed at a relatively low temperature. Further, the first temperature treatment can be a rapid thermal anneal characterized by a rapid rise and fall in temperature over a relatively short period of time. Examples of annealing processes that can be used for rapid thermal annealing are laser annealing processes, lamp heating annealing processes, or other radiative annealing processes. The first temperature treatment can be a first time period ranging from 15 seconds to 90 seconds, preferably 30 seconds to 60 seconds.
[0019]
In FIG. 18, in the semiconductor structure of FIG. 17, unreacted nickel metal or nickel alloy 54 is stripped by a conventional stripping technique. Examples of conventional stripping techniques include the use of sulfur peroxide, hydrochloric acid, nitric acid, phosphoric acid, or mixtures of these stripping agents. Stripping unreacted nickel metal or nickel alloy 54 does not remove nickel silicide regions 56, 58 having a relatively high electrical resistivity formed by the first temperature treatment. Further, the nickel metal or nickel alloy 52 does not react on the spacer 48. This is because the spacer is formed of an oxide, a nitride, or such another material. The low temperatures used in this step of forming nickel silicide prevent uncontrolled formation of silicide on spacer 48 as compared to what can occur in a conventional one-step nickel silicide formation process. This feature performs the function of self-alignment. This is because the nickel silicide regions need not be etched at desired locations on the semiconductor structure to separate the nickel silicide regions 56,58.
[0020]
FIG. 19 shows a dielectric layer deposited over the semiconductor structure of FIG. The dielectric layer 60 is a further component of the semiconductor structure and may be independent of silicide formation in the semiconductor structure. The dielectric layer 60 can serve as a separation layer prior to processing via temperature processing.
[0021]
FIG. 20 shows the semiconductor structure of FIG. 19 after a second temperature treatment, according to an example of an embodiment of the present invention. The second temperature treatment is performed at a temperature in a range from 350C to 750C. Further, the second heat treatment may be a rapid thermal anneal characterized by a rapid rise or fall to the target temperature of the temperature treatment. The high electrical resistivity nickel silicide regions of the embodiment of FIG. 18 react ("transform") to form low electrical resistivity nickel silicide regions (NiSi) 52,54. Further, the second temperature treatment also serves to process the dielectric layer 60 of FIG. 19 into the layer 62 of FIG. The processing of the silicide regions 56 and 58 and the dielectric layer 60 is a back-end processing. Back-end processing is a technical term used to indicate a processing step achieved in a later processing step. In certain preferred embodiments, the second temperature treatment is performed at a temperature in a range from about 350 ° C. to about 700 ° C. to form nickel silicide with the lowest electrical resistivity and maintain a reasonably low heat balance. I do. The second temperature treatment is at a relatively low temperature compared to the rapid thermal anneal temperatures for other types of silicides required by the prior art. The time period for the second temperature treatment can be from 15 seconds to 15 minutes.
[0022]
In an alternative embodiment, the second temperature treatment is performed prior to the deposition of the dielectric layer 60, thus forming a lower electrical resistivity nickel silicide separately prior to subsequent back-end treatment. be able to.
[0023]
The present invention provides a self-aligned silicide process that can cope with a low heat balance and form silicide regions of small dimensions with controllable reactions. The present invention provides a one-step temperature treatment for forming a high electrical resistivity nickel silicide, and a backing process for treating a dielectric layer to form a low electrical resistivity nickel silicide from a high electrical resistivity nickel silicide. This is achieved via end processing. In the first temperature treatment, the nickel metal or nickel alloy reacts with the silicon material to form a high electrical resistivity nickel silicide region. Next, unreacted metal or nickel alloy is stripped from the semiconductor structure. Next, a dielectric layer is deposited above the high electrical resistivity nickel silicide region. In a second temperature treatment, the high electrical resistivity nickel silicide region reacts at a predetermined temperature to form a low electrical resistivity silicide region, while simultaneously processing the dielectric layer. The use of a two-step temperature treatment allows for the formation of small sized silicides in a controlled manner and at relatively low temperatures. The present invention can effectively address the low heat balance during semiconductor processing and form silicide while significantly reducing the bridges exhibited by the prior art of forming nickel silicide. Further, the present invention can combine the processing of the dielectric layer and the high electrical resistivity silicide region into the same temperature processing step.
[0024]
While this invention has been described and illustrated in detail, it has been concluded that this is limited only by way of illustration and example and should not be considered as limiting, but is limited only by the language of the following claims. It should be clearly understood.
[Brief description of the drawings]
FIG. 1 is a prior art view of a typical semiconductor structure before silicide formation.
FIG. 2 is a prior art view of the semiconductor structure of FIG. 1 with a layer of titanium metal or titanium alloy deposited on a semiconductor substrate.
FIG. 3 is a prior art view of the semiconductor structure of FIG. 2 after a first rapid thermal anneal.
4 is a prior art view of the semiconductor structure of FIG. 3 after removal of unreacted titanium metal or titanium alloy.
FIG. 5 is a prior art view of the semiconductor structure of FIG. 4 after a second rapid thermal anneal.
FIG. 6 is a prior art view of a typical semiconductor structure before silicide formation.
FIG. 7 is a prior art view of the semiconductor structure of FIG. 6 with a layer of cobalt metal or a cobalt alloy deposited on a semiconductor substrate.
FIG. 8 is a prior art view of the semiconductor structure of FIG. 7 after a first rapid thermal anneal.
9 is a prior art view of the semiconductor structure of FIG. 8 after unreacted cobalt metal or cobalt alloy has been stripped.
FIG. 10 is a prior art view of the semiconductor structure of FIG. 9 after a second rapid thermal anneal.
FIG. 11 is a prior art view of a typical semiconductor structure before silicide formation.
FIG. 12 is a prior art view of the semiconductor structure of FIG. 11 after a layer of nickel metal or a nickel alloy has been deposited on the semiconductor structure.
FIG. 13 is a prior art view of the semiconductor structure of FIG. 12 after a single rapid thermal anneal.
FIG. 14 is a prior art view of the semiconductor structure of FIG. 13 after unreacted nickel metal or nickel alloy has been stripped.
FIG. 15 is a diagram of a semiconductor structure.
FIG. 16 is an illustration of the semiconductor structure of FIG. 15 with a layer of nickel metal or a nickel alloy deposited on the semiconductor structure.
FIG. 17 is a view of the semiconductor structure of FIG. 16 after a first temperature treatment.
18 is a view of the semiconductor structure of FIG. 17 after unreacted nickel metal or nickel alloy has been stripped away.
FIG. 19 is a view of the semiconductor structure of FIG. 18 after deposition of a dielectric layer.
FIG. 20 is a view of the semiconductor structure of FIG. 19 after a second temperature treatment.
Claims (9)
高電気抵抗率の少なくとも１つのニッケルシリサイド領域（５６，５８）を形成するために、第１の温度で第１の時間期間だけ、前記ニッケル金属またはニッケル合金（５２）の少なくとも一部を前記シリコン層（４６）と反応させるステップと、
未反応のニッケル金属またはニッケル合金（５４）を除去するステップと、
低電気抵抗率の少なくとも１つのニッケルシリサイド領域（６４，６６）を形成するために、第２の温度で第２の時間期間だけ、前記高電気抵抗率のニッケルシリサイド領域（５６，５８）を反応させるステップとを含む、半導体処理方法。Depositing nickel metal or nickel alloy (52) on at least one silicon layer (46);
Removing at least a portion of the nickel metal or nickel alloy (52) from the silicon for a first time period at a first temperature to form at least one nickel silicide region (56, 58) having a high electrical resistivity; Reacting with the layer (46);
Removing unreacted nickel metal or nickel alloy (54);
Reacting the high resistivity nickel silicide regions (56, 58) at a second temperature for a second time period to form at least one low resistivity nickel silicide region (64, 66); A semiconductor processing method.
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