JP2004363123A

JP2004363123A - Semiconductor storage device and its manufacturing method

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Publication number: JP2004363123A
Application number: JP2003155882A
Authority: JP
Inventors: Akira Osawa; 明大沢
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-05-30
Filing date: 2003-05-30
Publication date: 2004-12-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a ferroelectric memory that can be reduced in cell area while a capacitor area is secured with a more optimized structure, and to provide a method of manufacturing the memory. <P>SOLUTION: In a semiconductor substrate 11, the drain D of a selected transistor 12 is connected to a selected line (bit line) not shown in the figure, and the gate G of the transistor 12 functions as a control line (word line). The source S of the transistor 12 is connected to a capacitor C1 through a connection plug 14. The lower electrode 15 of the capacitor C1 is formed along a slope constituted of an insulating film 13 formed around the connection plug 14 from the upper end to the circumference of the lower end of the plug 14. In addition, a capacitor insulating film 16 is formed on the lower electrode 15, and an upper electrode 17 is formed on the insulating film 16. Consequently, the capacitor C1 is constituted by having an appropriate slope based on a tapered shape. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルにキャパシタを有する、特に高集積化が要求される強誘電体膜を用いたメモリ（ＦｅＲＡＭ：ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ）に適用される半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、強誘電体メモリは高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。例えば、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）やフラッシュメモリに比べて書き換え速度は１０^５倍以上高速で、消費電力も小さく、書き換え耐性も１０^７倍以上優れている。また、ＤＲＡＭ（ＤｙｎａｍｉｃＲＡＭ）と同程度の高速アクセス性能、高集積性を有する。
【０００３】
ＦｅＲＡＭのセル構造の縮小化も進められている。よく知られているのはＤＲＡＭと同様にスタックキャパシタ（ＳｔａｃｋｅｄＴｙｐｅＣａｐａｃｉｔｏｒ）構造をとる技術である。例えば、コンタクト部をポリシリコンやＷのプラグで埋め込み、選択用のＭＯＳＦＥＴ上に強誘電体キャパシタを形成する。また、キャパシタ面積を有効利用する構成が様々考えられている。ＦｅＲＡＭのさらなる大容量化、高集積化に対応可能なように、柱状の下部電極を有する立体的なキャパシタ構造も提案されている（特許文献１）。
【０００４】
【特許文献１】
特開平１０−５６１４９（第３，４頁、図１，２）
【０００５】
【発明が解決しようとする課題】
上記特許文献１のような構成では、略垂直に突出した柱状の下部電極側壁に強誘電体膜及び上部電極を形成する必要がある。これにより、段差被覆性に優れたプロセスを用いる困難性が否定できない。このような従来構成に限らず、セル面積縮小に対するキャパシタ面積の有効利用は、さらなる改善の余地がある。
本発明は上記のような事情を考慮してなされたもので、より最適化された構造をもってキャパシタ面積を確保しつつセル面積が縮小可能な強誘電体メモリ及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、半導体基板に形成された電界効果型トランジスタと、前記電界効果型トランジスタを覆う層間の絶縁膜と、前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の絶縁膜、及び前記絶縁膜上の上部電極を含むキャパシタと、を具備したことを特徴とする。
【０００７】
本発明に係る半導体記憶装置は、半導体基板に形成された電界効果型トランジスタと、前記電界効果型トランジスタを覆う層間の絶縁膜と、前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の強誘電体膜、及び前記絶縁膜上の上部電極を含む強誘電体キャパシタと、を具備したことを特徴とする。
【０００８】
上記それぞれ本発明に係る半導体記憶装置によれば、導電部材を略中心として上端部から下方周辺の絶縁膜で構成される斜面に沿ったキャパシタが形成される。平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。
【０００９】
なお、上記それぞれ本発明に係る半導体記憶装置において、より好ましくは、次のような特徴を有する。
少なくとも前記上部電極及び前記下部電極の周縁部は徐々に厚さが小さくなるテーパ形状を呈していることを特徴とする。加工上、側部の短絡を防ぐ信頼性の高い構造が実現される。
前記電界効果型トランジスタの所定の活性層と接続される選択線が前記導電部材の高さよりも低い位置に配されていることを特徴とする。本発明に係るキャパシタの実現に有利な構造であり、キャパシタ面積を有効に利用でき、設計の自由度も高い。
【００１０】
本発明に係る半導体記憶装置の製造方法は、半導体基板に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、前記開孔部に導電部材を埋め込む工程と、前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面とその近傍の前記第１絶縁膜上に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、を具備したことを特徴とする。
【００１１】
本発明に係る半導体記憶装置の製造方法は、半導体基板に電界効果型トランジスタを形成する工程と、前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、前記開孔部に導電部材を埋め込む工程と、前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、を具備したことを特徴とする。
【００１２】
上記それぞれ本発明に係る半導体記憶装置の製造方法によれば、突出した導電部材の形状を覆う第２絶縁膜を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って導電部材を略中心として上端部から下方にキャパシタが形成される。段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。
【００１３】
また、上記それぞれ本発明に係る半導体記憶装置の製造方法において、前記下部電極材料を形成する工程の前に少なくとも前記第２絶縁膜上あるいは前記第１絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする。キャパシタ用絶縁膜によっては酸素雰囲気中の高温熱処理が必要で、酸素の影響が電界効果型トランジスタにまで及ばないように寄与する。
【００１４】
なお、上記それぞれ本発明に係る半導体記憶装置の製造方法において、前記開孔部を形成する工程の前に前記電界効果型トランジスタの所定の活性層と接続する選択線を配線する工程を含むことを特徴とする。キャパシタ面積を有効に利用でき、設計の自由度も高い。
【００１５】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体記憶装置の要部を示す断面図である。１メモリセルが、１つの選択トランジスタと１つのキャパシタで構成されるものに適用される。半導体基板１１において電界効果型トランジスタでなる選択トランジスタ１２が形成されている。選択トランジスタ１２のドレインＤは、図示しない選択線（ビット線）に繋がる。選択トランジスタ１２のゲートＧは、制御線（ワード線）として機能する。選択トランジスタ１２のソースＳは、接続プラグ１４を介してキャパシタＣ１に接続されている。接続プラグ１４は、層間の絶縁膜１３を貫通して底部が選択トランジスタ１２のソースＳに、上端部はキャパシタＣ１の下部電極１５と接続されている。キャパシタＣ１の下部電極１５は、接続プラグ１４を略中心としてその上端部から下方周辺の絶縁膜１３で構成される斜面に沿って形成されている。下部電極１５上にはキャパシタ絶縁膜１６が、キャパシタ絶縁膜１６上には上部電極１７が形成されている。これにより、キャパシタＣ１は、適当なテーパ形状に基いた傾斜を有して構成される。上部電極１７は図示しないが別の配線が接続されるなどして基準電位（プレート電位等）が与えられる構成としてもよい。
【００１６】
上記構成において、選択トランジスタ１２は、ゲートＧがシリサイド化された構造、さらにはソースＳ、ドレインＤまでもシリサイド化された構造であってもよい。接続プラグ１４は、バリア膜を配したＷ（タングステン）プラグやポリシリコンプラグ等が考えられる。また、キャパシタＣ１は、強誘電体キャパシタであることが考えられる。この場合、キャパシタ絶縁膜１６として、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）系や、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）系が用いられる。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（Ｂａ，Ｓｒ）ＴｉＯ_３やＳＴＯ（ＳｒＴｉＯ_３）などを利用することも考えられる。その他キャパシタ絶縁膜として種種、適用可能な膜が用いられる。
【００１７】
また、下部電極１５及び上部電極１７は、Ｐｔ等の貴金属が主であることが考えられる。必要に応じてＩｒやＩｒＯ_２等の拡散・反応バリア膜を付けた貴金属であってもよい。特に斜面において下部電極１５及び上部電極１７の貴金属をエッチング加工する際、周縁部は徐々に厚さが小さくなるテーパ形状を呈する形態が顕著である。また、絶縁膜１３はいくつかの工程を経て形成された総合的な構成を示しており、熱処理を経る上で必要な保護用の絶縁膜等が含まれていても特に図示していない。
【００１８】
上記実施形態の構成によれば、接続プラグ１４を略中心として上端部から下方周辺の絶縁膜１３で構成される斜面に沿ったキャパシタＣ１が形成される。従来技術にあるような、平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。これにより、セルの占有領域が小さくても極力、蓄積電荷量の大きなキャパシタを有することができる。
なお、上記のようなキャパシタの構成は加工性、段差被覆性に優れ、高信頼性のメモリセルを構成することができる。これについて、以下説明する。
【００１９】
図２〜図５は、それぞれ本発明の第２実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図２に示すように、半導体基板１１に電界効果型トランジスタ１２を形成する。すなわち、半導体基板１１の所定の不純物濃度で構成される素子領域において、チャネル領域上に、ゲート絶縁膜２１及びポリシリコン層２２を順次形成してゲート電極Ｇをパターニングする。次に、ソース／ドレイン領域Ｓ／Ｄを形成する。ここでは、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造、いわゆるエクステンション領域を有するソース／ドレイン領域Ｓ／Ｄを形成してもよい。その場合、まずゲート電極Ｇの領域をマスクに低濃度領域２３を不純物イオン注入により形成する。次に、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりゲート電極Ｇ上を覆うように絶縁膜を堆積後、異方性のドライエッチングによりスペーサ２４を形成する。次に、ゲート電極Ｇ及びスペーサ２４の領域をマスクにしてソース／ドレインの高濃度領域２５を不純物イオン注入により形成し、ソース／ドレイン領域Ｓ／Ｄが形成される。図示しないが、ゲートＧのポリシリコン層２２をシリサイド化してもよい。また、さらにはソースＳ、ドレインＤまでもシリサイド化されたサリサイドプロセスを用いた構造としてもよい。
【００２０】
次に、上記電界効果型トランジスタ１２を覆う層間の絶縁膜１３１を形成する。この間に必要な工程に応じて選択線（ビット線）を形成する工程を経てもよい。絶縁膜１３１をエッチバック法やＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を利用して平坦化し、リソグラフィ技術を用いてソースＳに到達する開孔部２６を形成する。開孔部２６内壁にＴｉＮやＴａＮ等のバリア膜２７を被覆後、ＣＶＤ法を用いてＷを配線金属２８として形成し、ＣＭＰ技術を経て埋め込んだ形にする。これにより、接続プラグ１４が形成される。なお、接続プラグ１４はこのようなＷプラグに限らない。接続プラグ１４は例えばポリシリコンプラグを利用してもよい。
【００２１】
次に、レジストマスク２９を形成して所定時間異方性エッチングする。これにより、露出した絶縁膜１３１のレベルを、Ｌ１のレベルからＬ２のレベルにする。これにより、接続プラグ１４の形状を上半分程度突出させた構成とする。接続プラグ１４の形状の突出が上半分程度という形態には限らない。接続プラグ１４の高さに応じて上半分以下にも上半分以上にもなり得る。
【００２２】
次に、図３に示すように、突出した接続プラグ１４の形状を覆うように層間の絶縁膜１３２を形成する。その後、異方性エッチングすることによって、突出した接続プラグ１４に関しその上端部を露出させ下方に向かうほど周辺に絶縁膜１３２を多く残存させる形態とする。
【００２３】
次に、図４に示すように、絶縁膜１３２上に保護用の絶縁膜１３３を被覆する。絶縁膜１３３は、後の工程で、キャパシタ絶縁膜１６として強誘電体膜を用いるとき特に重要となる。強誘電体膜の結晶化や、安定化には酸素雰囲気中の熱処理（リカバリー・アニール）を経ることが多い。これにより、電界効果型トランジスタ１２等の素子が酸素の侵入によって特性（しきい値）変動する恐れがある。よって、絶縁膜１３３は、酸素を通さない機能を有する膜、例えばＣＶＤ窒化膜（高密度プラズマＳｉＮ膜）等が用いられる。一方、キャパシタ絶縁膜１６として強誘電体膜を使わない、または、酸素雰囲気中の熱処理をしない、または、下層の素子の影響が許容範囲内であるときには上記絶縁膜１３３を省略する可能性もある。絶縁膜１３３は、例えば図２に示したレジストマスク２９のマスクパターンを再度用いて接続プラグ１４の上端部の露出を確保してもよい。このように、前記図１の絶縁膜１３の中には、少なくともこれまでに形成された絶縁膜１３１〜１３３が含まれる。
【００２４】
次に、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面を含んで下部電極材料１５ａを形成する。下部電極材料１５ａは、例えばＰｔをスパッタ法により形成する。あるいはＩｒ，Ｐｔをスパッタ法により積層形成してもよい。次に、下部電極材料１５ａ上にキャパシタ用絶縁膜１６ａを形成する。キャパシタ用絶縁膜１６ａは、上述の第１実施形態で示した種種の強誘電体膜から選択された膜をスパッタ法やＣＶＤ法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣＶＤ）法等を用いて形成する。次に、このキャパシタ用絶縁膜１６ａ上に上部電極材料１７ａを形成する。上部電極材料１７ａは、例えばＰｔをスパッタ法により形成する。
【００２５】
次に、図５に示すように、所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。その後、熱処理を経るなどしてキャパシタ用絶縁膜を安定化させる。これにより、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面及びその近傍の絶縁膜１３１上方平坦領域上（ここでは絶縁膜１３３上）に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ１が形成される。少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００２６】
上記第２実施形態に係る構成及び方法によれば、突出した接続プラグ１４の形状を覆う絶縁膜１３２を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ１が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ１の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ１の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００２７】
図６は、本発明の第３実施形態に係り、前記第２実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図である。前記図５の工程で他のレジストパターンを用いてキャパシタＣ２をパターニングしている。所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３２で形作られた斜面（ここでは絶縁膜１３３上）に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ２が形成される。パターニング縁部が斜面にあるので、少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状が顕著に現出する。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００２８】
上記第３実施形態に係る構成及び方法によれば、前記第１、第２実施形態と同様に、突出した接続プラグ１４の形状を覆う絶縁膜１３２を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ２が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ２の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ２の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００２９】
図７〜図１０は、それぞれ本発明の第４実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す断面図である。図１と同様の箇所には同一の符号を付して説明する。
図７に示すように、半導体基板１１に電界効果型トランジスタ１２を形成する。この部分は前記第２実施形態と同様である。そして、この電界効果型トランジスタ１２を覆う層間の絶縁膜１３５を形成する。この間に必要な工程に応じて選択線（ビット線）を形成する工程を経てもよい。絶縁膜１３５は、エッチバック法やＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）技術を利用して平坦化する。
【００３０】
次に、絶縁膜１３５上に保護用の絶縁膜１３６を適当な厚さ被覆する。絶縁膜１３６は、エッチング保護膜（エッチングストッパ）として設けられる。また、酸素を通さない機能を有する膜であればなおよい。キャパシタ絶縁膜１６として強誘電体膜を用いる場合、強誘電体膜の結晶化や、安定化には酸素雰囲気中の熱処理（リカバリー・アニール）を経ることが多い。これにより、電界効果型トランジスタ１２等の素子が酸素の侵入によって特性（しきい値）変動する恐れがある。よって、絶縁膜１３６は、エッチングストッパ及び酸素を通さない機能を有する膜として、例えばＣＶＤ窒化膜（高密度プラズマＳｉＮ膜）等が用いられる。
【００３１】
次に、絶縁膜１３６上に層間の絶縁膜１３７を形成する。絶縁膜１３７上において、リソグラフィ技術を用いてソースＳに到達する開孔部２６を形成する。開孔部２６内壁にＴｉＮやＴａＮ等のバリア膜２７を被覆後、ＣＶＤ法を用いてＷを配線金属２８として形成し、ＣＭＰ技術を経て埋め込んだ形にする。これにより、接続プラグ１４が形成される。なお、接続プラグ１４はこのようなＷプラグに限らない。接続プラグ１４は例えば導電性のポリシリコンプラグを利用してもよい。その場合、特に下部電極１５はＩｒやＩｒＯ_２等の拡散・反応バリア膜を主電極（Ｐｔ等）と接続プラグ１４の間に設けるとよい。
【００３２】
次に、レジストマスク２９を形成して異方性エッチングする。これにより、露出した絶縁膜１３８を破線のレベルからエッチングストッパの絶縁膜１３７のレベルまで除去する。これにより、接続プラグ１４の形状を絶縁膜１３８の厚さ分突出させた構成とする。つまり、接続プラグ１４の形状の突出は絶縁膜１３５の厚さ、絶縁膜１３６の配置、絶縁膜１３７の厚さによって決まる。
【００３３】
次に、図８に示すように、突出した接続プラグ１４の形状を覆うように層間の絶縁膜１３８を形成する。その後、異方性エッチングすることによって、突出した接続プラグ１４に関しその上端部を露出させ下方に向かうほど周辺に絶縁膜１３８を多く残存させる形態とする。このように、前記図１の絶縁膜１３の中には、少なくともこれまでに形成された絶縁膜１３５〜１３８が含まれる。
【００３４】
次に、図９に示すように、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面を含んで下部電極材料１５ａを形成する。下部電極材料１５ａは、例えばＰｔをスパッタ法により形成する。あるいはＩｒ，Ｐｔをスパッタ法により積層形成してもよい。次に、下部電極材料１５ａ上にキャパシタ用絶縁膜１６ａを形成する。キャパシタ用絶縁膜１６ａは、上述の第１実施形態で示した種種の強誘電体膜から選択された膜をスパッタ法やＣＶＤ法、ＭＯＣＶＤ（ＭｅｔａｌＯｒｇａｎｉｃＣＶＤ）法等を用いて形成する。次に、このキャパシタ用絶縁膜１６ａ上に上部電極材料１７ａを形成する。上部電極材料１７ａは、例えばＰｔをスパッタ法により形成する。
【００３５】
次に、図１０に示すように、所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面及びその近傍の絶縁膜１３７上方平坦領域上に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ１が形成される。少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００３６】
上記第４実施形態に係る構成及び方法によれば、接続プラグ１４の形状の突出は絶縁膜１３５の厚さ、絶縁膜１３６の配置、絶縁膜１３７の厚さによって決まり、制御性に優れる。しかも、絶縁膜１３６はエッチングストッパとして機能させるばかりでなく、酸素の拡散バリアとして機能させる膜を兼ねることも可能である。突出した接続プラグ１４の形状を覆う絶縁膜１３８を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ１が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ１の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ１の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００３７】
図１１は、本発明の第５実施形態に係り、前記第４実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図である。前記図１０の工程で他のレジストパターンを用いてキャパシタＣ２をパターニングしている。所定領域に形成したレジストマスク（破線）で覆われていない領域における上部電極材料１７ａ、キャパシタ用絶縁膜１６ａ、下部電極材料１５ａをマスクとして物理的なエッチング、トリミング等で除去する。これにより、接続プラグ１４の上端部から絶縁膜１３８で形作られた斜面に下部電極１５、キャパシタ絶縁膜１６及び上部電極１７の積層によるキャパシタＣ２が形成される。パターニング縁部が斜面にあるので、少なくとも上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状が顕著に現出する。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難い。その後、図示しないが層間の絶縁膜や保護膜、配線を形成する。上部電極１７が別の配線と接続されるなどして基準電位（プレート電位等）が与えられる形態をとってもよい。
【００３８】
上記第５実施形態に係る構成及び方法によれば、前記第１、第４実施形態と同様に、突出した接続プラグ１４の形状を覆う絶縁膜１３８を異方性エッチング加工して適当な斜面を形成する。この斜面に沿って接続プラグ１４を略中心として上端部から下方にキャパシタＣ２が形成される。これにより、段差被覆性の良好な無理のないキャパシタ加工ができ、かつキャパシタ面積を有効に利用できる。さらに、キャパシタＣ２の加工後に形成する図示しない絶縁膜や保護膜の段差被覆性の向上にも寄与する。また、キャパシタＣ２の上部電極１７及び下部電極１５の周縁部は徐々に厚さが小さくなるテーパ形状を呈するようになる。このような形状はエッチング残渣がキャパシタ絶縁膜１６のエッチング側部に付着し難く、上部電極１７と下部電極１５の短絡防止に寄与する。
【００３９】
図１２は、本発明の第６実施形態に係る半導体記憶装置の要部を示す断面図である。前記第２実施形態と同様の箇所には同一の符号を付して説明する。この実施形態では選択線（ビット線）ＢＬが示されている。選択トランジスタ１２のドレインＤの活性層と接続される選択線ＢＬが、接続プラグ１４の高さよりも低い位置に配されている。キャパシタ面積を有効に利用でき、設計の自由度も高い。もちろん前記第３実施形態に示したキャパシタＣ２の構成を採用してもよい。また、上部電極１７は平坦化した層間の絶縁膜１８に形成された開孔部を介した配線１９が接続されるなどして基準電位（プレート電位等）が与えられる構成が示されている。
【００４０】
図１３は、本発明の第７実施形態に係る半導体記憶装置の要部を示す断面図である。前記第４実施形態と同様の箇所には同一の符号を付して説明する。この実施形態では選択線（ビット線）ＢＬが示されている。選択トランジスタ１２のドレインＤの活性層と接続される選択線ＢＬが、接続プラグ１４の高さよりも低い位置に配されている。キャパシタ面積を有効に利用でき、設計の自由度も高い。もちろん前記第５実施形態に示したキャパシタＣ２の構成を採用してもよい。また、上部電極１７は平坦化した層間の絶縁膜１８に形成された開孔部を介した配線１９が接続されるなどして基準電位（プレート電位等）が与えられる構成が示されている。
【００４１】
以上説明したように本発明によれば、接続プラグを中心として上端部から下方周辺の絶縁膜で構成される斜面に沿ったキャパシタが構成される。キャパシタは斜面に形成されるため、縁部をテーパ形状に加工し易く、残膜付着によるキャパシタ短絡を防止できる。従来技術にあるような、平面上のキャパシタよりも、また、垂直に立設したキャパシタよりもキャパシタ面積を有効に利用できる。これにより、セルの占有領域が小さくても極力、蓄積電荷量の大きなキャパシタを有することができる。この結果、より最適化された構造をもってキャパシタ面積を確保しつつセル面積が縮小可能な強誘電体メモリ及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体記憶装置の要部を示す断面図。
【図２】第２実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】第３実施形態に係り、前記第２実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図。
【図７】第４実施形態に係り、前記図１のような構成の半導体記憶装置及びその製造方法に関する一例を工程順に示す第１断面図。
【図８】図７に続く第２断面図。
【図９】図８に続く第３断面図。
【図１０】図９に続く第４断面図。
【図１１】第５実施形態に係り、前記第４実施形態のキャパシタパターンの変形例を含む半導体記憶装置及びその製造方法を示す断面図。
【図１２】第６実施形態に係る半導体記憶装置の要部を示す断面図。
【図１３】第７実施形態に係る半導体記憶装置の要部を示す断面図。
【符号の説明】
１１…半導体基板、１２…選択トランジスタ（電界効果型トランジスタ）、１３，１３１〜１３３，１３５〜１３８，１８…絶縁膜、１４…接続プラグ、１５…下部電極、１６…キャパシタ絶縁膜、１７…上部電極、１９…配線、２１…ゲート絶縁膜、２２…ポリシリコン層、２３…ソース／ドレインの低濃度領域、２４…スペーサ、２５…ソース／ドレインの高濃度領域、２６…開孔部、２７…バリア膜、２８…配線金属、２９…レジストマスク、Ｃ１，Ｃ２…キャパシタ、Ｓ…ソース、Ｄ…ドレイン、Ｇ…ゲート（制御線、ワード線）、ＢＬ…選択線（ビット線）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor memory device which is applied to a memory (FeRAM: Ferroelectric RAM) using a ferroelectric film which has a capacitor in a memory cell, and particularly requires high integration, and a method of manufacturing the same.
[0002]
[Prior art]
The FeRAM and the ferroelectric memory are one of the non-volatile memories having high speed, low power consumption, high integration, and excellent rewriting resistance. For example, the rewriting speed is 10 times faster than that of an EEPROM (Electrically Erasable Programmable Read Only Memory) or a flash memory. ⁵ Speed, power consumption is low, and endurance is 10 times. ⁷ More than twice as good. In addition, it has high-speed access performance and high integration similar to DRAM (Dynamic RAM).
[0003]
FeRAM cell structures have also been reduced in size. A well-known technique is a stacked capacitor (Stacked Type Capacitor) structure like a DRAM. For example, the contact portion is buried with a plug of polysilicon or W, and a ferroelectric capacitor is formed on the selection MOS FET. Also, various configurations have been considered that make effective use of the capacitor area. A three-dimensional capacitor structure having a columnar lower electrode has also been proposed so as to be able to cope with further increase in the capacity and integration of FeRAM (Patent Document 1).
[0004]
[Patent Document 1]
JP-A-10-56149 (pages 3 and 4, FIGS. 1 and 2)
[0005]
[Problems to be solved by the invention]
In the configuration as described in Patent Document 1, it is necessary to form a ferroelectric film and an upper electrode on the columnar lower electrode side wall protruding substantially vertically. This makes it difficult to deny the difficulty of using a process excellent in step coverage. Not only in such a conventional configuration, there is room for further improvement in the effective use of the capacitor area for reducing the cell area.
SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a ferroelectric memory capable of reducing a cell area while securing a capacitor area with a more optimized structure and a method of manufacturing the same. It is.
[0006]
[Means for Solving the Problems]
A semiconductor memory device according to the present invention includes a field effect transistor formed on a semiconductor substrate, an insulating film between the layers covering the field effect transistor, and an active layer of the field effect transistor penetrating the insulating film. A conductive member to be connected, a lower electrode which is electrically connected to an upper end of the conductive member and is formed along a slope formed by the insulating film in a lower periphery from the upper end with the conductive member being substantially at the center; An insulating film on the lower electrode and a capacitor including an upper electrode on the insulating film are provided.
[0007]
A semiconductor memory device according to the present invention includes a field effect transistor formed on a semiconductor substrate, an insulating film between the layers covering the field effect transistor, and an active layer of the field effect transistor penetrating the insulating film. A conductive member to be connected, a lower electrode which is electrically connected to an upper end of the conductive member and is formed along a slope formed by the insulating film in a lower periphery from the upper end with the conductive member being substantially at the center; And a ferroelectric capacitor including a ferroelectric film on the lower electrode and an upper electrode on the insulating film.
[0008]
According to each of the above-described semiconductor memory devices according to the present invention, the capacitor is formed along the slope formed by the insulating film from the upper end portion to the lower peripheral portion with the conductive member substantially at the center. The capacitor area can be used more effectively than a capacitor on a plane and a capacitor installed vertically.
[0009]
The semiconductor memory device according to the present invention preferably has the following features.
At least peripheral edges of the upper electrode and the lower electrode have a tapered shape whose thickness gradually decreases. In processing, a highly reliable structure that prevents a short circuit at the side is realized.
A selection line connected to a predetermined active layer of the field effect transistor is disposed at a position lower than a height of the conductive member. The structure is advantageous for realizing the capacitor according to the present invention, the capacitor area can be effectively used, and the degree of design freedom is high.
[0010]
The method for manufacturing a semiconductor memory device according to the present invention includes a step of forming a field-effect transistor on a semiconductor substrate, a step of forming a first insulating film between layers covering the field-effect transistor, Forming an opening for connecting to an active layer of the field-effect transistor, embedding a conductive member in the opening, and forming a portion of the first member so as to project the shape of the conductive member. Removing the insulating film, forming an interlayer second insulating film so as to cover the shape of the protruding conductive member, and exposing an upper end portion of the protruding conductive member so as to be peripherally downward. Anisotropically etching the second insulating film so that a large amount of the second insulating film remains, and forming a lower electrode material covering at least the slope formed by the second insulating film from the upper end of the conductive member Forming an insulating film for a capacitor on the lower electrode material; forming an upper electrode material on the insulating film for the capacitor; and forming at least an upper end of the conductive member on the second insulating film. An etching step of leaving a stack of the lower electrode material, the capacitor insulating film, and the upper electrode material on the slope formed and on the first insulating film in the vicinity thereof.
[0011]
The method for manufacturing a semiconductor memory device according to the present invention includes a step of forming a field-effect transistor on a semiconductor substrate, a step of forming a first insulating film between layers covering the field-effect transistor, Forming an opening for connecting to an active layer of the field-effect transistor, embedding a conductive member in the opening, and forming a portion of the first member so as to project the shape of the conductive member. Removing the insulating film, forming an interlayer second insulating film so as to cover the shape of the protruding conductive member, and exposing an upper end portion of the protruding conductive member so as to be peripherally downward. Anisotropically etching the second insulating film so that a large amount of the second insulating film remains, and forming a lower electrode material covering at least the slope formed by the second insulating film from the upper end of the conductive member Forming an insulating film for a capacitor on the lower electrode material; forming an upper electrode material on the insulating film for the capacitor; and forming at least an upper end of the conductive member on the second insulating film. An etching step of leaving a stack of the lower electrode material, the capacitor insulating film, and the upper electrode material on the formed slope.
[0012]
According to the method of manufacturing a semiconductor memory device according to the present invention, the second insulating film covering the shape of the protruding conductive member is anisotropically etched to form a suitable slope. A capacitor is formed along the slope from the upper end to below the conductive member substantially at the center. Capacitor processing with good step coverage and reasonable processing can be performed, and the capacitor area can be used effectively.
[0013]
In the method for manufacturing a semiconductor memory device according to the present invention, before the step of forming the lower electrode material, at least a protection film for preventing intrusion of oxygen onto the second insulating film or the first insulating film. And a step of coating the insulating film. Some capacitor insulating films require high-temperature heat treatment in an oxygen atmosphere, which contributes to preventing the influence of oxygen from reaching the field-effect transistor.
[0014]
The method for manufacturing a semiconductor memory device according to the present invention may further include, before the step of forming the opening, a step of wiring a selection line connected to a predetermined active layer of the field-effect transistor. Features. Capacitor area can be used effectively, and design flexibility is high.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is a sectional view showing a main part of the semiconductor memory device according to the first embodiment of the present invention. One memory cell is applied to a configuration including one selection transistor and one capacitor. A selection transistor 12 made of a field effect transistor is formed on a semiconductor substrate 11. The drain D of the selection transistor 12 is connected to a selection line (bit line) not shown. The gate G of the selection transistor 12 functions as a control line (word line). The source S of the selection transistor 12 is connected to the capacitor C1 via the connection plug 14. The connection plug 14 has a bottom portion connected to the source S of the selection transistor 12 and an upper end portion connected to the lower electrode 15 of the capacitor C1 through the interlayer insulating film 13. The lower electrode 15 of the capacitor C1 is formed along the slope formed by the insulating film 13 at the lower periphery from the upper end thereof with the connection plug 14 being substantially at the center. A capacitor insulating film 16 is formed on the lower electrode 15, and an upper electrode 17 is formed on the capacitor insulating film 16. Thereby, the capacitor C1 is configured to have an inclination based on an appropriate taper shape. Although not shown, the upper electrode 17 may be configured to receive a reference potential (e.g., plate potential) by connecting another wiring.
[0016]
In the above configuration, the selection transistor 12 may have a structure in which the gate G is silicided, and further, a structure in which the source S and the drain D are silicided. The connection plug 14 may be a W (tungsten) plug or a polysilicon plug provided with a barrier film. The capacitor C1 is considered to be a ferroelectric capacitor. In this case, as the capacitor insulating film 16, PZT (Pb (Zr _x Ti _1-x ) O ₃ ) -Based or SBT (SrBi ₂ Ta ₂ O ₉ ) System is used. BST (Ba, Sr) TiO is used as a paraelectric material having a relatively large dielectric constant. ₃ And STO (SrTiO ₃ ) Is also conceivable. Various other applicable films are used as the capacitor insulating film.
[0017]
Further, it is considered that the lower electrode 15 and the upper electrode 17 are mainly made of a noble metal such as Pt. Ir or IrO as required ₂ Or a noble metal provided with a diffusion / reaction barrier film. In particular, when the noble metal of the lower electrode 15 and the upper electrode 17 is etched on the slope, the peripheral portion is remarkably formed into a tapered shape in which the thickness gradually decreases. In addition, the insulating film 13 shows an overall configuration formed through several steps, and is not particularly illustrated even if a protective insulating film or the like necessary for performing a heat treatment is included.
[0018]
According to the configuration of the above-described embodiment, the capacitor C1 is formed along the slope formed by the insulating film 13 from the upper end to the lower periphery with the connection plug 14 being substantially at the center. The capacitor area can be used more effectively than a capacitor on a plane and a capacitor installed upright as in the prior art. As a result, it is possible to provide a capacitor having a large accumulated charge amount as much as possible even if the cell occupation area is small.
Note that the configuration of the capacitor as described above is excellent in workability and step coverage, and can form a highly reliable memory cell. This will be described below.
[0019]
2 to 5 are cross-sectional views showing an example of a semiconductor memory device having the configuration shown in FIG. 1 and a method of manufacturing the same according to the second embodiment of the present invention in the order of steps. The same parts as those in FIG. 1 are described with the same reference numerals.
As shown in FIG. 2, a field effect transistor 12 is formed on a semiconductor substrate 11. That is, in the element region of the semiconductor substrate 11 having a predetermined impurity concentration, the gate insulating film 21 and the polysilicon layer 22 are sequentially formed on the channel region and the gate electrode G is patterned. Next, source / drain regions S / D are formed. Here, a source / drain region S / D having an LDD (Lightly Doped Drain) structure, that is, a so-called extension region may be formed. In this case, first, the low concentration region 23 is formed by impurity ion implantation using the region of the gate electrode G as a mask. Next, after depositing an insulating film so as to cover the gate electrode G by a CVD (Chemical Vapor Deposition) method, a spacer 24 is formed by anisotropic dry etching. Next, using the region of the gate electrode G and the spacer 24 as a mask, a high concentration region 25 of source / drain is formed by impurity ion implantation to form a source / drain region S / D. Although not shown, the polysilicon layer 22 of the gate G may be silicided. Further, a structure using a salicide process in which the source S and the drain D are silicided may be used.
[0020]
Next, an interlayer insulating film 131 covering the field effect transistor 12 is formed. During this time, a step of forming a selection line (bit line) may be performed according to a necessary step. The insulating film 131 is flattened using an etch-back method or a CMP (Chemical Mechanical Polishing) technique, and the opening 26 reaching the source S is formed using a lithography technique. After coating the inner wall of the opening 26 with a barrier film 27 of TiN, TaN, or the like, W is formed as a wiring metal 28 using a CVD method, and is buried through a CMP technique. Thereby, the connection plug 14 is formed. The connection plug 14 is not limited to such a W plug. The connection plug 14 may use, for example, a polysilicon plug.
[0021]
Next, a resist mask 29 is formed and anisotropically etched for a predetermined time. Thus, the level of the exposed insulating film 131 is changed from the level of L1 to the level of L2. Thus, the connection plug 14 is configured to protrude in the upper half. The shape of the protrusion of the connection plug 14 is not limited to the upper half. Depending on the height of the connection plug 14, it may be less than or equal to the upper half.
[0022]
Next, as shown in FIG. 3, an interlayer insulating film 132 is formed so as to cover the shape of the protruding connection plug 14. After that, anisotropic etching is performed to expose the upper end of the protruding connection plug 14 and leave a larger amount of the insulating film 132 in the periphery as it goes downward.
[0023]
Next, as shown in FIG. 4, a protective insulating film 133 is coated on the insulating film 132. The insulating film 133 is particularly important when a ferroelectric film is used as the capacitor insulating film 16 in a later step. The crystallization and stabilization of the ferroelectric film often involves heat treatment (recovery annealing) in an oxygen atmosphere. This may cause characteristics (threshold) of an element such as the field effect transistor 12 to fluctuate due to intrusion of oxygen. Therefore, as the insulating film 133, a film having a function of blocking oxygen, for example, a CVD nitride film (high-density plasma SiN film) or the like is used. On the other hand, the insulating film 133 may be omitted when a ferroelectric film is not used as the capacitor insulating film 16, when heat treatment in an oxygen atmosphere is not performed, or when the influence of a lower element is within an allowable range. . The insulating film 133 may secure exposure of the upper end portion of the connection plug 14 by using, for example, the mask pattern of the resist mask 29 shown in FIG. 2 again. As described above, the insulating film 13 in FIG. 1 includes at least the insulating films 131 to 133 formed so far.
[0024]
Next, the lower electrode material 15a is formed from the upper end of the connection plug 14 including the slope formed by the insulating film 132. The lower electrode material 15a is formed, for example, of Pt by a sputtering method. Alternatively, Ir and Pt may be stacked by a sputtering method. Next, the capacitor insulating film 16a is formed on the lower electrode material 15a. The capacitor insulating film 16a is formed by using a film selected from the various types of ferroelectric films described in the first embodiment by using a sputtering method, a CVD method, an MOCVD (Metal Organic CVD) method, or the like. Next, an upper electrode material 17a is formed on the capacitor insulating film 16a. As the upper electrode material 17a, for example, Pt is formed by a sputtering method.
[0025]
Next, as shown in FIG. 5, physical etching using the upper electrode material 17a, the capacitor insulating film 16a, and the lower electrode material 15a as masks in a region not covered with the resist mask (dashed line) formed in the predetermined region. It is removed by trimming or the like. After that, the insulating film for the capacitor is stabilized by heat treatment or the like. As a result, the lower electrode 15, the capacitor insulating film 16 and the upper electrode 17 are formed on the slope formed by the insulating film 132 from the upper end of the connection plug 14 and on the flat region above the insulating film 131 (in this case, on the insulating film 133). To form a capacitor C1. At least the peripheral portions of the upper electrode 17 and the lower electrode 15 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for etching residues to adhere to the etched side portion of the capacitor insulating film 16. Thereafter, although not shown, an interlayer insulating film and a protective film are formed. The upper electrode 17 may be connected to another wiring to provide a reference potential (e.g., plate potential).
[0026]
According to the configuration and method according to the second embodiment, the insulating film 132 covering the shape of the protruding connection plug 14 is anisotropically etched to form an appropriate slope. A capacitor C1 is formed along the slope from the upper end to below the connection plug 14 substantially at the center. Thereby, the capacitor can be easily processed with good step coverage and the capacitor area can be effectively used. Further, it also contributes to improving the step coverage of an insulating film and a protective film (not shown) formed after processing the capacitor C1. Further, the peripheral portions of the upper electrode 17 and the lower electrode 15 of the capacitor C1 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for the etching residue to adhere to the etched side portion of the capacitor insulating film 16 and contributes to the prevention of a short circuit between the upper electrode 17 and the lower electrode 15.
[0027]
FIG. 6 is a cross-sectional view illustrating a semiconductor memory device including a modification of the capacitor pattern of the second embodiment and a method of manufacturing the same according to the third embodiment of the present invention. In the step of FIG. 5, the capacitor C2 is patterned using another resist pattern. The upper electrode material 17a, the capacitor insulating film 16a, and the lower electrode material 15a in a region not covered with the resist mask (dashed line) formed in the predetermined region are removed by physical etching, trimming, or the like using the mask as a mask. As a result, a capacitor C2 is formed by laminating the lower electrode 15, the capacitor insulating film 16 and the upper electrode 17 on the slope formed on the insulating film 132 (here, on the insulating film 133) from the upper end of the connection plug 14. Since the patterning edge is on the slope, at least the peripheral edges of the upper electrode 17 and the lower electrode 15 have a tapered shape in which the thickness gradually decreases. Such a shape makes it difficult for etching residues to adhere to the etched side portion of the capacitor insulating film 16. Thereafter, although not shown, an interlayer insulating film and a protective film are formed. The upper electrode 17 may be connected to another wiring to provide a reference potential (e.g., plate potential).
[0028]
According to the configuration and the method according to the third embodiment, similarly to the first and second embodiments, the insulating film 132 covering the shape of the protruding connection plug 14 is anisotropically etched to form an appropriate slope. Form. A capacitor C2 is formed along the slope from the upper end to about the connection plug 14 as a center. Thereby, the capacitor can be easily processed with good step coverage and the capacitor area can be effectively used. Furthermore, it also contributes to improving the step coverage of an insulating film and a protective film (not shown) formed after processing the capacitor C2. Further, the peripheral portions of the upper electrode 17 and the lower electrode 15 of the capacitor C2 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for the etching residue to adhere to the etched side portion of the capacitor insulating film 16 and contributes to the prevention of a short circuit between the upper electrode 17 and the lower electrode 15.
[0029]
7 to 10 are cross-sectional views showing an example of a semiconductor memory device having the configuration shown in FIG. 1 and a method of manufacturing the same according to the fourth embodiment of the present invention in the order of steps. The same parts as those in FIG. 1 are described with the same reference numerals.
As shown in FIG. 7, a field effect transistor 12 is formed on a semiconductor substrate 11. This part is the same as in the second embodiment. Then, an interlayer insulating film 135 covering the field effect transistor 12 is formed. During this time, a step of forming a selection line (bit line) may be performed according to a necessary step. The insulating film 135 is planarized by using an etch-back method or a CMP (Chemical Mechanical Polishing) technique.
[0030]
Next, an insulating film 136 for protection is coated on the insulating film 135 to an appropriate thickness. The insulating film 136 is provided as an etching protection film (etching stopper). Further, a film having a function of blocking oxygen is more preferable. When a ferroelectric film is used as the capacitor insulating film 16, heat treatment (recovery annealing) in an oxygen atmosphere is often used for crystallization and stabilization of the ferroelectric film. This may cause characteristics (threshold) of an element such as the field effect transistor 12 to fluctuate due to intrusion of oxygen. Therefore, as the insulating film 136, for example, a CVD nitride film (high-density plasma SiN film) or the like is used as a film having a function of blocking oxygen and an etching stopper.
[0031]
Next, an interlayer insulating film 137 is formed over the insulating film 136. An opening 26 reaching the source S is formed on the insulating film 137 by using a lithography technique. After coating the inner wall of the opening 26 with a barrier film 27 of TiN, TaN, or the like, W is formed as a wiring metal 28 using a CVD method, and is buried through a CMP technique. Thereby, the connection plug 14 is formed. The connection plug 14 is not limited to such a W plug. The connection plug 14 may use, for example, a conductive polysilicon plug. In that case, in particular, the lower electrode 15 is made of Ir or IrO. ₂ It is preferable to provide a diffusion / reaction barrier film such as that between the main electrode (Pt or the like) and the connection plug 14.
[0032]
Next, a resist mask 29 is formed and anisotropically etched. Thus, the exposed insulating film 138 is removed from the level indicated by the broken line to the level of the insulating film 137 serving as an etching stopper. As a result, the configuration of the connection plug 14 is made to protrude by the thickness of the insulating film 138. That is, the protrusion of the shape of the connection plug 14 is determined by the thickness of the insulating film 135, the arrangement of the insulating film 136, and the thickness of the insulating film 137.
[0033]
Next, as shown in FIG. 8, an interlayer insulating film 138 is formed so as to cover the shape of the protruding connection plug 14. Thereafter, anisotropic etching is performed to expose the upper end portion of the protruding connection plug 14 and leave a larger amount of the insulating film 138 in the periphery toward the lower side. As described above, the insulating film 13 of FIG. 1 includes at least the insulating films 135 to 138 formed so far.
[0034]
Next, as shown in FIG. 9, a lower electrode material 15a is formed from the upper end of the connection plug 14 including the slope formed by the insulating film 138. The lower electrode material 15a is formed, for example, of Pt by a sputtering method. Alternatively, Ir and Pt may be stacked by a sputtering method. Next, the capacitor insulating film 16a is formed on the lower electrode material 15a. The capacitor insulating film 16a is formed by using a film selected from the various types of ferroelectric films described in the first embodiment by using a sputtering method, a CVD method, an MOCVD (Metal Organic CVD) method, or the like. Next, an upper electrode material 17a is formed on the capacitor insulating film 16a. As the upper electrode material 17a, for example, Pt is formed by a sputtering method.
[0035]
Next, as shown in FIG. 10, physical etching is performed using the upper electrode material 17a, the capacitor insulating film 16a, and the lower electrode material 15a in a region not covered with the resist mask (dashed line) formed in the predetermined region. It is removed by trimming or the like. As a result, the capacitor C1 is formed by laminating the lower electrode 15, the capacitor insulating film 16 and the upper electrode 17 on the slope formed by the insulating film 138 from the upper end of the connection plug 14 and on the flat region above the insulating film 137 in the vicinity thereof. You. At least the peripheral portions of the upper electrode 17 and the lower electrode 15 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for etching residues to adhere to the etched side portion of the capacitor insulating film 16. Thereafter, although not shown, an interlayer insulating film and a protective film are formed. The upper electrode 17 may be connected to another wiring to provide a reference potential (e.g., plate potential).
[0036]
According to the configuration and method according to the fourth embodiment, the protrusion of the shape of the connection plug 14 is determined by the thickness of the insulating film 135, the arrangement of the insulating film 136, and the thickness of the insulating film 137, and is excellent in controllability. In addition, the insulating film 136 can function not only as an etching stopper but also as a film functioning as a diffusion barrier for oxygen. The insulating film 138 covering the shape of the protruding connection plug 14 is anisotropically etched to form an appropriate slope. A capacitor C1 is formed along the slope from the upper end to below the connection plug 14 substantially at the center. Thereby, the capacitor can be easily processed with good step coverage and the capacitor area can be effectively used. Further, it also contributes to improving the step coverage of an insulating film and a protective film (not shown) formed after processing the capacitor C1. Further, the peripheral portions of the upper electrode 17 and the lower electrode 15 of the capacitor C1 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for the etching residue to adhere to the etched side portion of the capacitor insulating film 16 and contributes to the prevention of a short circuit between the upper electrode 17 and the lower electrode 15.
[0037]
FIG. 11 is a cross-sectional view showing a semiconductor memory device including a modification of the capacitor pattern of the fourth embodiment and a method of manufacturing the same according to the fifth embodiment of the present invention. In the process of FIG. 10, the capacitor C2 is patterned using another resist pattern. The upper electrode material 17a, the capacitor insulating film 16a, and the lower electrode material 15a in a region not covered with the resist mask (dashed line) formed in the predetermined region are removed by physical etching, trimming, or the like using the mask as a mask. Thus, a capacitor C2 is formed by laminating the lower electrode 15, the capacitor insulating film 16 and the upper electrode 17 on the slope formed by the insulating film 138 from the upper end of the connection plug 14. Since the patterning edge is on the slope, at least the peripheral edges of the upper electrode 17 and the lower electrode 15 have a tapered shape in which the thickness gradually decreases. Such a shape makes it difficult for etching residues to adhere to the etched side portion of the capacitor insulating film 16. Thereafter, although not shown, an interlayer insulating film, a protective film, and a wiring are formed. The upper electrode 17 may be connected to another wiring to provide a reference potential (e.g., plate potential).
[0038]
According to the configuration and the method according to the fifth embodiment, similarly to the first and fourth embodiments, the insulating film 138 covering the shape of the protruding connection plug 14 is anisotropically etched to form a suitable slope. Form. A capacitor C2 is formed along the slope from the upper end to about the connection plug 14 as a center. Thereby, the capacitor can be easily processed with good step coverage and the capacitor area can be effectively used. Furthermore, it also contributes to improving the step coverage of an insulating film and a protective film (not shown) formed after processing the capacitor C2. Further, the peripheral portions of the upper electrode 17 and the lower electrode 15 of the capacitor C2 have a tapered shape whose thickness gradually decreases. Such a shape makes it difficult for the etching residue to adhere to the etched side portion of the capacitor insulating film 16 and contributes to the prevention of a short circuit between the upper electrode 17 and the lower electrode 15.
[0039]
FIG. 12 is a sectional view showing a main part of a semiconductor memory device according to the sixth embodiment of the present invention. The same parts as those in the second embodiment will be described with the same reference numerals. In this embodiment, a select line (bit line) BL is shown. The selection line BL connected to the active layer of the drain D of the selection transistor 12 is arranged at a position lower than the height of the connection plug 14. Capacitor area can be used effectively, and design flexibility is high. Of course, the configuration of the capacitor C2 shown in the third embodiment may be adopted. Further, a configuration is shown in which the upper electrode 17 is supplied with a reference potential (plate potential or the like) by, for example, connecting a wiring 19 through an opening formed in the insulating film 18 between the planarized layers.
[0040]
FIG. 13 is a sectional view showing a main part of a semiconductor memory device according to a seventh embodiment of the present invention. The same parts as those in the fourth embodiment are described with the same reference numerals. In this embodiment, a select line (bit line) BL is shown. The selection line BL connected to the active layer of the drain D of the selection transistor 12 is arranged at a position lower than the height of the connection plug 14. Capacitor area can be used effectively, and design flexibility is high. Of course, the configuration of the capacitor C2 shown in the fifth embodiment may be adopted. Further, a configuration is shown in which the upper electrode 17 is supplied with a reference potential (plate potential or the like) by, for example, connecting a wiring 19 through an opening formed in the insulating film 18 between the planarized layers.
[0041]
As described above, according to the present invention, a capacitor is formed along the slope formed by the insulating film from the upper end to the lower peripheral with the connection plug as the center. Since the capacitor is formed on an inclined surface, the edge portion is easily processed into a tapered shape, and short-circuiting of the capacitor due to adhesion of a residual film can be prevented. The capacitor area can be used more effectively than a capacitor on a plane and a capacitor installed upright as in the prior art. As a result, it is possible to provide a capacitor having a large accumulated charge amount as much as possible even if the cell occupation area is small. As a result, it is possible to provide a ferroelectric memory capable of reducing the cell area while securing the capacitor area with a more optimized structure, and a method of manufacturing the same.
[Brief description of the drawings]
FIG. 1 is an exemplary sectional view showing a main part of a semiconductor memory device according to a first embodiment;
FIG. 2 is a first cross-sectional view showing an example of a semiconductor memory device having the configuration shown in FIG. 1 and a method of manufacturing the same according to the second embodiment in the order of steps;
FIG. 3 is a second sectional view following FIG. 2;
FIG. 4 is a third sectional view following FIG. 3;
FIG. 5 is a fourth sectional view following FIG. 4;
FIG. 6 is a sectional view showing a semiconductor memory device according to a third embodiment including a modification of the capacitor pattern of the second embodiment and a method of manufacturing the same.
FIG. 7 is a first sectional view showing an example of a semiconductor memory device having the configuration shown in FIG. 1 and a method of manufacturing the same according to the fourth embodiment in the order of steps;
FIG. 8 is a second sectional view following FIG. 7;
FIG. 9 is a third sectional view following FIG. 8;
FIG. 10 is a fourth sectional view following FIG. 9;
FIG. 11 is a cross-sectional view showing a semiconductor memory device according to a fifth embodiment including a modification of the capacitor pattern of the fourth embodiment and a method of manufacturing the same.
FIG. 12 is a sectional view showing a main part of a semiconductor memory device according to a sixth embodiment;
FIG. 13 is an exemplary sectional view showing a main part of a semiconductor memory device according to a seventh embodiment;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11 ... Semiconductor substrate, 12 ... Selection transistor (field-effect transistor), 13, 131-133, 135-138, 18 ... Insulating film, 14 ... Connection plug, 15 ... Lower electrode, 16 ... Capacitor insulating film, 17 ... Upper part Electrodes, 19: wiring, 21: gate insulating film, 22: polysilicon layer, 23: low concentration region of source / drain, 24: spacer, 25: high concentration region of source / drain, 26: opening, 27 ... Barrier film, 28: wiring metal, 29: resist mask, C1, C2: capacitor, S: source, D: drain, G: gate (control line, word line), BL: selection line (bit line)

Claims

半導体基板に形成された電界効果型トランジスタと、
前記電界効果型トランジスタを覆う層間の絶縁膜と、
前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、
前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の絶縁膜、及び前記絶縁膜上の上部電極を含むキャパシタと、
を具備したことを特徴とする半導体記憶装置。A field-effect transistor formed on a semiconductor substrate;
An insulating film between the layers covering the field-effect transistor;
A conductive member that penetrates through the insulating film and is connected to an active layer of the field-effect transistor;
A lower electrode electrically connected to an upper end of the conductive member and formed along a slope formed by the insulating film from the upper end to a lower periphery of the conductive member substantially at the center, an insulating film on the lower electrode; And a capacitor including an upper electrode on the insulating film;
A semiconductor memory device comprising:

半導体基板に形成された電界効果型トランジスタと、
前記電界効果型トランジスタを覆う層間の絶縁膜と、
前記絶縁膜を貫通して前記電界効果型トランジスタの活性層と接続される導電部材と、
前記導電部材の上端部と電気的に接続され前記導電部材を略中心として前記上端部から下方周辺の前記絶縁膜で構成される斜面に沿って形成された下部電極、前記下部電極上の強誘電体膜、及び前記絶縁膜上の上部電極を含む強誘電体キャパシタと、
を具備したことを特徴とする半導体記憶装置。A field-effect transistor formed on a semiconductor substrate;
An insulating film between the layers covering the field-effect transistor;
A conductive member that penetrates through the insulating film and is connected to an active layer of the field-effect transistor;
A lower electrode electrically connected to an upper end of the conductive member and formed along a slope formed by the insulating film from the upper end to a lower periphery from the upper end of the conductive member, and a ferroelectric on the lower electrode Body film, and a ferroelectric capacitor including an upper electrode on the insulating film,
A semiconductor memory device comprising:

少なくとも前記上部電極及び前記下部電極の周縁部は徐々に厚さが小さくなるテーパ形状を呈していることを特徴とする請求項１または２記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein at least peripheral portions of the upper electrode and the lower electrode have a tapered shape whose thickness gradually decreases.

前記電界効果型トランジスタの所定の活性層と接続される選択線が前記導電部材の高さよりも低い位置に配されていることを特徴とする請求項１〜３いずれか一つに記載の半導体記憶装置。4. The semiconductor memory according to claim 1, wherein a selection line connected to a predetermined active layer of the field effect transistor is disposed at a position lower than a height of the conductive member. apparatus.

半導体基板に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、
前記開孔部に導電部材を埋め込む工程と、
前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、
前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、
前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、
前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、
前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、
少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面とその近傍の前記第１絶縁膜上に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。Forming a field-effect transistor on a semiconductor substrate;
Forming a first insulating film between layers covering the field-effect transistor;
Forming an opening in the first insulating film for connection to an active layer of the field effect transistor;
Burying a conductive member in the opening,
Removing a part of the first insulating film so as to project the shape of the conductive member;
Forming a second insulating film between layers so as to cover the shape of the protruding conductive member;
Anisotropically etching the second insulating film so that the upper end of the protruding conductive member is exposed and more of the second insulating film is left in the periphery toward the lower side, and at least from the upper end of the conductive member. Forming a lower electrode material covering a slope formed by the second insulating film;
Forming an insulating film for a capacitor on the lower electrode material;
Forming an upper electrode material on the capacitor insulating film;
Etching to leave a stack of the lower electrode material, the capacitor insulating film, and the upper electrode material on at least the slope formed by the second insulating film and the first insulating film near the slope formed from the upper end of the conductive member. Process and
A method for manufacturing a semiconductor memory device, comprising:

半導体基板に電界効果型トランジスタを形成する工程と、
前記電界効果型トランジスタを覆う層間の第１絶縁膜を形成する工程と、
前記第１絶縁膜に前記電界効果型トランジスタの活性層と接続するための開孔部を形成する工程と、
前記開孔部に導電部材を埋め込む工程と、
前記導電部材の形状を突出させるように一部の前記第１絶縁膜を除去する工程と、
前記突出した前記導電部材の形状を覆うように層間の第２絶縁膜を形成する工程と、
前記突出した前記導電部材に関しその上端部を露出させ下方に向かうほど周辺に前記第２絶縁膜を多く残存させる前記第２絶縁膜の異方性エッチング工程と、少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面を覆う下部電極材料を形成する工程と、
前記下部電極材料上にキャパシタ用絶縁膜を形成する工程と、
前記キャパシタ用絶縁膜上に上部電極材料を形成する工程と、
少なくとも前記導電部材の上端部から前記第２絶縁膜で構成される斜面に前記下部電極材料、前記キャパシタ用絶縁膜及び前記上部電極材料の積層を残存させるエッチング工程と、
を具備したことを特徴とする半導体記憶装置の製造方法。Forming a field-effect transistor on a semiconductor substrate;
Forming a first insulating film between layers covering the field-effect transistor;
Forming an opening in the first insulating film for connection to an active layer of the field effect transistor;
Burying a conductive member in the opening,
Removing a part of the first insulating film so as to project the shape of the conductive member;
Forming a second insulating film between layers so as to cover the shape of the protruding conductive member;
Anisotropically etching the second insulating film so that the upper end of the protruding conductive member is exposed and more of the second insulating film is left in the periphery toward the lower side, and at least from the upper end of the conductive member. Forming a lower electrode material covering a slope formed by the second insulating film;
Forming an insulating film for a capacitor on the lower electrode material;
Forming an upper electrode material on the capacitor insulating film;
An etching step of leaving a stack of the lower electrode material, the capacitor insulating film and the upper electrode material on at least a slope formed by the second insulating film from an upper end of the conductive member;
A method for manufacturing a semiconductor memory device, comprising:

前記下部電極材料を形成する工程の前に少なくとも前記第２絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする請求項５または６記載の半導体記憶装置の製造方法。7. The semiconductor memory according to claim 5, further comprising, before the step of forming the lower electrode material, a step of covering at least the second insulating film with a protective insulating film for preventing intrusion of oxygen. Device manufacturing method.

前記下部電極材料を形成する工程の前に少なくとも前記第１絶縁膜上に酸素の侵入を防止する保護用の絶縁膜を被覆する工程を含むことを特徴とする請求項５または６記載の半導体記憶装置の製造方法。7. The semiconductor memory according to claim 5, further comprising, before the step of forming the lower electrode material, a step of covering at least the first insulating film with a protective insulating film for preventing penetration of oxygen. Device manufacturing method.

前記開孔部を形成する工程の前に前記電界効果型トランジスタの所定の活性層と接続する選択線を配線する工程を含むことを特徴とする請求項５〜７いずれか一つに記載の半導体記憶装置の製造方法。8. The semiconductor according to claim 5, further comprising a step of wiring a selection line connected to a predetermined active layer of the field-effect transistor before the step of forming the opening. A method for manufacturing a storage device.