JP2004356537A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】簡略化された製造プロセスにより製造可能な三次元半導体装置を提供する。
【解決手段】第１部材１０４と第２部材１０８を接合して形成された三次元半導体装置が提供される。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群１０６を含む。
【選択図】図１Ｆ
【解決手段】第１部材１０４と第２部材１０８を接合して形成された三次元半導体装置が提供される。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群１０６を含む。
【選択図】図１Ｆ
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、第１部材及び第２部材を含む複数の部材を接合して形成された半導体装置又はそのような装置の製造方法に関する。
【０００２】
【発明の背景】
三次元半導体装置に関連する先行技術文献として特許文献１がある。特許文献１に記載された三次元回路素子の製造方法は、半導体基板上に多孔質層を形成する工程と、多孔質層上に単結晶半導体層を形成する工程と、単結晶半導体層に第１の二次元回路素子を形成する工程と、第１の二次元回路素子を支持基板に張り合わせた後に張り合わせ体から半導体基板を取り除き、これにより半導体基板から支持基板に第１の二次元回路素子を転写する工程と、第１の二次元回路素子が転写された支持基板を第２の二次元回路素子を有する基板と張り合わせる工程を含む。
【０００３】
以下、特許文献１に記載された三次元回路素子の製造方法を説明する。
【０００４】
まず、図７Ａに示すように、半導体基板上に陽極化成により多孔質層２を形成し、更に、その多孔質層２上に単結晶シリコン層３を形成する。
【０００５】
次に、図７Ｂに示すように、多孔質層２上に形成された単結晶シリコン層３に一層目の二次元ＬＳＩ４を形成する。二次元ＬＳＩ４には、素子分離用酸化膜５、ＭＯＳＦＥＴ６、多結晶シリコン配線７、層間絶縁膜８、ビアホール８ａ、表面金属配線９、層間絶縁膜１０が含まれる。
【０００６】
次に、図７Ｃに示すように、二次元ＬＳＩ４の表面にポリイミド１１をコーティングし、その上に支持基板１２を接着する。
【０００７】
次に、図７Ｄに示すように、単結晶シリコン基板１から、支持基板１２によって支持された二次元ＬＳＩ４を分離する。
【０００８】
次に、図７Ｅに示すように、剥離した二次元ＬＳＩ４の裏面（下面）側の単結晶シリコン層３及び素子分離用酸化膜５に、多結晶シリコン配線７に達するスルーホール１３を形成し、このスルーホール１３内に酸化膜１４を形成する。そして、酸化膜１４を部分的にエッチング除去して多結晶シリコン配線７を再び露出させ、多結晶シリコン配線７とコンタクトする裏面金属配線１５を形成し、更にポリイミド１６をコーティングした後、スルーホール１３内の裏面金属配線１５の凹部にＡｕ／Ｉｎプール１７を形成する。
【０００９】
一方、図７Ｆに示すように、別の単結晶シリコン基板２１上に上述と同様にして多孔質シリコン層２２および単結晶シリコン層２３を形成し、更に、単結晶シリコン層２３に二次元ＬＳＩ２４を形成する。二次元ＬＳＩ２４には、素子分離用酸化膜２５、ＭＯＳＦＥＴ２６、多結晶シリコン配線２７、層間絶縁膜２８、ビアホール２８ａ、表面金属配線２９、層間絶縁膜３０、ビアホール３０ａ、タングステンプラグ３１が含まれる。
【００１０】
次に、図７Ｇに示すように、図７Ｆに示す二次元ＬＳＩ２４の表面（上面）に図７Ｅに示す二次元ＬＳＩ４の裏面をポリイミド１６、３０により接着し、張り合わせる。
【００１１】
次に、図７Ｄと同様にして、単結晶シリコン基板２１から二次元ＬＳＩ４、２４を分離する。
【００１２】
このようにして、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩを必要な層数だけ順次張り合わせることで、目的とする三次元超ＬＳＩを完成させることができる。
【００１３】
【特許文献１】
特開平１１−１７１０７号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述の三次元ＬＳＩの製造方法では、多孔質層２上に形成された二次元ＬＳＩ４を支持基板１２に接着した後に、支持基板１２によって支持された二次元ＬＳＩ４を単結晶シリコン基板１から分離し、その分離面に半導体プロセスを施して、裏面金属配線１５を形成し、これに別の単結晶シリコン基板２１に形成された二次元ＬＳＩ２４の表面を張り合わせ、その後、支持基板１２を研磨またはエッチングにより除去する工程となっており、積層プロセスが複雑である。
【００１５】
本発明は、上記の背景に鑑みてなされたものであり、例えば、三次元半導体装置の製造プロセスを簡略化すること、又は、簡略化された製造プロセスにより製造可能な半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、第１部材及び第２部材を含む複数の部材を接合して形成された半導体装置に関する。ここで、前記第１部材は、前記第１部材と前記第２部材との接合面側に第１面を有し、前記接合面の反対側に第２面を有し、前記第２部材は、前記接合面側に第３面を有し、前記接合面の反対側に第４面を有する。前記第１部材は、前記第１部材と前記第２部材との接合前に前記第１面に形成された第１回路素子群を含み、前記第２部材は、前記接合前に前記第３面に形成された第２回路素子群を含む。前記第１回路素子群と前記第２回路素子群とは、電気的に接続されている。
【００１７】
本発明の好適な実施の形態によれば、前記第１部材は、例えば、前記第２面に隣接した第１分離層を有する第１材料部材から前記第１分離層を利用して分離された部材である。また、前記第２部材は、例えば、前記第４面に隣接した第２分離層を有する第２材料部材から前記第２分離層を利用して分離された部材である。
【００１８】
本発明の好適な実施の形態によれば、前記第１回路素子群及び前記第２回路素子群は、それぞれ凸状電極を含み、前記第１回路素子群の凸状電極と前記第２回路素子群の凸状電極とが接合されていることが好ましい。或いは、前記第１回路素子群の電極と前記第２回路素子群の電極とは、プラグを介することなく接続されていることが好ましい。
【００１９】
本発明の半導体装置の製造方法は、第１面及び第２面を有する第１部材の前記第１面に第１回路素子群を形成する第１工程と、第３面及び第４面を有する第２部材の前記第３面に第２回路素子群を形成する第２工程と、前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程とを含む。
【００２０】
本発明の好適な実施の形態によれば、前記第１工程は、前記第１部材に第１分離層を形成する工程と、前記第１部材の前記第１分離層の上方に第１回路素子群を形成する工程とを含みうる。この場合において、前記製造方法は、前記結合体が形成された後に前記第１部材を前記第１分離層において分割する工程を更に含みうる。
【００２１】
更に、前記第２工程は、前記第２部材に第２分離層を形成する工程と、前記第２部材の前記第２分離層の上方に第２回路素子群を形成する工程とを含みうる。この場合において、前記製造方法は、前記結合体が形成された後に前記第２部材を前記第２分離層において分割する工程を更に含みうる。
【００２２】
【発明の実施の形態】
図１Ａ〜図１Ｆは、本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示している。
【００２３】
まず、図１Ｅ及び図１Ｆを参照しながら本発明の好適な実施の形態の三次元半導体装置の構造を説明する。本発明の好適な実施の形態の三次元半導体装置は、第１部材（例えば、単結晶シリコン等の半導体）１０４と第２部材（例えば、単結晶シリコン等の半導体）１０８を接合して形成されている。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群（例えば、例えば、アレイ状に配列された光電変換素子等のような受光部群）１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群（例えば、受光部群を制御するための回路素子群及び／又は受光部群から得られる信号を記憶及び／又は処理するための回路素子群等）１０６を含む。
【００２４】
以下、図１Ａ〜図１Ｆを順に参照しながら本発明の好適な実施の形態の三次元半導体装置及びその製造方法を説明する。
【００２５】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法などにより分離層として１又は複数の多孔質シリコン層を形成する。以下では、単結晶シリコン基板１０１上に２層の多孔質シリコン層１０２、１０３を形成するものとして説明する。陽極化成法を適用した場合、多孔質層は、表面から深部に向かって形成される。２層以上の多孔質層を形成する場合、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質層１０２を形成することが好ましい。これにより、表面側には多孔率の小さい多孔質層１０３が形成され、その下に多孔率の大きな多孔質層１０２が形成される。このように特徴付けられた多層構造によれば、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後における単結晶シリコン基板１０１の分割を容易にすることができる。
【００２６】
ここで、多孔質シリコン層を形成する代わりに、第１半導体基板（第１部材）１０１の所定深さの領域に水素等のイオンを注入することによりイオン注入層を形成してもよい。このようなイオン注入層も分離層として機能しうる。
【００２７】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４などを原料ガスとするＣＶＤ法により、多孔質シリコン層１０３の表面に存在する穴を塞いで下地となる多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、多孔質シリコン層１０３上に単結晶シリコン層（半導体層）１０４をエピタキシャル成長させる。
【００２８】
エピタキシャル成長層である単結晶シリコン層１０４の不純物濃度や厚さは、形成すべきデバイス（回路素子）の設計に依存するが、典型的には、不純物濃度は１０１４〜１０１７／ｃｍ３、厚さは１０μｍ以下である。エピタキシャル成長層の厚さの制御性は非常に高いので、デバイスに最適な厚さの単結晶シリコン層１０４を容易に得ることができる。
【００２９】
続いて、図１Ｃに示すように、単結晶シリコン層１０４に、通常の半導体プロセスにより、固体撮像装置（例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ）の受光部１０５を形成する。ここで、受光部１０５は２次元に配列された回路素子群から成り、ＣＣＤやＣＭＯＳ構造の光電変換素子を含む。
【００３０】
一方、図１Ｄに示すように、別の第２半導体基板１０８の表面にも、通常の半導体プロセスにより、固体撮像装置の受光部１０５を制御し及び／又は受光部１０５から得られる信号を記憶及び／又は処理する機能を有する回路（例えば、受光部の制御回路、画像信号の処理回路、メモリ等）１０６を形成する。そして、第２半導体基板１０８の表面に、第１半導体基板１０１上に形成された受光部１０５をフェイスダウンで接合する。この接合は、受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群との電気的な接続を伴うものである。また、この接合は、例えば３５０℃以下の比較的低温で実施可能であるため、それぞれの基板に形成されている回路素子群のプロセス温度の最高値より低いので、素子特性の劣化は生じない。受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群とは、それぞれに設けられた凸状電極を接合することにより電気的に接続されうる。この場合、従来例のような層間の電気接続のためのプラグは不要である。
【００３１】
ここで、第１半導体基板１０１上に、受光部１０５の他に、受光部１０５を制御し受光部１０５から得られる信号を記憶・処理する機能回路の一部を形成することもでき、第１半導体基板１、第２半導体基板１０８上に形成すべき回路素子の分配は、デバイス設計、プロセス設計、回路設計等に応じて最適化されうる。
【００３２】
受光部１０５をＣＭＯＳセンサ構造として形成し、第２半導体基板１０８の表面に、各ピクセルごとに信号を記憶・処理する機能を有する回路を形成し、該回路に対する二次元の入力信号を並列で処理する構成とすることにより、高速動作・フィードバック制御が可能になり、高性能の網膜チップを実現することができる。
【００３３】
次に、接合した２枚の半導体基板１０１、１０８を第１半導体基板１０１に形成されている多孔質層１０２、１０３付近で分離或いは分割する。多孔質層には大きな応力が加わっており、しかも密度が低いためにエッチング速度が速い。したがって、多孔質層１０２、１０３を側方からエッチングする方法や、多孔質層１０２、１０３に外部から応力を印加する方法などにより、第１半導体基板１０１を分割しうる。しかしながら、図１Ｅに示すように、多孔質シリコン層１０２、１０３付近に細く絞った高圧水流（ウォータジェット）等の流体を打ち込んで分離或いは分割する方法は、より信頼性が高く優れた方法である。
【００３４】
第１半導体基板１０１を多孔質層の部分で分割した面は、必要に応じて、多孔質シリコン層のエッチングによる除去、化学的機械的研磨（ＣＭＰ）等による平坦化、パッシベーション膜の形成が行われる。
【００３５】
更に、固体撮像装置をカラー化する場合には、光を入射させる面にカラーフィルタを形成する工程が追加されうる。
【００３６】
第２半導体基板１０８に形成された回路１０６によって記憶され又は処理された信号は、該回路１０６に接続された電極パッド１０７を通して取り出すことができる。電極パッド１０７からの信号の引き出しは、例えば、図１Ｆに示すように、電極パッド１０７が露出するように単結晶シリコン層１０４の一部（受光部１０５が形成された領域以外の不要な領域）を除去し、露出した電極パッド１０７にワイヤボンディングを行うことによりなされうる。或いは、図２に示すように、単結晶シリコン層１０４の表面側（分離面側）に電極パッド１１０を形成し、電極パッド１１０と電極パッド１０７とをプラグ１０９によって接続することにより、電極パッド１１０を介して信号を引き出すこともできる。
【００３７】
以上のようにして作製されうる三次元構造の半導体装置は、受光部５が形成された第１半導体基板１０１（単結晶シリコン層１０４）の表面（第１面）側が第２半導体基板１０８の表面（第３面）側に接合され、第１半導体基板１０１の単結晶シリコン層１０４の裏面（第２面；多結晶シリコン層との界面）側が第１半導体基板１０１と第２半導体基板１０２との接合面の反対側（すなわち、光の入射面側）に配置される。
【００３８】
一方、多孔質シリコン層１０２において分割された後の第１半導体基板１０１は、表面に残る多孔質シリコン層を除去後、表面研磨を行うことにより、その厚さを除けば、プロセス前の状態と同様の状態になるので、繰り返して使うことが可能であり、その分だけ製造コストが低減される。
【００３９】
第２半導体基板としては、シリコン基板の他、例えば、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、などの基板を採用してもよく、また、第１半導体基板と第２半導体基板とが異なる素材からなるものであれば、異種素材から成るデバイスを実現することができる。
【００４０】
また、第１半導体基板は、ポーラス層の形成及びポーラス層上に単結晶層をできれば良いので、シリコン基板以外に、ゲルマニウム基板も使用できる。
【００４１】
更に、多孔質層上に形成されるエピタキシャル層は、格子定数が近ければ、基板の結晶に制限されない。例えば、基板をシリコン基板とし、多孔質層上のエピタキシャル層をゲルマニウム層、または、シリコン・ゲルマニウム混晶層としたり、基板をゲルマニウム基板とし、エピタキシャル層を砒化ガリウム層としたりすることができる。
【００４２】
二次元回路素子は、３層又はそれ以上積層されてもよい。以下、二次元回路素子を３層以上積層する方法の具体例を説明する。
【００４３】
図１Ｅに示す工程で第１半導体基板１０１を多孔質層１０２、１０３を利用して分割した後に、図３に示すように、単結晶シリコン層１０４中の回路素子群１０５及び／又は第２半導体基板１０８中の回路素子群１０６と、単結晶シリコン層１０４上に積層すべき層中の回路素子群とを電気的に接続するための電気経路を形成した後に、単結晶シリコン層１０４上に電気接続の中継を行う配線層１２３を積層すればよい。電気経路は、例えば、単結晶シリコン層１０４中に、回路素子群１０５及び／又は回路素子群１０６と電気的に接続するためのプラグ１２１を形成し、必要に応じて単結晶シリコン層１０４の上面（第２面）を化学機械研磨（ＣＭＰ）等により平坦化し、その上にプラグ１２１と電気的に接続された配線層１２３を形成することにより得ることができる。
【００４４】
その後、配線層１２３が形成された面に、第３半導体基板の多孔質層上のエピタキシャル層（単結晶シリコン層等の半導体層）に形成された第３の二次元回路素子１３１をフェイスダウンで接合し、第３半導体基板を多孔質層で分割する。これにより、３層の二次元回路素子を有する三次元半導体装置を得ることができる。
【００４５】
同様の方法により、４層以上の二次元回路素子を有する三次元半導体装置を得ることができる。この場合において、図３におけるエピタキシャル層１０４と同様に、第３の二次元回路素子１３１を含むエピタキシャル層を平坦な状態として、その上に新たな層を積層すべきである。
【００４６】
図３に示す例では、第３半導体基板の多孔質層上のエピタキシャル層に形成された第３の二次元回路素子１３１をフェイスダウンで配線層１２１に接合しているが、図４に示すように、第３の二次元回路素子１３１を含むエピタキシャル層１３０をフェイスアップで配線層１２３に接合することも可能である。この場合には、第３半導体基板の多孔質層上のエピタキシャル層１３０に第３の二次元回路素子１３１を形成した面に、シリコンなどの支持基板を接着剤等で貼り付けた状態で、多孔質層の部分において第３半導体基板を剥離する。その剥離面を第２の二次元回路素子１０５を含むエピタキシャル層１０４の上面（第２面）側に形成されている配線層１２３に接合した後、支持基板を剥がして第３の二次元回路素子表面１３１を露出させ、下層に存在する配線層１２３にプラグ１３３によって電気的に接続することが好ましい。第３の二次元回路素子表面１３１を含むエピタキシャル層１３０上には、該当する回路素子に接続された電極パッドが形成されうる。
【００４７】
更に、第３の二次元回路素子１３１の面に第４の二次元回路素子をフェイスダウンで接合してもよいし、その上に更に二次元回路素子を積層してもよい。
【００４８】
また、上記の実施の形態では、第２の二次元回路素子１０５が形成された第２半導体基板１０８を分割していないが、第２半導体基板１０８の表面に多孔質層及びエピタキシャル層を順に形成し、そのエピタキシャル層に第２の二次元回路素子１０８を形成し、例えば、第２の二次元回路素子１０６に第１の二次元回路素子１０５を接合した後において第２半導体基板１０８を多孔質層を利用して分割することで、より薄い三次元半導体装置を得ることができる。
【００４９】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、最上層として、受光部層をフェイスダウンで積層し、接合面とは反対面から入射する構成とすることで、従来の固体撮像装置に比較して、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００５０】
また、本発明の好適な実施の形態の製造方法によれば、第１半導体基板を第２半導体基板に接合する前に第１半導体基板を支持基板に接合する工程、及び、支持基板に接合した第１半導体基板を第２半導体基板に接合した後に、該支持基板を取り除く工程が不要であるので、製造工程が大幅に簡略化され、低コストで三次元半導体装置を製造することができる。
【００５１】
【実施例】
［第１実施例］
本発明の第１実施例として、図１Ａ〜図１Ｆを参照しながらＣＭＯＳイメージセンサ（固体撮像装置）の製造方法を説明する。
【００５２】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法により２層の多孔質シリコン層１０２、１０３を形成する。この際、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質１０２を形成する。これにより、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後の単結晶シリコン基板１０１の分離を容易にすることができる。
【００５３】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４を原料ガスとするＣＶＤ法により、多孔質シリコン層の表面に存在する穴を塞いで下地である多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、単結晶シリコン層１０４をエピタキシャル成長させる。
【００５４】
エピタキシャル成長層１０４の厚さは、ＣＭＯＳイメージセンサの個別の設計に依存するが、厚さは１０μｍ以下程度である。
【００５５】
続いて、図１Ｃに示すように、エピタキシャル層１０４に、通常の半導体プロセスを用いて、ＣＭＯＳイメージセンサのセンサ部１０５を形成する。
【００５６】
一方、第２半導体基板として、別の単結晶シリコン基板１０８の表面には、通常の半導体プロセスにより、ＣＭＯＳイメージセンサのセンサ部１０５を構成する各素子を制御し、各素子から得られる画像信号を処理するために、各素子に１対１で対応する回路から成る回路部１０６及び電極パッド１０７を形成する。また、回路群１０６の周囲には、センサ部１０５を構成する各素子には対応せず、イメージセンサの制御・信号出力等に必要な周辺回路が形成される。そして、第２半導体基板１０８の表面に、図１Ｄに示すように、第１半導体基板１０１に形成されたＣＭＯＳイメージセンサのセンサ部１０５を第２半導体基板の表面に形成された回路群１０６にフェイスダウンで接合する。
【００５７】
ここで、ＣＭＯＳイメージセンサのセンサ部１０５の電極と制御・処理などを行なうための回路群１０６の対応する電極を直接接続するために、それぞれの電極を凸状に形成することが好ましい。また、ＣＭＯＳイメージセンサのセンサ部１０５を透過した入射光が、回路群１０６で雑音源となることを避けるために、第１半導体基板１０１と第２半導体基板１０８との接合に先立って又は接合の際に、遮蔽膜１１１をセンサ部１０５の表面又は第２半導体基板１０８（回路群１０６）の表面に設けることが好ましい。
【００５８】
次に、図１Ｅに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板の多孔質層１０２、１０３付近に打ち込むことにより、第１半導体基板１０１を多孔質層１０２、１０３の部分において分離或いは分割する。
【００５９】
次いで、分離面に残った多孔質シリコンをエッチングにより除去した後、図１Ｆに示すように、電極パッド１０７の上部を単結晶シリコン層１０４から除去する。
【００６０】
その後、カラーフィルタ及び／又は反射防止膜を形成し、各チップに分離する。
【００６１】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、最上層として、受光部層をフェイスダウンで積層し、接合面とは反対面から入射する構成とすることで、従来の固体撮像装置に比較して、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００６２】
更に、上記のような固体撮像素子を含む集積回路として構成された半導体装置は、例えば、デジタルスチルカメラ、デジタルムービーカメラ等の電子カメラを含む画像処理装置、又は、そのような画像処理装置による処理結果に応じて動作する自立システム又は自立ロボットの構成部品として好適である。
【００６３】
［第２実施例］
本発明の第２実施例として、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ（無線装置）の製造方法を説明する。この製造方法では、第１半導体基板としての単結晶シリコン基板上に多孔質シリコン層及びエピタキシャル層を順に形成し、該エピタキシャル層にメモリを形成する。また、別の工程で、第２半導体基板である単結晶シリコン基板に多孔質シリコン及びエピタキシャル層を順に形成し、該エピタキシャル層にＲＦ回路を形成する。次いで、第１半導体基板に形成されたメモリと第２半導体基板に形成されたＲＦ回路とをフェイスツウ フェイスで接合してＲＦタグを作製する。
【００６４】
以下、図５Ａ〜図５Ｅを参照しながら本発明の第２実施例としてのＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ（無線装置）の製造方法を説明する。
【００６５】
まず、第１実施例と同様の方法で第１半導体基板としての単結晶シリコン基板２０１上に多孔質シリコン層２０２、２０３及びエピタキシャル層２０４を形成し、エピタキシャル層２０４に回路素子群としてメモリ回路２０５を形成する。また、別の工程で、第１実施例と同様の方法で第２半導体基板としての単結晶シリコン基板２０８上に多孔質シリコン層２２２、２２３及びエピタキシャル層２１０を形成し、エピタキシャル層２１０に回路素子群としてＲＦ回路２０６を形成する。
【００６６】
次いで、図５Ａに示すように、第１半導体基板２０１に形成されたメモリ回路２０５と第２半導体基板２０８に形成されたＲＦ回路２０６とをフェイスツウ フェイスで接合する。この接合においてメモリ回路２０５の電極とＲＦ回路２０６の対応する電極とが直接接続されるように、それぞれの電極を凸状に形成しておくことが好ましい。
【００６７】
次いで、図５Ｂに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板における第１半導体基板２０１の多孔質層２０２、２０３付近に打ち込むことにより、第１半導体基板２０１を分割する。この際、細く絞った高圧水流の径は、多孔質層２０２、２０３の厚さに比べて非常に大きいので、第１半導体基板２０１のみを選択的に分割するためには、第１半導体基板２０１に形成される多孔質層２０２、２０３の歪を第２半導体基板２０８の多孔質層２２２、２２３の歪より大きくしておくことが好ましい。これは、例えば、第１半導体基板２０１に多孔質層を形成する際の電流密度を第２半導体基板２０８に多孔質層を形成する際よりも大きくすることにより実現されうる。第１半導体基板２０１の分割後、エピタキシャル層２０４上に残った多孔質層２０３をエッチングにより除去する。
【００６８】
次いで、図５Ｃに示すように、フォトリソグラフィープロセスにより、ＲＦ回路素子２０６に接続されている電極パッド２０７の上部の不要なエピタキシャル層２０６を除去し、電極パッド２０７に接続された第１の取り出し電極２２６を形成する。その後、図５Ｄに示すように、第１の取り出し電極２２６側に支持基体（ハンドル基板）２２７を貼り付け、再び細く絞った高圧水流（ウォータジェット）により、第２半導体基板２０８を多孔質層２２２、２２３で分割し、エピタキシャル層２０８の下面に残った多孔質層２２３をエッチングによって除去する。次いで、図５Ｅに示すように、第２の取り出し電極２２８を形成する。
【００６９】
ここで、図６に示すように、取り出し電極を一面に形成する構成であれば、裏面電極の形成は不要であり、多孔質層２２３の除去工程を省くことができる。
【００７０】
最後に、上記のようにして形成された積層基板をチップ化する。ここで、積層基板は非常に薄いので、クリーブやレーザによるチップ化が可能であり、チップ化のための切りしろを大幅に狭くできるので、ＲＦタグの収率を向上させることができる。
【００７１】
以上の方法により、プロセスの整合性が悪いメモリ回路とロジック回路をそれぞれ最適なプロセスで形成した後に、メモリ回路とロジック回路を混載したＲＦタグを低コストで製造することができる。
【００７２】
また、ウォータジェットで分離された第１、第２半導体基板は、表面の多孔質層を除去し、表面を研磨することにより再利用が可能であり、これにより製造コストが更に低減される。
【００７３】
上記のようなＲＦ回路を含む集積回路として構成された半導体装置は、例えば、携帯端末等の情報処理装置の構成部品として好適である。
【００７４】
【発明の効果】
本発明によれば、例えば、三次元半導体装置の製造プロセスを簡略化することができ、また、簡略化された製造プロセスにより製造可能な三次元半導体装置を提供することができる。
【図面の簡単な説明】
【図１Ａ】、
【図１Ｂ】、
【図１Ｃ】、
【図１Ｄ】、
【図１Ｅ】、
【図１Ｆ】本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示す図である。
【図２】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図３】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図４】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】、
【図５Ｄ】、
【図５Ｅ】本発明の好適な実施例の三次元半導体装置の製造方法を工程順に示す図である。
【図６】本発明の好適な実施例の三次元半導体装置の構成例を示す図である。
【図７Ａ】、
【図７Ｂ】、
【図７Ｃ】、
【図７Ｄ】、
【図７Ｅ】、
【図７Ｆ】、
【図７Ｇ】特開平１１−１７１０７号公報に記載された三次元回路素子の製造方法を示す図である。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、第１部材及び第２部材を含む複数の部材を接合して形成された半導体装置又はそのような装置の製造方法に関する。
【０００２】
【発明の背景】
三次元半導体装置に関連する先行技術文献として特許文献１がある。特許文献１に記載された三次元回路素子の製造方法は、半導体基板上に多孔質層を形成する工程と、多孔質層上に単結晶半導体層を形成する工程と、単結晶半導体層に第１の二次元回路素子を形成する工程と、第１の二次元回路素子を支持基板に張り合わせた後に張り合わせ体から半導体基板を取り除き、これにより半導体基板から支持基板に第１の二次元回路素子を転写する工程と、第１の二次元回路素子が転写された支持基板を第２の二次元回路素子を有する基板と張り合わせる工程を含む。
【０００３】
以下、特許文献１に記載された三次元回路素子の製造方法を説明する。
【０００４】
まず、図７Ａに示すように、半導体基板上に陽極化成により多孔質層２を形成し、更に、その多孔質層２上に単結晶シリコン層３を形成する。
【０００５】
次に、図７Ｂに示すように、多孔質層２上に形成された単結晶シリコン層３に一層目の二次元ＬＳＩ４を形成する。二次元ＬＳＩ４には、素子分離用酸化膜５、ＭＯＳＦＥＴ６、多結晶シリコン配線７、層間絶縁膜８、ビアホール８ａ、表面金属配線９、層間絶縁膜１０が含まれる。
【０００６】
次に、図７Ｃに示すように、二次元ＬＳＩ４の表面にポリイミド１１をコーティングし、その上に支持基板１２を接着する。
【０００７】
次に、図７Ｄに示すように、単結晶シリコン基板１から、支持基板１２によって支持された二次元ＬＳＩ４を分離する。
【０００８】
次に、図７Ｅに示すように、剥離した二次元ＬＳＩ４の裏面（下面）側の単結晶シリコン層３及び素子分離用酸化膜５に、多結晶シリコン配線７に達するスルーホール１３を形成し、このスルーホール１３内に酸化膜１４を形成する。そして、酸化膜１４を部分的にエッチング除去して多結晶シリコン配線７を再び露出させ、多結晶シリコン配線７とコンタクトする裏面金属配線１５を形成し、更にポリイミド１６をコーティングした後、スルーホール１３内の裏面金属配線１５の凹部にＡｕ／Ｉｎプール１７を形成する。
【０００９】
一方、図７Ｆに示すように、別の単結晶シリコン基板２１上に上述と同様にして多孔質シリコン層２２および単結晶シリコン層２３を形成し、更に、単結晶シリコン層２３に二次元ＬＳＩ２４を形成する。二次元ＬＳＩ２４には、素子分離用酸化膜２５、ＭＯＳＦＥＴ２６、多結晶シリコン配線２７、層間絶縁膜２８、ビアホール２８ａ、表面金属配線２９、層間絶縁膜３０、ビアホール３０ａ、タングステンプラグ３１が含まれる。
【００１０】
次に、図７Ｇに示すように、図７Ｆに示す二次元ＬＳＩ２４の表面（上面）に図７Ｅに示す二次元ＬＳＩ４の裏面をポリイミド１６、３０により接着し、張り合わせる。
【００１１】
次に、図７Ｄと同様にして、単結晶シリコン基板２１から二次元ＬＳＩ４、２４を分離する。
【００１２】
このようにして、単結晶シリコン層に形成された薄膜状の二次元ＬＳＩを必要な層数だけ順次張り合わせることで、目的とする三次元超ＬＳＩを完成させることができる。
【００１３】
【特許文献１】
特開平１１−１７１０７号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述の三次元ＬＳＩの製造方法では、多孔質層２上に形成された二次元ＬＳＩ４を支持基板１２に接着した後に、支持基板１２によって支持された二次元ＬＳＩ４を単結晶シリコン基板１から分離し、その分離面に半導体プロセスを施して、裏面金属配線１５を形成し、これに別の単結晶シリコン基板２１に形成された二次元ＬＳＩ２４の表面を張り合わせ、その後、支持基板１２を研磨またはエッチングにより除去する工程となっており、積層プロセスが複雑である。
【００１５】
本発明は、上記の背景に鑑みてなされたものであり、例えば、三次元半導体装置の製造プロセスを簡略化すること、又は、簡略化された製造プロセスにより製造可能な半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、第１部材及び第２部材を含む複数の部材を接合して形成された半導体装置に関する。ここで、前記第１部材は、前記第１部材と前記第２部材との接合面側に第１面を有し、前記接合面の反対側に第２面を有し、前記第２部材は、前記接合面側に第３面を有し、前記接合面の反対側に第４面を有する。前記第１部材は、前記第１部材と前記第２部材との接合前に前記第１面に形成された第１回路素子群を含み、前記第２部材は、前記接合前に前記第３面に形成された第２回路素子群を含む。前記第１回路素子群と前記第２回路素子群とは、電気的に接続されている。
【００１７】
本発明の好適な実施の形態によれば、前記第１部材は、例えば、前記第２面に隣接した第１分離層を有する第１材料部材から前記第１分離層を利用して分離された部材である。また、前記第２部材は、例えば、前記第４面に隣接した第２分離層を有する第２材料部材から前記第２分離層を利用して分離された部材である。
【００１８】
本発明の好適な実施の形態によれば、前記第１回路素子群及び前記第２回路素子群は、それぞれ凸状電極を含み、前記第１回路素子群の凸状電極と前記第２回路素子群の凸状電極とが接合されていることが好ましい。或いは、前記第１回路素子群の電極と前記第２回路素子群の電極とは、プラグを介することなく接続されていることが好ましい。
【００１９】
本発明の半導体装置の製造方法は、第１面及び第２面を有する第１部材の前記第１面に第１回路素子群を形成する第１工程と、第３面及び第４面を有する第２部材の前記第３面に第２回路素子群を形成する第２工程と、前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程とを含む。
【００２０】
本発明の好適な実施の形態によれば、前記第１工程は、前記第１部材に第１分離層を形成する工程と、前記第１部材の前記第１分離層の上方に第１回路素子群を形成する工程とを含みうる。この場合において、前記製造方法は、前記結合体が形成された後に前記第１部材を前記第１分離層において分割する工程を更に含みうる。
【００２１】
更に、前記第２工程は、前記第２部材に第２分離層を形成する工程と、前記第２部材の前記第２分離層の上方に第２回路素子群を形成する工程とを含みうる。この場合において、前記製造方法は、前記結合体が形成された後に前記第２部材を前記第２分離層において分割する工程を更に含みうる。
【００２２】
【発明の実施の形態】
図１Ａ〜図１Ｆは、本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示している。
【００２３】
まず、図１Ｅ及び図１Ｆを参照しながら本発明の好適な実施の形態の三次元半導体装置の構造を説明する。本発明の好適な実施の形態の三次元半導体装置は、第１部材（例えば、単結晶シリコン等の半導体）１０４と第２部材（例えば、単結晶シリコン等の半導体）１０８を接合して形成されている。第１部材１０４は、第１部材１０４と第２部材１０８との接合面側に第１面を有し、該接合面の反対側に第２面を有する。第２部材１０８は、該接合面側に第３面を有し、該接合面の反対側に第４面を有する。第１部材１０４は、第１部材１０４と第２部材１０８との接合前において、該第１面に形成された回路素子群（例えば、例えば、アレイ状に配列された光電変換素子等のような受光部群）１０５を含み、第２部材１０８は、第１部材１０４と第２部材１０８との接合前において、該第３面に形成された回路素子群（例えば、受光部群を制御するための回路素子群及び／又は受光部群から得られる信号を記憶及び／又は処理するための回路素子群等）１０６を含む。
【００２４】
以下、図１Ａ〜図１Ｆを順に参照しながら本発明の好適な実施の形態の三次元半導体装置及びその製造方法を説明する。
【００２５】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法などにより分離層として１又は複数の多孔質シリコン層を形成する。以下では、単結晶シリコン基板１０１上に２層の多孔質シリコン層１０２、１０３を形成するものとして説明する。陽極化成法を適用した場合、多孔質層は、表面から深部に向かって形成される。２層以上の多孔質層を形成する場合、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質層１０２を形成することが好ましい。これにより、表面側には多孔率の小さい多孔質層１０３が形成され、その下に多孔率の大きな多孔質層１０２が形成される。このように特徴付けられた多層構造によれば、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後における単結晶シリコン基板１０１の分割を容易にすることができる。
【００２６】
ここで、多孔質シリコン層を形成する代わりに、第１半導体基板（第１部材）１０１の所定深さの領域に水素等のイオンを注入することによりイオン注入層を形成してもよい。このようなイオン注入層も分離層として機能しうる。
【００２７】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４などを原料ガスとするＣＶＤ法により、多孔質シリコン層１０３の表面に存在する穴を塞いで下地となる多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、多孔質シリコン層１０３上に単結晶シリコン層（半導体層）１０４をエピタキシャル成長させる。
【００２８】
エピタキシャル成長層である単結晶シリコン層１０４の不純物濃度や厚さは、形成すべきデバイス（回路素子）の設計に依存するが、典型的には、不純物濃度は１０１４〜１０１７／ｃｍ３、厚さは１０μｍ以下である。エピタキシャル成長層の厚さの制御性は非常に高いので、デバイスに最適な厚さの単結晶シリコン層１０４を容易に得ることができる。
【００２９】
続いて、図１Ｃに示すように、単結晶シリコン層１０４に、通常の半導体プロセスにより、固体撮像装置（例えば、ＣＣＤイメージセンサ、ＣＭＯＳイメージセンサ）の受光部１０５を形成する。ここで、受光部１０５は２次元に配列された回路素子群から成り、ＣＣＤやＣＭＯＳ構造の光電変換素子を含む。
【００３０】
一方、図１Ｄに示すように、別の第２半導体基板１０８の表面にも、通常の半導体プロセスにより、固体撮像装置の受光部１０５を制御し及び／又は受光部１０５から得られる信号を記憶及び／又は処理する機能を有する回路（例えば、受光部の制御回路、画像信号の処理回路、メモリ等）１０６を形成する。そして、第２半導体基板１０８の表面に、第１半導体基板１０１上に形成された受光部１０５をフェイスダウンで接合する。この接合は、受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群との電気的な接続を伴うものである。また、この接合は、例えば３５０℃以下の比較的低温で実施可能であるため、それぞれの基板に形成されている回路素子群のプロセス温度の最高値より低いので、素子特性の劣化は生じない。受光部１０５を構成する回路素子群と第２半導体基板１０８側の回路１０６を構成する回路素子群とは、それぞれに設けられた凸状電極を接合することにより電気的に接続されうる。この場合、従来例のような層間の電気接続のためのプラグは不要である。
【００３１】
ここで、第１半導体基板１０１上に、受光部１０５の他に、受光部１０５を制御し受光部１０５から得られる信号を記憶・処理する機能回路の一部を形成することもでき、第１半導体基板１、第２半導体基板１０８上に形成すべき回路素子の分配は、デバイス設計、プロセス設計、回路設計等に応じて最適化されうる。
【００３２】
受光部１０５をＣＭＯＳセンサ構造として形成し、第２半導体基板１０８の表面に、各ピクセルごとに信号を記憶・処理する機能を有する回路を形成し、該回路に対する二次元の入力信号を並列で処理する構成とすることにより、高速動作・フィードバック制御が可能になり、高性能の網膜チップを実現することができる。
【００３３】
次に、接合した２枚の半導体基板１０１、１０８を第１半導体基板１０１に形成されている多孔質層１０２、１０３付近で分離或いは分割する。多孔質層には大きな応力が加わっており、しかも密度が低いためにエッチング速度が速い。したがって、多孔質層１０２、１０３を側方からエッチングする方法や、多孔質層１０２、１０３に外部から応力を印加する方法などにより、第１半導体基板１０１を分割しうる。しかしながら、図１Ｅに示すように、多孔質シリコン層１０２、１０３付近に細く絞った高圧水流（ウォータジェット）等の流体を打ち込んで分離或いは分割する方法は、より信頼性が高く優れた方法である。
【００３４】
第１半導体基板１０１を多孔質層の部分で分割した面は、必要に応じて、多孔質シリコン層のエッチングによる除去、化学的機械的研磨（ＣＭＰ）等による平坦化、パッシベーション膜の形成が行われる。
【００３５】
更に、固体撮像装置をカラー化する場合には、光を入射させる面にカラーフィルタを形成する工程が追加されうる。
【００３６】
第２半導体基板１０８に形成された回路１０６によって記憶され又は処理された信号は、該回路１０６に接続された電極パッド１０７を通して取り出すことができる。電極パッド１０７からの信号の引き出しは、例えば、図１Ｆに示すように、電極パッド１０７が露出するように単結晶シリコン層１０４の一部（受光部１０５が形成された領域以外の不要な領域）を除去し、露出した電極パッド１０７にワイヤボンディングを行うことによりなされうる。或いは、図２に示すように、単結晶シリコン層１０４の表面側（分離面側）に電極パッド１１０を形成し、電極パッド１１０と電極パッド１０７とをプラグ１０９によって接続することにより、電極パッド１１０を介して信号を引き出すこともできる。
【００３７】
以上のようにして作製されうる三次元構造の半導体装置は、受光部５が形成された第１半導体基板１０１（単結晶シリコン層１０４）の表面（第１面）側が第２半導体基板１０８の表面（第３面）側に接合され、第１半導体基板１０１の単結晶シリコン層１０４の裏面（第２面；多結晶シリコン層との界面）側が第１半導体基板１０１と第２半導体基板１０２との接合面の反対側（すなわち、光の入射面側）に配置される。
【００３８】
一方、多孔質シリコン層１０２において分割された後の第１半導体基板１０１は、表面に残る多孔質シリコン層を除去後、表面研磨を行うことにより、その厚さを除けば、プロセス前の状態と同様の状態になるので、繰り返して使うことが可能であり、その分だけ製造コストが低減される。
【００３９】
第２半導体基板としては、シリコン基板の他、例えば、ゲルマニウム（Ｇｅ）、砒化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、などの基板を採用してもよく、また、第１半導体基板と第２半導体基板とが異なる素材からなるものであれば、異種素材から成るデバイスを実現することができる。
【００４０】
また、第１半導体基板は、ポーラス層の形成及びポーラス層上に単結晶層をできれば良いので、シリコン基板以外に、ゲルマニウム基板も使用できる。
【００４１】
更に、多孔質層上に形成されるエピタキシャル層は、格子定数が近ければ、基板の結晶に制限されない。例えば、基板をシリコン基板とし、多孔質層上のエピタキシャル層をゲルマニウム層、または、シリコン・ゲルマニウム混晶層としたり、基板をゲルマニウム基板とし、エピタキシャル層を砒化ガリウム層としたりすることができる。
【００４２】
二次元回路素子は、３層又はそれ以上積層されてもよい。以下、二次元回路素子を３層以上積層する方法の具体例を説明する。
【００４３】
図１Ｅに示す工程で第１半導体基板１０１を多孔質層１０２、１０３を利用して分割した後に、図３に示すように、単結晶シリコン層１０４中の回路素子群１０５及び／又は第２半導体基板１０８中の回路素子群１０６と、単結晶シリコン層１０４上に積層すべき層中の回路素子群とを電気的に接続するための電気経路を形成した後に、単結晶シリコン層１０４上に電気接続の中継を行う配線層１２３を積層すればよい。電気経路は、例えば、単結晶シリコン層１０４中に、回路素子群１０５及び／又は回路素子群１０６と電気的に接続するためのプラグ１２１を形成し、必要に応じて単結晶シリコン層１０４の上面（第２面）を化学機械研磨（ＣＭＰ）等により平坦化し、その上にプラグ１２１と電気的に接続された配線層１２３を形成することにより得ることができる。
【００４４】
その後、配線層１２３が形成された面に、第３半導体基板の多孔質層上のエピタキシャル層（単結晶シリコン層等の半導体層）に形成された第３の二次元回路素子１３１をフェイスダウンで接合し、第３半導体基板を多孔質層で分割する。これにより、３層の二次元回路素子を有する三次元半導体装置を得ることができる。
【００４５】
同様の方法により、４層以上の二次元回路素子を有する三次元半導体装置を得ることができる。この場合において、図３におけるエピタキシャル層１０４と同様に、第３の二次元回路素子１３１を含むエピタキシャル層を平坦な状態として、その上に新たな層を積層すべきである。
【００４６】
図３に示す例では、第３半導体基板の多孔質層上のエピタキシャル層に形成された第３の二次元回路素子１３１をフェイスダウンで配線層１２１に接合しているが、図４に示すように、第３の二次元回路素子１３１を含むエピタキシャル層１３０をフェイスアップで配線層１２３に接合することも可能である。この場合には、第３半導体基板の多孔質層上のエピタキシャル層１３０に第３の二次元回路素子１３１を形成した面に、シリコンなどの支持基板を接着剤等で貼り付けた状態で、多孔質層の部分において第３半導体基板を剥離する。その剥離面を第２の二次元回路素子１０５を含むエピタキシャル層１０４の上面（第２面）側に形成されている配線層１２３に接合した後、支持基板を剥がして第３の二次元回路素子表面１３１を露出させ、下層に存在する配線層１２３にプラグ１３３によって電気的に接続することが好ましい。第３の二次元回路素子表面１３１を含むエピタキシャル層１３０上には、該当する回路素子に接続された電極パッドが形成されうる。
【００４７】
更に、第３の二次元回路素子１３１の面に第４の二次元回路素子をフェイスダウンで接合してもよいし、その上に更に二次元回路素子を積層してもよい。
【００４８】
また、上記の実施の形態では、第２の二次元回路素子１０５が形成された第２半導体基板１０８を分割していないが、第２半導体基板１０８の表面に多孔質層及びエピタキシャル層を順に形成し、そのエピタキシャル層に第２の二次元回路素子１０８を形成し、例えば、第２の二次元回路素子１０６に第１の二次元回路素子１０５を接合した後において第２半導体基板１０８を多孔質層を利用して分割することで、より薄い三次元半導体装置を得ることができる。
【００４９】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、最上層として、受光部層をフェイスダウンで積層し、接合面とは反対面から入射する構成とすることで、従来の固体撮像装置に比較して、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００５０】
また、本発明の好適な実施の形態の製造方法によれば、第１半導体基板を第２半導体基板に接合する前に第１半導体基板を支持基板に接合する工程、及び、支持基板に接合した第１半導体基板を第２半導体基板に接合した後に、該支持基板を取り除く工程が不要であるので、製造工程が大幅に簡略化され、低コストで三次元半導体装置を製造することができる。
【００５１】
【実施例】
［第１実施例］
本発明の第１実施例として、図１Ａ〜図１Ｆを参照しながらＣＭＯＳイメージセンサ（固体撮像装置）の製造方法を説明する。
【００５２】
まず、図１Ａに示すように、第１半導体基板としての単結晶シリコン基板１０１上に陽極化成法により２層の多孔質シリコン層１０２、１０３を形成する。この際、まず、多孔率の小さい多孔質層１０３を形成し、続いて、多孔率の大きい多孔質１０２を形成する。これにより、エピタキシャル成長前において基板の表面に存在する穴を塞ぐ工程を容易にするとともに、２枚の半導体基板を接合した後の単結晶シリコン基板１０１の分離を容易にすることができる。
【００５３】
次に、高温水素アニール及びＳｉＨ４、ＳｉＣｌ４を原料ガスとするＣＶＤ法により、多孔質シリコン層の表面に存在する穴を塞いで下地である多孔質シリコン層１０３の表面に良好な結晶面を形成するとともに、図１Ｂに示すように、単結晶シリコン層１０４をエピタキシャル成長させる。
【００５４】
エピタキシャル成長層１０４の厚さは、ＣＭＯＳイメージセンサの個別の設計に依存するが、厚さは１０μｍ以下程度である。
【００５５】
続いて、図１Ｃに示すように、エピタキシャル層１０４に、通常の半導体プロセスを用いて、ＣＭＯＳイメージセンサのセンサ部１０５を形成する。
【００５６】
一方、第２半導体基板として、別の単結晶シリコン基板１０８の表面には、通常の半導体プロセスにより、ＣＭＯＳイメージセンサのセンサ部１０５を構成する各素子を制御し、各素子から得られる画像信号を処理するために、各素子に１対１で対応する回路から成る回路部１０６及び電極パッド１０７を形成する。また、回路群１０６の周囲には、センサ部１０５を構成する各素子には対応せず、イメージセンサの制御・信号出力等に必要な周辺回路が形成される。そして、第２半導体基板１０８の表面に、図１Ｄに示すように、第１半導体基板１０１に形成されたＣＭＯＳイメージセンサのセンサ部１０５を第２半導体基板の表面に形成された回路群１０６にフェイスダウンで接合する。
【００５７】
ここで、ＣＭＯＳイメージセンサのセンサ部１０５の電極と制御・処理などを行なうための回路群１０６の対応する電極を直接接続するために、それぞれの電極を凸状に形成することが好ましい。また、ＣＭＯＳイメージセンサのセンサ部１０５を透過した入射光が、回路群１０６で雑音源となることを避けるために、第１半導体基板１０１と第２半導体基板１０８との接合に先立って又は接合の際に、遮蔽膜１１１をセンサ部１０５の表面又は第２半導体基板１０８（回路群１０６）の表面に設けることが好ましい。
【００５８】
次に、図１Ｅに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板の多孔質層１０２、１０３付近に打ち込むことにより、第１半導体基板１０１を多孔質層１０２、１０３の部分において分離或いは分割する。
【００５９】
次いで、分離面に残った多孔質シリコンをエッチングにより除去した後、図１Ｆに示すように、電極パッド１０７の上部を単結晶シリコン層１０４から除去する。
【００６０】
その後、カラーフィルタ及び／又は反射防止膜を形成し、各チップに分離する。
【００６１】
本発明の好適な応用例に係る三次元構造の固体撮像装置によれば、最上層として、受光部層をフェイスダウンで積層し、接合面とは反対面から入射する構成とすることで、従来の固体撮像装置に比較して、開口率及び入射立体角を大幅に改善することができ、これにより、画素の高密度化を容易にすることができる。また、第２半導体基板側には、画素サイズ内であれば回路規模に制限がないので、画素毎のメモリの搭載や二次元並列信号処理回路などを配置することができ、イメージセンサを多機能化することができる。
【００６２】
更に、上記のような固体撮像素子を含む集積回路として構成された半導体装置は、例えば、デジタルスチルカメラ、デジタルムービーカメラ等の電子カメラを含む画像処理装置、又は、そのような画像処理装置による処理結果に応じて動作する自立システム又は自立ロボットの構成部品として好適である。
【００６３】
［第２実施例］
本発明の第２実施例として、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ（無線装置）の製造方法を説明する。この製造方法では、第１半導体基板としての単結晶シリコン基板上に多孔質シリコン層及びエピタキシャル層を順に形成し、該エピタキシャル層にメモリを形成する。また、別の工程で、第２半導体基板である単結晶シリコン基板に多孔質シリコン及びエピタキシャル層を順に形成し、該エピタキシャル層にＲＦ回路を形成する。次いで、第１半導体基板に形成されたメモリと第２半導体基板に形成されたＲＦ回路とをフェイスツウ フェイスで接合してＲＦタグを作製する。
【００６４】
以下、図５Ａ〜図５Ｅを参照しながら本発明の第２実施例としてのＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ（無線装置）の製造方法を説明する。
【００６５】
まず、第１実施例と同様の方法で第１半導体基板としての単結晶シリコン基板２０１上に多孔質シリコン層２０２、２０３及びエピタキシャル層２０４を形成し、エピタキシャル層２０４に回路素子群としてメモリ回路２０５を形成する。また、別の工程で、第１実施例と同様の方法で第２半導体基板としての単結晶シリコン基板２０８上に多孔質シリコン層２２２、２２３及びエピタキシャル層２１０を形成し、エピタキシャル層２１０に回路素子群としてＲＦ回路２０６を形成する。
【００６６】
次いで、図５Ａに示すように、第１半導体基板２０１に形成されたメモリ回路２０５と第２半導体基板２０８に形成されたＲＦ回路２０６とをフェイスツウ フェイスで接合する。この接合においてメモリ回路２０５の電極とＲＦ回路２０６の対応する電極とが直接接続されるように、それぞれの電極を凸状に形成しておくことが好ましい。
【００６７】
次いで、図５Ｂに示すように、細く絞った高圧水流（ウォータジェット）を接合した２枚の半導体基板における第１半導体基板２０１の多孔質層２０２、２０３付近に打ち込むことにより、第１半導体基板２０１を分割する。この際、細く絞った高圧水流の径は、多孔質層２０２、２０３の厚さに比べて非常に大きいので、第１半導体基板２０１のみを選択的に分割するためには、第１半導体基板２０１に形成される多孔質層２０２、２０３の歪を第２半導体基板２０８の多孔質層２２２、２２３の歪より大きくしておくことが好ましい。これは、例えば、第１半導体基板２０１に多孔質層を形成する際の電流密度を第２半導体基板２０８に多孔質層を形成する際よりも大きくすることにより実現されうる。第１半導体基板２０１の分割後、エピタキシャル層２０４上に残った多孔質層２０３をエッチングにより除去する。
【００６８】
次いで、図５Ｃに示すように、フォトリソグラフィープロセスにより、ＲＦ回路素子２０６に接続されている電極パッド２０７の上部の不要なエピタキシャル層２０６を除去し、電極パッド２０７に接続された第１の取り出し電極２２６を形成する。その後、図５Ｄに示すように、第１の取り出し電極２２６側に支持基体（ハンドル基板）２２７を貼り付け、再び細く絞った高圧水流（ウォータジェット）により、第２半導体基板２０８を多孔質層２２２、２２３で分割し、エピタキシャル層２０８の下面に残った多孔質層２２３をエッチングによって除去する。次いで、図５Ｅに示すように、第２の取り出し電極２２８を形成する。
【００６９】
ここで、図６に示すように、取り出し電極を一面に形成する構成であれば、裏面電極の形成は不要であり、多孔質層２２３の除去工程を省くことができる。
【００７０】
最後に、上記のようにして形成された積層基板をチップ化する。ここで、積層基板は非常に薄いので、クリーブやレーザによるチップ化が可能であり、チップ化のための切りしろを大幅に狭くできるので、ＲＦタグの収率を向上させることができる。
【００７１】
以上の方法により、プロセスの整合性が悪いメモリ回路とロジック回路をそれぞれ最適なプロセスで形成した後に、メモリ回路とロジック回路を混載したＲＦタグを低コストで製造することができる。
【００７２】
また、ウォータジェットで分離された第１、第２半導体基板は、表面の多孔質層を除去し、表面を研磨することにより再利用が可能であり、これにより製造コストが更に低減される。
【００７３】
上記のようなＲＦ回路を含む集積回路として構成された半導体装置は、例えば、携帯端末等の情報処理装置の構成部品として好適である。
【００７４】
【発明の効果】
本発明によれば、例えば、三次元半導体装置の製造プロセスを簡略化することができ、また、簡略化された製造プロセスにより製造可能な三次元半導体装置を提供することができる。
【図面の簡単な説明】
【図１Ａ】、
【図１Ｂ】、
【図１Ｃ】、
【図１Ｄ】、
【図１Ｅ】、
【図１Ｆ】本発明の好適な実施の形態の三次元半導体装置の製造方法を工程順に示す図である。
【図２】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図３】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図４】本発明の好適な実施の形態の三次元半導体装置の構成例を示す図である。
【図５Ａ】、
【図５Ｂ】、
【図５Ｃ】、
【図５Ｄ】、
【図５Ｅ】本発明の好適な実施例の三次元半導体装置の製造方法を工程順に示す図である。
【図６】本発明の好適な実施例の三次元半導体装置の構成例を示す図である。
【図７Ａ】、
【図７Ｂ】、
【図７Ｃ】、
【図７Ｄ】、
【図７Ｅ】、
【図７Ｆ】、
【図７Ｇ】特開平１１−１７１０７号公報に記載された三次元回路素子の製造方法を示す図である。
Claims (8)
- 第１部材及び第２部材を含む複数の部材を接合して形成された半導体装置であって、
前記第１部材は、前記第１部材と前記第２部材との接合面側に第１面を有し、前記接合面の反対側に第２面を有し、
前記第２部材は、前記接合面側に第３面を有し、前記接合面の反対側に第４面を有し、
前記第１部材は、前記第１部材と前記第２部材との接合前に前記第１面に形成された第１回路素子群を含み、
前記第２部材は、前記接合前に前記第３面に形成された第２回路素子群を含み、
前記第１回路素子群と前記第２回路素子群とが電気的に接続されていることを特徴とする半導体装置。 - 前記第１部材は、前記第２面に隣接した第１分離層を有する第１材料部材から前記第１分離層を利用して分離された部材であることを特徴とする請求項１に記載の半導体装置。
- 前記第２部材は、前記第４面に隣接した第２分離層を有する第２材料部材から前記第２分離層を利用して分離された部材であることを特徴とする請求項２に記載の半導体装置。
- 前記第１回路素子群及び前記第２回路素子群は、それぞれ凸状電極を含み、前記第１回路素子群の凸状電極と前記第２回路素子群の凸状電極とが接合されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
- 前記第１回路素子群の電極と前記第２回路素子群の電極とは、プラグを介することなく接続されていることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
- 半導体装置の製造方法であって、
第１面及び第２面を有する第１部材の前記第１面に第１回路素子群を形成する第１工程と、
第３面及び第４面を有する第２部材の前記第３面に第２回路素子群を形成する第２工程と、
前記第１部材の前記第１面側と前記第２部材の前記第３面側とを対面させて配置し、前記第１部材と前記第２部材との結合体を形成する第３工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１工程は、前記第１部材に第１分離層を形成する工程と、前記第１部材の前記第１分離層の上方に第１回路素子群を形成する工程とを含み、
前記製造方法は、前記結合体が形成された後に前記第１部材を前記第１分離層において分割する工程を更に含むことを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記第２工程は、前記第２部材に第２分離層を形成する工程と、前記第２部材の前記第２分離層の上方に第２回路素子群を形成する工程とを含み、
前記製造方法は、前記結合体が形成された後に前記第２部材を前記第２分離層において分割する工程を更に含むことを特徴とする請求項７に記載の半導体装置の製造方法。
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