JP2004356322A

JP2004356322A - Manufacturing method of semiconductor device and semiconductor manufacturing device

Info

Publication number: JP2004356322A
Application number: JP2003151325A
Authority: JP
Inventors: Shinji Takeoka; 慎治竹岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-05-28
Filing date: 2003-05-28
Publication date: 2004-12-16

Abstract

<P>PROBLEM TO BE SOLVED: To provide the manufacturing method of a semiconductor device with which bonding depth can be kept shallow without deteriorating concentration of an impurity implantation region, and to provide a semiconductor manufacturing device. <P>SOLUTION: Arsenic ions 2 of n-type impurities are implanted in a silicon substrate 1. Thus, the impurity implantation region 3 is formed. The silicon substrate 1 is heated to a temperature of 700°C to 800°C and a part of the arsenic ions is activated by irradiating the substrate with lamp light 4 for within one minute from above the silicon substrate 1. The substrate is irradiated with an infrared laser beam 5 whose oscillation wavelength is 2 μm to 7 μm and whose pulse width is not more than 1 ms from above the silicon substrate 1, and the impurities left as inactive existing in the impurity implantation region 3 are electrically activated. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法およびその製造方法に使用する半導体製造装置に関し、特に、極めて浅い接合をもつ半導体装置の製造方法およびその製造方法に使用する半導体製造装置に関する。
【０００２】
【従来の技術】
近年、シリコン単結晶を用いて超大規模集積回路をはじめとする集積度の高い半導体装置が形成されている。これらの半導体装置では、デザインルールの縮小化に伴ってゲート長が短くなるため、ショートチャネル効果が生じやすくなってしまう。ショートチャネル効果を抑制し、さらに、高速化を妨げる拡散抵抗の上昇を抑制するために、接合深さが浅く、かつ高濃度の不純物拡散層を形成することが要求されている。
【０００３】
電界効果型トランジスタ（ＭＩＳＦＥＴ）において、例えば、ゲート電極のゲート長が９０ｎｍ程度であれば、要求される接合深さ（不純物拡散層の上面から、不純物濃度が１０^１８ａｔｏｍｓ／ｃｍ^３となる位置までの深さ）は４０ｎｍ程度である。ゲート長が５０ｎｍ程度であれば、要求される接合深さは２０ｎｍ程度である。さらに、ゲート長が３０ｎｍ程度であれば、要求される接合深さは１０ｎｍ程度にまで小さい値となる。
【０００４】
不純物拡散層は、半導体層中に砒素、リン、ホウ素などの不純物イオンをドーピングした後、不純物を電気的に活性化するためのアニールを行うことにより形成される。高濃度で接合深さの浅い不純物拡散層を形成するためには、半導体層に、高濃度の不純物を浅くドーピングするだけでなく、不純物の拡散を抑制しつつアニールを進行させる技術が必要である。
【０００５】
従来におけるアニールの技術の一つとして、ハロゲンランプ等を用いて、シリコン基板全体を１０００〜１１００℃の温度で短時間加熱する赤外線急速熱処理（ＲＴＡ）法が知られている。例えば、５ｅＶ程度の低エネルギーで半導体層中に不純物をイオン注入した後に、最高到達温度の持続時間が０秒であるスパイクＲＴＡを行うことにより、接合深さが３５ｎｍ程度の極浅の不純物拡散層を形成することが報告されている（非特許文献１参照）。
【０００６】
【非特許文献１】
Ｍ．Ｍｅｈｒｏｔｒａ他、４１９−４２２．、ＩｎｔｅｒｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅＭｅｅｔｉｎｇ１９９９ａｔＷａｓｈｉｎｇｔｏｎＤＣ
【０００７】
【発明が解決しようとする課題】
しかしながら、ＲＴＡによるアニールでは、たとえ数秒の短時間の加熱であっても、注入された不純物は拡散してしまい、半導体層中に十分に浅い接合を形成することが困難であった。
【０００８】
図７（ａ），（ｂ）は、従来において、ＲＴＡ処理を用いて不純物を活性化する工程を示す断面図である。図７（ａ）に示すように、シリコン基板１０１の上部に、加速電圧５ＫｅＶ、ドーズ量１×１０^１５ａｔｍｓ／ｃｍ^２の条件で砒素イオン１０２をイオン注入することにより、不純物注入領域１０３を形成する。この時、不純物注入領域１０３の深さは１０ｎｍとなる。次に、図７（ｂ）に示す工程で、シリコン基板１０１にランプ光１０４を照射することにより、不純物を電気的に活性化させる。
【０００９】
図７（ｃ）は、ランプアニールの前後における不純物のプロファイルを示すグラフ図である。ランプ光１０４による加熱は、シリコン基板１０１の温度を１０５０℃の温度で２秒間保持することにより行った。図７（ｃ）から、不純物をイオン注入した時点では不純物の深さは１５ｎｍ以下であるが、ランプアニールを行うことによって不純物が拡散し、不純物が深さ３０ｎｍまで拡散していることがわかる。
【００１０】
ＲＴＡ温度を下げると、熱によって不純物が拡散する深さを浅くすることは可能である。しかしながら、ＲＴＡ温度が低下するにつれて半導体層中における不純物の固溶限界濃度も低下してしまう。例えば、シリコン結晶中の砒素原子の固溶限界は、１０００℃では２．５×１０^２０ａｔｏｍｓ／ｃｍ^３であるが、７００℃では、１０００℃における値の１／３である８．４×１０^１９ａｔｏｍｓ／ｃｍ^３となる。つまり、アニールの温度を低くすると、固溶限界濃度が低くなって活性化される不純物の濃度が低くなるため、不純物拡散層における拡散抵抗が高くなってしまう。以上のことから、不純物拡散層の拡散抵抗を低くするためには、アニールの温度を１０００℃以上の高温に保つ必要があるといえる。
【００１１】
本発明の目的は、不純物注入領域に含まれる不純物を活性化させるための熱処理を行う手段を講ずることにより、不純物の濃度を低下させることなく、接合深さを浅く保つことができる半導体装置の製造方法および半導体製造装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体層内に不純物をイオン注入することにより、第１の不純物注入領域を形成する工程（ａ）と、上記工程（ａ）の後に、熱処理を行うことにより上記半導体層を第１の温度に加熱する工程（ｂ）と、上記工程（ｂ）の後に、上記半導体層に対して、上記半導体層の真性半導体のバンドギャップ（基礎吸収端）よりも長い波長のパルス状赤外レーザー光を照射することにより、上記第１の不純物注入領域の温度を、上記第１の温度よりも高い第２の温度に加熱する工程（ｃ）とを備える。
【００１３】
これにより、半導体層に不純物を注入した後、工程（ｂ）で第１の不純物注入領域に含まれる不純物の一部を電気的に活性化することによって自由キャリアを生成し、工程（ｃ）でパルス状赤外レーザー光を照射することによって自由キャリアが生成した領域を瞬間的に加熱することができる。このとき、パルス状赤外レーザ光が半導体層の真性半導体のバンドギャップよりも長い波長を有することにより、半導体層のうち第１の不純物注入領域のみを選択的に加熱することができる。このように、パルス状赤外レーザ光の照射は選択的かつ短時間であるため不純物の拡散を抑えることができ、また、高温に加熱することができるため高濃度の不純物も完全に活性化することができる。したがって、第１の不純物注入領域に含まれる不純物の濃度を低下させることなく、接合深さを浅く保つことができる。つまり、拡散抵抗の上昇を伴うことなく、接合深さを浅くすることができる。
【００１４】
上記工程（ｂ）では、ランプ光を１分間以下だけ照射することにより、上記半導体層を７００℃以上９００℃以下に加熱して行することにより、第１の不純物注入領域に含まれる不純物の拡散を抑制しつつ、その不純物の一部を活性化することができる。
【００１５】
上記工程（ｃ）では、上記第１の不純物注入領域を１０００℃以上であって上記半導体層の融点以下の温度で加熱することにより、第１の不純物注入領域に含まれる不純物を完全に活性化することができる。
【００１６】
上記パルス状赤外レーザー光の波長は２μｍ以上７μｍ以下であることにより、第１の不純物注入領域が吸収しやすい波長であるので、半導体層のうち第１の不純物注入領域のみをさらに選択的に加熱することができる。
【００１７】
上記パルス状赤外レーザ−光のパルス幅は１ミリ秒以下であることにより、半導体層が加熱される時間がごく短いので、不純物の拡散をさらに抑制することができる。
【００１８】
上記工程（ａ）の前に、上記半導体層の上にゲート絶縁膜を形成し、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｄ）をさらに備え、上記工程（ａ）では、少なくとも上記ゲート電極をマスクとして、上記半導体層に上記不純物のイオン注入を行うことにより上記第１の不純物注入領域を形成すると、ショートチャネル効果も抑制することができる。
【００１９】
上記工程（ａ）の後に、上記ゲート電極の側面上に、上記半導体層の上方に延びるサイドウォールを形成する工程（ｅ）と、上記工程（ｅ）の後に、上記ゲート電極および上記サイドウォールをマスクとして上記半導体層内に不純物をイオン注入することにより、第２の不純物注入領域を形成する工程（ｆ）とをさらに備え、上記工程（ａ）または上記工程（ｆ）の後に、上記工程（ｂ）を行うことができる。
【００２０】
上記工程（ａ）では、上記半導体層の上面に対する法線方向から傾いた方向から上記不純物をイオン注入し、上記工程（ｃ）では、上記半導体層の上面に対する法線方向から傾いた方向から、上記パルス状赤外レーザ光を照射することにより、オーバラップ量および接合深さを制御することができる。
【００２１】
本発明の半導体製造装置は、半導体層に含まれる不純物を電気的に活性化するための熱処理を行う半導体装置であって、上記熱処理の熱源として、パルス状赤外レーザー光を発する光源を備える。
【００２２】
このような装置を用いることにより、半導体層の一部に不純物注入領域を形成し、その不純物の一部を活性化した後に、パルス状レーザ光を照射することができる。これにより、不純物注入領域を瞬間的かつ選択的に加熱することができるため不純物の拡散を抑えることができ、また、高温に加熱することができるため高濃度の不純物も完全に活性化することができる。したがって、不純物注入領域に含まれる不純物の濃度を低下させることなく、接合深さを浅く保つことができる。つまり、拡散抵抗の上昇を伴うことなく、接合深さを浅くすることができる。
【００２３】
上記パルス状赤外レーザ光を発することにより、上記半導体層のうち上記不純物が含まれる領域を１０００℃以上の温度に加熱すると、不純物を完全に活性化することができる。
【００２４】
上記パルス状赤外レーザー光の波長は２μｍ以上７μｍ以下であることにより、不純物注入領域で吸収されやすい波長であるので、半導体層のうち不純物注入領域のみをさらに選択的に加熱することができる。
【００２５】
上記パルス状赤外レーザ−光のパルス幅は１ミリ秒以下であることにより、半導体層が加熱される時間がごく短いので、不純物の拡散をさらに抑制することができる。
【００２６】
上記半導体層を支える支持部材をさらに備え、上記支持部材の動作によって、上記パルス状赤外線レーザ光を、上記半導体層の上面に対する法線方向から傾いた方向から照射することにより、オーバーラップ量および接合深さを制御することができる。
【００２７】
上記光源から発せられる上記パルス状赤外線レーザ光を上記半導体層の上面に導く照射光学系をさらに備え、上記照射光学系の動作によって、上記パルス状赤外線レーザ光を、上記半導体層の上面に対する法線方向から傾いた方向から照射することにより、オーバーラップ量および接合深さを制御することができる。
【００２８】
上記光源は、２．６μｍ以上３．３μｍ以下の発振波長を有する水素・フッ素レーザーであることが好ましい。
【００２９】
上記光源は、３．８μｍ以上４．３μｍ以下の発振波長を有する重水素・フッ素レーザーであることが好ましい。
【００３０】
上記光源は、５μｍ以上７μｍ以下の発振波長を有する一酸化炭素レーザーであることが好ましい。
【００３１】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態では、半導体基板の中に不純物注入領域を形成し、その領域を活性化する方法について説明する。図１（ａ）〜（ｃ）は、第１の実施形態において、シリコン基板中に不純物注入領域を形成し、不純物を活性化する工程を示す断面図である。
【００３２】
本実施形態では、まず、図１（ａ）に示す工程で、１×１０^１６／ｃｍ^３程度のＰ型不純物を含むシリコン基板１に、Ｎ型不純物の砒素イオン２を、加速電圧５ＫｅＶ、注入ドーズ量１×１０^１５／ｃｍ^２でイオン注入することにより、不純物深さが１０ｎｍの不純物注入領域３を形成する。
【００３３】
次に、図１（ｂ）に示す工程で、シリコン基板１の上方からランプ光４を１分以内の間だけ照射することにより、シリコン基板１を７００℃〜８００℃の温度まで加熱する。これにより、不純物注入領域３に含まれる砒素イオンのうちの一部を活性化する。
【００３４】
次に、図１（ｃ）に示す工程で、シリコン基板１の上方からパルス赤外レーザー光５を照射し、不純物注入領域３に存在する不活性なままの不純物を電気的に活性化する。このとき、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー光を、エネルギー密度１Ｊ／ｃｍ^２〜１０Ｊ／ｃｍ^２、パルス幅５００ナノ秒の条件で照射する。この工程では、シリコン基板１のうち不純物注入領域３のみが選択的に高温に加熱される。
【００３５】
以下に、不純物注入領域３に含まれる不純物の活性化がどのように進行するかについて、図１（ａ）〜（ｃ）および図２（ａ）〜（ｆ）を参照しながら説明する。
【００３６】
図２（ａ），（ｄ）は、図１（ａ）に示す工程で砒素イオン２を注入した直後の、シリコン基板１における不純物の状態を示す模式図およびグラフ図である。図２（ａ）に示すように、シリコン基板１の上部では、不活性な不純物１０ａを有する不純物注入領域３が形成されている。
【００３７】
図２（ｂ），（ｅ）は、図１（ｂ）に示す工程でランプ光４を照射した後の、シリコン基板１における不純物の状態を示す模式図およびグラフ図である。図２（ｂ）に示すように、ランプアニールを行った後の不純物注入領域３には、不活性な不純物１０ａと活性な不純物１０ｂとが混在している。より詳細にいうと、不純物注入領域３中においても不純物濃度は深さによって異なるので、図２（ｅ）に示すように、不純物注入領域３のうちで、濃度がランプ光４のアニール温度における固溶限界濃度（８００℃において、シリコン結晶に対する砒素原子の固溶限界濃度は１×１０^２０ａｔｏｍｓ／ｃｍ^３）を超える領域では、不純物のうちの一部が不活性の状態のままとなる。このランプ光４を用いたアニールは、従来のアニール温度（例えば１０００℃〜１１００℃程度）よりも低い温度で１分間だけ行うため、従来よりも不純物の拡散が少なくてすむ。不純物注入領域３の不純物プロファイルや深さは、アニールの前後でほとんど変化しない。
【００３８】
図２（ｃ），（ｆ）は、図１（ｃ）に示す工程でパルス状赤外レーザー光５を照射した後の、シリコン基板１における不純物の状態を示す模式図およびグラフ図である。図２（ｃ）に示すように、パルス状赤外レーザー光５を照射した後には、不純物注入領域３中に含まれる不純物は全て活性な不純物１０ｂとなっている。パルス状赤外レーザー光５の照射によって、不純物注入領域３は１０００℃以上の温度に選択的に加熱される。１０００℃の固溶限界濃度は、不純物注入領域３のどの深さの不純物濃度よりも高いので、図２（ｆ）に示すように、どの深さにおいても不純物は完全に活性化される。パルス状赤外レーザ光５の照射時間は、５００ナノ秒と非常に短いため、不純物の熱による拡散の度合いは非常に少ない。その結果、不純物注入領域３のキャリア濃度は２．５×１０^２０ａｔｏｍｓ／ｃｍ^３程度になり、その接合深さは２０ｎｍ以下となる。
【００３９】
次に、パルス状赤外線レーザ光が、シリコン基板１のうち不純物注入領域３に選択的に吸収される理由について説明する。
【００４０】
半導体に注入された不純物を活性化すると、自由キャリア（電子あるいは正孔）が生じる。生じた自由キャリアは、シリコン結晶中の格子振動と相互作用を起こし、吸収される光の波長領域と、その吸収の度合い（吸収係数の高低）を変化させる。つまり、半導体は、そのキャリア濃度によって、異なる波長領域の光を吸収する性質を有し、キャリア濃度が高いほどバンドギャップよりも長波長側の吸収係数が高くなる。
【００４１】
本実施形態では、図１（ｂ）に示す工程でアニールを行うことにより、不純物注入領域３では真性シリコンのバンドギャップ（基礎吸収端）である１．１μｍよりも大きな値である２〜７μｍの領域で光を吸収するようになる。その結果、不純物注入領域３は、シリコン基板１のうちの他の領域と比較して、赤外線の２μｍ〜７μｍの波長域に高い吸収係数を有するようになる。その後、図１（ｃ）に示す工程で、３．８μｍ〜４．３μｍの波長域の重水素・フッ素レーザー光を照射すると、パルス状赤外線レーザ光は、不純物注入領域３で多く吸収される。
【００４２】
以上に述べたように、本実施形態では、不純物注入領域３に含まれる不純物の一部を活性化した後にパルス状赤外レーザー光５を照射することにより、シリコン基板１のうち不純物注入領域３を選択的に加熱することができる。ここで、パルス状赤外レーザー光５を照射する時間は１ミリ秒以下（好ましくは５００ナノ秒以下）と非常に短い。そのため、不純物注入領域３は１０００度以上の高温に加熱されるにもかかわらず、含まれる不純物の拡散の度合いは低くてすむ。したがって、不純物注入領域３に含まれる不純物の濃度を低下させることなく、接合深さを浅く保つことができる。つまり、拡散抵抗の上昇を伴うことなく、接合深さを浅くすることができる。
【００４３】
なお、本実施形態ではＰ型のシリコン単結晶からなるシリコン基板１の中に砒素イオン２を注入したが、本発明では、同様の手法を用いて砒素の他のＮ型不純物であるリンをイオン注入してもよい。また、シリコン基板１としてＮ型のシリコン単結晶からなるシリコン基板を用いて、そのシリコン基板の中にホウ素などのＰ型不純物を注入してもよい。これらの場合にも、不純物注入領域３の深さを浅くすることができる。
【００４４】
また、本実施形態では、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー光を赤外レーザー光源として用いた場合について述べたが、本発明では、発振波長が２．３μｍ〜３．３μｍの水素・フッ素レーザー、あるいは発振波長が５μｍ〜７μｍの一酸化炭素レーザーを加熱光源として用いてもよい。これらのレーザの波長域も、不純物注入領域３が高い吸収係数を有する赤外線の波長域の範囲に含まれるので、不純物注入領域３を選択的に加熱することができる。
【００４５】
また、本実施の形態では、図１（ｂ）に示す工程でランプ光を照射したが、本発明では、他の方法によりシリコン基板１を加熱してもよい。
【００４６】
（第２の実施形態）
本実施形態では、第１の実施形態で説明した不純物拡散層を半導体装置に適用する例について説明する。図３（ａ）〜（ｆ）は、第２の実施形態における半導体装置を形成する工程を示す断面図である。
【００４７】
まず、図３（ａ）に示す工程で、Ｐ型のシリコン基板１１のうち素子分離用絶縁膜１６に囲まれる領域の上に、厚さ１．５〜２ｎｍのシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜１２と、ゲート絶縁膜１２の上に位置し、厚さ１００〜２００ｎｍのポリシリコンからなるゲート電極１３とを形成する。次に、ゲート電極１３をマスクとして、砒素イオン１４を加速電圧５ＫｅＶ、注入ドーズ量１×１０^１５／ｃｍ^２でイオン注入することにより、深さ１０ｎｍのソース・ドレインエクステンション領域１５を形成する。
【００４８】
次に、図３（ｂ）に示す工程で、シリコン基板１１の上方からランプ光１７を１分以内の間だけ照射することにより、シリコン基板１１を７００℃〜８００℃の温度まで加熱する。
【００４９】
次に、図３（ｃ）に示す工程で、シリコン基板１１の上方からパルス状赤外レーザー光１８を照射する。このとき、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー光を、エネルギー密度１Ｊ／ｃｍ^２〜１０Ｊ／ｃｍ^２、パルス幅５００ナノ秒の条件で照射する。このとき、シリコン基板１１のうちソース・ドレインエクステンション領域１５のみが選択的に高温に加熱される。この工程では、ソース・ドレインエクステンション領域１５の深さは２０ｎｍ以下となる。
【００５０】
次に、図３（ｄ）に示す工程で、シリコン基板１１の上に、ゲート電極１３を覆うように、シリコン酸化膜またはシリコン窒化膜等の絶縁膜（図示せず）を堆積する。その後、絶縁膜に対して異方性のエッチングを行うことにより、シリコン基板１１のうちゲート電極１３の側方に位置する領域の上に位置し、ゲート電極１３の側面に接する、幅５０ｎｍ〜７０ｎｍのサイドウォール１９を形成する。
【００５１】
その後、シリコン基板１１に、ゲート電極１３およびサイドウォール１９をマスクとして、リンイオン２０を、加速電圧２０ＫｅＶ、注入ドーズ量３×１０^１５／ｃｍ^２でイオン注入する。この工程により、深さ１００ｎｍのソース・ドレイン領域２１が形成される。
【００５２】
次に、図３（ｅ）に示す工程で、シリコン基板１１の上方からランプ光２２を１分以内の間だけ照射することにより、シリコン基板１１を７００℃〜８００℃の温度まで加熱する。
【００５３】
次に、図３（ｆ）に示す工程で、シリコン基板１１の上方からパルス状赤外レーザー光２３を照射する。このとき、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー光を、エネルギー密度１Ｊ／ｃｍ^２〜１０Ｊ／ｃｍ^２、パルス幅５００ナノ秒の条件で照射する。この工程では、ソース・ドレイン領域２１の接合深さを１００ｎｍ以下に保つことができる。以上の工程により、完全に活性化された不純物を有するソース・ドレインエクステンション領域１５およびソース・ドレイン領域２１を形成することができる。
【００５４】
次に、ソース・ドレインエクステンション領域１５における不純物の状態について説明する。
【００５５】
まず、図３（ａ）に示す工程で砒素イオン１４を注入した直後では、ソース・ドレインエクステンション領域１５に含まれる不純物は電気的に不活性であるため、ソース・ドレインエクステンション領域１５は、十分な濃度の自由キャリアを有していない。この状態のシリコン基板１１に、図３（ｂ）に示す工程でランプ光１７を照射すると、ソース・ドレインエクステンション領域１５におけるキャリア濃度を、固溶限界濃度（８００℃において、シリコン結晶に対する砒素原子の固溶限界濃度は１×１０^２０ａｔｏｍｓ／ｃｍ^３）を上限とする値にすることができる。このアニールは、従来のアニール温度（例えば１０００℃〜１１００℃）よりも低い温度で１分以内の間だけ行うため、従来よりも不純物の拡散が少なくてすむ。その結果、ソース・ドレインエクステンション領域１５の不純物プロファイルや深さは、ランプ光１７のアニールの前後でほとんど変化しない。
【００５６】
次に、図３（ｃ）に示す工程でパルス状赤外レーザー光１８を照射すると、ソース・ドレインエクステンション領域１５が、１０００℃以上の温度に選択的に加熱される。１０００℃の固溶限界濃度は、ソース・ドレインエクステンション領域１５のどの深さの不純物濃度よりも高いので、不純物は完全に活性化される。その結果、ソース・ドレインエクステンション領域１５のキャリア濃度は２．５×１０^２０ａｔｏｍｓ／ｃｍ^３程度になる。また、パルス状赤外レーザー光１８の照射時間はごく短いので、ソース・ドレインエクステンション領域１５の接合さを２０ｎｍ以下とすることができる。
【００５７】
次に、図３（ｄ）に示す工程で、リンイオン２０を注入した直後では、ソース・ドレイン領域２１に含まれる不純物は電気的に不活性であるため、ソース・ドレイン領域２１は十分な濃度の自由キャリアを有していない。この状態のシリコン基板１１に、図３（ｅ）に示す工程でランプ光２２を照射すると、ソース・ドレイン領域２１におけるキャリア濃度を、固溶限界濃度（８００℃において、シリコン結晶に対するリン原子の固溶限界濃度は３×１０^２０ａｔｏｍｓ／ｃｍ^３）を上限とする値にすることができる。このアニールは、従来のアニール温度（例えば１０００〜１１００℃）よりも低い温度で１分以内の間だけ行うため、従来よりも不純物の拡散が少なくてすむ。その結果、ソース・ドレインエクステンション領域１５およびソース・ドレイン領域２１の不純物プロファイルや深さは、アニールの前後でほとんど変化しない。
【００５８】
次に、図３（ｆ）に示す工程でパルス状赤外レーザー光２３を照射すると、ソース・ドレイン領域２１が、１０００℃以上の温度に選択的に加熱される。１０００℃の固溶限界濃度は、ソース・ドレイン領域２１のどの深さの不純物濃度よりも高いので、不純物は完全に活性化される。その結果、ソース・ドレイン領域２１のキャリア濃度は１×１０^２１ａｔｏｍｓ／ｃｍ^３程度になる。また、パルス状赤外レーザー光２３の照射はごく短時間であるため、ソース・ドレイン領域２１の接合深さを１００ｎｍ以下に、ソース・ドレインエクステンション領域１５の接合深さを２０ｎｍ以下に保つことができる。
【００５９】
以上に述べたように、本実施形態では、ソース・ドレインエクステンション領域１５およびソース・ドレイン領域２１（以下では、不純物注入領域１５，２１と呼ぶ）のそれぞれに含まれる不純物の一部を活性化した後にパルス状赤外レーザー光１８，２３を照射することにより、不純物注入領域１５，２１を選択的に加熱することができる。ここで、パルス状赤外レーザー光１８，２３を照射する時間は１ミリ秒以下と非常に短い。そのため、不純物注入領域１５，２１は１０００度以上の高温に加熱されるにもかかわらず、含まれる不純物の拡散の度合いは低くてすむ。したがって、不純物注入領域１５，２１に含まれる不純物の濃度を低下させることなく、接合深さを浅く保つことができる。つまり、拡散抵抗の上昇を伴うことなく、接合深さを浅くすることができ、ショートチャネル効果も抑制することができる。
【００６０】
なお、ソース・ドレインエクステンション領域１５には、ランプ光とパルス状の赤外線レーザ光とが２回ずつ照射されるが、照射時間はともに１ミリ秒以下（好ましくは５００ナノ秒以下）と非常に短いため、ソース・ドレインエクステンション領域１５に含まれる不純物の拡散の度合いは低くてすむ。
【００６１】
なお、本実施形態では、ソース・ドレインエクステンション領域１５の活性化とソース・ドレイン領域２１の活性化とを別々に行ったが、本発明では、同領域１５，２１の不純物注入を行った後に、まとめてランプ光照射およびパルス状赤外レーザー光照射を行ってもよい。
【００６２】
なお、本実施形態では、ソース・ドレインエクステンション領域１５のＮ型不純物として砒素を注入したが、本発明では、同様の手法を用いて、リンをイオン注入してもよい。シリコン基板１１として、Ｎ型のシリコン単結晶からなるシリコン基板を用いて、そのシリコン基板の中に、ホウ素などのＰ型不純物を注入してもよい。
【００６３】
（第３の実施形態）
第３の実施形態では、シリコン基板に斜めから不純物を注入して不純物注入領域を形成した後に、斜めからパルス状赤外線レーザ光を照射する方法について説明する。図４（ａ）〜（ｃ）は、第３の実施形態において、シリコン基板中に不純物注入領域を形成し、不純物を活性化する工程を示す断面図である。
【００６４】
本実施形態では、まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板３１のうち素子分離用絶縁膜３６に囲まれる領域の上に、厚さ１．５〜２ｎｍのシリコン酸化膜またはシリコン酸窒化膜からなるゲート絶縁膜３２と、ゲート絶縁膜３２の上に、厚さ１００〜２００ｎｍのポリシリコンからなるゲート電極３３とを形成する。
【００６５】
次に、ゲート電極３３をマスクとして、砒素イオン３４を、法線方向から左右に６０度傾いた方向からイオン注入することにより、ソース・ドレインエクステンション領域３５を形成する。このイオン注入を、加速電圧１０ＫｅＶ、注入ドーズ量１×１０^１５／ｃｍ^２の条件で行うことにより、ソース・ドレインエクステンション領域３５の深さは１０ｎｍとなる。本実施形態では、シリコン基板３１に対して斜めからイオン注入を行うことにより、ゲート電極３３の下部とソース・ドレインエクステンション領域３５とのオーバーラップ量を制御することができる。
【００６６】
次に、図４（ｂ）に示す工程で、シリコン基板３１の上方からランプ光３７を１分以内の間だけ照射することにより、シリコン基板３１を７００℃〜８００℃の温度まで加熱する。
【００６７】
次に、図４（ｃ）に示す工程で、法線方向から左右に６０度傾いた方向から、シリコン基板３１に対してパルス状赤外レーザー光３８を照射する。このとき、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー光を、エネルギー密度１Ｊ／ｃｍ^２〜１０Ｊ／ｃｍ^２、パルス幅５００ナノ秒の条件で照射する。この工程では、ソース・ドレインエクステンション領域３５の接合深さを２０ｎｍ以下にすることができる。また、ソース・ドレインエクステンション領域３５のオーバーラップ量（ソース・ドレインエクステンション領域３５のうちゲート電極３３の下方に位置する部分の、ゲート長方向の長さ）を２０ｎｍとすることができる。
【００６８】
その後、第２の実施形態で述べた方法と同様の方法により、ソース・ドレイン領域（図示せず）を形成することにより、半導体装置を形成することができる。
【００６９】
次に、ソース・ドレインエクステンション注入領域１５における不純物の状態について説明する。
【００７０】
まず、図４（ａ）に示す工程で砒素イオン３４を注入した直後では、ソース・ドレインエクステンション領域３５に含まれる不純物は電気的に不活性であるため、ソース・ドレインエクステンション領域３５は、十分な濃度の自由キャリアを有していない。この状態のシリコン基板３１に、図４（ｂ）に示す工程でランプ光３７を照射すると、ソース・ドレインエクステンション領域３５におけるキャリア濃度を、固溶限界（７００℃〜８００℃において、シリコン結晶に対する砒素原子の固溶限界濃度は１×１０^２０ａｔｏｍｓ／ｃｍ^３）を上限とする値にすることができる。このアニールは、従来のアニール温度（例えば１０００℃〜１１００℃）よりも低い温度で１分以内の間だけ行うため、従来よりも不純物の拡散が少なくてすむ。その結果、ソース・ドレインエクステンション領域３５の不純物プロファイルや深さは、ランプ光３７のアニールの前後でほとんど変化しない。
【００７１】
次に、図４（ｃ）に示す工程でパルス状赤外レーザー光３８を照射すると、ソース・ドレインエクステンション領域３５が、１０００℃以上の温度に選択的に加熱される。１０００℃の固溶限界濃度は、ソース・ドレインエクステンション領域３５のどの深さの不純物濃度よりも高いので、不純物は完全に活性化される。その結果、ソース・ドレインエクステンション領域３５のキャリア濃度は２．５×１０^２０ａｔｏｍｓ／ｃｍ^３程度になる。また、パルス状赤外レーザ光３８の照射はごく短時間であるため、ソース・ドレインエクステンション領域３８の接合深さは２０ｎｍ以下となる。
【００７２】
その後、ソース・ドレイン領域（図示せず）を形成する場合にも、ソースドレイン領域の活性化を、第２の実施形態と同様にランプ光とパルス状赤外レーザー光を用いて行うことにより、ソース・ドレインエクステンション領域３５に含まれる不純物の拡散の度合いを小さく抑えることができる。
【００７３】
本実施形態では、第２の実施形態と同様の効果を得ることができる。さらに、基板に対する法線方向から傾いた方向からイオン注入とパルス状赤外レーザ光の照射とを行うことにより、オーバーラップ量および接合深さを制御することができる。
【００７４】
なお、本実施形態では、砒素イオン３４のイオン注入とパルス状赤外レーザー光３８の照射とを法線方向から６０度傾いた方向から行うことにより、オーバーラップ量および接合深さを２０ｎｍとした。しかし、本発明では、角度を変化させることにより、オーバラップ量および接合深さを変化することができる。つまり、法線方向からの傾きを大きくすることによって、オーバーラップ量を増加させて接合深さを浅くすることができる。
【００７５】
また、本実施形態では、法線方向からの傾きが左右に６０度である２方向からイオン注入およびパルス状赤外レーザー光の照射を行ったが、本発明では、シリコン基板３１を９０度ずつ回転させること等によって、前後左右の４方向からイオン注入およびパルス状赤外レーザー光の照射を行ってもよい。
【００７６】
（第４の実施形態）
第４の実施形態では、第１〜第３の実施形態で説明した製造方法に用いる半導体製造装置（アニール装置）について説明する。図５は、第４の実施形態における半導体製造装置の構成を示す模式図である。図５に示す半導体製造装置では、半導体基板にアニールを行う熱源として、パルス状赤外レーザー光を発する光源を備えている。
【００７７】
本実施形態の半導体製造装置は、図５に示すように、パルス状赤外レーザー光を発する光源４１と、光源４１からの光を受けて所望の位置に光を導く照射光学系４２と、チャンバー４３とを備えている。
【００７８】
チャンバー４３の上面には、内部に光を入射させるための窓４７が設けられており、チャンバー４３の内部には、シリコン基板等の半導体試料４５の縁部を支える試料台４４と、試料台４４の下に位置し、半導体試料４５を通過した光を吸収する赤外線吸収材４６とが設けられている。試料台４４は、半導体試料４５を通過した光が反射しないように、中央が開口するドーナツ形状を有している。また、赤外線吸収材４６は、試料台４４の開口を通過した光が、チャンバー４３の下面に到達して半導体試料４５の方に反射するのを防止するために設けられている。赤外線吸収材４６の材料としては、赤外線を吸収する性質を有するものであればなんでもよく、例えば水であってもよい。
【００７９】
照射光学系４２は、レンズあるいはミラーなどから構成されており、光源４１により発生したパルス状赤外レーザー光をチャンバー４３内の半導体試料４５の方に導く。また、照射光学系４２は、パルス状赤外レーザー光４２の照明均一性を向上させる役割や、所望のスポットサイズへ調整する役割を果たす場合もある。
【００８０】
光源４１としては、発振波長が２〜７μｍの光を発するレーザを用い、特に、発振波長が２．６μｍ〜３．３μｍの水素・フッ素レーザー、発振波長が３．８μｍ〜４．３μｍの重水素・フッ素レーザー、または発振波長が５μｍ〜７μｍの一酸化炭素レーザーを用いることが好ましい。
【００８１】
次に、半導体試料４５にパルス状赤外レーザー光を照射する手順について説明する。あらかじめ、半導体試料４５の一部に不純物領域（図示せず）を注入し、その不純物の一部を活性化しておく。そして、チャンバー４３内を、不活性ガス（例えば、窒素、アルゴン、ヘリウム）雰囲気または１×１０^−６Ｔｏｒｒ（１Ｔｏｒｒ＝１３３Ｐａ）以上の高真空状態に保つ。これは、半導体試料４５に、水、または空気中の浮遊物といったコンタミネーションが混入するのを防ぐためである。そして、光源４１で発生したパルス幅１ミリ秒以下のパルス状赤外レーザー光を、照射光学系４２を介してチャンバー４３内の半導体試料４５に照射する。これにより、半導体試料４５のうち不純物領域のみが選択的に加熱される。
【００８２】
本実施形態の半導体製造装置を用いることにより、半導体試料４５のうちで、発振波長が２〜７μｍの赤外線を吸収する領域のみを選択的かつ短時間で加熱することができるので、不純物の濃度を低下させることなく、接合深さの浅い不純物拡散層を形成することができる。
【００８３】
（第５の実施形態）
第５の実施形態では、第４の実施形態で述べた半導体製造装置の変形例について、図６（ａ），（ｂ）を参照しながら説明する。図６（ａ），（ｂ）は、第５の実施形態における半導体製造装置のうちチャンバー内の構成を示す模式図である。本実施形態の半導体製造装置は、チャンバーのほかに光源と照射光学系とを有しているが、これらの構成や配置は第４の実施形態と同様であるので、図示および説明を省略する。
【００８４】
本実施形態の第１のチャンバーの内部では、図６（ａ）に示すように、半導体試料５５を支える試料台５４と、試料台５４の傾きを変化させるために設けられ、互いに独立して長さの調整が可能な２本の支持部５９ａ，５９ｂと、支持部５９ａ，５９ｂを支える回転台５８と、回転台５８の上に設けられた赤外線吸収材５６とが設けられている。試料台５４は、一旦半導体試料５５を通過した光が反射しないように、中央が開口するドーナツ形状を有している。また、赤外線吸収材５６は、試料台５４の開口を通過した光が、回転台５８の上面に到達して半導体試料５５の方へ反射するのを防止するために設けられている。
【００８５】
本実施形態の第１の半導体製造装置では、支持部５９ａ，５９ｂの高さを調整することにより、半導体試料５５の傾きを変化させることができる。これにより、半導体試料５５に対して光が入射する角度を変化させることができる。したがって、半導体試料５５の上面に対する法線方向から光を照射した場合に影となる領域にも、光を照射することができる。例えば、半導体試料５５のうちゲート電極（図示せず）の下に位置する領域などにも光を照射することができる。また、半導体試料５５を支える試料台５４が回転台５８の上に設けられているので、半導体試料５５に対して光を照射する向きを変化させることができ、照射の均一性を高めることができる。
【００８６】
本実施形態の第２の半導体製造装置では、図６（ｂ）に示すように、チャンバー６３の側面の一部に窓６７が設けられており、チャンバー６３の内部には、窓６７から入射した光を半導体試料６５の方へ反射させるための反射鏡７０が設けられている。
【００８７】
チャンバー６３内には、反射鏡７０のほかに、回転台６８と、回転台６８の上に設けられた赤外線吸収材６６と、回転台６８の縁部のうちの一部の上に設けられた支持部６９ａ，６９ｂと、支持部６９ａ，６９ｂの先端部上に設置され、半導体試料６５の縁部を支える試料台６４とが設けられている。試料台６４は、半導体試料６５を通過した光が反射しないように、中央が開口するドーナツ形状を有している。また、赤外線吸収材６６は、試料台６４の開口を通過した光が、回転台６８の上面に到達して半導体試料６５の方に反射するのを防止するために設けられている。
【００８８】
本実施形態の第２の半導体製造装置では、反射鏡７０の角度を調整することにより、半導体試料６５に対して光が入射する角度を変化させることができる。したがって、半導体試料６５の上面に対する法線方向からの光を照射した場合に影となる領域にも光を照射することができる。例えば、半導体試料６５のうちゲート電極（図示せず）の下に位置する領域などにも光を照射することができる。また、半導体試料６５を支える試料台６４が回転台６８の上に設けられているので、半導体試料６５に対して光を照射する向きを変化させることができ、照射の均一性を高めることができる。
【００８９】
【発明の効果】
本発明の半導体装置の製造方法および半導体製造装置では、不純物注入領域における不純物の濃度を低下させることなく、接合深さを浅く保つことができる。つまり、不純物注入領域における拡散抵抗の上昇を伴うことなく、接合深さを浅くすることができる。さらに、ゲート電極と不純物注入領域とのオーバーラップ量を簡便に制御することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、第１の実施形態において、シリコン基板中に不純物注入領域を形成し、不純物を活性化する工程を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態におけるシリコン基板の不純物の状態を示す模式図であり、（ｄ）〜（ｆ）は、第１の実施形態におけるシリコン基板の不純物の状態を示すグラフ図である。
【図３】第２の実施形態における半導体装置を形成する工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、第３の実施形態において、シリコン基板中に不純物注入領域を形成し、不純物を活性化する工程を示す断面図である。
【図５】第４の実施形態における半導体製造装置の構成を示す模式図である。
【図６】（ａ），（ｂ）は、第５の実施形態における半導体製造装置のうちチャンバー内の構成を示す模式図である。
【図７】（ａ），（ｂ）は、従来において、ＲＴＡ処理を用いて不純物を活性化する工程を示す断面図であり、（ｃ）は、ランプアニールの前後における不純物のプロファイルを示すグラフ図である。
【符号の説明】
１シリコン基板
２砒素イオン
３不純物注入領域
４ランプ光
５パルス赤外レーザー光
１０ａ不活性な不純物
１０ｂ活性な不純物
１１シリコン基板
１２ゲート絶縁膜
１３ゲート電極
１４砒素イオン
１５ソース・ドレインエクステンション領域
１６素子分離用絶縁膜
１７ランプ光
１８パルス状赤外レーザー光
１９サイドウォール
２０リンイオン
２１ソース・ドレイン領域
２２ランプ光
２３パルス状赤外レーザー光
３１シリコン基板
３２ゲート絶縁膜
３３ゲート電極
３４砒素イオン
３５ソース・ドレインエクステンション領域
３６素子分離用絶縁膜
３７ランプ光
３８パルス状赤外レーザー光
４１光源
４２パルス状赤外レーザー光
４２照射光学系
４３チャンバー
４４試料台
４５半導体試料
４６赤外線吸収材
４７窓
５３チャンバー
５４試料台
５５半導体試料
５６赤外線吸収材
５８回転台
５９ａ支持部
５９ｂ支持部
６３チャンバー
６４試料台
６５半導体試料
６６赤外線吸収材
６７窓
６８回転台
６９ａ支持部
６９ｂ支持部
７０反射鏡[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device and a semiconductor manufacturing apparatus used for the method, and more particularly to a method for manufacturing a semiconductor device having an extremely shallow junction and a semiconductor manufacturing apparatus used for the method.
[0002]
[Prior art]
2. Description of the Related Art In recent years, highly integrated semiconductor devices such as super-large-scale integrated circuits have been formed using silicon single crystals. In these semiconductor devices, the gate length is shortened as the design rule is reduced, so that the short channel effect is likely to occur. In order to suppress the short channel effect and further suppress an increase in diffusion resistance that hinders high speed operation, it is required to form a shallow junction depth and a high concentration impurity diffusion layer.
[0003]
In a field-effect transistor (MISFET), for example, if the gate length of the gate electrode is about 90 nm, the required junction depth (the impurity concentration is 10 ¹⁸ atoms / cm ³ (Depth to the position where becomes) is about 40 nm. If the gate length is about 50 nm, the required junction depth is about 20 nm. Furthermore, if the gate length is about 30 nm, the required junction depth is a small value up to about 10 nm.
[0004]
The impurity diffusion layer is formed by doping impurity ions such as arsenic, phosphorus, and boron in the semiconductor layer and then performing annealing for electrically activating the impurities. In order to form a high-concentration impurity diffusion layer having a shallow junction depth, it is necessary to not only dope the semiconductor layer with a high-concentration impurity shallowly, but also to carry out annealing while suppressing the diffusion of the impurity. .
[0005]
As one of the conventional annealing techniques, an infrared rapid thermal processing (RTA) method in which a whole silicon substrate is heated at a temperature of 1000 to 1100 ° C. for a short time using a halogen lamp or the like is known. For example, after ion implantation of impurities into the semiconductor layer at a low energy of about 5 eV, spike RTA in which the duration of the highest temperature is 0 second is performed, so that an extremely shallow impurity diffusion layer having a junction depth of about 35 nm. (See Non-Patent Document 1).
[0006]
[Non-patent document 1]
M. Mehrotra et al., 419-422. , Internal Electron Device Meeting 1999 at Washington DC
[0007]
[Problems to be solved by the invention]
However, in annealing by RTA, even if heating is performed for a short time of several seconds, the implanted impurities diffuse, and it is difficult to form a sufficiently shallow junction in the semiconductor layer.
[0008]
FIGS. 7A and 7B are cross-sectional views showing a conventional process of activating an impurity using an RTA process. As shown in FIG. 7A, an acceleration voltage of 5 KeV and a dose of 1 × 10 ^Fifteen atms / cm ² By implanting arsenic ions 102 under the conditions described above, an impurity implanted region 103 is formed. At this time, the depth of the impurity implantation region 103 becomes 10 nm. Next, in the step shown in FIG. 7B, the silicon substrate 101 is irradiated with lamp light 104 to electrically activate the impurities.
[0009]
FIG. 7C is a graph showing impurity profiles before and after lamp annealing. The heating by the lamp light 104 was performed by maintaining the temperature of the silicon substrate 101 at a temperature of 1050 ° C. for 2 seconds. From FIG. 7C, it can be seen that the depth of the impurity is 15 nm or less when the impurity is ion-implanted, but the impurity is diffused by performing the lamp annealing, and the impurity is diffused to a depth of 30 nm.
[0010]
When the RTA temperature is lowered, it is possible to reduce the depth at which impurities are diffused by heat. However, as the RTA temperature decreases, the solid solubility limit concentration of impurities in the semiconductor layer also decreases. For example, the solid solubility limit of arsenic atoms in a silicon crystal is 2.5 × 10 ²⁰ atoms / cm ³ However, at 700 ° C., 8.4 × 10 which is １／ of the value at 1000 ° C. ¹⁹ atoms / cm ³ It becomes. That is, when the annealing temperature is lowered, the solid solution limit concentration is lowered and the concentration of the activated impurity is lowered, so that the diffusion resistance in the impurity diffusion layer is increased. From the above, it can be said that in order to reduce the diffusion resistance of the impurity diffusion layer, it is necessary to keep the annealing temperature at a high temperature of 1000 ° C. or higher.
[0011]
SUMMARY OF THE INVENTION It is an object of the present invention to manufacture a semiconductor device capable of keeping a junction depth shallow without reducing the impurity concentration by taking a means for performing a heat treatment for activating an impurity contained in an impurity implantation region. A method and a semiconductor manufacturing apparatus are provided.
[0012]
[Means for Solving the Problems]
The method for manufacturing a semiconductor device according to the present invention includes a step (a) of forming a first impurity-implanted region by ion-implanting an impurity into a semiconductor layer, and a step of performing a heat treatment after the step (a). A step (b) of heating the semiconductor layer to a first temperature, and after the step (b), a wavelength longer than the band gap (basic absorption edge) of the intrinsic semiconductor of the semiconductor layer relative to the semiconductor layer. (C) heating the first impurity-implanted region to a second temperature higher than the first temperature by irradiating the pulsed infrared laser light.
[0013]
As a result, after the impurities are implanted into the semiconductor layer, free carriers are generated by electrically activating some of the impurities contained in the first impurity-implanted region in the step (b). By irradiating the pulsed infrared laser light, a region where free carriers are generated can be instantaneously heated. At this time, when the pulsed infrared laser light has a wavelength longer than the band gap of the intrinsic semiconductor in the semiconductor layer, only the first impurity-implanted region in the semiconductor layer can be selectively heated. As described above, the irradiation of the pulsed infrared laser light is selective and short-time, so that the diffusion of impurities can be suppressed. In addition, since high-temperature heating can be performed, high-concentration impurities are completely activated. be able to. Therefore, the junction depth can be kept small without lowering the concentration of the impurity contained in the first impurity implantation region. That is, the junction depth can be reduced without increasing the diffusion resistance.
[0014]
In the step (b), the semiconductor layer is heated to 700 ° C. or more and 900 ° C. or less by irradiating lamp light for 1 minute or less, thereby diffusing impurities contained in the first impurity-implanted region. And a part of the impurities can be activated.
[0015]
In the step (c), the first impurity-implanted region is heated at a temperature equal to or higher than 1000 ° C. and equal to or lower than the melting point of the semiconductor layer, thereby completely activating the impurities included in the first impurity-implanted region. can do.
[0016]
Since the wavelength of the pulsed infrared laser light is 2 μm or more and 7 μm or less, the wavelength is easily absorbed by the first impurity-implanted region. Therefore, only the first impurity-implanted region in the semiconductor layer is further selectively. Can be heated.
[0017]
When the pulse width of the pulsed infrared laser light is 1 millisecond or less, the time for heating the semiconductor layer is very short, so that the diffusion of impurities can be further suppressed.
[0018]
Before the step (a), the method further comprises a step (d) of forming a gate insulating film on the semiconductor layer and forming a gate electrode on the gate insulating film. When the first impurity-implanted region is formed by ion-implanting the impurity into the semiconductor layer using the gate electrode as a mask, the short channel effect can also be suppressed.
[0019]
(E) forming a sidewall extending above the semiconductor layer on the side surface of the gate electrode after the step (a); and forming the gate electrode and the sidewall after the step (e). And (f) forming a second impurity-implanted region by ion-implanting impurities into the semiconductor layer as a mask. After the step (a) or the step (f), the step (f) is performed. b) can be performed.
[0020]
In the step (a), the impurity is ion-implanted from a direction inclined from a normal to the upper surface of the semiconductor layer. In the step (c), the impurity is implanted from a direction inclined from the normal to the upper surface of the semiconductor layer. By irradiating the pulsed infrared laser light, the amount of overlap and the junction depth can be controlled.
[0021]
The semiconductor manufacturing apparatus of the present invention is a semiconductor device that performs a heat treatment for electrically activating impurities contained in a semiconductor layer, and includes a light source that emits pulsed infrared laser light as a heat source of the heat treatment.
[0022]
With the use of such an apparatus, an impurity-implanted region is formed in part of a semiconductor layer, and after a part of the impurity is activated, pulsed laser light can be emitted. Thereby, the impurity implantation region can be instantaneously and selectively heated, so that the diffusion of the impurity can be suppressed. In addition, since the impurity implantation region can be heated to a high temperature, the high-concentration impurity can be completely activated. it can. Therefore, the junction depth can be kept small without lowering the concentration of the impurity contained in the impurity-implanted region. That is, the junction depth can be reduced without increasing the diffusion resistance.
[0023]
When the region containing the impurity in the semiconductor layer is heated to a temperature of 1000 ° C. or higher by emitting the pulsed infrared laser light, the impurity can be completely activated.
[0024]
Since the wavelength of the pulsed infrared laser light is 2 μm or more and 7 μm or less, the wavelength is easily absorbed in the impurity-implanted region, so that only the impurity-implanted region in the semiconductor layer can be further selectively heated.
[0025]
When the pulse width of the pulsed infrared laser light is 1 millisecond or less, the time for heating the semiconductor layer is very short, so that the diffusion of impurities can be further suppressed.
[0026]
The semiconductor device further includes a support member that supports the semiconductor layer, and the operation of the support member irradiates the pulsed infrared laser light from a direction inclined from a normal direction to an upper surface of the semiconductor layer, thereby increasing an amount of overlap and bonding. Depth can be controlled.
[0027]
An illumination optical system that guides the pulsed infrared laser light emitted from the light source to the upper surface of the semiconductor layer is further provided, and the operation of the illumination optical system causes the pulsed infrared laser light to be normal to the upper surface of the semiconductor layer. By irradiating from the direction inclined from the direction, the amount of overlap and the junction depth can be controlled.
[0028]
The light source is preferably a hydrogen / fluorine laser having an oscillation wavelength of 2.6 μm or more and 3.3 μm or less.
[0029]
The light source is preferably a deuterium / fluorine laser having an oscillation wavelength of 3.8 μm or more and 4.3 μm or less.
[0030]
The light source is preferably a carbon monoxide laser having an oscillation wavelength of 5 μm or more and 7 μm or less.
[0031]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
In the first embodiment, a method for forming an impurity implantation region in a semiconductor substrate and activating the region will be described. FIGS. 1A to 1C are cross-sectional views showing a process of forming an impurity implantation region in a silicon substrate and activating an impurity in the first embodiment.
[0032]
In the present embodiment, first, in the step shown in FIG. ¹⁶ / Cm ³ Arsenic ions 2 of an N-type impurity are implanted into a silicon substrate 1 containing a P-type impurity at a speed of 5 KeV and an implantation dose of 1 × 10 4. ^Fifteen / Cm ² To form an impurity implanted region 3 having an impurity depth of 10 nm.
[0033]
Next, in the step shown in FIG. 1B, the silicon substrate 1 is heated to a temperature of 700 ° C. to 800 ° C. by irradiating the lamp light 4 from above the silicon substrate 1 for only one minute. Thereby, a part of the arsenic ions included in the impurity implanted region 3 is activated.
[0034]
Next, in the step shown in FIG. 1C, a pulsed infrared laser beam 5 is irradiated from above the silicon substrate 1 to electrically activate the inactive impurities present in the impurity implantation region 3. At this time, a deuterium / fluorine laser beam having an oscillation wavelength of 3.8 μm to 4.3 μm is irradiated with an energy density of 1 J / cm 2. ² -10 J / cm ² Irradiation is performed with a pulse width of 500 nanoseconds. In this step, only the impurity implantation region 3 of the silicon substrate 1 is selectively heated to a high temperature.
[0035]
Hereinafter, how the activation of the impurity contained in the impurity implantation region 3 proceeds will be described with reference to FIGS. 1 (a) to 1 (c) and FIGS. 2 (a) to 2 (f).
[0036]
FIGS. 2A and 2D are a schematic diagram and a graph showing the state of impurities in the silicon substrate 1 immediately after the arsenic ions 2 are implanted in the step shown in FIG. 1A. As shown in FIG. 2A, an impurity implantation region 3 having an inactive impurity 10a is formed on the upper portion of the silicon substrate 1.
[0037]
FIGS. 2B and 2E are a schematic diagram and a graph showing the state of impurities in the silicon substrate 1 after the irradiation with the lamp light 4 in the step shown in FIG. 1B. As shown in FIG. 2B, in the impurity implanted region 3 after the lamp annealing, an inactive impurity 10a and an active impurity 10b are mixed. More specifically, since the impurity concentration in the impurity-implanted region 3 varies depending on the depth, the concentration of the impurity in the impurity-implanted region 3 at the annealing temperature of the lamp light 4 as shown in FIG. Solubility limit concentration (at 800 ° C., the solid solubility limit concentration of arsenic atoms in a silicon crystal is 1 × 10 ²⁰ atoms / cm ³ In the region exceeding (), some of the impurities remain in an inactive state. Since the annealing using the lamp light 4 is performed at a temperature lower than the conventional annealing temperature (for example, about 1000 ° C. to 1100 ° C.) for only 1 minute, the diffusion of impurities is less than in the conventional case. The impurity profile and the depth of the impurity implantation region 3 hardly change before and after annealing.
[0038]
FIGS. 2C and 2F are a schematic diagram and a graph showing the state of impurities in the silicon substrate 1 after the irradiation with the pulsed infrared laser light 5 in the step shown in FIG. 1C. As shown in FIG. 2C, after the irradiation with the pulsed infrared laser light 5, the impurities contained in the impurity implanted region 3 are all active impurities 10b. The irradiation of the pulsed infrared laser light 5 selectively heats the impurity-implanted region 3 to a temperature of 1000 ° C. or higher. Since the solid solution limit concentration at 1000 ° C. is higher than the impurity concentration at any depth of the impurity implantation region 3, the impurity is completely activated at any depth as shown in FIG. Since the irradiation time of the pulsed infrared laser light 5 is as short as 500 nanoseconds, the degree of diffusion of impurities due to heat is very small. As a result, the carrier concentration of the impurity implanted region 3 becomes 2.5 × 10 ²⁰ atoms / cm ³ And the junction depth becomes 20 nm or less.
[0039]
Next, the reason why the pulsed infrared laser light is selectively absorbed in the impurity implantation region 3 of the silicon substrate 1 will be described.
[0040]
When the impurities injected into the semiconductor are activated, free carriers (electrons or holes) are generated. The generated free carriers interact with lattice vibrations in the silicon crystal, and change the wavelength region of the absorbed light and the degree of absorption (absorption coefficient). That is, the semiconductor has a property of absorbing light in different wavelength regions depending on the carrier concentration, and the higher the carrier concentration, the higher the absorption coefficient on the longer wavelength side than the band gap.
[0041]
In the present embodiment, annealing is performed in the step shown in FIG. The region absorbs light. As a result, the impurity-implanted region 3 has a higher absorption coefficient in a wavelength region of 2 μm to 7 μm of infrared rays as compared with other regions of the silicon substrate 1. Thereafter, when a deuterium / fluorine laser beam in a wavelength range of 3.8 μm to 4.3 μm is irradiated in the step shown in FIG. 1C, the pulsed infrared laser beam is largely absorbed in the impurity implantation region 3.
[0042]
As described above, in the present embodiment, by irradiating the pulsed infrared laser light 5 after activating a part of the impurities contained in the impurity implantation region 3, the impurity implantation region 3 Can be selectively heated. Here, the time for irradiating the pulsed infrared laser light 5 is as short as 1 millisecond or less (preferably 500 nanoseconds or less). Therefore, although the impurity-implanted region 3 is heated to a high temperature of 1000 ° C. or more, the degree of diffusion of the contained impurities may be low. Therefore, the junction depth can be kept small without lowering the concentration of the impurity contained in the impurity implantation region 3. That is, the junction depth can be reduced without increasing the diffusion resistance.
[0043]
In this embodiment, arsenic ions 2 are implanted into a silicon substrate 1 made of P-type silicon single crystal. However, in the present invention, phosphorus which is another N-type impurity of arsenic is May be injected. Alternatively, a silicon substrate made of an N-type silicon single crystal may be used as the silicon substrate 1 and a P-type impurity such as boron may be implanted into the silicon substrate. Also in these cases, the depth of the impurity implantation region 3 can be reduced.
[0044]
Further, in the present embodiment, the case where the deuterium / fluorine laser light having the oscillation wavelength of 3.8 μm to 4.3 μm is used as the infrared laser light source is described, but in the present invention, the oscillation wavelength is 2.3 μm to 3 μm. A 0.3 μm hydrogen / fluorine laser or a carbon monoxide laser having an oscillation wavelength of 5 μm to 7 μm may be used as a heating light source. Since the wavelength range of these lasers is also included in the range of the infrared wavelength range in which the impurity injection region 3 has a high absorption coefficient, the impurity injection region 3 can be selectively heated.
[0045]
In the present embodiment, the lamp light is irradiated in the step shown in FIG. 1B, but in the present invention, the silicon substrate 1 may be heated by another method.
[0046]
(Second embodiment)
In the present embodiment, an example in which the impurity diffusion layer described in the first embodiment is applied to a semiconductor device will be described. FIGS. 3A to 3F are cross-sectional views illustrating steps of forming a semiconductor device according to the second embodiment.
[0047]
First, in a step shown in FIG. 3A, a silicon oxide film or a silicon oxynitride film having a thickness of 1.5 to 2 nm is formed on a region of the P-type silicon substrate 11 surrounded by the isolation insulating film 16. And a gate electrode 13 made of polysilicon having a thickness of 100 to 200 nm and formed on the gate insulating film 12. Next, using the gate electrode 13 as a mask, the arsenic ions 14 are accelerated at an acceleration voltage of 5 KeV and an implantation dose of ^Fifteen / Cm ² To form a source / drain extension region 15 having a depth of 10 nm.
[0048]
Next, in the step shown in FIG. 3B, the silicon substrate 11 is heated to a temperature of 700 ° C. to 800 ° C. by irradiating the lamp light 17 from above the silicon substrate 11 for only one minute or less.
[0049]
Next, in the step shown in FIG. 3C, the pulsed infrared laser light 18 is irradiated from above the silicon substrate 11. At this time, a deuterium / fluorine laser beam having an oscillation wavelength of 3.8 μm to 4.3 μm is irradiated with an energy density of 1 J / cm 2. ² -10 J / cm ² Irradiation is performed with a pulse width of 500 nanoseconds. At this time, only the source / drain extension regions 15 of the silicon substrate 11 are selectively heated to a high temperature. In this step, the depth of the source / drain extension region 15 becomes 20 nm or less.
[0050]
Next, in a step shown in FIG. 3D, an insulating film (not shown) such as a silicon oxide film or a silicon nitride film is deposited on the silicon substrate 11 so as to cover the gate electrode 13. Thereafter, by performing anisotropic etching on the insulating film, a width of 50 nm to 70 nm, which is located on a region of the silicon substrate 11 located on the side of the gate electrode 13 and is in contact with the side surface of the gate electrode 13. Is formed.
[0051]
Thereafter, phosphorus ions 20 are applied to the silicon substrate 11 by using the gate electrode 13 and the side wall 19 as a mask, at an acceleration voltage of 20 KeV and an implantation dose of 3 × 10 3. ^Fifteen / Cm ² Ion implantation. By this step, a source / drain region 21 having a depth of 100 nm is formed.
[0052]
Next, in the step shown in FIG. 3E, the silicon substrate 11 is heated to a temperature of 700 ° C. to 800 ° C. by irradiating the lamp light 22 from above the silicon substrate 11 for less than one minute.
[0053]
Next, in the step shown in FIG. 3F, the pulsed infrared laser light 23 is irradiated from above the silicon substrate 11. At this time, a deuterium / fluorine laser beam having an oscillation wavelength of 3.8 μm to 4.3 μm is irradiated with an energy density of 1 J / cm 2. ² -10 J / cm ² Irradiation is performed with a pulse width of 500 nanoseconds. In this step, the junction depth of the source / drain region 21 can be kept at 100 nm or less. Through the above steps, the source / drain extension regions 15 and the source / drain regions 21 having completely activated impurities can be formed.
[0054]
Next, the state of impurities in the source / drain extension regions 15 will be described.
[0055]
First, immediately after the implantation of the arsenic ions 14 in the step shown in FIG. 3A, the impurities contained in the source / drain extension regions 15 are electrically inactive, so that the source / drain extension regions 15 No free carrier concentration. When the silicon substrate 11 in this state is irradiated with lamp light 17 in the step shown in FIG. 3B, the carrier concentration in the source / drain extension region 15 is reduced to the solid solution limit concentration (at 800 ° C., Solid solution limit concentration is 1 × 10 ²⁰ atoms / cm ³ ) Can be set to the upper limit. Since this annealing is performed at a temperature lower than the conventional annealing temperature (for example, 1000 ° C. to 1100 ° C.) for only one minute or less, diffusion of impurities is smaller than in the conventional case. As a result, the impurity profile and the depth of the source / drain extension region 15 hardly change before and after annealing of the lamp light 17.
[0056]
Next, when the pulsed infrared laser light 18 is irradiated in the step shown in FIG. 3C, the source / drain extension region 15 is selectively heated to a temperature of 1000 ° C. or higher. Since the solid solution limit concentration at 1000 ° C. is higher than the impurity concentration at any depth in the source / drain extension regions 15, the impurities are completely activated. As a result, the carrier concentration of the source / drain extension region 15 becomes 2.5 × 10 ²⁰ atoms / cm ³ About. Further, since the irradiation time of the pulsed infrared laser light 18 is very short, the junction of the source / drain extension region 15 can be set to 20 nm or less.
[0057]
Next, in the step shown in FIG. 3D, immediately after the phosphorus ions 20 are implanted, the impurities contained in the source / drain regions 21 are electrically inactive. Have no free career. When the silicon substrate 11 in this state is irradiated with the lamp light 22 in the step shown in FIG. 3E, the carrier concentration in the source / drain region 21 is reduced to the solid solubility limit concentration (800 ° C., The solubility limit concentration is 3 × 10 ²⁰ atoms / cm ³ ) Can be set to the upper limit. Since this annealing is performed at a temperature lower than the conventional annealing temperature (for example, 1000 to 1100 ° C.) for only one minute or less, diffusion of impurities can be reduced as compared with the conventional case. As a result, the impurity profile and the depth of the source / drain extension region 15 and the source / drain region 21 hardly change before and after annealing.
[0058]
Next, when the pulsed infrared laser light 23 is irradiated in the step shown in FIG. 3F, the source / drain region 21 is selectively heated to a temperature of 1000 ° C. or higher. Since the solid solution limit concentration at 1000 ° C. is higher than the impurity concentration at any depth of the source / drain regions 21, the impurities are completely activated. As a result, the carrier concentration of the source / drain region 21 becomes 1 × 10 ²¹ atoms / cm ³ About. Further, since the irradiation of the pulsed infrared laser light 23 is very short, the junction depth of the source / drain region 21 is kept at 100 nm or less, and the junction depth of the source / drain extension region 15 is kept at 20 nm or less. it can.
[0059]
As described above, in the present embodiment, a part of the impurities contained in each of the source / drain extension region 15 and the source / drain region 21 (hereinafter, referred to as impurity implantation regions 15 and 21) is activated. By irradiating the pulsed infrared laser beams 18 and 23 later, the impurity implantation regions 15 and 21 can be selectively heated. Here, the time for irradiating the pulsed infrared laser beams 18 and 23 is as short as 1 millisecond or less. Therefore, although impurity implantation regions 15 and 21 are heated to a high temperature of 1000 ° C. or more, the degree of diffusion of the impurities contained therein can be low. Therefore, the junction depth can be kept small without lowering the concentration of the impurities contained in the impurity implantation regions 15 and 21. That is, the junction depth can be reduced without increasing the diffusion resistance, and the short channel effect can be suppressed.
[0060]
The source / drain extension region 15 is irradiated with the lamp light and the pulsed infrared laser light twice each, and the irradiation time is very short, not more than 1 millisecond (preferably not more than 500 nanoseconds). Therefore, the degree of diffusion of impurities contained in the source / drain extension regions 15 can be low.
[0061]
In the present embodiment, the activation of the source / drain extension region 15 and the activation of the source / drain region 21 are performed separately. However, in the present invention, after the impurity implantation of the regions 15 and 21 is performed, The irradiation with the lamp light and the irradiation with the pulsed infrared laser light may be collectively performed.
[0062]
In the present embodiment, arsenic is implanted as an N-type impurity in the source / drain extension regions 15, but in the present invention, phosphorus may be ion-implanted by using a similar method. As the silicon substrate 11, a silicon substrate made of an N-type silicon single crystal may be used, and a P-type impurity such as boron may be implanted into the silicon substrate.
[0063]
(Third embodiment)
In the third embodiment, a method will be described in which an impurity is implanted obliquely into a silicon substrate to form an impurity-implanted region, and then a pulsed infrared laser beam is irradiated obliquely. FIGS. 4A to 4C are cross-sectional views showing steps of forming an impurity implantation region in a silicon substrate and activating the impurities in the third embodiment.
[0064]
In this embodiment, first, in the step shown in FIG. 4A, a silicon oxide film having a thickness of 1.5 to 2 nm is formed on a region of the P-type silicon substrate 31 surrounded by the isolation insulating film 36. Alternatively, a gate insulating film 32 made of a silicon oxynitride film and a gate electrode 33 made of polysilicon having a thickness of 100 to 200 nm are formed on the gate insulating film 32.
[0065]
Next, source / drain extension regions 35 are formed by ion-implanting arsenic ions 34 in a direction inclined 60 degrees left and right from the normal direction using the gate electrode 33 as a mask. This ion implantation is performed at an acceleration voltage of 10 KeV and an implantation dose of 1 × 10 ^Fifteen / Cm ² Under the conditions described above, the depth of the source / drain extension region 35 becomes 10 nm. In the present embodiment, the amount of overlap between the lower part of the gate electrode 33 and the source / drain extension region 35 can be controlled by obliquely ion-implanting the silicon substrate 31.
[0066]
Next, in the step shown in FIG. 4B, the silicon substrate 31 is heated to a temperature of 700 ° C. to 800 ° C. by irradiating the lamp light 37 from above the silicon substrate 31 for less than one minute.
[0067]
Next, in a step shown in FIG. 4C, the silicon substrate 31 is irradiated with pulsed infrared laser light 38 from a direction inclined left and right by 60 degrees from the normal direction. At this time, a deuterium / fluorine laser beam having an oscillation wavelength of 3.8 μm to 4.3 μm is irradiated with an energy density of 1 J / cm 2. ² -10 J / cm ² Irradiation is performed with a pulse width of 500 nanoseconds. In this step, the junction depth of the source / drain extension region 35 can be reduced to 20 nm or less. Further, the amount of overlap of the source / drain extension region 35 (the length of the portion of the source / drain extension region 35 located below the gate electrode 33 in the gate length direction) can be set to 20 nm.
[0068]
Thereafter, a source / drain region (not shown) is formed by a method similar to the method described in the second embodiment, whereby a semiconductor device can be formed.
[0069]
Next, the state of impurities in the source / drain extension implantation region 15 will be described.
[0070]
First, immediately after the arsenic ions 34 are implanted in the step shown in FIG. 4A, the impurities contained in the source / drain extension regions 35 are electrically inactive, so that the source / drain extension regions 35 No free carrier concentration. When the silicon substrate 31 in this state is irradiated with the lamp light 37 in the step shown in FIG. 4B, the carrier concentration in the source / drain extension region 35 is reduced to the solid solubility limit (at 700 ° C. to 800 ° C., The solid solution limit concentration of atoms is 1 × 10 ²⁰ atoms / cm ³ ) Can be set to the upper limit. Since this annealing is performed at a temperature lower than the conventional annealing temperature (for example, 1000 ° C. to 1100 ° C.) for only one minute or less, diffusion of impurities is smaller than in the conventional case. As a result, the impurity profile and the depth of the source / drain extension regions 35 hardly change before and after annealing of the lamp light 37.
[0071]
Next, when the pulsed infrared laser light 38 is irradiated in the step shown in FIG. 4C, the source / drain extension region 35 is selectively heated to a temperature of 1000 ° C. or higher. Since the solid solution limit concentration at 1000 ° C. is higher than the impurity concentration at any depth of the source / drain extension region 35, the impurity is completely activated. As a result, the carrier concentration of the source / drain extension region 35 becomes 2.5 × 10 ²⁰ atoms / cm ³ About. In addition, since the irradiation with the pulsed infrared laser light 38 is very short, the junction depth of the source / drain extension region 38 is 20 nm or less.
[0072]
Thereafter, also when a source / drain region (not shown) is formed, activation of the source / drain region is performed by using lamp light and pulsed infrared laser light in the same manner as in the second embodiment. The degree of diffusion of the impurities contained in the source / drain extension regions 35 can be reduced.
[0073]
In the present embodiment, the same effects as in the second embodiment can be obtained. Furthermore, the amount of overlap and the junction depth can be controlled by performing ion implantation and irradiation with pulsed infrared laser light from a direction inclined from the normal direction to the substrate.
[0074]
In this embodiment, the overlap amount and the junction depth are set to 20 nm by performing the ion implantation of the arsenic ions 34 and the irradiation of the pulsed infrared laser light 38 from a direction inclined by 60 degrees from the normal direction. . However, in the present invention, the overlap amount and the junction depth can be changed by changing the angle. That is, by increasing the inclination from the normal direction, the amount of overlap can be increased and the junction depth can be reduced.
[0075]
Further, in the present embodiment, ion implantation and irradiation of pulsed infrared laser light are performed from two directions in which the inclination from the normal direction is 60 degrees left and right, but in the present invention, the silicon substrate 31 is tilted 90 degrees at a time. By rotating or the like, ion implantation and irradiation of pulsed infrared laser light may be performed from four directions of front, rear, left and right.
[0076]
(Fourth embodiment)
In the fourth embodiment, a semiconductor manufacturing apparatus (annealing apparatus) used in the manufacturing method described in the first to third embodiments will be described. FIG. 5 is a schematic diagram illustrating a configuration of a semiconductor manufacturing apparatus according to the fourth embodiment. The semiconductor manufacturing apparatus shown in FIG. 5 includes a light source that emits pulsed infrared laser light as a heat source for annealing a semiconductor substrate.
[0077]
As shown in FIG. 5, the semiconductor manufacturing apparatus according to the present embodiment includes a light source 41 that emits pulsed infrared laser light, an irradiation optical system 42 that receives light from the light source 41 and guides the light to a desired position, 43.
[0078]
A window 47 through which light is incident is provided on the upper surface of the chamber 43, and a sample table 44 supporting an edge portion of a semiconductor sample 45 such as a silicon substrate, and a sample table 44 are provided inside the chamber 43. And an infrared absorbing member 46 that absorbs light that has passed through the semiconductor sample 45. The sample stage 44 has a donut shape with an opening at the center so that light passing through the semiconductor sample 45 is not reflected. Further, the infrared absorbing material 46 is provided to prevent the light passing through the opening of the sample table 44 from reaching the lower surface of the chamber 43 and being reflected toward the semiconductor sample 45. As a material of the infrared absorbing material 46, any material having a property of absorbing infrared light may be used, and for example, water may be used.
[0079]
The irradiation optical system 42 includes a lens or a mirror, and guides the pulsed infrared laser light generated by the light source 41 toward the semiconductor sample 45 in the chamber 43. Further, the irradiation optical system 42 may play a role of improving the illumination uniformity of the pulsed infrared laser light 42 or a role of adjusting the pulsed infrared laser light 42 to a desired spot size.
[0080]
As the light source 41, a laser emitting light having an oscillation wavelength of 2 to 7 μm is used. In particular, a hydrogen / fluorine laser having an oscillation wavelength of 2.6 to 3.3 μm, and deuterium having an oscillation wavelength of 3.8 to 4.3 μm are used. It is preferable to use a fluorine laser or a carbon monoxide laser having an oscillation wavelength of 5 μm to 7 μm.
[0081]
Next, the procedure for irradiating the semiconductor sample 45 with pulsed infrared laser light will be described. An impurity region (not shown) is implanted into a part of the semiconductor sample 45 in advance, and a part of the impurity is activated. Then, the inside of the chamber 43 is set in an inert gas (eg, nitrogen, argon, helium) atmosphere or 1 × 10 ^-6 A high vacuum state of Torr (1 Torr = 133 Pa) or more is maintained. This is to prevent contamination such as water or suspended matter in the air from being mixed into the semiconductor sample 45. Then, the semiconductor sample 45 in the chamber 43 is irradiated with a pulsed infrared laser beam having a pulse width of 1 ms or less generated by the light source 41 via the irradiation optical system 42. Thereby, only the impurity region of the semiconductor sample 45 is selectively heated.
[0082]
By using the semiconductor manufacturing apparatus of the present embodiment, only the region of the semiconductor sample 45 that absorbs infrared light having an oscillation wavelength of 2 to 7 μm can be heated selectively and in a short time. An impurity diffusion layer having a shallow junction depth can be formed without lowering.
[0083]
(Fifth embodiment)
In the fifth embodiment, a modification of the semiconductor manufacturing apparatus described in the fourth embodiment will be described with reference to FIGS. FIGS. 6A and 6B are schematic diagrams showing a configuration inside a chamber in the semiconductor manufacturing apparatus according to the fifth embodiment. Although the semiconductor manufacturing apparatus of this embodiment has a light source and an irradiation optical system in addition to the chamber, their configurations and arrangements are the same as those of the fourth embodiment, so that illustration and description are omitted.
[0084]
In the first chamber of the present embodiment, as shown in FIG. 6A, a sample stage 54 for supporting a semiconductor sample 55 and a sample stage 54 are provided to change the inclination of the sample stage 54, and the length is independent of each other. There are provided two support portions 59a and 59b capable of adjusting the height, a turntable 58 supporting the support portions 59a and 59b, and an infrared absorbing material 56 provided on the turntable 58. The sample stage 54 has a donut shape whose center is open so that light that has once passed through the semiconductor sample 55 is not reflected. Further, the infrared absorbing material 56 is provided to prevent the light that has passed through the opening of the sample table 54 from reaching the upper surface of the turntable 58 and being reflected toward the semiconductor sample 55.
[0085]
In the first semiconductor manufacturing apparatus of the present embodiment, the inclination of the semiconductor sample 55 can be changed by adjusting the height of the support portions 59a and 59b. Thus, the angle at which light is incident on the semiconductor sample 55 can be changed. Therefore, it is possible to irradiate light even to a region which becomes a shadow when light is irradiated from the normal direction to the upper surface of the semiconductor sample 55. For example, light can be applied to a region of the semiconductor sample 55 located under a gate electrode (not shown). Further, since the sample stage 54 supporting the semiconductor sample 55 is provided on the rotary table 58, the direction of irradiating the semiconductor sample 55 with light can be changed, and the uniformity of irradiation can be improved. .
[0086]
In the second semiconductor manufacturing apparatus of the present embodiment, as shown in FIG. 6B, a window 67 is provided on a part of the side surface of the chamber 63, and the inside of the chamber 63 enters from the window 67. A reflecting mirror 70 for reflecting light toward the semiconductor sample 65 is provided.
[0087]
In the chamber 63, in addition to the reflecting mirror 70, a turntable 68, an infrared absorbing material 66 provided on the turntable 68, and a part of the edge of the turntable 68 are provided. There are provided support portions 69a, 69b and a sample stage 64 which is installed on the tip of the support portions 69a, 69b and supports the edge of the semiconductor sample 65. The sample stage 64 has a donut shape whose center is open so that light passing through the semiconductor sample 65 is not reflected. Further, the infrared absorbing material 66 is provided to prevent light passing through the opening of the sample table 64 from reaching the upper surface of the rotating table 68 and being reflected toward the semiconductor sample 65.
[0088]
In the second semiconductor manufacturing apparatus of the present embodiment, the angle at which light is incident on the semiconductor sample 65 can be changed by adjusting the angle of the reflecting mirror 70. Therefore, it is possible to irradiate a shadowed area when irradiating light from the normal direction to the upper surface of the semiconductor sample 65. For example, light can be applied to a region of the semiconductor sample 65 located under a gate electrode (not shown). Further, since the sample stage 64 that supports the semiconductor sample 65 is provided on the rotary table 68, the direction in which the semiconductor sample 65 is irradiated with light can be changed, and the uniformity of irradiation can be improved. .
[0089]
【The invention's effect】
In the semiconductor device manufacturing method and the semiconductor manufacturing apparatus according to the present invention, the junction depth can be kept small without lowering the impurity concentration in the impurity implantation region. That is, the junction depth can be reduced without increasing the diffusion resistance in the impurity-implanted region. Further, the amount of overlap between the gate electrode and the impurity-implanted region can be easily controlled.
[Brief description of the drawings]
FIGS. 1A to 1C are cross-sectional views showing a process of forming an impurity implantation region in a silicon substrate and activating an impurity in the first embodiment.
FIGS. 2A to 2C are schematic diagrams illustrating the state of impurities in a silicon substrate according to the first embodiment; FIGS. 2D to 2F are diagrams illustrating the state of impurities in the silicon substrate according to the first embodiment; It is a graph which shows the state of an impurity.
FIG. 3 is a cross-sectional view illustrating a step of forming a semiconductor device according to a second embodiment.
FIGS. 4A to 4C are cross-sectional views illustrating a process of forming an impurity implantation region in a silicon substrate and activating an impurity in the third embodiment.
FIG. 5 is a schematic diagram illustrating a configuration of a semiconductor manufacturing apparatus according to a fourth embodiment.
FIGS. 6A and 6B are schematic diagrams illustrating a configuration inside a chamber in a semiconductor manufacturing apparatus according to a fifth embodiment.
FIGS. 7A and 7B are cross-sectional views showing a conventional process of activating an impurity by using an RTA process, and FIG. 7C is a graph showing an impurity profile before and after lamp annealing. FIG.
[Explanation of symbols]
1 Silicon substrate
2 Arsenic ions
3 Impurity injection region
4 Lamp light
5 pulsed infrared laser light
10a Inactive impurities
10b Active impurities
11 Silicon substrate
12 Gate insulating film
13 Gate electrode
14 Arsenic ion
15 Source / drain extension area
16 Insulating film for element isolation
17 lamp light
18 pulsed infrared laser light
19 Sidewall
20 phosphorus ions
21 Source / drain region
22 lamp light
23 pulsed infrared laser light
31 Silicon substrate
32 Gate insulating film
33 Gate electrode
34 Arsenic ion
35 Source / drain extension area
36 Insulating film for element isolation
37 lamp light
38 pulsed infrared laser light
41 light source
42 pulsed infrared laser light
42 Irradiation optical system
43 chamber
44 Sample table
45 Semiconductor sample
46 Infrared absorber
47 windows
53 chambers
54 Sample table
55 Semiconductor sample
56 Infrared absorber
58 turntable
59a support
59b support
63 chambers
64 sample stage
65 Semiconductor sample
66 Infrared absorber
67 window
68 turntable
69a support
69b support
70 Reflector

Claims

半導体層内に不純物をイオン注入することにより、第１の不純物注入領域を形成する工程（ａ）と、
上記工程（ａ）の後に、熱処理を行うことにより上記半導体層を第１の温度に加熱する工程（ｂ）と、
上記工程（ｂ）の後に、上記半導体層に対して、上記半導体層の真性半導体のバンドギャップよりも長い波長のパルス状赤外レーザー光を照射することにより、上記第１の不純物注入領域の温度を、上記第１の温度よりも高い第２の温度に加熱する工程（ｃ）と
を備える半導体装置の製造方法。(A) forming a first impurity-implanted region by ion-implanting an impurity into the semiconductor layer;
(B) heating the semiconductor layer to a first temperature by performing a heat treatment after the step (a);
After the step (b), the semiconductor layer is irradiated with a pulsed infrared laser beam having a wavelength longer than the band gap of the intrinsic semiconductor of the semiconductor layer, so that the temperature of the first impurity-implanted region is increased. (C) heating the first temperature to a second temperature higher than the first temperature.

請求項１に記載の半導体装置の製造方法であって、
上記工程（ｂ）では、ランプ光を１分間以下だけ照射することにより、上記半導体層を７００℃以上９００℃以下に加熱する半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein:
In the step (b), a method for manufacturing a semiconductor device in which the semiconductor layer is heated to 700 ° C. or more and 900 ° C. or less by irradiating lamp light for 1 minute or less.

請求項１または２に記載の半導体装置の製造方法であって、
上記工程（ｃ）では、上記第１の不純物注入領域を１０００℃以上であって上記半導体層の融点以下の温度で加熱する半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein:
In the step (c), a method for manufacturing a semiconductor device, wherein the first impurity-implanted region is heated at a temperature of 1000 ° C. or higher and lower than the melting point of the semiconductor layer.

請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法であって、
上記パルス状赤外レーザー光の波長は２μｍ以上７μｍ以下である半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 1, wherein:
A method for manufacturing a semiconductor device, wherein the wavelength of the pulsed infrared laser light is 2 μm or more and 7 μm or less.

請求項１〜４のうちいずれか１項に記載の半導体装置の製造方法であって、
上記パルス状赤外レーザ−光のパルス幅は１ミリ秒以下である半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1, wherein:
A method for manufacturing a semiconductor device, wherein a pulse width of the pulsed infrared laser light is 1 millisecond or less.

請求項１〜５のうちいずれか１項に記載の半導体装置の製造方法であって、
上記工程（ａ）の前に、上記半導体層の上にゲート絶縁膜を形成し、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｄ）をさらに備え、
上記工程（ａ）では、少なくとも上記ゲート電極をマスクとして、上記半導体層に上記不純物のイオン注入を行うことにより、上記第１の不純物注入領域を形成する半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 1, wherein:
Before the step (a), the method further includes a step (d) of forming a gate insulating film on the semiconductor layer and forming a gate electrode on the gate insulating film,
In the step (a), a method for manufacturing a semiconductor device in which the first impurity-implanted region is formed by performing ion implantation of the impurity into the semiconductor layer using at least the gate electrode as a mask.

請求項６に記載の半導体装置の製造方法であって、
上記工程（ａ）の後に、上記ゲート電極の側面上に、上記半導体層の上方に延びるサイドウォールを形成する工程（ｅ）と、
上記工程（ｅ）の後に、上記ゲート電極および上記サイドウォールをマスクとして上記半導体層内に不純物をイオン注入することにより、第２の不純物注入領域を形成する工程（ｆ）とをさらに備え、
上記工程（ａ）または上記工程（ｆ）の後に、上記工程（ｂ）を行う半導体装置の製造方法。A method for manufacturing a semiconductor device according to claim 6, wherein:
(E) forming a sidewall extending above the semiconductor layer on a side surface of the gate electrode after the step (a);
A step (f) of forming a second impurity-implanted region by ion-implanting impurities into the semiconductor layer using the gate electrode and the sidewalls as a mask after the step (e);
A method for manufacturing a semiconductor device, wherein the step (b) is performed after the step (a) or the step (f).

請求項６または７に記載の半導体装置の製造方法であって、
上記工程（ａ）では、上記半導体層の上面に対する法線方向から傾いた方向から上記不純物をイオン注入し、
上記工程（ｃ）では、上記半導体層の上面に対する法線方向から傾いた方向から、上記パルス状赤外レーザ光を照射する半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 6, wherein:
In the step (a), the impurity is ion-implanted from a direction inclined from a direction normal to an upper surface of the semiconductor layer,
In the step (c), a method for manufacturing a semiconductor device, wherein the pulsed infrared laser light is irradiated from a direction inclined from a normal to the upper surface of the semiconductor layer.

半導体層に含まれる不純物を電気的に活性化するための熱処理を行う半導体製造装置であって、
上記熱処理の熱源として、パルス状赤外レーザー光を発する光源を備える、半導体製造装置。A semiconductor manufacturing apparatus for performing a heat treatment for electrically activating impurities contained in a semiconductor layer,
A semiconductor manufacturing apparatus comprising a light source that emits pulsed infrared laser light as a heat source for the heat treatment.

請求項９に記載の半導体製造装置であって、
上記パルス状赤外レーザ光を発することにより、上記半導体層のうち上記不純物が含まれる領域を１０００℃以上の温度に加熱する半導体製造装置。The semiconductor manufacturing apparatus according to claim 9,
A semiconductor manufacturing apparatus that emits the pulsed infrared laser light to heat a region of the semiconductor layer containing the impurity to a temperature of 1000 ° C. or higher.

請求項９または１０に記載の半導体製造装置であって、
上記パルス状赤外レーザー光の波長は２μｍ以上７μｍ以下である半導体製造装置。The semiconductor manufacturing apparatus according to claim 9 or 10,
A semiconductor manufacturing apparatus wherein the wavelength of the pulsed infrared laser light is 2 μm or more and 7 μm or less.

請求項９〜１１のうちいずれか１項に記載の半導体製造装置であって、
上記パルス状赤外レーザ−光のパルス幅は１ミリ秒以下である半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
A semiconductor manufacturing apparatus wherein a pulse width of the pulsed infrared laser light is 1 millisecond or less.

請求項９〜１２のうちいずれか１項に記載の半導体製造装置であって、
上記半導体層を支える支持部材をさらに備え、
上記支持部材の動作によって、上記パルス状赤外線レーザ光を、上記半導体層の上面に対する法線方向から傾いた方向から照射することができる半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
Further comprising a support member supporting the semiconductor layer,
A semiconductor manufacturing apparatus capable of irradiating the pulsed infrared laser light from a direction inclined from a normal direction to an upper surface of the semiconductor layer by an operation of the support member.

請求項９〜１３のうちいずれか１項に記載の半導体製造装置であって、
上記光源から発せられる上記パルス状赤外線レーザ光を上記半導体層の上面に導く照射光学系をさらに備え、
上記照射光学系の動作によって、上記パルス状赤外線レーザ光を、上記半導体層の上面に対する法線方向から傾いた方向から照射することができる半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
Further comprising an irradiation optical system for guiding the pulsed infrared laser light emitted from the light source to the upper surface of the semiconductor layer,
A semiconductor manufacturing apparatus capable of irradiating the pulsed infrared laser light from a direction inclined from a normal to the upper surface of the semiconductor layer by the operation of the irradiation optical system.

請求項９〜１４のうちいずれか１項に記載の半導体製造装置であって、
上記光源は、２．６μｍ以上３．３μｍ以下の発振波長を有する水素・フッ素レーザーである半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
The semiconductor manufacturing apparatus, wherein the light source is a hydrogen / fluorine laser having an oscillation wavelength of 2.6 μm or more and 3.3 μm or less.

請求項９〜１４のうちいずれか１項に記載の半導体製造装置であって、
上記光源は、３．８μｍ以上４．３μｍ以下の発振波長を有する重水素・フッ素レーザーである半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
The semiconductor manufacturing apparatus, wherein the light source is a deuterium / fluorine laser having an oscillation wavelength of 3.8 μm or more and 4.3 μm or less.

請求項９〜１４のうちいずれか１項に記載の半導体製造装置であって、
上記光源は、５μｍ以上７μｍ以下の発振波長を有する一酸化炭素レーザーである半導体製造装置。The semiconductor manufacturing apparatus according to claim 9, wherein:
The semiconductor manufacturing apparatus, wherein the light source is a carbon monoxide laser having an oscillation wavelength of 5 μm or more and 7 μm or less.