JP2004347628A

JP2004347628A - Ｅｌ表示素子、ｅｌ表示装置、ｅｌ表示素子の駆動方法

Info

Publication number: JP2004347628A
Application number: JP2003141084A
Authority: JP
Inventors: Yutaka Minamino; 裕南野
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2003-05-19
Filing date: 2003-05-19
Publication date: 2004-12-09

Abstract

【課題】ＥＬ素子がおおきな接合容量を持つ場合に、高速動作が期待できないこと、及び、電流経路が変換した場合に電源ラインに接続されるスイッチングトランジスタに対し駆動電流を制御するトランジスタがソースフォロワとなり、駆動用トランジスタのソース電圧がスイッチング用トランジスタの特性により変動する。
【解決手段】ＥＬ素子に流れる電流を制御するトランジスタＭ１が、ソースフォロワ構成とならず、駆動電圧を低くすることが可能でかつ高速動作に適した構成を与えるものである。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリックス型のＥＬ表示素子、及びそのＥＬ表示素子の駆動方法に関するものである。
【０００２】
【従来の技術】
従来のアクティブマトリックス型ＥＬ表示素子の画素セルの回路は、縦横に張り巡らされた配線の交点に第１のトランジスタを設け、そのゲート電極を走査線（ゲート線ともいう）に、ドレイン領域を信号線（ドレイン線ともいう）に接続し、ソース電極は第２のトランジスタのゲート電極に接続し、前記第２のトランジスタは、ソース電極またはドレイン電極の一方が、電流供給線に接続され、ソース電極またはドレイン電極の他方がＥＬ素子のアノード電極（あるいはカソード電極）に接続され、ＥＬ素子の他方の電極が共通電極となる構造となっている。
【０００３】
以下この構成による駆動の原理を説明する。まず有機ＥＬパネルに用いられるアクティブマトリックス方式は次の条件を満足させなければならない。
【０００４】
１．特定の画素を選択し、必要な表示情報を与えられること。
【０００５】
２．１フレーム期間を通じてＥＬ素子に電流を流すことができること
この２つの条件を満足させるため、第１のトランジスタは画素を選択するためのスイッチング用トランジスタ、第２のトランジスタはＥＬに電流を供給するための駆動用トランジスタとする。ここで液晶に用いられるアクティブマトリックス方式と比較すると、スイッチング用トランジスタは液晶用にも必要であるが、駆動用トランジスタはＥＬを光らせるために必要である。この理由は液晶の場合は、電圧を印加することでオン状態を保持することができるが、ＥＬの場合は、電流を流しつづけて画素をオン状態とするからである。したがってＥＬパネルでは電流を流し続けるためにトランジスタをオンさせ続けなければならない。まず、走査線、データ線が両方ともオンになると、スイッチング用トランジスタを通してキャパシタに電荷が蓄積される。このキャパシタが駆動用トランジスタのゲートに電圧を加え続けるため、スイッチング用トランジスタがオフになっても、電流供給線から電流が流れつづけ、１フレーム期間にわたり画素をオンできる。この構成を用いて階調を表示させる場合、駆動用トランジスタのゲート電圧として階調に応じた電圧を印加する必要がある。したがって駆動用トランジスタのオン電流のばらつきがそのまま表示に現れる。トランジスタのオン電流は単結晶で形成されたトランジスタであれば、きわめて均一であるが、安価なガラス基板に形成することのできる低温多結晶トタンジスタでは、そのしきい値のばらつきが±０．２Ｖ〜０．５Ｖの範囲でばらつきを持つため、駆動用ＴＦＴを流れるオン電流がこれに対応してばらつき、表示にムラが発生する。これらのムラは、しきい値電圧のばらつきのみならず、ＴＦＴの移動度、ゲート絶縁膜の厚みなどでも発生する。したがってアナログ的に階調を表示させる方法では、均一な表示を得るために、デバイスの特性を厳密に制御する必要があり、現状の低温多結晶ポリシリコンＴＦＴではこのスペックを満足できない。この問題を解決するため、図２３に示すようにさまざまな回路構成が提案されている。図２３（Ａ）は非特許文献１に開示された回路である。１画素内に４つのトランジスタをもうけて、駆動用トランジスタ（＝ＴＦＴ２）のしきい値電圧のばらつきをコンデンサにより補償させて均一な電流を得る構成となっている。図２３（Ｃ）の回路は、非特許文献２に開示されている回路であり、駆動用トランジスタ（Ｔ３）のソース電極がｖｄｄに接続されており、かつＩｄａｔａの書き込みが、前記ＥＬ素子を介さない構成となるため、高速動作に適した回路となっている。
【０００６】
【非特許文献１】
ＳＩＤ９８、ＤＩＧＥＳＴ、１１ページ
【非特許文献２】
電子情報通信学会技術研究報告、Ｖｏｌ．０１、部会番号ＥＩＤ２００１−２６１、１０７〜１１１ページ
【０００７】
【発明が解決しようとする課題】
図２３（Ａ）の構成では、ＴＦＴ２の閾値電圧のバラツキは補償されるが、ＤＡＴＡを電圧で与えているため、駆動用トランジスタの閾値電圧以外の移動度など、ＯＮ電流を与えるパラメータのバラツキを補償することは出来ない。これに対しデータを電流で与えて、駆動用トランジスタの特性バラツキを補償する回路構成である図２３（Ｂ）が提案された。図２３（Ｂ）はＩＥＤＭ９８−ｐｐ８７５で開示されている構成である。データを電流Ｉｄａｔａで与えることにより、上記課題の解決を図っている。
【０００８】
しかしながらこの方法は、
１．プログラムされる電流がＥＬ素子を通じてプログラムされるため、ＥＬが大きな接合容量を持つ場合に、Ｉｄａｔａの書きこみに時間がかかり、高速動作が期待できない。
【０００９】
２．電流経路が変化した場合に電源ラインに接続されるスイッチングトランジスタ（ＭＮ４）に対し駆動電流を制御するトランジスタ（ＭＮ２）がソースフォロワとなる。従って駆動用トランジスタのソース電圧が、スイッチング用トランジスタの特性により変動するなどの欠点を有する。
【００１０】
図２３（Ｃ）の回路は、上述したように高速動作に適した回路となっている。しかしながら、本回路では、駆動用トランジスタ（Ｔ１）のソース−ドレイン電極間をＳｃａｎｎｉｎｇｌｉｎｅ１がオンすることにより、Ｔ１およびＴ２を介して短絡する構成となるためＴ１ならびにＴ２の充電能力を共に高くする必要があり、やはり高速動作には不利な構成である。さらにこれらの電流書きこみ方式では、後述するように常に駆動用トランジスタの動作領域を飽和領域としているため、飽和領域において、アーリー効果あるいはキンク電流などでドレイン電流値がドレイン電圧に依存する場合では、駆動用トランジスタの閾値電圧シフトの発生により、ＥＬ素子を流れる電流値がずれる。また駆動用トランジスタのソース−ゲート間電圧が、電流の書きこみ終了時点で変動するが、変動の程度もトランジスタの閾値電圧の変動により影響を受ける。これらの対策に関しては一切述べられていない。
【００１１】
【課題を解決するための手段】
上述した課題を解決するために、第１の本発明は、第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第１の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶し、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すＥＬ表示素子である。
【００１２】
また、第２の本発明は、第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第３のトランジスタのゲート電極は、第３の走査線に接続され、前記第１の走査線及び前記第３の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶し、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線及び前記第３の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すＥＬ表示素子である。
【００１３】
また、第３の本発明は、前記第１のトランジスタのドレイン電極と前記第２のトランジスタのソース電極との間には一つまたは複数のトランジスタが接続されている第１または２の本発明のＥＬ表示素子である。
【００１４】
また、第４の本発明は、前記第１、２及び４のトランジスタがｐ−ｃｈ型トランジスタであり、前記第３のトランジスタがｎ−ｃｈ型トランジスタである第２の本発明のＥＬ表示素子である。
【００１５】
また、第５の本発明は、前記第１、２、３及び４のトランジスタがｐ−ｃｈ型トランジスタにより構成されている第１の本発明のＥＬ表示素子である。
【００１６】
また、第６の本発明は、前記第１の走査線及び第２の走査線が共通である第１の本発明のＥＬ表示素子である。
【００１７】
また、第７の本発明は、Ｖｓｉｇを第一のトランジスタのソース・ゲート間電圧とし、Ｖｔｈを第１のトランジスタの閾値電圧とし、Ｖｄｓを第一のトランジスタのソース・ドレイン間電圧とした場合前記第１のトランジスタの飽和領域における電流値Ｉｄｓが次式
Ｉｄｓ＝ｋ×（Ｖｇｓ−Ｖｔｈ）^２（１＋Ｖｄｓ×λ）
であらわされており、隣接画素間における第１のトランジスタにおける閾値の変動を、最大ｙ（Ｖ）とし、隣接画素間のＥＬ素子を流れる電流値の変動の許容値をｘ（％）とした場合、前記λの値が次式
λ＜０．０１×ｘ／ｙ
を満たす第１〜６の本発明のいずれかのＥＬ表示素子である。
【００１８】
また、第８の本発明は、前記λの値は、０．０６以下であり、隣接する単位画素での前記第１のトランジスタにおける閾値の変動が０．３Ｖ以下である第７の本発明のＥＬ表示素子である。
【００１９】
また、第９の本発明は、前記λの変動は１０％以下である第７の本発明のＥＬ表示素子である。
【００２０】
また、第１０の本発明は、前記第１トランジスタのチャンネル長が１５μｍ以上である第７の本発明のＥＬ表示素子である。
【００２１】
また、第１１の本発明は、前記コンデンサの容量値をＣｓ、前記第３のトランジスタのオフ電流値をＩｏｆｆとした場合、前記Ｃｓ及び前記Ｉｏｆｆは、次式Ｃｓ／Ｉｏｆｆ＞４
を満たす第１または２の本発明のＥＬ表示素子である。
【００２２】
また、第１２の本発明は、前記第３のトランジスタのオフ電流値が１０ｐＡ以下である第７の本発明のＥＬ表示素子である。
【００２３】
また、第１３の本発明は、前記第３のトランジスタがｐ−ｃｈ型トランジスタで構成されており、そのゲート電極はマルチゲート構造を有し、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが２１６（μｍ^２）以下である第１または２の本発明のＥＬ表示素子である。
【００２４】
また、第１４の本発明は、前記第３のトランジスタがｎ−ｃｈ型トランジスタで構成されており、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが１６（μｍ^２）以下である第１または２の本発明のＥＬ表示素子である。
【００２５】
また、第１５の本発明は、前記コンデンサの容量値が１．５ｐＦ以上である第１３の本発明のＥＬ表示素子である。
【００２６】
また、第１６の本発明は、第１または２の本発明のＥＬ表示素子をマトリックス状に配置したＥＬ表示パネルを備え、
前記ＥＬ表示パネルの隣接する前記ＥＬ表示素子の輝度差が４％以下であるＥＬ表示装置である。
【００２７】
また、第１７の本発明は、前記ＥＬ表示素子の前記第３のトランジスタは、前記ＥＬ表示パネルの隣接する前記ＥＬ表示素子の輝度差が４％以下になるようなトランジスタサイズである第１６の本発明のＥＬ表示装置である。
【００２８】
また、第１８の本発明は、第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続されたＥＬ表示素子を駆動するＥＬ表示素子の駆動方法であって、
前記第１の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶するステップと、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すステップとを備えたＥＬ表示素子の駆動方法である。
【００２９】
また、第１９の本発明は、第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第３のトランジスタのゲート電極は、第３の走査線に接続されたＥＬ表示素子を駆動するＥＬ表示素子の駆動方法であって、
前記第１の走査線及び前記第３の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶するステップと、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線及び前記第３の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すステップとを備えたＥＬ表示素子の駆動方法である。
【００３０】
【発明の実施の形態】
以下に本発明の実施の形態を図面を参照して説明する。
【００３１】
本発明は、上記課題に対して、ＥＬに流れる電流を制御するトランジスタが、ソースフォロワ構成とならず、駆動電圧を低くすることが可能でかつ高速動作に適した回路構成を与えるものである。加えてその駆動用トランジスタにアーリー効果あるいはキンク電流があっても、その影響を最小に抑えることが出来、記憶される電流値の変動を小さくすることが出来で高い表示性能をえることが出来る構成を与えている。
【００３２】
（実施の形態１）
図１に、本実施の形態１のＥＬ表示素子（ＥＬ表示素子を含む回路構成）を示す。単位画素が最低４つからなる複数のトランジスタならびにＥＬ素子により形成され、第１の走査線をアクティブとすることにより第１のトランジスタＭ１および第２のトランジスタＭ２を通して、前記ＥＬ素子に流すべき電流値を流し、第１のトランジスタＭ１のゲートとドレイン間を短絡するように第３のトランジスタＭ３が第１の走査線がアクティブとなることにより開くと共に、第１のトランジスタＭ１のゲートとソース間に接続されたコンデンサに、前記電流値を流すように第１のトランジスタＭ１のゲート電圧（あるいはドレイン電圧）を記憶した後に、第１の走査線を非アクティブ、第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタＭ１ならびにＥＬ素子に接続された第４のトランジスタＭ４ならびに前記ＥＬを含む経路に切り替えて、記憶した電流を前記ＥＬ素子に流すことを特徴とするアクティブマトリックス型ＥＬ表示素子により構成するものである。この回路は１画素内に４つのトランジスタを有しており、第１のトランジスタＭ１のゲートは第３のトランジスタＭ３のソースに接続されており、第３のトランジスタＭ３および第２のトランジスタＭ２のゲートは第１の走査線に、第３のトランジスタＭ３のドレインは第２のトランジスタＭ２のソースならびに第４のトランジスタＭ４のソースに接続され第２のトランジスタＭ２のドレインは信号線に接続されている。第４のトランジスタＭ４のゲートは第２の走査線に接続され、第４のトランジスタＭ４のドレインはＥＬ素子のアノード電極に接続されている。
【００３３】
以下その手段ならびに作用について図２を用いて説明する。
【００３４】
実施の形態１の駆動回路は２つのタイミングにより制御される。第一のタイミングは必要な電流値を記憶させるタイミングである。このタイミングで第２のトランジスタＭ２ならびに第３のトランジスタＭ３が開くことにより、等価回路として図２（Ａ）となる。ここで、信号線より所定の電流Ｉ１が書き込まれる。これにより第１のトランジスタＭ１はゲートとドレインが接続された状態となり、この第１のトランジスタＭ１と第２のトランジスタＭ２を通じてＩ１が流れる。従って、第１のトランジスタＭ１のゲート−ソースの電圧はＩ１が流れるような電圧Ｖ１となる。このときの第１のトランジスタＭ１のソースードレイン間の電圧は図２（Ｃ）におけるＶ１となる。
【００３５】
第二のタイミングは第２のトランジスタＭ２と第３のトランジスタＭ３とが閉じ、第４のトランジスタＭ４が開くタイミングであり、そのときの等価回路は図２（Ｂ）となる。これにより第１のトランジスタＭ１のソース−ゲート間の電圧は保持されたまま、動作点は図のＶ２に移動する（図２（Ｃ））。この場合、第１のトランジスタＭ１は常に飽和領域で動作するため、Ｉ１の電流は一定となる。
【００３６】
このように、実施の形態１におけるＥＬ表示素子を用いることにより、上述したように、ＥＬに流れる電流を制御するトランジスタが、ソースフォロワ構成とならず、駆動電圧を低くすることが可能でかつ高速動作に適し、加えてその駆動用トランジスタにアーリー効果あるいはキンク電流があっても、その影響を最小に抑えることが出来、記憶される電流値の変動を小さくすることが出来て高い表示性能をえることが出来る。
【００３７】
ところが、実施の形態１におけるＥＬ表示素子をマトリックス状に配置した表示パネルを備えたＥＬ表示装置を用いて表示データを表示した場合、トランジスタのチャンネル部分をアモルファスシリコンからポリシリコンに溶融再結晶化するためのレーザビームの走査線方向と直交する方向に、表示画面に筋状のパターン（以下この筋状のパターンを縦筋と呼ぶ。）が表示されてしまう。このような縦筋が表示されることにより表示品位が損なわれてしまうという課題が発生した。
【００３８】
そこで、本出願に係る発明者は、縦筋発生の原因を究明することによって、表示品位を向上する方法を発見した。そして発見した方法を用いて、高品位な表示を可能とするＥＬ表示素子を実現することに成功した。以下縦筋の原因と高品位な表示を可能とするＥＬ表示素子について説明する。
【００３９】
まず、縦筋が表示される原因として、第３のトランジスタＭ３の寄生容量が原因であることがわかった。すなわち、第３のトランジスタＭ３の寄生容量が縦筋に与える影響を確認するために、次のような実験を行った。
【００４０】
すなわち、第１の走査線から第３のトランジスタＭ３のゲート電極に印加する第３のトランジスタＭ３のＯＮ電圧を変化させて、隣接するＥＬ表示素子（ＥＬ表示素子のことを以下画素と呼ぶ）間の輝度差の変化を調べる実験を行った。
【００４１】
図３は、第３のトランジスタＭ３のゲート電極に一定のＯＮ電圧を印加した場合の、各走査線方向の画素列の輝度レベルと、隣接する画素の輝度差とを図示したものである。図３で横軸は、走査線方向の画素列の番号であり、縦軸は、輝度レベルと隣接する画素の輝度差とを示している。また、各走査線方向の画素列の輝度レベルを図３では、輝度レベルとして図示しており、隣接する画素の輝度差を図３では、隣接間輝度差として図示している。図３から明らかなように、隣接間輝度差があるということは、縦筋が表示されていることである。
【００４２】
図４は、第３のトランジスタＭ３のゲート電極に印加するＯＮ電圧を変化させて、隣接間輝度差の標準偏差の３倍を求めて図示したものである。図４において、横軸は、第３のトランジスタＭ３のゲート電極に印加するＯＮ電圧を示しており、縦軸は、隣接間輝度差の標準偏差の３倍を示している。図４から明らかなように、第３のトランジスタＭ３のゲート電極に印加するＯＮ電圧の絶対値が増加すると、隣接間輝度差の標準偏差の３倍が増加している。すなわち、第３のトランジスタＭ３のゲート電極に印加するＯＮ電圧の絶対値が増加するほど、縦筋が目立って表示されることがわかる。
【００４３】
このような縦筋の発生原因は、次のようなものであると考えられる。すなわち、第１の走査線にＯＮ電圧を印加している時には、第１のトランジスタＭ１及び第２のトランジスタＭ２及び信号線を経由して所定の電流が信号線に流れる。このとき、第１のトランジスタＭ１のゲート電極に接続されたコンデンサに対して、その所定の電流を流すことが出来るような電圧が書き込まれる。
【００４４】
次に、第１の走査線にＯＦＦ電圧を印加する。この時に、第３のトランジスタＭ３のソース電極とゲート電極との間の寄生容量により、第１のトランジスタＭ１のゲート電位がΔＶだけ変化する。図５に、第３のトランジスタＭ３のソース電極とゲート電極との間の寄生容量を寄生容量Ｃｇｄとして示す。また、第１のトランジスタＭ１のゲート電極とソース電極との間に接続されたコンデンサの容量をＣｓとする場合、第１のトランジスタＭ１のゲート電位の変化Δは次式で表される。
ΔＶ＝Ｃｇｄ×Ｖｇ／（Ｃｓ＋Ｃｇｄ）
図６にｎ番目と（ｎ＋１）番目の第１のトランジスタＭ１の特性を示す。ｎ番目の第１のトランジスタＭ１と（ｎ＋１）番目の第１のトランジスタＭ１とは、図６に示すようにレーザアニールプロセスにより作成されたことに起因する特性差を有している。すなわち、ｎ番目の第１のトランジスタＭ１は、第１の走査線にＯＦＦ電圧が印加され、第２の走査線にＯＮ電圧が印加されている場合、第１のトランジスタＭ１のゲート電極とソース電極との間に接続されているコンデンサが電圧Ｖｇ（ｎ）を記憶している場合に、ｉｄａｔａの電流を流す。これに対して、（ｎ＋１）番目の第１のトランジスタＭ１は、第１の走査線にＯＦＦ電圧が印加され、第２の走査線にＯＮ電圧が印加されている場合、第１のトランジスタＭ１のゲート電極とソース電極との間に接続されているコンデンサが電圧Ｖｇ（ｎ＋１）を記憶している場合に、ｉｄａｔａの電流を流す。ところが、寄生容量Ｃｇｄにより、第１のトランジスタＭ１のゲート電位はΔＶだけ変化するので、ｎ番目の第１のトランジスタＭ１と（ｎ＋１）番目の第１のトランジスタＭ１の特性差により、図６に示すように、ｎ番目の第１のトランジスタＭ１については、ｉｅｌ（ｎ）という電流が流れ、（ｎ＋１）番目の第１のトランジスタＭ１については、ｉｅｌ（ｎ＋１）という電流が流れることになる。
【００４５】
このように寄生容量Ｃｇｄにより、第１のトランジスタＭ１のゲート電位がΔＶだけ変化することにより、第１のトランジスタＭ１の電流−電圧特性のばらつきが顕在化して、実際にＥＬ素子に流れる電流が異なってしまう。これが縦筋として認識される。以上、縦筋発生の原因について説明した。
【００４６】
このように、第１のトランジスタＭ１のゲート電位の変化ΔＶは、第３のトランジスタＭ３のソース電極とゲート電極との間の寄生容量Ｃｇｄが大きいほど大きくなる。従って、寄生容量Ｃｇｄが大きいほど第１のトランジスタＭ１の特性差がより多く顕在化し、縦筋の発生が増加する。従って、縦筋を目立たなくして表示品位を向上させるためには、出来るだけ第３のトランジスタＭ３のソース電極とゲート電極との間の寄生容量Ｃｇｄを小さくすればよい。
【００４７】
すなわち、第３のトランジスタＭ３として、トランジスタサイズが小さいトランジスタを用いれば寄生容量Ｃｇｄを小さくすることが出来る。従って、縦筋の発生を低減し、表示品位を向上することが出来る。
【００４８】
具体的には、第３のトランジスタがｐ−ｃｈ型トランジスタで構成されており、そのゲート電極はマルチゲート構造を有し、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが２１６（μｍ^２）以下であれば表示品位を向上することが出来た。
【００４９】
また、第３のトランジスタがｎ−ｃｈ型トランジスタで構成されており、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが１６（μｍ^２）以下であれば表示品位を向上することが出来た。
【００５０】
特に、ｐ−ｃｈ型トランジスタよりもｎ−ｃｈ型トランジスタの方がトランジスタサイズが小さいので、第３のトランジスタＭ３として、ｎ−ｃｈ型のトランジスタを用いることにより、より寄生容量Ｃｇｄを小さくすることが出来る。
【００５１】
図７に、第３のトランジスタＭ３をｎ−ｃｈ型にした場合の、ＥＬ表示素子を示す。図７では、第３のトランジスタＭ３の代わりに第３のトランジスタＭ３’が用いられている。そして、第３のトランジスタＭ３’のゲートは、第１の走査線に接続される代わりに、第３の走査線に接続されている。また、第１のトランジスタＭ１、第２のトランジスタＭ２、及び第４のトランジスタＭ４は、ｐ−ｃｈ型のトランジスタであり、第３のトランジスタＭ３’はｎ−ｃｈ型のトランジスタである。それ以外は、図１に示すＥＬ表示素子と同様である。
【００５２】
また、図８に、図７に示すＥＬ表示素子の第１の走査線、第２の走査線、及び第３の走査線の電圧波形を示す。第３のトランジスタＭ３’がｎ−ｃｈ型のトランジスタであり、第２のトランジスタＭ２がｐ−ｃｈ型のトランジスタであるので、第１の走査線のＯＮ電圧と第２の走査線のＯＮ電圧とは極性が逆になっている。また、第２のトランジスタＭ２も第４のトランジスタＭ４も両方ともｐ−ｃｈ型のトランジスタであるので、第１の走査線のＯＮ電圧と第２の走査線のＯＮ電圧とは同じ極性である。図８に示すように、第１の走査線及び第３の走査線にＯＮ電圧が印加された際、第３のトランジスタＭ３’及び第２のトランジスタＭ２がともに導通状態になり、第１のトランジスタＭ１及び第２のトランジスタＭ２及び信号線を経由して表示データに対応する電流が流れ、コンデンサＣにそのような所定の電流を流すような電圧が記憶される。次に、第１の走査線及び第３の走査線にＯＦＦ電圧が印加され、第２の走査線にＯＮ電圧が印加されると、コンデンサＣに記憶された電圧に対応する電流が第１のトランジスタＭ１及び第４のトランジスタＭ４及びＥＬ素子を通じて流れる。このようにしてＥＬ素子が発光する。
【００５３】
次に、隣接間輝度差と縦筋が表示されることによる画面の表示品位との関係について調べた。図９にその結果を示す。図９（Ａ）は、目視による画面の表示品位の評価の方法を示すものである。図９（Ａ）に示すように、目視による画面の表示品位を５段階評価した。すなわち、１は、表示品位がすぐれており、表示品位に問題が見られないことを示している。２は、表示品位がよく、表示品位のレベルが上であることを示している。３は、表示品位が許容レベルであることを示している。４は、表示品位が許容レベル以下であることを示している。また、５は、表示品位が低く、表示品位が不良であることを示している。
【００５４】
図９（Ｂ）に、図９（Ａ）に示す５段階評価を用いて、隣接画素間の輝度差と画面の表示品位との関係を調べた結果を示す。図９（Ｂ）から明らかなように、隣接間輝度差の標準偏差の３倍が約４％より小さい場合、５段階評価で３以下になっていることがわかる。すなわち、縦筋による表示品位の劣化は、隣接間輝度差の標準偏差の３倍が約４％以下であれば、許容できることになる。
【００５５】
従って、第３のトランジスタＭ３として隣接輝度差の標準偏差の３倍が約４％以下になるだけ十分トランジスタサイズが小さいトランジスタを用いることにより、縦筋による表示品位の劣化を避けることが出来る。このように、隣接輝度差の標準偏差の３倍が約４％以下になるような第３のトランジスタＭ３を用いることにより、表示品位の良好なＥＬ表示素子を実現することが出来る。
【００５６】
上記ＥＬ素子については、図１０に示すような構造（下取り出し方式）を用いることができる。このＥＬ表示素子の構成は、基板上に、ホール注入電極（画素電極）となるＩＴＯ、１種以上の有機層と、電子注入電極とが順次積層された構成を有する。前記基板にはＴＦＴ（薄膜トランジスタ）が設けられている。このＥＬ表示素子を製造するには、まず、基板上にＴＦＴのアレイを所望の形状に形成する。そして、平坦化膜上の画素電極として透明電極であるＩＴＯをスパッタ法で成膜、パターニングする。その後、有機ＥＬ層、電子注入電極等を積層する。
【００５７】
図１０に示されるＥＬ表示素子は、ガラス基板１１上に、ＴＦＴ（薄膜トランジスタ）１２のアレイと、ゲート絶縁膜を兼ねる絶縁膜１３、層間絶縁膜１４、平坦化膜（絶縁膜）１５からなる。平坦化膜（絶縁膜）１５等によりＴＦＴ１２とから絶縁されて、ホール注入電極となるＩＴＯ１６と有機層１７、電子注入電極１８とを有するＥＬ構造体が積層されている。
【００５８】
なお、基板材料としては、ＥＬ素子が形成される側の反対側の裏面方向より光が出射される場合は、ガラス、石英や樹脂等の透明ないし半透明材料を用いなければならない。
【００５９】
また、本実施の形態では、光取り出し方式が異なるＥＬ表示素子（上取り出し方式）についても適用できる。このＥＬ表示素子の構成例を図１１に示す。図１１に示されるＥＬ表示素子は、ガラス基板１１上に、ＴＦＴ（薄膜トランジスタ）１２のアレイと、ゲート絶縁層を兼ねる絶縁層１３、層間絶縁膜１４、平坦化膜（絶縁層）１５とを有する。そして、平坦化膜（絶縁層）１５でＴＦＴ１２とから絶縁されて、電子注入電極となる金属膜１６と有機層１７、ホール注入電極となるＩＴＯ１８とを有するＥＬ構造体が積層されている。
【００６０】
この場合、基板材料としてはステンレスなどの非透過材料を用いることもできる。先に述べた下取り出し方式の素子の比べて、上取り出し方式の素子は、第２のトランジスタのドレイン電極となる画素電極の極性が逆になるだけであり、電子注入、輸送などの役割を有する材料の用件は同じである。また、発光層の材料の条件も基本的には同じである。
【００６１】
このようにして作製したＥＬ表示素子に直流電圧を印加し、１０ｍＡ／ｃｍ^２の一定電流密度で連続駆動させた。ＥＬ構造体は、５．０Ｖ、２００ｃｄ／ｃｍ^２の緑色（発光極大波長λｍａｘ＝４６０ｎｍ）の発光が確認できた。青色発光部は、輝度１００ｃｄ／ｃｍ^２で、色座標がｘ＝０．１２９，ｙ＝０．１０５、緑色発光部は、輝度２００ｃｄ／ｃｍ^２で、色座標がｘ＝０．３４０，ｙ＝０．６２５、赤色発光部は、輝度１００ｃｄ／ｃｍ^２で、色座標がｘ＝０．６４９，ｙ＝０．３３８の発光色が得られた。
【００６２】
（実施の形態２）
実施の形態２のＥＬ表示素子（ＥＬ素子を含む回路構成）は、第２のトランジスタと第４のトランジスタの導電型を異なったものとしている（図１２）。これにより、第１と第２の走査線を共通とすることが可能となり、駆動回路の簡略化、ならびに画素の開口率を向上させることが出来る。本実施の形態の基本的な動作タイミングとしては、実施の形態１と同様に、信号線からの書きこみ経路がオフになる、すなわち所定の電流が記憶される際に、電流の流れる経路に分岐があると正確な電流値が第１のトランジスタＭ１のソース−ゲート間容量（コンデンサ）に記憶されない。第２のトランジスタＭ２と第４のトランジスタＭ４を異なった導電形にすることにより、お互いの閾値を制御することによって走査線の切り替わりのタイミングで必ず第２のトランジスタＭ２がオフしたのちに第４のトランジスタＭ４がオンすることが可能になる。ただしこの場合お互いの閾値を正確にコントロールする必要があるのでプロセスの注意が必要である。
【００６３】
（実施の形態３）
実施の形態１と実施の形態２とで述べたＥＬ表示素子を含む回路構成は、最低４つのトランジスタで実現可能であるが、より正確なタイミングのコントロールあるいは後述するように、駆動用トランジスタのアーリー効果低減のためにトランジスタを図１３に示すようにカスケード接続してトランジスタの総数が４以上になってもよい。
【００６４】
（実施の形態４）
実施の形態４のＥＬ表示素子（ＥＬ素子を含む回路構成）は、単位画素が少なくとも４つのトランジスタならびにＥＬ素子により形成され、第１および第２のトランジスタＭ１，Ｍ２がｐ−ｃｈであることを特徴とするものである。一般的にｐ−ｃｈトランジスタはｎ−ｃｈトランジスタに比較して、信頼性が高い、キンク電流が少ないなどの特長があり、電流を制御することによって目的とする発光強度を得るＥＬ素子に対しては、第１のトランジスタＭ１をｐ−ｃｈにする効果が大きい。さらに、構成するすべてのトランジスタをｐ−ｃｈで構成することによって、プロセスの簡略化を図ることが出来る。
【００６５】
（実施の形態５）
実施の形態５のＥＬ表示素子は、第１のトランジスタＭ１の飽和領域における電流値Ｉｄｓが下式
Ｉｄｓ＝ｋ×（Ｖｇｓ−Ｖｔｈ）^２（１＋Ｖｄｓ×λ）
であらわされて、λの値が０．０６以下であるものである。なお、上式で、Ｖｇｓは第一のトランジスタのソース・ゲート間電圧とし、Ｖｔｈを第１のトランジスタの閾値電圧とし、Ｖｄｓを第一のトランジスタのソース・ドレイン間電圧である。本実施の形態では、第１のトランジスタＭ１の動作範囲を飽和領域に限定するが、一般的に飽和領域におけるトランジスタ特性は、理想的な特性より外れ、ソース−ドレイン間電圧の影響を受ける。この効果をアーリー効果という。アーリー効果が存在する場合の本実施形態の動作曲線を図１４（Ａ）に示す。いま隣接する画素におけるそれぞれの第１のトランジスタＭ１にΔＶｔなる閾値のシフトが発生した場合を考える。図中点線は閾値がシフトした場合の２端子特性である。この場合記憶される電流値は同じでありこの場合の、ソース−ドレイン電圧特性は図１４（Ｂ）のようになる。この場合、閾値のシフトをΔＬとすれば、ほぼΔＶ×λが第１のトランジスタＭ１の閾値が変動することによる、ＥＬ素子の電流値のずれに相当する。従って電流のずれをｘ（％）以下に抑えるためには、閾値のシフトの許容量を隣接する画素間でｙ（Ｖ）を許容するとして、λは０．０１×ｘ／ｙ以下でなければならないことが判る。前記許容値はアプリケーションの輝度により変化する。図１５に横軸輝度、縦軸に輝度（Ｂｃｄ／ｍ^２）の変動量（ΔＩ・Ｉ）を示す。輝度が１００ｃｄ／ｍ^２から１０００ｃｄ／ｍ^２までの輝度領域においては、変動量が４％以上あれば人間は変動した境界線を認識する。したがって、輝度（電流量）の変動量が４％以内であることが必要である。本発明のＥＬ表示素子を携帯端末用ディスプレイとして用いる場合、その要求輝度は１００ｃｄ／ｍ^２程度である。図１６に隣接する画素を構成する第１のトランジスタＭ１の閾値の変動を示す。これより変動の最大値は０．３Ｖであることが判った。従って、輝度の変動を４％以内に抑えるためにはλは０．０６以下とすることにより、隣接画素の輝度バラツキを認知限以下に出来ることが判った。
【００６６】
（実施の形態６）
実施の形態６のＥＬ表示素子は、第１のトランジスタの飽和領域における電流値Ｉｄｓが下式
Ｉｄｓ＝ｋ×（Ｖｇｓ−Ｖｔｈ）^２（１＋Ｖｄｓ×λ）
であらわされて、隣接する画素における第１のトランジスタにおけるλの変動が５％以下であることを特徴とするものである。なお、上式でＶｇｓは、第一のトランジスタのソース・ゲート間電圧とし、Ｖｔｈを第１のトランジスタの閾値電圧とし、Ｖｄｓを第一のトランジスタのソース・ドレイン間電圧である。図２から明らかなように隣接する画素間において、たとえ閾値の変動が存在しない場合でも上記式のλに変動があれば、ＥＬを流れる電流値が変動する。横軸λ、縦軸にλの変動による電流値をシミュレーションした結果を図１７に示す。変動を±４％以内に抑えるためには、λの変動を±１０％に抑えなければならない事がわかった。
【００６７】
（実施の形態７）
実施の形態７のＥＬ表示素子は、第１のトランジスタＭ１のチャンネル長が１５μｍ以上であることを特徴とするものである。横軸にチャンネル長Ｌ（μｍ）、縦軸にλをプロットしたものを図１８に示す。チャンネル長を１５μｍ以上とすることによって、λの値を０．０６以下に抑えることが可能であることが解った。これはＬを長くしたばあい、ドレイン電圧による実効チャンネル長の変動の割合が減少するためである。
【００６８】
（実施の形態８）
実施の形態８のＥＬ表示素子は、蓄積容量値をＣｓ（ｐＦ）、第３のトランジスタのオフ電流値をＩｏｆｆ（ｐＡ）とした場合次式
Ｃｓ／Ｉｏｆｆ＞４
を満たすことを特徴とするものである。図１９に横軸に第３のトランジスタＭ３のオフ電流、縦軸にＥＬを流れる電流値のシミュレーション結果を示す。第３のトランジスタＭ３のオフ電流を８ｐＡ以下とすることにより、ＥＬを流れる電流値の変化を４％以下に抑えることが可能であることが解る。これはリーク電流が増加すると、電圧非書き込み状態においてトランジスタＭ１のゲート−ソース間（コンデンサの両端）に貯えられた電荷を１フィールド間保持できないためである。従って蓄積用容量が大きければオフ電流の許容量も大きくなる。我々は前記式を満たすことによって隣接画素間の電流値の変動を４％以下に抑えることが出来ることを見出した。
【００６９】
（実施の形態９）
実施の形態９のＥＬ表示素子は、アクティブマトリックスを構成するトランジスタがｐ−ｃｈポリシリコン薄膜トランジスタに構成されており、第３のトランジスタＭ３がデュアルゲート以上であるマルチゲート構造であることを特徴とするものである。第３のトランジスタＭ３は、第１のトランジスタＭ１のソース−ドレイン間スイッチとして作用するため、できるだけＯＮ／ＯＦＦ比の高い特性が要求される。図２０に各種ゲート構造におけるリーク電流値を示す。これより、ゲートの構造をデュアルゲート構造以上のマルチゲート構造が必要であることが解る。
【００７０】
（実施の形態１０）
実施の形態１０のＥＬ表示素子は、アクティブマトリックスを構成するトランジスタがポリシリコン薄膜トランジスタで構成されており、第３のトランジスタＭ３のチャンネル幅（Ｗ）×チャンネル長（Ｌ）を５４μｍ^２以下とするものである。前述の駆動方法において、第１のトランジスタＭ１のソース−ゲート間電圧は、第３のトランジスタＭ３がオンからオフ状態に変化する際に、第３のトランジスタＭ３の寄生容量により変動を受ける。第３のトランジスタＭ３がオンからオフになる場合に、これによる電圧の変動量ΔＶｏｆｆは次式で表される。
ΔＶｏｆｆ＝Ｃｏｎ／（Ｃｓ＋Ｃｏｎ）×（Ｖｏｎ−Ｖｔｈ）＋Ｃｏｆｆ／（Ｃｓ＋Ｃｏｆｆ）×（Ｖｔｈ−Ｖｏｆｆ）
ここでＣｏｎならびにＶｏｆｆは第３のトランジスタＭ３のオンならびにオフ状態でのトランジスタの容量、Ｖｔｈは第３のトランジスタＭ３の閾値電圧、Ｃｓは蓄積容量の値である。従ってΔＶｏｆｆは閾値電圧のバラツキの影響を受ける。この影響を小さくするためには、第３のトランジスタＭ３のサイズを小さくしてΔＶｏｆｆの値を小さくする必要が有る。
【００７１】
図２１に横軸を第３のトランジスタＭ３のチャンネル幅（Ｗ）×チャンネル長（Ｌ）、縦軸に電流値のばらつきをプロットしたものを示す。これより、隣接するトランジスタの閾値電圧のバラツキが０．３Ｖの場合は、Ｍ３のＬ×Ｗを５４μｍ^２以下としなければならないことが判った。
【００７２】
（実施の形態１１）
実施の形態１１のＥＬ表示素子は、コンデンサが隣接する画素間の非表示領域におおむね形成されることを特徴とするアクティブマトリックス型ＥＬ表示素子である。一般的に、フルカラー有機ＥＬを作成する場合、有機ＥＬ層をメタルマスクによるマスク蒸着で形成するため、隣接する画素間の非表示領域は１０μｍ以上離れなければならない。この部分は発光に寄与しない部分となるため、蓄積容量をこの領域に形成することは開口率向上のために有効な手段となる。図２２にその平面図を示す。
【００７３】
（実施の形態１２）
実施の形態１２のＥＬ表示素子は、アクティブマトリックスを構成するトランジスタがポリシリコン薄膜トランジスタに構成されており、前記アクティブマトリックスＥＬ表示素子の垂直走査用駆動回路あるいは水平走査回路のすくなくとも１つの駆動回路が画素を構成するトランジスタを作成すると同時にガラス基板上に一体形成されることを特徴とする請求項１記載のアクティブマトリックス型ＥＬ表示素子を提供するものである。前述のように本発明は、単位画素内に少なくとも４つ以上のトランジスタが必要である。従ってこれらを構成するトランジスタの材料としては、移動度の高いポリシリコンをアクティブ素子の材料として用いるのが適している。従って本パネルを駆動する回路も合わせて、一体形成することが可能となる。内蔵する回路としては、走査側、信号側どちらも可能ではあるが、トランジスタの性能を加味して、内蔵する回路の種類を決定すればよい。上記実施の形態で使用するＴＦＴとして、プレーナー型のＴＦＴ、スタガー型、逆スタガー型でもよく、また、セルフアライン方式を用いて不純物領域（ソース、ドレイン）が形成されたものでも、非セルフアライン方式によるものでもよい。
【００７４】
（実施の形態１３）
実施の形態１３は、単位画素が複数のトランジスタならびにＥＬ素子により形成され、第１の走査線をアクティブとすることにより第１のトランジスタおよび信号線に接続された第２のトランジスタを通して、前記ＥＬ素子に流すべき電流値を流し、第１のトランジスタのゲートとドレイン間を短絡するように第３のトランジスタが開くと共に、第１のトランジスタのゲートとソース間に接続されたコンデンサに、前記電流値を流すように第１のトランジスタのゲート電圧（あるいはドレイン電圧）を記憶した後に第１の走査線を非アクティブ、第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ並びにＥＬ素子に接続された第４のトランジスタならびに前記ＥＬを含む経路に切り替えて、記憶した電流を前記ＥＬ素子に流すことを特徴とするようにアクティブマトリックス型ＥＬ表示素子を駆動する。この駆動方法により、ＥＬ素子に流すべき電流値を、構成するトランジスタの特性に左右されることなく一定に制御することができる。
【００７５】
（実施の形態１４）
実施の形態１４は、アクティブマトリックス型ＥＬ表示素子の駆動電圧が第１のトランジスタのゲート電極とドレイン電極を接続して目的とする最大電流を流すことができるゲート電圧（ドレイン電圧）と前記電流値を流すことが出来るＥＬ素子の駆動電圧の和以上であることを特徴とするように駆動するものである。図２の駆動電圧をきめる動作曲線からわかるように、ＥＬ素子に流れる電流値が最大値となる場合において、必要な駆動電圧は最大電流を流すことができるゲート電圧（ドレイン電圧）と前記電流値を流すことが出来るＥＬ素子の駆動電圧の和以上となる。なお、第１および第２の走査線が共通であり、第２および第４のトランジスタが異なった導電型でもよい。
【００７６】
【発明の効果】
以上のように、本発明により、駆動電圧を低くすることが可能でかつ高速動作に適し、加えてその駆動用トランジスタにアーリー効果あるいはキンク電流があっても、その影響を最小にして、記憶される電流値の変動を小さくすることが出来て高い表示性能をえる、アクティブマトリクス駆動タイプのＥＬ表示素子を提供できる。
【図面の簡単な説明】
【図１】実施の形態１のＥＬ表示素子（ＥＬ表示素子を含む回路構成）を示す図
【図２】実施の形態１のＥＬ表示素子の駆動を説明する図
【図３】実施の形態１のＥＬ表示素子の隣接間輝度差の測定結果を示す図
【図４】第３のトランジスタのゲート電極に印加するＯＮ電圧に対する隣接間輝度差を示す図
【図５】実施の形態１のＥＬ表示素子の第３のトランジスタの寄生容量を示す図
【図６】実施の形態１のｎ番目と（ｎ＋１）番目との第１のトランジスタの特性を示す図
【図７】実施の形態１の第３のトランジスタとしてｎ−ｃｈ型のトランジスタを用いた場合のＥＬ表示素子を示す図
【図８】実施の形態１の図７に示すＥＬ表示素子の第１の走査線、第２の走査線、及び第３の走査線の電圧波形を示す。
【図９】（Ａ）隣接間輝度差と縦筋が表示されることによる画面の表示品位との関係を評価するための評価基準を示す図（Ｂ）隣接間輝度差と縦筋が表示されることによる画面の表示品位との関係を評価した結果を示す図
【図１０】一般的なＥＬ素子（下取り方式）を示す図
【図１１】上取り方式のＥＬ素子を示す図
【図１２】実施の形態２のＥＬ表示素子を示す図
【図１３】実施の形態３のＥＬ表示素子を示す図
【図１４】実施の形態５のＥＬ表示素子の駆動を示す図
【図１５】輝度と輝度の変動量の関係を示す図
【図１６】隣接する画素を構成する第１のトランジスタの閾値の変動を示す図
【図１７】λの変動による電流値をシミュレーションした結果を示す図
【図１８】チャンネル長とλの関係を示す図
【図１９】第３のトランジスタのオフ電流とＥＬ素子を流れる電流値のシミュレーション結果を示す図
【図２０】各種ゲート構造におけるリーク電流値を示す図
【図２１】第３のトランジスタのチャンネル幅（Ｗ）×チャンネル長（Ｌ）と電流値のばらつきの関係を示す図
【図２２】実施の形態１１のＥＬ表示素子を示す図
【図２３】従来技術を示す図
【符号の説明】
１１ガラス基板
１２ＴＦＴ（薄膜トランジスタ）
１３絶縁膜（ゲート絶縁膜を兼ねる）
１４層間絶縁膜
１５絶縁膜（平坦化膜）
１６透明電極
１７有機層
１８電子注入電極

Claims

第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第１の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶し、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すＥＬ表示素子。
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第３のトランジスタのゲート電極は、第３の走査線に接続され、前記第１の走査線及び前記第３の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶し、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線及び前記第３の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すＥＬ表示素子。
前記第１のトランジスタのドレイン電極と前記第２のトランジスタのソース電極との間には一つまたは複数のトランジスタが接続されている請求項１または２に記載のＥＬ表示素子。
前記第１、２及び４のトランジスタがｐ−ｃｈ型トランジスタであり、前記第３のトランジスタがｎ−ｃｈ型トランジスタである請求項２記載のＥＬ表示素子。
前記第１、２、３及び４のトランジスタがｐ−ｃｈ型トランジスタにより構成されている請求項１記載のＥＬ表示素子。
前記第１の走査線及び第２の走査線が共通である請求項１記載のＥＬ表示素子。
Ｖｓｇを第一のトランジスタのソース・ゲート間電圧とし、Ｖｔｈを第１のトランジスタの閾値電圧とし、Ｖｄｓを第一のトランジスタのソース・ドレイン間電圧とした場合、前記第１のトランジスタの飽和領域における電流値Ｉｄｓが次式
Ｉｄｓ＝ｋ×（Ｖｇｓ−Ｖｔｈ）^２（１＋Ｖｄｓ×λ）
であらわされており、隣接画素間における第１のトランジスタにおける閾値の変動を、最大ｙ（Ｖ）とし、隣接画素間のＥＬ素子を流れる電流値の変動の許容値をｘ（％）とした場合、前記λの値が次式
λ＜０．０１×ｘ／ｙ
を満たす請求項１〜６のいずれかに記載のＥＬ表示素子。
前記λの値は、０．０６以下であり、隣接する単位画素での前記第１のトランジスタにおける閾値の変動が０．３Ｖ以下である請求項７記載のＥＬ表示素子。
前記λの変動は１０％以下である請求項７記載のＥＬ表示素子。
前記第１トランジスタのチャンネル長が１５μｍ以上である請求項７記載のＥＬ表示素子。
前記コンデンサの容量値をＣｓ、前記第３のトランジスタのオフ電流値をＩｏｆｆとした場合、前記Ｃｓ及び前記Ｉｏｆｆは、次式
Ｃｓ／Ｉｏｆｆ＞４
を満たす請求項１または２に記載ＥＬ表示素子。
前記第３のトランジスタのオフ電流値が８ｐＡ以下である請求項７記載のＥＬ表示素子。
前記第３のトランジスタがｐ−ｃｈ型トランジスタで構成されており、そのゲート電極はマルチゲート構造を有し、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが２１６（μｍ^２）以下である請求項１または２に記載のＥＬ表示素子。
前記第３のトランジスタがｎ−ｃｈ型トランジスタで構成されており、トータルのチャンネル長をＬ（μｍ）、チャンネル幅をＷ（μｍ）とした場合、Ｌ×Ｗが１６（μｍ^２）以下である請求項１または２に記載ＥＬ表示素子。
前記コンデンサの容量値が１．５ｐＦ以上である請求項１３記載のＥＬ表示素子。
請求項１または２に記載のＥＬ表示素子をマトリックス状に配置したＥＬ表示パネルを備え、
前記ＥＬ表示パネルの隣接する前記ＥＬ表示素子の輝度差が４％以下であるＥＬ表示装置。
前記ＥＬ表示素子の前記第３のトランジスタは、前記ＥＬ表示パネルの隣接する前記ＥＬ表示素子の輝度差が４％以下になるようなトランジスタサイズである請求項１６記載のＥＬ表示装置。
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極及び前記第３のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続されたＥＬ表示素子を駆動するＥＬ表示素子の駆動方法であって、
前記第１の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶するステップと、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すステップとを備えたＥＬ表示素子の駆動方法。
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
コンデンサと、
ＥＬ素子とを少なくとも備え、
前記第１のトランジスタのソース電極は、コンデンサの一方及び電源ラインに接続され、
前記第１のトランジスタのゲート電極は、前記コンデンサの他方及び前記第３のトランジスタのソース電極に接続され、
前記第１のトランジスタのドレイン電極は、前記第２のトランジスタのソース電極及び前記第４のトランジスタのソース電極及び前記第３のトランジスタのドレイン電極に接続され、
前記第２のトランジスタのゲート電極は、第１の走査線に接続され、
前記第２のトランジスタのドレイン電極は、信号線に接続され、
前記第４のトランジスタのゲート電極は、第２の走査線に接続され、
前記第４のトランジスタのドレイン電極は、前記ＥＬ素子の一端に接続され、
前記第３のトランジスタのゲート電極は、第３の走査線に接続されたＥＬ表示素子を駆動するＥＬ表示素子の駆動方法であって、
前記第１の走査線及び前記第３の走査線をアクティブとすることにより、前記信号線及び前記第１のトランジスタ及び前記第２のトランジスタを通じて、前記ＥＬ素子に流すべき電流値の電流を流し、前記第１のトランジスタのゲート電極と前記第１のトランジスタのドレイン電極との間が短絡するように前記第３のトランジスタが開くと共に、前記コンデンサが、前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶するステップと、
前記コンデンサが前記ＥＬ素子に流すべき電流値の電流を前記第１のトランジスタのゲート電圧として記憶した後、前記第１の走査線及び前記第３の走査線を非アクティブとし、前記第２の走査線をアクティブとして、電流の流れる経路を前記第１のトランジスタ及び前記第４のトランジスタ及び前記ＥＬ素子を含む経路に切り替えて、前記コンデンサが記憶した電流を前記ＥＬ素子に流すステップとを備えたＥＬ表示素子の駆動方法。