JP2004342720A - Semiconductor device including nonvolatile memory - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、電子捕捉層を含むゲート絶縁層中に電荷(キャリア)を捕捉してデータを記憶する不揮発性記憶装置を含む半導体装置に関する。
【0002】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなるゲート絶縁層が形成され、前記窒化シリコン層が電荷を捕捉するMONOS(Metal Oxide Nitride Oxide Semiconductor)型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある(例えば、特許文献1参照)。
【0003】
このような不揮発性記憶装置メモリセルにおいては、メモリセルの制御が複雑化すると、メモリセルを制御する周辺回路が複雑化する。その結果、周辺回路の面積が増大するため、小型化が妨げられる場合がある。また、メモリセル制御の複雑化は、メモリセルの動作速度を低下させる一因となる。
【0004】
【特許文献1】
特開2001−118943号公報
【0005】
【発明が解決しようとする課題】
本発明の目的は、動作速度の向上および周辺回路面積の縮小化が達成可能である、複数の不揮発性記憶装置を含む半導体装置を提供することにある。
【0006】
【課題を解決するための手段】
(1)本発明の半導体装置は、
行方向および該行方向と交差する列方向に配置された複数の不揮発性記憶装置を含み、
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第1絶縁層、電荷捕捉層、および第2絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第1導電型の第1および第2不純物領域と、
i行[j+1]列に配置された前記不揮発性記憶装置の第2不純物領域と、[i+1]行[j+1]列に配置された前記不揮発性記憶装置の第1不純物領域と、を電気的に接続するビット導電層(i,jは1以上の整数)と、
を含み、
前記電荷捕捉層のうち前記ゲート導電層の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない。
【0007】
上記半導体装置によれば、前記ビット導電層が、i行[j+1]列に配置された前記不揮発性記憶装置の第2不純物領域と、[i+1]行[j+1]列に配置された前記不揮発性記憶装置の第1不純物領域とを電気的に接続することにより、書込みおよび消去時に電圧を印加するビット線およびワード線が限定される。これにより、列方向に隣り合う前記不揮発性記憶装置がワード線を共有し、行方向に隣り合う前記不揮発性記憶装置がビット線を共有していても、選択された前記不揮発性記憶装置以外のセルへの誤書込みおよび誤消去を効果的に防止することができる。以上により、信頼性に優れた前記不揮発性記憶装置を得ることができる。
【0008】
また、前記不揮発性記憶装置を制御する周辺回路をより単純化することができる。その結果、前記周辺回路の面積を縮小することができ、かつ前記不揮発性記憶装置の動作速度を向上させることができる。詳しくは、本実施の形態の欄で説明する。
【0009】
(2)上記半導体装置において、前記第1不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第1導電型の高濃度不純物領域を含み、前記高濃度不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第1導電型不純物の濃度が高くすることができる。
【0010】
この場合、前記第2不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第1導電型の低濃度不純物領域を含み、前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、前記低濃度不純物領域は、前記高濃度不純物領域よりも、第1導電型不純物の濃度を高くすることができる。
【0011】
また、この場合、さらに、前記チャネル領域により近い側で前記高濃度不純物領域と隣り合う第2導電型の第3不純物領域と、を含むことができる。
【0012】
(3)上記半導体装置において、行方向に隣り合う2つの前記不揮発性記憶装置は、共通の前記第1不純物領域または前記第2不純物領域を有することができる。
【0013】
この場合、さらに、前記共通の前記第1不純物領域上に設けられた第1コンタクト部と、前記共通の前記第2不純物領域上に設けられた第2コンタクト部と、を含むことができる。
【0014】
また、この場合、前記第1コンタクト部は、i行j列に配置された前記不揮発性記憶装置とi行[j+1]列に配置された前記不揮発性記憶装置との共通の第1不純物領域上に設けられ、前記第2コンタクト部は、[i+1]行[j+1]列に配置された前記不揮発性記憶装置と[i+1]行[j+2]列に配置された前記不揮発性記憶装置との共通の第2不純物領域上に設けられ、前記ビット導電層は、前記第1および第2コンタクト部を介して、前記共通の第1不純物領域と前記共通の第2不純物領域とを電気的に接続することができる。
【0015】
(4)上記半導体装置において、前記ゲート導電層は、列方向に延びていることができる。
【0016】
(5)上記半導体装置において、列方向に隣り合う2つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されていることができる。
【0017】
この場合、前記素子分離領域は、折れ線形状を有することができる。また、この場合、前記素子分離領域を複数含み、隣り合う2つの前記素子分離領域間の距離を等しくすることができる。
【0018】
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。
【0019】
(6)上記半導体装置において、前記ビット導電層は、折れ線状の平面形状を有することができる。
【0020】
(7)上記半導体装置において、前記ビット導電層を複数含み、隣り合う2つの前記ビット導電層間の距離を等しくすることができる。
【0021】
(8)上記半導体装置において、前記不揮発性記憶装置の上方には埋込絶縁層が形成され、前記ビット導電層を、前記埋込絶縁層の上方に設けることができる。
【0022】
(9)上記半導体装置において、前記第1および第2絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【0023】
(10)上記半導体装置において、さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第2不純物領域に低レベルの電圧、前記第1不純物領域に高レベルの電圧を印加して、前記第1不純物領域近傍の前記電荷捕捉層に、第1導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第1導電型のキャリアを前記チャネル領域に流すことができる。
【0024】
この場合、前記制御回路は、書込み時には、選択された前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層に電圧を印加し、選択されていない前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層には電圧を印加しないことができる。
【0025】
【発明の実施の形態】
次に、本発明の一実施の形態の半導体装置について、図面を参照して説明する。図1は、本発明の一実施の形態の半導体装置を模式的に示す平面図である。図2は、図1のA−A線に沿った断面を模式的に示す図である。
【0026】
本実施の形態の半導体装置は、図1に示すように、複数の不揮発性記憶装置(メモリセル)100からなるメモリセルアレイを含む。図2は、図1に示すメモリセル100の断面を示している。
【0027】
[平面構造]
まず、本実施の形態の半導体装置の平面構造について、主に図1および図3を参照して説明する。
【0028】
図3は、図1に示す半導体装置の概略回路図である。図3に示すように、複数のワード線WL(WLj,WLj+1,WLj+2,WLj+3…)と複数のビット線BL(BLi,BLi+1,BLi+2,BLi+3,BLi+4…)とが互いに交差して半導体層10の上方に配置されている。なお、図1に示すビット線BLはビット導電層80に該当し、ワード線WLは図2に示すワード導電層14に接続される。
【0029】
これらのビット線BLは、ビット線ドライバBDに接続され、選択的に駆動電圧を受ける。また、これらのワード線WLは、ワード線ドライバWDに接続され、選択的に走査電圧を受ける。ビット線ドライバBDおよびワード線ドライバWDなど、メモリセル100の制御回路は、図1に示すメモリセルアレイと同一の半導体層10に形成することができる。
【0030】
図1に示すように、各ワード線WLは列方向に延びている。また、隣り合う2本のワード線WLの間には、第1不純物領域34と第2不純物領域24とが交互に配置されている。例えば、WLjとWLj+1との間には第2不純物領域24が配置され、WLj+1とWLj+2との間には第1不純物領域34が配置され、WLj+2とWLj+3との間には第2不純物領域24が配置されている。
【0031】
図3に示すように、ワード線WLとビット線BLとの各交差部には、メモリセル100が接続されている。図1に示すメモリセルアレイにおいては、複数のメモリセル100が、行方向および該行方向と交差する列方向に配列されている。本実施の形態においては、行方向と列方向とが直交している場合を示している。
【0032】
なお、図1および図3において、i行j列に配置されるメモリセル100を、「Tij」と示す(i,jは1以上の整数)。ここで、「i行j列に配置されるメモリセル(Tij)」とは、i番目のビット線BLiと[i+1]番目のビット線BLi+1との間に接続され、そのゲート導電層がj番目のワード線WLjに接続されたメモリセルをいう(図3参照)。
【0033】
また、図1に示すように、行方向に隣り合う2つのメモリセル100は、共通の第1不純物領域34または共通の第2不純物領域24を有する。具体的には、例えば図1に示すように、行方向に隣り合うメモリセルTi+1,j+1およびTi+1,j+2は、共通の第1不純物領域34を有する。また、行方向に隣り合うメモリセルTi,jおよびTi,j+1は、共通の第2不純物領域24を有する。
【0034】
また、図1に示すように、第1および第2不純物領域34,24はそれぞれ、列方向に配列している。列方向に隣り合う共通の第1および第2不純物領域34,24は、素子分離領域12によって電気的に分離されている。素子分離領域12は、例えばSTI(shallow trench isolation)からなる。一方、行方向に隣り合う第1および第2不純物領域34,24は、ワード線WL(ゲート導電層14)を挟むように配置されている(図3参照)。
【0035】
すなわち、図1に示すように、列方向に隣り合うメモリセル100は、素子分離領域12によって電気的に分離されている。図1では、複数の素子分離領域12が行方向に直線状に延びている場合について示している。また、隣り合う2つの素子分離領域12間の距離がほぼ等しく形成されている。
【0036】
また、共通の第2不純物領域24の上には、第1コンタクト部C11,C21,C31,C13,C23,C33が設けられている。また、共通の第1不純物領域34の上には、第2コンタクト部C02,C12,C22が設けられている。
【0037】
次に、ビット線BL(ビット導電層80)の接続構造について、図1を参照しながら、列方向に隣り合うメモリセルTi,j+1およびTi+1,j+1を例にとり説明する。
【0038】
ビット線BLi+1(ビット導電層80)は、Ti,j+1(i行[j+1]列に配置されたメモリセル100)の第2不純物領域24と、Ti+1,j+1([i+1]行[j+1]列に配置されたメモリセル100)の第1不純物領域34とを電気的に接続する。
【0039】
具体的には、メモリセルTi,j+1の第2不純物領域24と、メモリセルTi+1,j+1の第1不純物領域34とは、第1コンタクト部C11および第2コンタクト部C12を介して、ビット線BLi+1(ビット導電層80)によって電気的に接続されている。
【0040】
第1コンタクト部C11は、メモリセルTi,j+1とメモリセルTi+1,j+1との共通の第2不純物領域24上に設けられ、第2コンタクト部C12は、メモリセルTi+1,j+1とメモリセルTi+1,j+2との共通の第1不純物領域34上に設けられている。よって、ビット線BLi+1(ビット導電層80)は、第1コンタクト部C11および第2コンタクト部C12を介して、共通の第2不純物領域24と共通の第1不純物領域34とを電気的に接続している。
【0041】
さらに、ビット線BLi+1(ビット導電層80)は、第2コンタクト部C12および第1コンタクト部C13を介して、共通の第1不純物領域34と共通の第2不純物領域24とを電気的に接続している。この第1コンタクト部C13は、メモリセルTi,j+2とメモリセルTi,j+3との共通の第1不純物領域24上に設けられている。
【0042】
したがって、ビット線BL(ビット導電層80)は、第1コンタクト部および第2コンタクト部を介して、共通の第1不純物領域34と共通の第2不純物領域24とを交互に電気的に接続している。
【0043】
例えば、ビット線BLi+1(ビット導電層80)は、i行に配置されたメモリセル100の第2不純物領域24と、[i+1]行に配置されたメモリセル100の第1不純物領域34とを、交互に電気的に接続している。具体的には、ビット線BLi+1は、第1コンタクト部11を介してメモリセルTi,jおよびTi,j+1の共通の第2不純物領域24と、第2コンタクト部12を介してメモリセルTi+1,j+1およびTi+1,j+2の共通の第1不純物領域34と、第1コンタクト部13を介してメモリセルTi,j+2およびTi,j+3の共通の第2不純物領域24と、…を電気的に接続している。
【0044】
図1に示すメモリセルアレイにおいては、具体的には、ビット導電層80(ビット線BL)は、行方向および列方向と交差する方向に延びる部分を有する。具体的には、ビット導電層80は、折れ線状の平面形状を有する。また、図1に示すように、隣り合う2つのビット導電層80間の距離がほぼ等しい形成されている。
【0045】
[断面構造]
次に、図1に示すメモリセル100の断面構造について、図2を主に参照して説明する。
【0046】
図2に示すように、メモリセル100は、1つのゲート導電層14(ワード線WLj+1)と、ゲート絶縁層22と、第1および第2不純物領域34,24とを含む。ゲート導電層14は、半導体層10の上にゲート絶縁層22を介して形成されている。ゲート導電層14は、例えばドープトポリシリコンからなる。また、ゲート導電層14の両側壁には、サイドウォール絶縁層15を設けることができる(図2参照)。サイドウォール絶縁層15は、例えば酸化シリコンや窒化シリコンからなる。
【0047】
ゲート絶縁層22は、第1絶縁層22a、電荷捕捉層22bおよび第2絶縁層22cを順に堆積させることにより形成される。第1絶縁層22aは、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)を形成する。電荷捕捉層22bは、キャリア(たとえば電子)をトラップする電荷蓄積領域を含む。第2絶縁層22cは、ゲート導電層14と電荷蓄積領域との間に電位障壁(potential barrier)を形成する。
【0048】
本実施の形態のメモリセル100では、1セル当たり1ビットを記憶する。具体的には、図1および図2に示すように、電荷捕捉層22bに電荷蓄積領域Xを有する。この電荷蓄積領域Xは、電荷捕捉層22bのうちゲート導電層14の一方の端部近傍に形成される。一方、電荷捕捉層22bのうちゲート導電層14の他方の端部近傍(電荷捕捉層22bのうち低濃度不純物領域28)には電荷蓄積領域が形成されない。
【0049】
電荷捕捉層22bは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【0050】
ゲート絶縁層22は例えば、ONO(Oxide−Nitride−Oxide)膜からなることができる。すなわち、第1および第2絶縁層22a,22cが酸化シリコンからなり、電荷捕捉層22bが窒化シリコンからなる。
【0051】
第1および第2不純物領域34,24は、図2に示すように、半導体層10においてゲート導電層14を挟むように配置されている。半導体層10において第1および第2不純物領域34,24に挟まれた領域であってゲート導電層14の下部には、チャネル領域が形成される。
【0052】
第1および第2不純物領域34,24には、同一の導電型(第1導電型)の不純物が導入されている。本実施の形態では、第1導電型がN型であり、第2導電型がP型である場合について説明するが、これらの導電型を逆にすることもできる。
【0053】
第1不純物領域34は、高濃度不純物領域38および不純物領域36を有する。不純物領域36は高濃度不純物領域38と隣り合っている。この不純物領域36は、1つのメモリセル100において、高濃度不純物領域38よりもゲート導電層14から離れた位置に設けられている。
【0054】
第2不純物領域24は、低濃度不純物領域28および不純物領域26を有する。不純物領域26は低濃度不純物領域28と隣り合っている。この不純物領域26は、1つのメモリセル100において、低濃度不純物領域28よりもゲート導電層14から離れた位置に設けられている。この第2不純物領域24はLDD(Lightly doped drain)構造を有する。具体的には、低濃度不純物領域28は、不純物領域26よりもN型不純物の濃度が低い。
【0055】
高濃度不純物領域38は、図1に示すように、半導体層10のうちゲート導電層14の一方の端部近傍に設けられている。また、低濃度不純物領域28は、半導体層10のうちゲート導電層14の他方の端部近傍に設けられている。高濃度不純物領域38と低濃度不純物領域28は、図2に示すように、ゲート導電層14を挟むように配置されている。
【0056】
高濃度不純物領域38および低濃度不純物領域28はともに、同一の導電型(第1導電型)の不純物が導入されている。本実施の形態では、第1導電型がN型であり、第2導電型がP型である場合について説明するが、これらの導電型を逆にすることもできる。
【0057】
高濃度不純物領域38のN型不純物の濃度は、低濃度不純物領域28のN型不純物濃度よりも大きい。すなわち、高濃度不純物領域38よりもN型不純物の濃度が低い低濃度不純物領域28が、半導体層10のうちゲート導電層14の他方の端部近傍に設けられているため、高濃度不純物領域38は、半導体層10のうちゲート導電層14の他方の端部近傍よりも、N型不純物の濃度が高くなっている。
【0058】
具体的には、高濃度不純物領域38は、低濃度不純物領域28よりも、少なくとも数倍(例えば3〜4倍)以上のN型不純物濃度を有することが望ましく、10倍以上のN型不純物濃度を有することがより望ましい。
【0059】
また、図2に示すように、P型の半導体基板からなる半導体層10において、チャネル領域により近い側で高濃度不純物領域38と隣り合う領域に、第3不純物領域32が形成されている。この第3不純物領域32には、高濃度不純物領域38とは異なる導電型(第2導電型;P型)の不純物が導入されている。ここで、第3不純物領域32は、図2に示すように、高濃度不純物領域38よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第3不純物領域32を設けなくても、高濃度不純物領域38のN型不純物濃度が十分高く、高濃度不純物領域38とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル100への書込み時に、電荷蓄積領域Xにホットキャリアを注入することができる。
【0060】
さらに、図2に示すように、第1および第2不純物領域34,24およびゲート導電層14の上に、チタンやコバルト等の金属を含むシリサイド層92を形成することができる。これらのシリサイド層92が形成されていることにより、メモリセル100のアクセス速度を向上させることができる。
【0061】
また、メモリセル100の上には埋込絶縁層72が形成されている。また、埋込絶縁層72の上にはビット導電層80(図2ではビット線BLi+1,BLi+2)が設けられている。図2に示す断面では、第2不純物領域24上に設けられた第1コンタクト部C21と、第1コンタクト部C21上に設けられたビット導電層80(ビット線BLi+2)と、第1不純物領域34上に設けられた第2コンタクト部C12と、第2コンタクト部C12上に設けられたビット導電層80(ビット線BLi+1)とが示されている。第1および第2コンタクト部は、埋込絶縁層72に設けられた開口部84と、開口部84に埋め込まれた導電層82とから構成される。
【0062】
[動作]
前述したように、メモリセル100は、1セル当たり1ビットを記憶させる。具体的には、電荷蓄積層22b中の電荷捕捉領域Xに電荷を蓄積する。
【0063】
前述したように、本実施の形態のメモリセル100では、第1不純物領域34の高濃度不純物領域38は、第2不純物領域24の低濃度不純物領域28よりもN型不純物の濃度が大きい。また、高濃度不純物領域38は、ゲート導電層14aの一方の端部近傍に形成され、低濃度不純物領域28は、他方の端部近傍に形成されている。このため、電荷捕捉層22b内に電荷が導入された場合、前記電荷は、電荷捕捉層22bのうち高濃度不純物領域38により近いほうの端部近傍にある電荷捕捉領域Xにて捕捉される。一方、電荷捕捉層22bのうち低濃度不純物領域28により近いほうの端部近傍では、前記電荷は捕捉されない。
【0064】
以下、図4を参照して、メモリセル100の動作の一例を示す。ここでは、図1に示すメモリセルTi+1,j+1を選択して書込みを行なう場合について説明する。
【0065】
(1)書込み
データ書込み時において、第2不純物領域34を接地し(V2=グランド電位)、第1不純物領域24およびゲート導電層14を正電位にすることで(VGT,V1=正電位)、高濃度不純物領域38近傍の電荷捕捉層22b内の電荷捕捉領域Xに、ホットエレクトロン(N型ホットキャリア)を蓄積させる。
【0066】
図1のメモリセルTi+1,j+1の電荷蓄積領域Xに書込みを行なう場合、ワード線WLj+1を正電位(例えば7V)にし、ワード線WLj+1以外のワード線をグランド電位にする。そして、図1においてビット線BLi+1を正電位(例えば5V)にし、ビット線BLi+1以外のビット線をグランド電位にする。これにより、ホットエレクトロンが電荷蓄積領域Xに注入される。
【0067】
この場合、書込みを選択されたメモリセルTi+1,j+1と列方向に隣り合うメモリセルTi,j+1においては、書込みを選択されたメモリセルTi+1,j+1と同様に、ゲート導電層14および第2不純物領域24が正電位となり、第1不純物領域34がグランド電位となる。
【0068】
しかしながら、メモリセル100においては、第2不純物領域24の低濃度不純物領域28は、第1不純物領域34の高濃度不純物領域38よりも、N型不純物濃度がかなり低く設定されているため、電荷蓄積層22bのうち低濃度不純物領域28近傍(図1の領域Y)には電荷が注入されない。したがって、メモリセルTi,j+1には書込みが行なわれない。
【0069】
(2)読出し
データ読出し時には、書込み時と逆方向にN型キャリアをチャネル領域に流す。第1不純物領域24から第2不純物領域34に電流を流す場合、電荷捕捉領域X内の電荷は、チャネル電流の形成に大きな影響を与える。具体的には、データ読出し時には、第1不純物領域24を接地し(V1=グランド電位)、第2不純物領域34およびゲート導電層14を正電位にする(VGT,V2=正電位)。
【0070】
(3)消去
データ消去時には、電荷捕捉領域内の電荷とは逆の導電型の電荷を注入する。電荷捕捉領域Xに蓄積された電荷を消去する場合、ゲート導電層14(VGT)を低レベルまたは負電位(例えば−3V)にし、第2不純物領域34(V2)に高レベルの電圧(例えば6V)を印加する。これにより、電荷捕捉領域Xにホットホール(P型ホットキャリア)を注入する。
【0071】
[特徴]
(a)メモリセルアレイの特徴
第1に、本実施の形態のメモリセルアレイによれば、ビット導電層80(ビット線BLi+1)が、メモリセルTi,j+1の第2不純物領域24と、メモリセルTi+1,j+1の第1不純物領域34とを電気的に接続する。前述したように、メモリセルTi+1,j+1の電荷蓄積領域Xに書込みを行なう場合、ワード線WLj+lを正電位にし、ワード線WLj+l以外のワード線をグランド電位にするとともに、ビット線BLi+1を正電位にし、ビット線BLi+1以外のビット線をグランド電位にする。このように、本実施の形態のメモリセル100によれば、書込みおよび消去時に電圧を印加するビット線およびワード線が限定される。これにより、列方向に隣り合うメモリセル100がワード線WLを共有し、行方向に隣り合うメモリセル100がビット線BLを共有していても、選択されたメモリセル100(この場合メモリセルTi,j)以外のセルへの誤書込みおよび誤消去を効果的に防止することができる。以上により、信頼性に優れたメモリセル100を得ることができる。
【0072】
また、この場合、選択したワード線およびビット線(この場合ワード線WLj+1およびビット線BLi+1)以外のワード線およびビット線に電圧を印加する必要がない。これにより、メモリセル100の動作制御を行なう周辺回路を単純化することができる。その結果、周辺回路面積の縮小化を達成することができ、メモリセル100の動作速度を向上させることができる。
【0073】
(b)メモリセルの特徴
第1に、本実施の形態のメモリセル100では、1つのメモリセル内にプログラミングサイトを1つ有するため、メモリセルのオペレーションの制御がより容易である。これにより、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【0074】
第2に、高濃度不純物領域38は、半導体層10のうちゲート導電層14の他方の端部近傍よりもN型不純物の濃度が高い。この構成によれば、電荷捕捉層22bのうち高濃度不純物領域38近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層10のうちゲート導電層14の一方の端部近傍に設けられた不純物領域(高濃度不純物領域38)を主に、メモリセル100の書込みに関与させることができる。
【0075】
具体的には、本実施の形態のメモリセル100は、ゲート導電層14を挟むように配置された高濃度不純物領域38および低濃度不純物領域28を含み、高濃度不純物領域38は低濃度不純物領域28よりも不純物濃度が高い。これにより、高濃度不純物領域38と半導体層10との濃度勾配は、低濃度不純物領域28と半導体層10との濃度勾配よりも大きくなっている。その結果、高濃度不純物領域38および低濃度不純物領域28に同程度のバイアスがかかった場合でも、低濃度不純物領域28においては、ホットキャリアの発生が抑えられるため、電荷捕捉層22bのうち高濃度不純物領域38近傍の領域(電荷捕捉領域X)においてのみ、ホットキャリアの注入が導入されて、セルの書込みが行なわれる。
【0076】
一方、低濃度不純物領域28は、高濃度不純物領域38よりもN型不純物濃度が低く設定されているため、低濃度不純物領域28においては、ホットキャリアの発生が抑えられる。すなわち、低濃度不純物領域28にバイアスがかかっても、電荷捕捉層22bのうち低濃度不純物領域28近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【0077】
さらに、メモリセル100の低濃度不純物領域28において、ホットキャリアの発生が抑えられることにより、ゲート導電層14のうち低濃度不純物領域28近傍での電界集中を緩和することができる。すなわち、低濃度不純物領域28に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【0078】
そのうえ、電荷捕捉層22bのうち高濃度不純物領域38の近傍に電荷蓄積領域Xが形成されるのに対して、電荷捕捉層22bのうち低濃度不純物領域28の近傍は電荷蓄積領域として機能しない。これにより、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【0079】
第3に、チャネル領域により近い側で高濃度不純物領域38と隣り合う第3不純物領域32を含み、この第3不純物領域32は、高濃度不純物領域38と異なる導電型(P型)の不純物が導入されている。この第3不純物領域32がチャネル領域により近い側で高濃度不純物領域38と隣り合っていることにより、高濃度不純物領域38と第3不純物領域32との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉領域Xへのホットキャリアの注入をより促進させることができる。
【0080】
例えば、半導体層10のP型不純物の濃度が低い場合でも、この第3不純物領域32が高濃度不純物領域38と隣り合って配置されていることにより、高濃度不純物領域38と第3不純物領域32との間の濃度勾配を大きくすることができるため、電荷捕捉層22bのうち高濃度不純物領域38近傍の領域へのホットキャリアの注入をより促進することができる。
【0081】
[変形例]
図5に、本実施の形態の半導体装置(メモリセルアレイ)の一変形例を示す。本変形例のメモリセルアレイにおいても、図1のメモリセルアレイと同様の作用効果を有する。
【0082】
図5に示すメモリセルアレイでは、素子分離領域12の平面形状が折れ線状である点、ならびに第1および第2コンタクト部が千鳥格子状に配置されている点を除いて、図1に示すメモリセルアレイと同様の構成を有する。また、図5のA−Aにおける断面は、図2に示す断面と同様の構成を有する。
【0083】
また、図5のメモリセルの基本構成および動作は、図1のメモリセルと同様である。したがって、図5に示すメモリセルアレイにおいては、図1に示すメモリセルアレイと同様の構成を有する部分については、詳しい説明は省略する。なお、図5においては、メモリセルTi+1,j+1のみ、点線でその範囲が示されている。
【0084】
図5に示すメモリセルアレイでは、第1コンタクト部および第2コンタクト部が千鳥格子状に配置されている。すなわち、複数の第1および第2コンタクト部がそれぞれ列方向に配列し、1つの第2コンタクト部(または第1コンタクト部)は、4つの隣り合う第1コンタクト部(または第2コンタクト部)から等しい位置に配置されている。
【0085】
図5に示すメモリセルアレイにおいては、図1に示すメモリセルアレイよりも、列方向に隣り合うビット導電層80間の距離を大きくすることができる。これにより、パターニングによりビット導電層80を形成する際のマージンを大きくすることができる。
【0086】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層10としてバルク状の半導体基板を用いたが、SOI基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図1】本発明の一実施形態の不揮発性記憶装置を含む半導体装置を模式的に示す平面図である。
【図2】図1に示す不揮発性記憶装置を模式的に示す断面図である。
【図3】図1に示す半導体装置の等価回路を示す図である。
【図4】図1に示す不揮発性記憶装置の動作を説明する図である。
【図5】図1に示す半導体装置の一変形例を模式的に示す平面図である。
【符号の説明】
10 半導体層、 12 素子分離領域、 14 ゲート導電層、 15 サイドウォール絶縁層、 22 ゲート絶縁層、 22a 第1絶縁層、 22b 電荷捕捉層、 22c 第2絶縁層、 24 第2不純物領域、 26,36 不純物領域、 28 低濃度不純物領域、 32 第3不純物領域、 34 第1不純物領域、 38 高濃度不純物領域、 72 埋込絶縁層、 80 配線層、 82 導電層、 84 開口部、 92 シリサイド層、 100 メモリセル(不揮発性記憶装置)、 BD ビット線ドライバ、 BLi〜BLi+4 ビット線、 C02、C11〜C13、C21〜C23、C31〜C33 コンタクト、 WD ワード線ドライバ、 WLj〜WLj+3 ワード線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device including a nonvolatile memory device that stores data by capturing charges (carriers) in a gate insulating layer including an electron capturing layer.
[0002]
[Background Art]
As one type of the nonvolatile memory device, for example, a gate insulating layer including a silicon oxide layer, a silicon nitride layer, and a silicon oxide layer is formed between a channel region and a gate conductive layer, and the silicon nitride layer transfers electric charges. There is a type called a MONOS (Metal Oxide Nitride Semiconductor) type or a SONOS (Silicon Oxide Nitride Oxide Silicon) type (for example, see Patent Document 1).
[0003]
In such a nonvolatile memory device memory cell, when control of the memory cell is complicated, a peripheral circuit for controlling the memory cell is complicated. As a result, the area of the peripheral circuit increases, which may hinder miniaturization. Further, the complexity of the memory cell control contributes to a decrease in the operation speed of the memory cell.
[0004]
[Patent Document 1]
JP 2001-118943 A
[0005]
[Problems to be solved by the invention]
An object of the present invention is to provide a semiconductor device including a plurality of nonvolatile memory devices, which can achieve an improvement in operation speed and a reduction in peripheral circuit area.
[0006]
[Means for Solving the Problems]
(1) The semiconductor device of the present invention comprises:
Including a plurality of nonvolatile storage devices arranged in a row direction and a column direction intersecting the row direction,
The nonvolatile storage device,
A gate insulating layer provided on the channel region of the semiconductor layer, the gate insulating layer including a first insulating layer, a charge trapping layer, and a second insulating layer;
A gate conductive layer provided on the gate insulating layer,
First and second impurity regions of a first conductivity type provided in the semiconductor layer so as to sandwich the gate conductive layer;
The second impurity region of the nonvolatile memory device arranged in the i-th row and [j + 1] column and the first impurity region of the nonvolatile memory device arranged in the [i + 1] -row and [j + 1] column are electrically connected. A bit conductive layer to be connected (i and j are integers of 1 or more);
Including
The charge trapping layer has a charge storage region near one end of the gate conductive layer, and has no charge storage region near the other end.
[0007]
According to the semiconductor device, the bit conductive layer has the second impurity region of the nonvolatile memory device arranged in the i-th row [j + 1] column and the non-volatile memory region arranged in the [i + 1] -row [j + 1] column. By electrically connecting the first impurity region of the storage device, bit lines and word lines to which a voltage is applied during writing and erasing are limited. Thereby, even if the non-volatile memory devices adjacent in the column direction share a word line and the non-volatile memory devices adjacent in the row direction share a bit line, other than the selected non-volatile memory device Erroneous writing and erasing of cells can be effectively prevented. As described above, the nonvolatile memory device having excellent reliability can be obtained.
[0008]
Further, a peripheral circuit for controlling the nonvolatile memory device can be further simplified. As a result, the area of the peripheral circuit can be reduced, and the operation speed of the nonvolatile memory device can be improved. Details will be described in the section of the present embodiment.
[0009]
(2) In the semiconductor device, the first impurity region includes a first-conductivity-type high-concentration impurity region provided in the semiconductor layer near one end of the gate conductive layer; The region may have a higher concentration of the first conductivity type impurity than near the other end of the gate conductive layer in the semiconductor layer.
[0010]
In this case, the second impurity region includes a first conductivity type low concentration impurity region provided near the other end of the gate conductive layer in the semiconductor layer, and the second impurity region includes the high concentration impurity region and the low concentration impurity region. The impurity region is disposed so as to sandwich the gate conductive layer, and the low-concentration impurity region can have a higher concentration of the first conductivity type impurity than the high-concentration impurity region.
[0011]
In this case, the semiconductor device may further include a third impurity region of the second conductivity type adjacent to the high-concentration impurity region on a side closer to the channel region.
[0012]
(3) In the above-described semiconductor device, two non-volatile memory devices adjacent to each other in a row direction may have a common first impurity region or second impurity region.
[0013]
In this case, the semiconductor device may further include a first contact portion provided on the common first impurity region and a second contact portion provided on the common second impurity region.
[0014]
Further, in this case, the first contact portion is formed on a common first impurity region between the nonvolatile memory device arranged in the i-th row and the j-th column and the nonvolatile memory device arranged in the i-th row and the [j + 1] column. And the second contact portion is common to the nonvolatile memory device arranged in [i + 1] row [j + 1] column and the nonvolatile memory device arranged in [i + 1] row [j + 2] column. Being provided on a second impurity region, the bit conductive layer electrically connects the common first impurity region and the common second impurity region via the first and second contact portions. Can be.
[0015]
(4) In the semiconductor device, the gate conductive layer may extend in a column direction.
[0016]
(5) In the semiconductor device, the two nonvolatile memory devices adjacent to each other in the column direction may be electrically separated by an element isolation region.
[0017]
In this case, the element isolation region may have a polygonal line shape. In this case, a plurality of the element isolation regions are included, and the distance between two adjacent element isolation regions can be equalized.
[0018]
The semiconductor device, wherein the bit conductive layer has a portion extending in a direction crossing a row direction and a column direction.
[0019]
(6) In the above semiconductor device, the bit conductive layer may have a polygonal planar shape.
[0020]
(7) In the above-described semiconductor device, a plurality of the bit conductive layers are included, and a distance between two adjacent bit conductive layers can be equalized.
[0021]
(8) In the semiconductor device, a buried insulating layer may be formed above the nonvolatile memory device, and the bit conductive layer may be provided above the buried insulating layer.
[0022]
(9) In the semiconductor device, the first and second insulating layers may be made of silicon oxide, and the charge trapping layer may be made of silicon nitride.
[0023]
(10) The semiconductor device further includes a control circuit of the nonvolatile storage device,
The control circuit includes:
At the time of writing, a high-level voltage is applied to the gate conductive layer, a low-level voltage is applied to the second impurity region, and a high-level voltage is applied to the first impurity region. Injecting a first conductivity type hot carrier into the charge trapping layer,
At the time of reading, carriers of the first conductivity type can flow through the channel region in a direction opposite to that at the time of writing.
[0024]
In this case, at the time of writing, the control circuit applies a voltage to the gate conductive layer and the bit conductive layer that are electrically connected to the selected non-volatile memory device, and applies the voltage to the non-selected non-volatile memory device. No voltage can be applied to the gate conductive layer and the bit conductive layer that are connected to each other.
[0025]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, a semiconductor device according to an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view schematically showing a semiconductor device according to one embodiment of the present invention. FIG. 2 is a diagram schematically showing a cross section taken along line AA of FIG.
[0026]
As shown in FIG. 1, the semiconductor device of the present embodiment includes a memory cell array including a plurality of nonvolatile memory devices (memory cells) 100. FIG. 2 shows a cross section of the
[0027]
[Plane structure]
First, the planar structure of the semiconductor device of the present embodiment will be described mainly with reference to FIGS.
[0028]
FIG. 3 is a schematic circuit diagram of the semiconductor device shown in FIG. As shown in FIG. 3, a plurality of word lines WL (WL j , WL j + 1 , WL j + 2 , WL j + 3 ..) And a plurality of bit lines BL (BL i , BL i + 1 , BL i + 2 , BL i + 3 , BL i + 4 ..) Are arranged above the
[0029]
These bit lines BL are connected to a bit line driver BD and selectively receive a driving voltage. These word lines WL are connected to a word line driver WD and selectively receive a scanning voltage. A control circuit of the
[0030]
As shown in FIG. 1, each word line WL extends in the column direction. Further, the
[0031]
As shown in FIG. 3, a
[0032]
In FIGS. 1 and 3, the
[0033]
Also, as shown in FIG. 1, two
[0034]
Further, as shown in FIG. 1, the first and
[0035]
That is, as shown in FIG. 1, the
[0036]
The first contact portions C11, C21, C31, C13, C23, and C33 are provided on the common
[0037]
Next, the connection structure of the bit line BL (bit conductive layer 80) will be described with reference to FIG. i, j + 1 And T i + 1, j + 1 Will be described as an example.
[0038]
Bit line BL i + 1 (Bit conductive layer 80) i, j + 1 (The
[0039]
Specifically, the memory cell T i, j + 1 Of the
[0040]
The first contact portion C11 is connected to the memory cell T i, j + 1 And memory cell T i + 1, j + 1 And the second contact portion C12 is provided on the
[0041]
Further, the bit line BL i + 1 The (bit conductive layer 80) electrically connects the common
[0042]
Therefore, the bit line BL (bit conductive layer 80) alternately electrically connects the common
[0043]
For example, the bit line BL i + 1 (Bit conductive layer 80) electrically connects alternately the
[0044]
In the memory cell array shown in FIG. 1, specifically, bit conductive layer 80 (bit line BL) has a portion extending in a direction intersecting the row direction and the column direction. Specifically, the bit
[0045]
[Cross section structure]
Next, a cross-sectional structure of the
[0046]
As shown in FIG. 2, the
[0047]
The
[0048]
In the
[0049]
[0050]
The
[0051]
As shown in FIG. 2, the first and
[0052]
Impurities of the same conductivity type (first conductivity type) are introduced into the first and
[0053]
The
[0054]
The
[0055]
As shown in FIG. 1, the high-
[0056]
Both the high-
[0057]
The concentration of the N-type impurity in the high-
[0058]
Specifically, the high-
[0059]
Further, as shown in FIG. 2, the
[0060]
Further, as shown in FIG. 2, a
[0061]
Further, a buried insulating
[0062]
[motion]
As described above, the
[0063]
As described above, in the
[0064]
Hereinafter, an example of the operation of the
[0065]
(1) Write
At the time of data writing, the
[0066]
The memory cell T of FIG. i + 1, j + 1 Write to the charge storage region X of the word line WL j + 1 To a positive potential (for example, 7 V) and the word line WL j + 1 Other word lines to ground potential. Then, in FIG. i + 1 To a positive potential (for example, 5 V) and the bit line BL i + 1 Other bit lines are set to the ground potential. Thereby, hot electrons are injected into the charge storage region X.
[0067]
In this case, the memory cell T selected for writing is i + 1, j + 1 And memory cells T adjacent in the column direction i, j + 1 , The memory cell T for which writing is selected i + 1, j + 1 Similarly, the gate
[0068]
However, in the
[0069]
(2) Read
At the time of data reading, N-type carriers are caused to flow in the channel region in a direction opposite to that at the time of writing. When a current flows from the
[0070]
(3) Erasure
At the time of data erasing, charges of the conductivity type opposite to the charges in the charge trapping region are injected. When erasing the charge accumulated in the charge trapping region X, the gate conductive layer 14 (V GT ) Is set to a low level or a negative potential (for example, −3 V), and the second impurity region 34 (V 2 ) Is applied with a high level voltage (for example, 6 V). Thus, hot holes (P-type hot carriers) are injected into the charge trapping region X.
[0071]
[Characteristic]
(A) Features of memory cell array
First, according to the memory cell array of the present embodiment, the bit conductive layer 80 (bit line BL i + 1 ) Is the memory cell T i, j + 1 Of the
[0072]
In this case, the selected word line and bit line (in this case, word line WL j + 1 And bit line BL i + 1 ), There is no need to apply voltages to word lines and bit lines. Thus, peripheral circuits for controlling the operation of the
[0073]
(B) Features of memory cells
First, in the
[0074]
Second, the high-
[0075]
Specifically,
[0076]
On the other hand, the low-
[0077]
Further, generation of hot carriers is suppressed in the low-
[0078]
In addition, while the charge storage region X is formed near the high
[0079]
Thirdly, the
[0080]
For example, even when the concentration of the P-type impurity in the
[0081]
[Modification]
FIG. 5 shows a modification of the semiconductor device (memory cell array) of the present embodiment. The memory cell array of the present modification also has the same function and effect as the memory cell array of FIG.
[0082]
In the memory cell array shown in FIG. 5, except that the planar shape of the
[0083]
The basic configuration and operation of the memory cell of FIG. 5 are the same as those of the memory cell of FIG. Therefore, in the memory cell array shown in FIG. 5, detailed description is omitted for portions having the same configuration as the memory cell array shown in FIG. In FIG. 5, the memory cell T i + 1, j + 1 Only the range is indicated by a dotted line.
[0084]
In the memory cell array shown in FIG. 5, the first contact portions and the second contact portions are arranged in a staggered pattern. That is, the plurality of first and second contact portions are respectively arranged in the column direction, and one second contact portion (or first contact portion) is formed from four adjacent first contact portions (or second contact portions). They are located at equal positions.
[0085]
In the memory cell array shown in FIG. 5, the distance between bit
[0086]
As mentioned above, although one Embodiment of this invention was described, this invention is not limited to this and can take various aspects within the range of the gist of this invention. For example, in the above embodiment, a bulk semiconductor substrate is used as the
[Brief description of the drawings]
FIG. 1 is a plan view schematically showing a semiconductor device including a nonvolatile memory device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view schematically showing the nonvolatile memory device shown in FIG.
FIG. 3 is a diagram showing an equivalent circuit of the semiconductor device shown in FIG.
FIG. 4 is a diagram illustrating an operation of the nonvolatile memory device shown in FIG.
FIG. 5 is a plan view schematically showing a modification of the semiconductor device shown in FIG.
[Explanation of symbols]
Claims (18)
前記不揮発性記憶装置は、
半導体層のチャネル領域上に設けられ、第1絶縁層、電荷捕捉層、および第2絶縁層からなるゲート絶縁層と、
前記ゲート絶縁層上に設けられたゲート導電層と、
前記ゲート導電層を挟むように前記半導体層に設けられた第1導電型の第1および第2不純物領域と、
i行[j+1]列に配置された前記不揮発性記憶装置の第2不純物領域と、[i+1]行[j+1]列に配置された前記不揮発性記憶装置の第1不純物領域と、を電気的に接続するビット導電層(i,jは1以上の整数)と、
を含み、
前記電荷捕捉層のうち前記ゲート導電層の一方の端部近傍に電荷蓄積領域を有し、他方の端部近傍には電荷蓄積領域を有さない、半導体装置。Including a plurality of nonvolatile storage devices arranged in a row direction and a column direction intersecting the row direction,
The nonvolatile storage device,
A gate insulating layer provided on the channel region of the semiconductor layer, the gate insulating layer including a first insulating layer, a charge trapping layer, and a second insulating layer;
A gate conductive layer provided on the gate insulating layer,
First and second impurity regions of a first conductivity type provided in the semiconductor layer so as to sandwich the gate conductive layer;
The second impurity region of the nonvolatile memory device arranged in the i-th row and [j + 1] column and the first impurity region of the nonvolatile memory device arranged in the [i + 1] -row and [j + 1] column are electrically connected. A bit conductive layer to be connected (i and j are integers of 1 or more);
Including
A semiconductor device having a charge storage region near one end of the gate conductive layer in the charge trapping layer and no charge storage region near the other end.
前記第1不純物領域は、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第1導電型の高濃度不純物領域を含み、
前記高濃度不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第1導電型不純物の濃度が高い、半導体装置。In claim 1,
The first impurity region includes a first conductivity type high-concentration impurity region provided in the semiconductor layer near one end of the gate conductive layer,
The semiconductor device, wherein the high concentration impurity region has a higher concentration of the first conductivity type impurity than near the other end of the gate conductive layer in the semiconductor layer.
前記第2不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第1導電型の低濃度不純物領域を含み、
前記高濃度不純物領域および前記低濃度不純物領域は、前記ゲート導電層を挟むように配置され、
前記低濃度不純物領域は、前記高濃度不純物領域よりも、第1導電型不純物の濃度が高い、半導体装置。In claim 2,
The second impurity region includes a first-conductivity-type low-concentration impurity region provided near the other end of the gate conductive layer in the semiconductor layer;
The high-concentration impurity region and the low-concentration impurity region are arranged to sandwich the gate conductive layer,
The semiconductor device, wherein the low-concentration impurity region has a higher first-conductivity-type impurity concentration than the high-concentration impurity region.
さらに、前記チャネル領域により近い側で前記高濃度不純物領域と隣り合う第2導電型の第3不純物領域と、を含む、半導体装置。In claim 2 or 3,
And a third impurity region of a second conductivity type adjacent to the high-concentration impurity region on a side closer to the channel region.
行方向に隣り合う2つの前記不揮発性記憶装置は、共通の前記第1不純物領域または前記第2不純物領域を有する、半導体装置。In any one of claims 1 to 4,
A semiconductor device, wherein two non-volatile memory devices adjacent in the row direction have a common first impurity region or second impurity region.
さらに、前記共通の前記第1不純物領域上に設けられた第1コンタクト部と、
前記共通の前記第2不純物領域上に設けられた第2コンタクト部と、を含む、半導体装置。In claim 5,
A first contact portion provided on the common first impurity region;
A second contact portion provided on the common second impurity region.
前記第1コンタクト部は、i行j列に配置された前記不揮発性記憶装置とi行[j+1]列に配置された前記不揮発性記憶装置との共通の第1不純物領域上に設けられ、
前記第2コンタクト部は、[i+1]行[j+1]列に配置された前記不揮発性記憶装置と[i+1]行[j+2]列に配置された前記不揮発性記憶装置との共通の第2不純物領域上に設けられ、
前記ビット導電層は、前記第1および第2コンタクト部を介して、前記共通の第1不純物領域と前記共通の第2不純物領域とを電気的に接続する、半導体装置。In claim 6,
The first contact portion is provided on a common first impurity region of the nonvolatile memory device arranged at the i row and the j column and the nonvolatile memory device arranged at the i row and the [j + 1] column.
The second contact portion is a common second impurity region between the nonvolatile memory device arranged in [i + 1] row and [j + 1] column and the nonvolatile memory device arranged in [i + 1] row and [j + 2] column. Provided above,
The semiconductor device, wherein the bit conductive layer electrically connects the common first impurity region and the common second impurity region via the first and second contact portions.
前記ゲート導電層は、列方向に延びている、半導体装置。In any one of claims 1 to 7,
The semiconductor device, wherein the gate conductive layer extends in a column direction.
列方向に隣り合う2つの前記不揮発性記憶装置は、素子分離領域によって電気的に分離されている、半導体装置。In any one of claims 1 to 8,
A semiconductor device, wherein two non-volatile memory devices adjacent in the column direction are electrically separated by an element isolation region.
前記素子分離領域は、折れ線形状を有する、半導体装置。In claim 9,
The semiconductor device, wherein the element isolation region has a polygonal line shape.
前記素子分離領域を複数含み、
隣り合う2つの前記素子分離領域間の距離は等しい、半導体装置。In claim 9 or 10,
Including a plurality of the element isolation regions,
A semiconductor device, wherein the distance between two adjacent element isolation regions is equal.
前記ビット導電層は、行方向および列方向と交差する方向に延びる部分を有する、半導体装置。In any one of claims 1 to 11,
The semiconductor device, wherein the bit conductive layer has a portion extending in a direction crossing a row direction and a column direction.
前記ビット導電層は、折れ線状の平面形状を有する、半導体装置。In claim 12,
The semiconductor device, wherein the bit conductive layer has a polygonal planar shape.
前記ビット導電層を複数含み、
隣り合う2つの前記ビット導電層間の距離は等しい、半導体装置。In any one of claims 1 to 13,
Including a plurality of the bit conductive layer,
A semiconductor device, wherein the distance between two adjacent bit conductive layers is equal.
前記不揮発性記憶装置の上方には埋込絶縁層が形成され、
前記ビット導電層は、前記埋込絶縁層の上方に設けられた、半導体装置。In any one of claims 1 to 14,
A buried insulating layer is formed above the nonvolatile memory device,
The semiconductor device, wherein the bit conductive layer is provided above the buried insulating layer.
前記第1および第2絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、半導体装置。In any one of claims 1 to 15,
The first and second insulating layers are made of silicon oxide,
The semiconductor device, wherein the charge trapping layer is made of silicon nitride.
さらに、前記不揮発性記憶装置の制御回路を含み、
前記制御回路は、
書込み時には、前記ゲート導電層に高レベルの電圧を印加し、前記第2不純物領域に低レベルの電圧、前記第1不純物領域に高レベルの電圧を印加して、前記第1不純物領域近傍の前記電荷捕捉層に、第1導電型のホットキャリアを注入し、
読出し時には、書込み時とは逆方向に、第1導電型のキャリアを前記チャネル領域に流す、半導体装置。In any one of claims 1 to 16,
Further, a control circuit of the nonvolatile memory device is included,
The control circuit includes:
At the time of writing, a high-level voltage is applied to the gate conductive layer, a low-level voltage is applied to the second impurity region, and a high-level voltage is applied to the first impurity region. Injecting a first conductivity type hot carrier into the charge trapping layer,
A semiconductor device in which, at the time of reading, carriers of the first conductivity type flow in the channel region in a direction opposite to that of writing.
前記制御回路は、書込み時には、選択された前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層に電圧を印加し、選択されていない前記不揮発性記憶装置に電気的に接続されたゲート導電層およびビット導電層には電圧を印加しない、半導体装置。In claim 17,
The control circuit applies a voltage to a gate conductive layer and a bit conductive layer electrically connected to the selected nonvolatile memory device during writing, and electrically connects to the non-selected nonvolatile memory device. A voltage is not applied to the gate conductive layer and the bit conductive layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003135426A JP4506930B2 (en) | 2003-05-14 | 2003-05-14 | Semiconductor device including nonvolatile memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009277361A Division JP4507023B2 (en) | 2009-12-07 | 2009-12-07 | Semiconductor device including nonvolatile memory device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004342720A true JP2004342720A (en) | 2004-12-02 |
JP4506930B2 JP4506930B2 (en) | 2010-07-21 |
Family
ID=33525690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003135426A Expired - Fee Related JP4506930B2 (en) | 2003-05-14 | 2003-05-14 | Semiconductor device including nonvolatile memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4506930B2 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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