JP2004328348A - 表示デバイス用制御信号の検査方法及び検査装置並びにこの検査機能を備えた表示装置 - Google Patents
表示デバイス用制御信号の検査方法及び検査装置並びにこの検査機能を備えた表示装置 Download PDFInfo
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Abstract
【解決手段】外部信号源HOSTから表示デバイスDSPに供給される各種の制御信号の状態を、制御信号検査回路CSSにより(1)垂直同期信号(VSYNC)は赤(R)の表示信号に、(2)水平同期信号(HSYNC)は緑(G)の表示信号に、(3)ディスプレイタイミング信号は青(B)の表示信号に、それぞれ変換して表示デバイスDSPの画面上に色と輝度で表示させて簡単に目視検査できるようにした。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、液晶パネルや有機ELパネルあるいはプラズマパネル等のフラット型表示デバイスに係り、特にこれら表示デバイス用制御信号の検査方法及びこの検査機能を備えた表示装置に関する。
【0002】
パソコンと略称されるパーソナルコンピュータあるいはフラットパネル型テレビなどのフラット型表示デバイスを用いた画像・映像表示装置では、表示信号(画像信号や映像信号)を表示デバイスの画面上に表示するための制御信号である各種タイミング信号がパソコン本体の画像処理回路、あるいはテレビ受像機の映像信号処理回路等の外部信号源(ホスト:HOST)から表示信号と共に供給される。
【0003】
外部信号源から入力する制御信号に異常があると、表示デバイスの画面表示に異常が発生する。このような制御信号の異常を検査するため、従来は、オシロスコープ、あるいはロジックアナライザが用いられている。しかし、オシロスコープやロジックアナライザは格納できる情報量に限界があり、また、表示画面の何処に対応する制御信号に異常があるのかを検出するのに手間がかかる。垂直同期信号や水平同期信号またはディスプレイタイミング信号のエッジの切り替えで異常信号であるか否かを表す場合は測定は容易である。しかし、あるフレーム内の何処に異常があるかは測定が困難である。
【0004】
一方、薄膜トランジスタ型の液晶表示装置(TFT−LCD)などのアクティブ・マトリクス型の表示デバイスでは映像情報をリアルタイムで表示デバイスの画面上に表示するが、その制御信号がどうなっているかを画面に表示することはできない。正常表示を行っている場合は不要であるが、表示が異常である場合には、その異常表示が映像情報が異常なのか、制御信号が異常なのかを判断できたとしても、それがどのように外部信号源から入力されているかを知ることは簡単ではない。なお、この種の制御信号異常に対処する従来技術として、「特許文献1」あるいは「特許文献2」に開示されたものがある。
【0005】
【特許文献1】
特願2001−109424公報
【特許文献2】
特願2001−272964号公報
【0006】
【発明が解決しようとする課題】
上記従来の技術は、コントローラ(上記した外部信号源、パソコン本体等の制御モジュール)から入力される制御信号が異常の場合に、当該コントローラからの制御信号を停止することで表示デバイスの破損等を回避するものである。しかし、これらの従来技術では、当該制御信号の異常の詳細な内容を知ることができるものではない。本発明の目的は、外部信号源から表示デバイスに供給される水平同期信号(HSYNC)、垂直同期信号(VSYNC)、ディスプレイタイミング信号(DTMG)などの各種のタイミング信号(制御信号)の状態を簡単に検査できるようにした表示デバイス用制御信号の検査方法及び検査装置並びにこの検査機能を備えた表示装置を提供することにある。
【0007】
【課題を解決するための手段】
上記目的を達成するため、本発明は、外部信号源から表示デバイスに供給される各種のタイミング信号(制御信号)の状態を当該表示デバイス上に色と輝度で表示させることにより簡単に目視検査できるようにした。例えば、(1)垂直同期信号(VSYNC)は赤(R)の表示信号に、(2)水平同期信号(HSYNC)は緑(G)の表示信号に、(3)ディスプレイタイミング信号は青(B)の表示信号に、それぞれ変換して表示デバイスの画面上に表示する。
【0008】
そして、水平方向の表示では、水平帰線期間の情報を表示デバイスの1ラインの表示に抑えるため複数画素(クロック数)分、例えば2クロック、4クロックあるいは8クロック分のタイミングに対応する画素分の信号を1画素のパラメータクロック数として、これを1画素で表示する。このとき、所定のクロック数分に対応する1画素を所定色の最大輝度での表示とし、当該所定のクロック数分に満たない場合は中間調表示とする。例えば、4クロック分を1画素としたパラメータクロック数としたとき、水平同期信号が4画素分で緑(G)を1画素の最大輝度で表示し、2画素分しか入力されない場合は緑(G)画素の1/2の中間調輝度(2画素分の輝度)で表示する。
【0009】
また、水平走査線(ライン)の折り返しは水平同期信号の入力として前段ラインの終わりの印とし、それ以降の水平同期信号のパルス分以上を水平表示を緑(G)の最大輝度とする。(水平)帰線期間は黒表示とする。パラメータクロック数で決められた複数画素分に満たない水平帰線間の部分はラインの終わりを示す緑(G)の最初の画素を中間調表示にする。
【0010】
ディスプレイタイミング信号(DTMG)は、原則的にライン内で完結しているので、その部分を青(B)でパラメータクロック数で定められた複数画素分の表示を行う。水平同期信号(HSYNC)とディスプレイタイミング信号(DTMG)が重なった場合は、緑(G)と青(B)の混合色表示となる。
【0011】
仮に、ある水平同期信号(HSYNC)から次の水平同期信号(HSYNC)までの間隔が短か過ぎる場合で、ライン処理が完結できず表示デバイスへの表示処理に困難な場合は、表示デバイスの画面上に当該ある水平同期信号(HSYNC)に続けて水平同期信号(HSYNC)を上記の色で表示する。
【0012】
表示デバイスの画面としてのフレーム開始及び表示方法にはいくつかのパラメータを要する。これについては下記のように外部から選択可能とする。すなわち、(a)垂直同期信号(VSYNC)が入力されてからの水平同期信号(HSYNC)で表示デバイスの画面上の表示の第1ライン表示を行う(制御信号優先型)。(b)水平帰線期間終了後のディスプレイタイミング信号(DTMG)が入力されたときからの水平同期信号を含むラインを表示デバイスの画面上の第1ライン表示とする(表示優先型)。(c)ディスプレイタイミング信号(DTMG)が無くなったライン(垂直帰線期間の開始を意味する)を表示デバイスの画面上の第1ライン表示とする(帰線期間優先型)。(d)なお、上記の(a)(b)に関しては、フレーム開始のトリガ発生後、何ライン後から表示デバイスの画面上でのフレーム開始表示を行うかを指示するパラメータを追加することも可能である。
【0013】
1フレームを表示デバイスの画面上に表示させた場合、通常使われる表示デバイスでは、何れの開始パラメータでも全フレームの情報を表示デバイスの画面上に表示することはできない。しかし、通常使用される表示デバイスよりも更に高解像度をもつ表示デバイスに本発明を適用すればこのような全フレームの情報を表示することは可能である。通常使用される表示デバイスの画面上でこのような表示を行った場合は、原則として全情報の表示は不可能であるが、垂直同期信号(VSYNC)のパルスが異常、またはディスプレイタイミング信号(DTMG)の入力ライン数が少ないかあるいは無い場合であれば、表示デバイスの画面上で全情報量を表示することは可能である。
【0014】
なお、このような全フレームの情報を表示デバイスの画面上に表示することはできない場合に対し、表示期間は1ラインごとに奇数ラインまたは偶数ラインの何れかを選択表示する「間引き表示」とすることで対処できる。ラインの間引きを行うか行わないかは、制御信号異常の内容に依存するところが大きいので選択可能とする。なお、垂直同期信号(VSYNC)と水平同期信号(HSYNC)は正極性と負極性の仕様があるので、これもパラメータで設定するか、あるいは極性の自動認識機能を採用することで選択可能とする。
【0015】
本発明は上記した検査方法を実現する装置として、表示デバイスに表示を行うための表示制御装置におけるタイミングコントローラ(所謂、Tcon)に制御信号検査回路を備えた。
【0016】
図1は本発明による制御信号検査回路の概略構成を説明するブロック図である。図1において、制御信号検査回路CSSは、パラメータクロック数に対応した画素をカウントする複数画素カウント手段(カウンタPCTR)と、制御信号(水平同期信号HSYNC、垂直同期信号VSYNC、ディスプレイタイミング信号DTMG)を赤(R)データ、緑(G)データ、青(B)データに変換するデコーダDTと、表示デバイスの水平方向の解像度程度の容量を持ち、制御信号の状態に応じてデコーダDCTの出力データを格納するラインメモリLMを備える。
【0017】
また、制御信号である垂直同期信号VSYNCと水平同期信号HSYNCおよびディスプレイタイミング信号DTMGを一定時間遅延させる遅延回路DTと、遅延させた制御信号を格納するためのパラメータクロック分の容量をもつシフトレジスタSRを備える。このシフトレジスタSRの出力データを上記デコーダDCRで赤(R)データ、緑(G)データ、青(B)データにそれぞれ変換してラインメモリLMに格納する。
【0018】
さらに、デコーダDCRの出力データをラインメモリLMに格納するときの入力ポートのアドレスを指定するアドレスカウンタACTRと、アドレスカウンタACTRの最後のアドレスを格納するエンドレジスタERGRと、エンドレジスタERGRの格納データに応じてラインメモリLMの出力アドレスを指定するスタートカウンタSCTRを備える。ラインメモリLMの出力側には、上記アドレスカウンタACTRとエンドレジスタERGRの格納データを比較し、その比較結果で表示デバイスDSPの信号線ドライバに出力される赤(R)データ、緑(G)データ、青(B)データとその輝度を選択するデータ制御回路DSRを備える。
【0019】
また、ある水平同期信号HSYNCから次の水平同期信号HSYNCまでのクロック数を検出してラインリセット信号LRSTの生成と非生成を行う間隔チェック回路ICRを備え、ラインリセット信号LRSTが生成された場合は、このラインリセット信号で上記複数画素カウンタPCTRをクリアし、上記エンドレジスタERGRおよびスタートカウンタSCTRのラッチを行う。
【0020】
この構成により、制御信号の異常を容易に知ることができる。フレーム間で制御信号のタイミングが変化する(異常が発生している)と、表示デバイスの画面上において当該部分の表示が暗くなったり、フラッシングを起こす。これにより、表示デバイスの画面上のどの部分で制御信号が変化しているかが明確になる。また、ライン間でのタイミング変動も表示デバイスの画面上のライン表示の長さで分かる。
【0021】
なお、上記の構成を表示制御装置におけるタイミングコントローラの機能の一部として備えるものとして説明したが、この機能をもつ構成を対象とする表示デバイスとは独立の専用表示デバイスを用いた検査装置(制御信号検査装置)とすることもできる。この場合、前記したように上記の対象とする表示デバイスよりも高解像度の検査用表示デバイスとすることで、全フレームの情報を表示することが可能となる。
【0022】
【発明の実施の形態】
以下、本発明の実施の形態について、実施例の図面を参照して詳細に説明する。図2は本発明に係る表示デバイスの構成を液晶パネルを用いた表示装置を例として説明する全体構成のブロック図である。しかし、本発明は、液晶パネルを用いた液晶表示装置に限るものではなく、表示のために同様の駆動を行うたの表示デバイスを用いた表示装置にも適用できることは言うまでもない。また、図3と図4は図2に示した液晶表示装置を駆動するための制御信号の基本駆動波形図で、図3は水平方向動作タイミング波形図、図4は垂直方向動作タイミング波形図を示す。
【0023】
図2の構成を図3と図4を参照して説明する。先ず図2において、参照符号TFT−LCDは表示デバイスDSPである液晶パネル、TCは表示制御装置である。液晶パネルTFT−LCDは水平方向に有する多数のゲート線と、垂直方向に有する多数のドレイン線とを有し、ゲート線に走査信号を供給する走査駆動回路であるゲート・ドライバGDRとドレイン線に表示データ(出力データ)を供給するデータ駆動回路であるドレイン・ドライバDDRを備えている。表示制御装置TCにはタイミングコントローラTconを備える。
【0024】
タイミングコントローラTconは、通常の表示処理を行う機能に加えて、後述する制御信号以上を検査するための表示データ処理を行う制御信号検査機能を有する制御信号検査回路CSSを有する。この制御信号検査回路CSSの動作説明の前に、通常の液晶パネルの表示機能における動作を説明する。図3と図4に示したように、パソコンや映像信号処理回路等の信号源から入力するクロックDCLK(画素クロック)、垂直同期信号VSYNC、水平同期信号HSYNC、ディスプレイタイミング信号DTMGおよび3色の入力データ(表示信号:赤(R),緑(G),青(B))に基づいて表示データ(出力データ)をドレイン・ドライバDDRからドレイン線に印加するための画素クロックCL1、複数のドレイン・ドライバDDRに出力データを取り込むシフトクロックCL2、複数のゲート・ドライバGDRからゲート線に走査信号(ゲート信号)を取り込むゲートシフトクロックCL3、ドレイン・ドライバのライン開始信号(最初のデータと認識するための信号)STH、液晶パネルTFT−LCDのフレーム開始信号FLMを出力する。
【0025】
入力データ(R,G,B)および出力データ(R,G,B)は1ライン分の表示データとしてクロックDCLK(画素クロック)の1クロック当たり1画素分が出力される。なお、参照符号PWUは電源回路であり、信号源側からの電力Powerから液晶表示装置の動作に必要な各種電圧を生成する。
【0026】
図5、図6は本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路CSSの構成例を説明するブロック図である。図5の○で囲んだ符号A〜Fは図6の同符号A〜Fに繋がる。タイミングコントローラTconには、液晶パネルTFT−LCD(図2)の水平方向の解像度程度の容量を持ち、制御信号の状態に応じてデコーダの出力データを格納するラインメモリ2PLMを備える。このラインメモリ2PLMは入力ポートと出力ポートノ2個のポートを有する2ポートメモリである。
【0027】
以下に説明する本実施例では、前記した1画素のパラメータクロック数(pc)を2として説明する。このタイミングコントローラTconに、パラメータクロック数「2」に対応した画素をカウントする複数画素カウンタPCTRと、制御信号(水平同期信号HSYNC、垂直同期信号VSYNC、ディスプレイタイミング信号DTMG)を赤(R)、緑(G)、青(B)データに変換するデコーダDCRを備える。このデコーダDCRは、赤(R)用のデコーダDCR1、緑(G)用のデコーダDCR2、青(B)用のデコーダDCR3から構成される。
【0028】
デコーダDCRを構成する赤(R)用のデコーダDCR1、緑(G)用のデコーダDCR2、青(B)用のデコーダDCR3のデコード内容を表1(decode1)、表2(decode2)、表3(decode3)に示す。
【0029】
【表1】
【0030】
【表2】
【0031】
【表3】
【0032】
表1〜表3において、LRSTはラインリセット信号、pcはパラメータクロック数、v1,v0はシフトレジスタSR−1の内容(垂直同期信号の状態)、h1,h0はシフトレジスタSR−2の内容(水平同期信号の状態)、d1,d0はシフトレジスタSR−3の内容(ディスプレイタイミング信号の状態)を示し、‘1’はハイレベル、‘0’はローレベルである。なお、「*」は‘0’又は‘1’のいずれかを示す。ラインリセット信号に入力の有無に応じ、シフトレジスタSR−1,SR−2,SR−3の内容に基づいてデコーダDCR1,デコーダDCR2,デコーダDCR3から赤(R)用、緑(G)用、青(B)用のデータをラインメモリ2PLMに出力する。
【0033】
本実施例では、デコーダDCRの各デコード出力データをラインメモリ2PLMに格納するときの入力ポートのアドレスを指定するアドレスカウンタACTRと、アドレスカウンタACTRの最後のアドレスを格納するエンドレジスタERGRと、エンドレジスタERGRの格納データに応じてラインメモリ2PLMの出力アドレスを指定するスタートカウンタSCTRを備える。ラインメモリ2PLMの出力側には、上記アドレスカウンタACTRとエンドレジスタERGRの格納データを比較し、その比較結果で表示デバイスのドレイン・ドライバDDR(図2)に出力される赤(R)、緑(G)、青(B)とその輝度を選択するデータ制御回路DSRを備えている。
【0034】
また、ある水平同期信号HSYNCから次の水平同期信号HSYNCまでのクロック数を検出してラインリセット信号LRSTの生成と非生成を行う間隔チェック回路ICRを備え、ラインリセット信号が生成された場合は、このラインリセット信号LRSTで上記複数画素カウンタPCTRをクリアし、エンドレジスタERGRおよびスタートカウンタSCTRのラッチを行う。
【0035】
また、図7は図5および図6に示した本発明の実施例の動作を説明する動作波形図である。以下、図7および前記表1〜3を参照して図5と図6の構成の動作を説明する。図5および図6の構成において、ラインメモリ2PLMは水平同期信号HSYNCを基準にして、複数画素カウンタPCTRをクリアし、入力するクロック信号を基に水平同期信号HSYNCのパルス数「2」をカウントする。
【0036】
カウントした水平同期信号HSYNCのパルス数「2」毎にラインメモリ2PLMに緑(G)データの複数画素分(最大輝度)を格納する。水平同期信号HSYNCのパルスが1画素分しかない場合は、緑(G)データの1/2輝度分のデータを格納する。水平同期信号HSYNCの入力がなくなった場合は緑(G)のメモリ部分に黒データを格納する。
【0037】
ディスプレイタイミング信号DTMGが未入力(‘0’:ローレベル)の場合は、青(B)の部分に黒データを格納し、入力時(‘1’:ハイレベル)の場合は複数画素パラメータ「2」に沿って2画素単位に青(B)の部分に黒データを格納する。垂直同期信号VSYNCの場合も同様にしてラインメモリ2PLMに赤(R)データの設定を行う。垂直同期信号VSYNCが入力されたとしてもラインメモリ2PLMへの格納は他の信号と同様に行う。
【0038】
液晶パネルへの出力は、次の水平同期信号HSYNCが入力されたときに開始される。なお、このときの複数画素パラメータカウンタPCTRをチェックし、1の場合は垂直同期信号VSYNCとディスプレイタイミング信号DTMGの信号状態をチェックして、次に示した相当するデータを格納する。すなわち、
(a)垂直同期信号VSYNC有り・・・赤(R)の1/2階調データ
(b)ディスプレイタイミング信号DTMG有り・・・青(B)の1/2階調データ
(c)ディスプレイタイミング信号DTMG無し・・・緑(G)の1/2階調データ
なお、(a)は独立事象、(b)と(c)は排他事象である。
【0039】
このとき、何画素分のデータがラインメモリ2PLM内にどのように格納されたかをそのアドレス設定で覚えておく。次のライン用として上記のデータ格納処理はそのまま続けられる。
【0040】
液晶パネルへの出力処理は次の水平同期信号HSYNCの入力後、先程格納したデータをアドレス設定の順に最初から読出し、液晶パネルのドレイン・ドライバにシフトクロックCL2と共に出力する。最初のデータと認識するために、ドレイン・ドライバのライン開始信号STHをデータに先立って出力する。格納したデータを全て読み出してドレイン・ドライバに送出した、それ以降は赤(R)の最大輝度データをドレイン・ドライバに送る。横解像度(水平解像度)分のデータをドレイン・ドライバに出力後、液晶パネルのドレイン線にこのデータを出力するためのクロックCL1をドレイン・ドライバに送る。ゲートシフトクロックCL3は、このライン処理の間の途中で出力する。ライン間引きモードでは、この処理を1ライン送った後、次は停止状態となえる。
【0041】
ある水平同期信号HSYNCから次の水平同期信号HSYNCの間があまりにも短い場合、例えば液晶パネルのライン処理が完結できないCL1出力がある場合は、ライン切り替え処理を行わず、次のラインデータはそのラインの延長処理とする。
【0042】
図8は本発明の実施例におけるフレーム開始信号処理を行うための構成を説明するブロック図であり、垂直同期信号VSYNC検出回路VDTRとディスプレイタイミング信号DTMG検出回路DDTRおよび選択回路SLR2で構成される。また、図9は図8の動作波形図である。液晶パネルへのフレーム開始信号FLM出力は、(1)制御信号優先モード、(2)表示優先モード、(3)帰線期間優先モードに応じて次に説明する各パラメータによって決められる。すなわち、(1)制御信号優先モードでは、垂直同期信号検出回路VDTRで垂直同期信号VSYNCの入力が検出された次の水平同期信号HSYNCで選択回路SLR2がフレーム開始信号FLMを出力する。
【0043】
(2)表示優先モードと(3)帰線期間優先モードではディスプレイタイミング信号検出回路(DTMG検出回路)DDTRで水平同期信号HSYNCから次の水平同期信号HSYNCの間にディスプレイタイミング信号DTMGが無かった場合を垂直帰線期間と判断して、帰線期間優先モードでは2回目の水平同期信号HSYNCのトリガーによる液晶パネルの出力処理開始時にフレーム開始信号FLMを出力する。一回垂直帰線期間と判断され、この後ディスプレイタイミング信号DTMGが入力された場合で表示優先モードのときは、ディスプレイタイミング信号DTMGの入力後の次の水平同期信号HSYNCのトリガーによる液晶パネルへの出力開始時にフレーム開始信号FLMを出力する。
【0044】
以上説明した本実施例の構成により、制御信号の異常を液晶パネルの画面上で容易に知ることができる。フレーム間で制御信号のタイミングが変化する(異常が発生している)と、表示デバイスの画面上において当該部分の表示が暗くなったり、フラッシングを起こす。これにより、画面のどの部分で制御信号が変化しているかが明確になる。また、ライン間でのタイミング変動も表示デバイスの画面上のライン表示の長さで分かる。なお、本発明の構成では表示できない制御信号異常がある場合(例えば、クロック未入力、水平同期信号HSYNC異常発生/未入力)は、表示がグチャグチャに乱れたり、液晶パネルの場合はDC成分がかかって残像が発生する。しかし、このような異常は従来のオシロスコープまたはロジックアナライザを用いて簡単に異常の測定をすることができる。
【0045】
なお、上記の構成を表示制御装置におけるタイミングコントローラの機能の一部として備えるものとして説明したが、この機能をもつ構成を対象とする表示デバイスとは独立の専用表示デバイス(制御信号検査装置)とすることもできる。この場合、前記したように上記の対象とする表示デバイスよりも高解像度の検査用表示デバイスとすることで、全フレームの情報を表示することが可能となる。
【0046】
また、ラインメモリとしては、上記した入力ポートと出力ポートを有する2ポートメモリ2PLMに限らず、2個の1ポートメモリを用いてライン毎に交互に使用するように構成することもできる。2個の1ポートメモリを用いる場合は、格納した最後のアドレスを覚えておいて、これを表示デバイスへの出力処理に反映させる。具体的には、ライン開始処理(水平同期信号HSYNC入力時)に、それまでメモリ書込み処理を行っていた場合は、アドレスカウンタACTRの内容を自身のエンドレジスタERGRに格納し、アドレスカウンタACTRは‘0’(0番地を示す)を格納して、メモリ読出し処理を行う。ライン開始処理時に、それまでメモリ読出し処理を行っていた時は、アドレスカウンタACTRを‘0’にしてメモリ書込み処理を行う。
【0047】
【発明の効果】
以上説明したように、本発明によれば、制御信号である垂直同期信号と水平同期信号およびディスプレイタイミング信号を一定時間遅延させる遅延回路と、遅延させた制御信号を格納するためのパラメータクロック分の容量をもつシフトレジスタを備え、シフトレジスタの出力データを上記デコーダで赤(R)、緑(G)、青(B)データにそれぞれ変換して上記ラインメモリに格納し、これを表示デバイスの画面上に表示する構成としたことで制御信号の異常を表示デバイスの画面上に可視的に表示された内容から容易に知ることができる。
【図面の簡単な説明】
【図1】本発明による制御信号検査回路の概略構成を説明するブロック図である。
【図2】本発明に係る表示デバイスの実施例の構成を液晶パネルを用いた液晶表示装置を例として説明する全体構成のブロック図である。
【図3】図2に示した液晶表示装置を駆動するための制御信号の基本的な水平方向動作タイミング波形図である。
【図4】図2に示した液晶表示装置を駆動するための制御信号の基本的な垂直方向動作タイミング波形図である。
【図5】本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路の構成例を説明するブロック図である。
【図6】本発明の表示デバイス用制御信号の検査方法を実現するタイミングコントローラに有する制御信号検査回路の構成例を説明する図5と共に示すブロック図である。
【図7】図5および図6に示した本発明の実施例の動作を説明する動作波形図である。
【図8】本発明の実施例におけるフレーム開始信号処理を行うための構成を説明するブロック図である。
【図9】図8の動作波形図である。
【符号の説明】
CSS・・・制御信号検査回路、PCTR・・・複数画素カウント手段(カウンタ)、DT・・・遅延回路、DCR・・・デコーダ、デコーダ、LM・・・ラインメモリ、2PLM・・・2ポートラインメモリ、ACTR・・・アドレスカウンタ、ERGR・・・エンドレジスタ、SCTR・・・スタートカウンタ、DSR・・・データ制御回路、ICR・・・間隔チェック回路、HOST・・・外部信号源、DSP・・・表示デバイス。
Claims (8)
- 表示デバイスの画面上に映像を表示するための外部信号源から入力する複数の制御信号の異常の有無を検査する表示デバイス用制御信号の検査方法であって、
前記制御信号のそれぞれを前記表示デバイスの画面上に表示される複数の表示色の一つに割り当てると共に、当該制御信号の異常を対応する表示色データの大きさで表示することを特徴とする表示デバイス用制御信号の検査方法。 - 前記制御信号は、水平同期信号、垂直同期信号、ディスプレイタイミング信号であることを特徴とする請求項1に記載の表示デバイス用制御信号の検査方法。
- 表示デバイスの画面上に映像を表示するための外部信号源から入力する複数の制御信号の異常の有無を検査する表示デバイス用の制御信号検査装置であって、
前記制御信号検査装置は、前記表示デバイスと同等もしくはより高解像度の検査用表示デバイスと、
前記外部信号源から入力する各種同期信号に基づいて前記水平同期信号、垂直同期信号、ディスプレイタイミング信号を含む制御信号を生成する制御信号検査回路を備えたタイミングコントローラを有する表示制御装置を備え、
前記制御信号検査回路は、予め定めた複数画素に対応するクロックをパラメータクロックとし、当該パラメータクロック数に対応した画素をカウントする複数画素カウンタと、
前記制御信号である水平同期信号、垂直同期信号、ディスプレイタイミング信号のそれぞれを赤(R)データ、緑(G)データ、青(B)データに変換するデコーダと、
前記各制御信号を一定時間遅延させる遅延回路と、
前記遅延回路で遅延させた前記各制御信号をそれぞれ格納するための前記パラメータクロック分の容量をもつシフトレジスタと、
前記検査用表示デバイスの水平方向の解像度程度の容量を持ち、前記シフトレジスタの出力データを前記デコーダで赤(R)データ、緑(G)データ、青(B)データにそれぞれ変換して格納するラインメモリと、
前記デコーダの各出力データを前記ラインメモリに格納するときの入力ポートのアドレスを指定するアドレスカウンタと、
前記アドレスカウンタの最後のアドレスを格納するエンドレジスタと、
前記エンドレジスタの格納データに応じて前記ラインメモリの出力アドレスを指定するスタートカウンタと、
前記ラインメモリの出力側に設けて、前記アドレスカウンタと前記エンドレジスタの格納データを比較し、比較結果で前記表示デバイスに出力される赤(R)データ、緑(G)データ、青(B)データとその輝度を選択するデータ制御回路とを具備したことを特徴とする検査装置。 - 前記制御信号検査回路に、水平同期信号から次の水平同期信号までのクロック数を検出してラインリセット信号の生成と非生成を行う間隔チェック回路を備えたことを特徴とする請求項3に記載の検査装置。
- 表示デバイスの画面上に制御信号の異常の有無を表示する表示装置であって、
外部から入力される各種同期信号に基づいて、水平同期信号、垂直同期信号、ディスプレイタイミング信号を含む制御信号を生成する表示制御装置と、
前記制御信号である水平同期信号、垂直同期信号、ディスプレイタイミング信号のそれぞれを赤(R)データ、緑(G)データ、青(B)データの何れかのデータに変換するデコーダと、
この変換されたデータを前記表示デバイスの画面上に表示することを特徴とする表示装置。 - 前記制御信号の出力を遅延させる遅延回路と、
前記デコーダで変換したデータを格納するラインメモリとを有し、
前記表示制御装置は、予め定めた複数画素に対応するクロックをパラメータクロックとし、当該パラメータクロック数に対応した画素をカウントする複数画素カウンタを有し、
前記シフトレジスタは、前記パラメータクロック分の容量を持ち、
前記デコーダの各出力データを前記ラインメモリに格納するときの入力ポートのアドレスを指定するアドレスカウンタと、
前記アドレスカウンタの最後のアドレスを格納するエンドレジスタと、
前記エンドレジスタの格納データに応じて前記ラインメモリの出力アドレスを指定するスタートカウンタと、
前記ラインメモリの出力側に設けて、前記アドレスカウンタと前記エンドレジスタの格納データを比較し、比較結果で前記表示デバイスに出力する赤(R)データ、緑(G)データ、青(B)データとその輝度を選択するデータ制御回路を有することを特徴とする請求項5に記載の表示装置。 - 前記制御信号検査回路に、水平同期信号から次の水平同期信号までのクロック数を検出してラインリセット信号の生成と非生成を行う間隔チェック回路とを備えたことを特徴とする請求項5に記載の表示装置。
- 前記タイミングコントローラに、通常の表示データと前記制御信号検査回路からの表示データとを切り換える出力データ切換手段を備えたことを特徴とする請求項5または6に記載の表示装置。
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