JP2004326962A

JP2004326962A - Nonvolatile semiconductor memory

Info

Publication number: JP2004326962A
Application number: JP2003122222A
Authority: JP
Inventors: Yukio Terasaki; 幸夫寺崎
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2003-04-25
Filing date: 2003-04-25
Publication date: 2004-11-18
Anticipated expiration: 2023-04-25
Also published as: JP4172698B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory capable of improving the reliability of data to be saved while suppressing a reduction in writing efficiency. <P>SOLUTION: The memory is provided with a plurality of memory groups in which a plurality of memory cells are serially connected, a plurality of word lines connected to the gate of one memory cell constituting the memory cell group, a detecting means for detecting the conductive or nonconductive state of the memory cell group, a first switch element connected to the detecting means, a data holding means for holding data to be written in the memory cell group, and a second switch element connected to the data holding means. The first switch element is turned ON simultaneously as the second switch element is turned ON, and thus data written in the memory cell selected by the word line from the plurality of memory cell groups is converted into a serial signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【産業上の利用分野】
本発明は不揮発性半導体メモリに係り、特にブロック単位でデータを消去する不揮発性半導体メモリに関する。
【従来の技術】
近年、メモリカードやシリコンディスクなどに用いられる半導体メモリとして、フラッシュメモリが用いられることが多い。このフラッシュメモリは不揮発性メモリの一種であり、電源が投入されているか否かに関わらず、データが保持されるていることが要求される。
ところで、上記のような装置に特に用いられることが多いＮＡＮＤ型フラッシュメモリは、メモリセルを消去状態（論理値＝１）から書込状態（論理値＝０）に変化させる場合には、メモリセル単位で行うことができるが、メモリセルを書込状態（０）から消去状態（１）に変化させる場合には、メモリセル単位で行うことができず、複数のメモリセルからなる所定の消去単位でしかこれを行うことができない。かかる一括消去動作は、一般的に「ブロック消去」と呼ばれている。
上記のような特性により、ＮＡＮＤ型フラッシュメモリ用いた装置では、デ―タを書き込む際に、ブロック消去された領域を検索し、検出された空き領域に対して新たなデータを書込んでいる。
従って、ＮＡＮＤ型フラッシュメモリ用いた装置では、書込んだデータが電源切断後も長期間保持されることや、ブロック消去された領域が電源切断後も長期間消去状態で保持されることが要求される。
【発明が解決しようとする課題】
しかしながら、あるメモリセルに対する読み出しや書き込みが実行された場合に、このメモリセルとビット線を共通にする他のメモリセルの状態が変化してしまうことがある。この現象はディスターブ現象と呼ばれ、メモリセルに対して書き込み動作・消去動作が繰り返されることにより発生率が高くなることが知られている。このディスターブ現象によってメモリセルの状態が変化すると、一旦書き込まれたデータが時間とともに変化してしまうばかりでなく、正常な書込動作を阻害する原因となる。
又、ディスターブ現象とは別に、ブロック消去が実行されている途中で不意に電源が切断された場合、ブロック消去の対象であるメモリセルの消去状態が不完全となることがある。このような場合においても、上述と同様の理由により、正常な書込動作が阻害されてしまう。
こような問題に対する対策として、特開２００１−２４３１２２においては、実際にデータを書き込む前に消去済みブロックの状態を診断している。
しかし、この対策では書込みの信頼性は向上するが、書込み前に消去済みブロックのメモリセルに書き込まれているデータを読み出す等の処理を行うため、書込時間が長くなってしまうという問題があった。
そこで、本発明においては、不揮発性半導体メモリ内に消去済みブロックを検査する機能を設けることにより、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリは、
複数のメモリセルが直列に接続された複数のメモリセル群と、
前記メモリセル群を構成する１のメモリセルのゲートに接続された複数のワード線と、
前記モリセル群の導通状態又は非導通状態を検知する検知手段と、
前記検知手段に接続された第１のスイッチ素子と、
前記メモリセル群に書き込むデータを保持するデータ保持手段と、
前記データ保持手段に接続された第２のスイッチ素子とを備え、
前記第１のスイッチ素子が前記第２のスイッチ素子と連動してオンすることにより、
前記複数のメモリセル群から前記ワード線により選択されたメモリセルに書き込まれているデータを、シリアル信号に変換することができるように構成されている。
ここで、本発明に係る不揮発性半導体メモリは、書込み、読出しがページ単位で処理され、消去が複数のページで構成されたブロック単位で処理されるメモリである。
又、本発明に係る不揮発性半導体メモリは、
上記データ保持手段に、上記メモリセル群に書き込むデータを格納するのと連動して、上記シリアル信号に変換されるように構成されている。
又、本発明に係る不揮発性半導体メモリは、
上記シリアル信号に基づき、上記ワード線により選択された上記メモリセルが、全て消去状態であることを検知することができるように構成されている。
【発明の実施の形態】
［ＮＡＮＤ型フラッシュメモリの概略構成の説明］
図１は本発明に係る不揮発性半導体メモリ（フラッシュメモリ）の概略構成を示すブロック図である。このＮＡＮＤ型フラッシュメモリは、外部からの要求に応じてデータを保持するメモリセルアレイ７とその周辺回路で構成されている。その主要な周辺回路について順次説明する。
ロジック制御回路１は、外部から入力されるチップイネーブル信号ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥ、ライトプロテクト信号ＷＰ等の外部制御信号を取り込み、それらの動作モードに応じた内部制御信号を発生する。ここで、この内部制御信号は、後述する入出力回路４のデータラッチ、転送等の制御に用いられる。
制御回路２は、ロジック制御回路１及びコマンドレジスタ３の信号やデータに基づきデータの書込み、読出し及び消去のシーケンス制御行なう。又、データの書込み、読出し及び消去に用いられる高電圧を発生する高電圧発生回路（図示せず）を制御する。
入出力回路４は、Ｉ／Ｏ０〜Ｉ／Ｏ７に接続され、この回路を介して各種のデータが入力され、又、出力される。ここで、動作を制御するコマンドが入力された場合、入力されたコマンドはデコードされコマンドレジスタ３に保持され、上述のようにこのコマンドに基づき制御回路２がデータの書込み、読出し及び消去のシーケンス制御行なう。又、アドレスが入力された場合には、アドレスレジスタ５に保持される。又、データが入力された場合には、後述するデータバッファ８との間でデータの送受信が行なわれる。
ロウデコーダ６とカラムデコーダ９は、アドレスレジスタ５及びコマンドレジスタ３のデータに基づき、メモリセルアレイのメモリセルを選択する。ここで、ロウデコーダ６はメモリセルアレイのワードラインＷＬの選択に関わっており、各ワードラインＷＬに与えるレベル（電圧レベル）は、書込み、読出しの動作モード及び選択、非選択の選択状態に応じて適宜供給される。
データバッファ８はメモリセルアレイ７に書き込むデータ又はメモリセルアレイ７から読み出すデータを保持する。ここで、データバッファ８は書込み、読出しの処理単位である１ページ分のデータが保持される。
データ検出回路１０及び誤消去検出回路１１は本発明に係る機能を実現するために追加した回路である。ここで、データ検出回路１０は、メモリセルアレイ７に書き込むデータをでデータバッファ８に転送するのに連動して、そのデータの書込み先のメモリセルに書き込まれているデータを読み出す回路である。又、誤消去検出回路１１は、データ検出回路１０が読み出したデータに基づき、消去状態でないメモリセルの有無を検出する回路である。尚、データ検出回路１０及び誤消去検出回路１１の詳細については後述する。
［メモリセルの説明］
次に、図２及び３参照して図１に示したメモリセルアレイ７を構成するメモリセル１６の具体的な構造について説明する。
図２は、メモリセルアレイ７を構成するメモリセル１６の構造を概略的に示す断面図である。同図に示したように、メモリセル１６は、Ｐ型半導体基板１７に形成されたＮ型のソース拡散領域１８及びドレイン拡散領域１９と、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７を覆って形成されたトンネル酸化膜２０と、トンネル酸化膜２０上に形成されたフローティングゲ―ト電極２１と、フローティングゲート電極２１上に形成された絶縁膜２２と、絶縁膜２２上に形成されたコントロールゲ―ト電極２３とから構成される。このような構成を有するメモリセル１６が、メモリセルアレイ７内で複数個直列に接続されている。
メモリセル１６は、フローティングゲート電極２１に電子が注入されているか否かによって、「消去状態（電子が蓄積されていない状態）」と「書込状態（電子が蓄積されている状態）」のいずれかの状態が示される。ここで、１つのメモリセル１６は１ビットのデータに対応し、メモリセル１６の「消去状態」が論理値の「１」のデータに対応し、メモリセル１６の「書込状態」が論理値の「０」のデータに対応する。
「消去状態」においては、フローティングゲート電極２１に電子が蓄積されていないため、コントロールゲート電極２３に読み出し電圧が印加されていないときには、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にチャネルが形成されず、ソース拡散領域１８とドレイン拡散領域１９は電気的に絶縁される。一方、コントロールゲート電極２３に読み出し電圧が印加されると、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にチャネル（図示せず）が形成され、ソース拡散領域１８とドレイン拡散領域１９は、このチャネルによって電気的に接続される。
すなわち、「消去状態」においてはコントロールゲート電極２３に読み出し電圧が印加されていない状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に絶縁され、コントロールゲート電極２３に読み出し電圧が印加された状態では、ソース拡散領域１８とドレイン拡散領域１９とは電気的に接続される。
図３は、「書込状態」であるメモリセル１６を概略的に示す断面図である。同図に示したように、「書込状態」とは、フローティングゲート電極２１に電子が蓄積されている状態を指す。フローティングゲート電極２１はトンネル酸化膜２０及び絶縁膜２２に挟まれているため、一旦、フローティングゲート電極２１に注入された電子は、きわめて長時間フローティングゲート電極２１内にとどまる。この「書込状態」においては、フローティングゲート電極２１に電子が蓄積されているので、コントロールゲート電極２３に読み出し電圧が印加されているか否かに関わらず、ソース拡散領域１８とドレイン拡散領域１９との間のＰ型半導体基板１７の表面にはチャネル２４が形成される。したがって、「書込状態」においてはソース拡散領域１８とドレイン拡散領域１９とは、コントロ―ルゲート電極２３に読み出し電圧が印加されているか否かに関わらず、チャネル２４によって常に電気的に接続状態となる。
又、上記メモリセル１６が消去状態であるか書込状態であるかは、次のようにして読み出すことができる。メモリセル１６はメモリセルアレイ７内で複数個直列に接続されている。この直列体の中で選択するメモリセル１６に低レベル電圧を印加し、それ以外のメモリセル１６のコントロールゲート電極２３に高レベル電圧が印加する。この状態でメモリセル１６の直列体が導通状態であるか否かの検出が行われる。その結果、この直列体が導通状態でれば、選択されたメモリセル１６は書込状態であると判断され、絶縁状態であれば、選択されたフラッシュメモリセル１６は消去状態であると判断される。このようにして、直列体に含まれる任意のメモリセル１６に保持されたデータが「０」であるのか「１」であるのかを読み出すことができる。
又、消去状態であるメモリセル１６を書込状態に変化させる場合は、コントロールゲート電極２３が高電位側となる高電圧が印加し、トンネル酸化膜２０を介してフローティングゲート電極２１へ電子を注入する。この際、ＦＮ（ファウラ―ノルトハイム）トンネル電流が流れフロ―ティングゲート電極２１に電子が注入される。一方、書込状態であるフラッシュメモリセル１６を消去状態に変化させる場合は、コントロールゲート電極２３が低電位側となる高電圧が印加し、トンネル酸化膜２０を介してフローティングゲート電極２１に蓄積された電子を排出する。
［消去済みブロックを検査する機能の説明］
図４は、本発明に係るメモリセルアレイ７とその周辺回路の接続部を示す構成図である。同図において、データ入出力部１２は、図１に示したデータバッファ８及びカラムデコーダ９の主要部であり、データ検出部１３は、図１に示したデータ検出回路の主要部である。
データ入出力部１２には、５１２個のラッチ回路（ラッチ０〜ラッチ５１１）と各ラッチ回路と入出力回路４の間に接続されたトランジスタＴ０〜Ｔ５１１で構成されている。ここで、５１２個のラッチ回路は、図１に示したＩ／Ｏ０〜Ｉ／Ｏ７の１本のラインに対応している。従って、各ライン毎に、５１２ビットのデータが保持さる５１２個のラッチ回路が設けられ、全体では５１２バイトのデータが保持される。この５１２バイトのデータが、書込み、読出しの処理単位である１ページ分のデータに対応する。
データ入出力部１２は、メモリセルアレイ７からの読出し、又はメモリセルアレイ７への書込みに関わるブロックであり、メモリセルアレイ７からデータを読み出す場合は、メモリセルアレイ７から読み出したデータがラッチ回路（ラッチ０〜ラッチ５１１）に保持され、メモリセルアレイ７にデータを書込む場合は、入出力回路４からの転送データがラッチ回路（ラッチ０〜ラッチ５１１）に保持される。
ラッチ回路（ラッチ０〜ラッチ５１１）に保持されているデータが入出力回路４に送信される場合（以下、読出しシーケンスと言う。）、ラッチ回路（ラッチ０〜ラッチ５１１）と入出力回路４の間に接続されたトランジスタＴ０〜Ｔ５１１が順次オン（導通状態）になり、５１２ビットのデータがシリアル信号で入出力回路４に送信される。又、入出力回路４側からのシリアル信号をラッチ回路（ラッチ０〜ラッチ５１１）に保持させる場合（以下、書込みシーケンスと言う。）、入出力回路４側からのシリアル信号と連動してトランジスタＴ０〜Ｔ５１１が順次オン（導通状態）になり、ラッチ回路（ラッチ０〜ラッチ５１１）に順次データが取込まれる。
データ検出部１３を構成するトランジスタＴ０’〜Ｔ５１１’は、ラッチ回路（ラッチ０〜ラッチ５１１）とメモリセルアレイ７とを接続するラインと誤消去検出回路１１との間に接続されている。トランジスタＴ０’〜Ｔ５１１’は、順次オン（導通状態）になり、メモリセルアレイ７の選択状態にあるデータをシリアル信号で誤消去検出回路１１に送信する。
ここで、トランジスタＴ０’〜Ｔ５１１’を順次オン（導通状態）させるために、トランジスタＴ０’〜Ｔ５１１’のゲートに供給されるセレクト信号ＳＬ０’〜ＳＬ５１１’は、書込みシーケンスの際に、トランジスタＴ０〜Ｔ５１１のゲートに供給されるセレクト信号ＳＬ０〜ＳＬ５１１に基づく信号が使用される。従って、トランジスタＴ０’〜Ｔ５１１’のスイッチング動作（導通状態、非導通状態の切替え動作）は、トランジスタＴ０〜Ｔ５１１のスイッチング動作に連動する。つまり、セレクト信号ＳＬ０〜ＳＬ５１１とセレクト信号ＳＬ０’〜ＳＬ５１１’の対応する信号（ＳＬ０とＳＬ０’、ＳＬ１とＳＬ１’、ＳＬ２とＳＬ２’…ＳＬ５１１とＳＬ５１１’がそれぞれ対応する。）が、ほぼ同一の信号であることが好ましいが、ほぼ一定の時間差がってもよい。
次に、図５を参照して、書込みシーケンスの際に、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルのデータを読み出し、そのメモリセルの消去状態を検査する処理について説明する。ここで、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルは、消去状態でなければ正常な書込みを行なうことができない。従って、本発明に係る不揮発性半導体メモリでは、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理中に、そのデータの書込み先となるメモリセルアレイ７のメモリセル（書込み先のページに対応した５１２バイトのメモリセル）の状態（書込状態又は消去状態）を読み出し、書込み先の全てのメモリセルが消去状態であるか否かを検査する。
図５はメモリセルアレイ７を構成するメモリセルから誤消去検出回路１１までの接続例を示す構成図である。同図においては、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１の間にメモリセルが直列に接続されている。又、高電位側トランジスタＴａ０〜Ｔａ５１１は、電位を検知するセンスアンプＳ／Ａ０〜Ｓ／Ａ５１１及びトランジスタＴ０’〜Ｔ５１１’を介して誤消去検出回路１１に接続されている。又、直列に接続された各メモリセルのコントロールゲートはワードラインＷＬ０〜ＷＬｎに接続されている。ここで、メモリセルの消去状態を検査する処理について説明する前に、通常の読出し動作及び書込み動作について説明する。例えば、コントロールゲートがワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１のデータを読出す場合、ワードラインＷＬ３に低レベルの読出し用電圧（以下、Ｌ電圧と言う。）が印加され、その他のワードラインには高レベルの読出し用電圧（以下、Ｈ電圧と言う。）が印加される。又、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＨ電圧が印加される。
このときワードラインＷＬ３以外のワードラインに接続されたメモリセルのコントロールゲートにはＨ電圧が印加されているので、メモリセルの状態（書込状態又は消去状態）に関わらずメモリセルのドレイン、ソース間は導通する。一方、ワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１のコントロールゲートにはＬ電圧が印加されているので、メモリセルＭ０〜Ｍ５１１が書込状態であればドレイン、ソース間は導通状態となり、メモリセルＭ０〜Ｍ５１１が消去状態であればドレイン、ソース間は非導通状態となる。従って、メモリセルＭ０〜Ｍ５１１が書込状態の場合は、高電位側トランジスタＴａ０〜Ｔａ５１１から低電位側トランジスタＴｂ０〜Ｔｂ５１１のの方向に電流が流れるが、メモリセルＭ０〜Ｍ５１１が消去状態の場合は電流が流れない。この電流が流れるか否かによって、センスアンプＳ／Ａ０〜Ｓ／Ａ５１１で検出される電位が異なるため、メモリセルＭ０〜Ｍ５１１に書込まれているデータが論理値の「１」であるか、又は「０」であるかを検知することができる。
コントロールゲートがワードラインＷＬ３に接続されたメモリセルＭ０〜Ｍ５１１にデータを書込む場合、ワードラインＷＬ３に高電位の書込み用電圧（以下、高電位電圧と言う。）が印加され、その他のワードラインには中電位の読出し用電圧（以下、中電位電圧と言う。）が印加される。又、高電位側トランジスタＴａ０〜Ｔａ５１１のゲートには、読出しのときよりも高い電位の電圧が印加され、低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＬ電圧が印加される。
この状態で、図１に示したデータバッファ８（図５には図示せず）側から供給される電位が論理値の「０」に対応する０Ｖの場合、メモリセルＭ０〜Ｍ５１１には、コントロールゲート側が高電位となる高電圧が印加され、メモリセルＭ０〜Ｍ５１１は論理値の「０」に対応する書込状態になる。
次に、メモリセルの消去状態を検査する処理について説明する。この検査処理では、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理中に、ワードラインＷＬ０〜ＷＬｎと、高電位側トランジスタＴａ０〜Ｔａ５１１及び低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートに、上記読出し動作のときと同じ電圧を印加しておく。つまり、ラッチ回路（ラッチ０〜ラッチ５１１）に取込まれるデータの書込み先となるメモリセルのコントロールゲートが、ワードラインＷＬ３のに接続に接続されている場合、ワードラインＷＬ３にＬ電圧を印加し、その他のワードラインにはＨ電圧を印加する。又、高電位側トランジスタＴａ０〜Ｔａ５１１と低電位側トランジスタＴｂ０〜Ｔｂ５１１のゲートにはＨ電圧を印加する。
この状態で、メモリセルアレイ７に書込むデータをラッチ回路（ラッチ０〜ラッチ５１１）に取込む処理を開始し、トランジスタＴ０’〜Ｔ５１１’のゲートには、トランジスタＴ０〜Ｔ５１１のゲートにセレクト信号ＳＬ０〜ＳＬ５１１に基づく信号を供給する。その結果、メモリセルＭ０〜Ｍ５１１に書込まれているデータが、シリアル信号で誤消去検出回路１１に送られる。
図６は、誤消去検出回路１１の一例を示すブロック図である。この誤消去検出回路１１では、ラッチ回路０〜７の出力がフリップフロップ回路Ｆ／Ｆ０〜Ｆ／Ｆ７の入力に接続され、フリップフロップ回路Ｆ／Ｆ０〜Ｆ／Ｆ７の出力がＡＮＤ回路１４の入力されている。尚、ラッチ回路０〜７には、トランジスタＴ０’〜Ｔ５１１’を介してワードラインによって選択されたメモリセルのデータに基づくシリアル信号と、このシリアル信号と同期したラッチ信号が入力される。又、各ラッチ回路０〜７に入力される前記シリアル信号は、図１に示したＩ／Ｏ０〜Ｉ／Ｏ７の各ラインにそれぞれ対応している。
図７は、図６に示した誤消去検出回路１１の各部の信号を示した波形図である。Ｓ１はラッチ回路に入力されるシリアル信号であり、ＣＫはラッチ回路に入力されるラッチ信号であり、Ｓ２はラッチ回路の出力信号であり、Ｓ３はフリップフロップ回路の出力信号である。
図７は、メモリセルＭ０、Ｍ１、Ｍ３が消去状態で、メモリセルＭ２が書込状態である場合の信号を示しており、シリアル信号Ｓ１のＤ０〜Ｄ３には、図５に示したメモリセルＭ０〜Ｍ３のデータが出力される。従って、Ｄ０、Ｄ１、Ｄ３は高レベル（以下、電位が高い状態を高レベルと言う。）に、Ｄ２は低レベル（以下、電位が低い状態を低レベルと言う。）になる。又、ラッチ回路はラッチ信号ＣＫの立下り同期してシリアル信号Ｓ１のＤ０〜Ｄ３のレベルを取込む。従って、ラッチ回路の出力信号Ｓ２はシリアル信号Ｓ１のＤ２のレベルを取込んだときに低レベルになり、Ｄ３のレベルを取込んだときに高いレベルに戻る。又、フリップフロップ回路は信号の立下りを検出したときに低レベルを出力し、検出後はプリセット信号が入力されるまで低レベルを保持する。従って、フリップフロップ回路の出力信号Ｓ３は、ラッチ回路の出力信号Ｓ２の立下りを検出したときに低レベルになり、その後プリセット信号が入力されるまで低レベルを保持する。
上記のように、図６に示した誤消去検出１１では、ラッチ回路０〜７に入力されるシリアル信号の中に低レベルのデータがあった場合には、そのデータを取込んだラッチ回路の出力に基づきフリップフロップ回路が低レベルを出力する。又、ＡＮＤ回路１４は８本入力ラインのうち１本でも低レベルになれば、低レベルを出力する。従って、書込み先のメモリセルの中に書込状態になっているメモリセルが１個でもあれば、ＡＮＤ回路１４は低レベルを出力する。
図８は、誤消去検出回路１１の他の構成を示すブロック図である。この誤消去検出回路１１では、ワードラインによって選択されたメモリセルのデータに基づく各シリアル信号をＡＮＤ回路１５に入力し、ＡＮＤ回路１５の出力信号をラッチ回路３０に入力し、ラッチ回路３０の出力信号をフリップフロップ回路３１に入力している。この場合、メモリセルの中に書込状態になっているメモリセルが１個でもあれば、フリップフロップ回路３１の出力信号は低レベルを出力する。但し、この場合には、全てのシリアル信号が同期していないと、誤った検出をする恐れがある。
尚、ワードラインによって選択されるメモリセル数やＩ／Ｏのライン数は特に限定されるものではなく、前記メモリセル数やライン数は適宜設定してもよい。又、誤消去検出回路１１の回路構成についても、ワードラインによって選択されたメモリセルのデータに基づくシリアル信号から書込状態になっているメモリセルを検出できる回路であれば特に限定されない。
【発明の効果】
以上に述べたように、本発明に係る不揮発性半導体メモリにおいては、不揮発性半導体メモリに書込むデータを取込む処理中に、そのデータの書込み先の消去状態を検査する機能を設けたことにより、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】図１は、本発明に係る不揮発性メモリを概略構成を示すブロック図である。
【図２】図２は、メモリセルアレイを構成するメモリセルの構造を概略的に示す断面図である。
【図３】図３は、書込状態であるメモリセルを概略的に示す断面図である。
【図４】図４は、、本発明に係るメモリセルアレイ７とその周辺回路の接続部を示す構成図である。
【図５】図５はメモリセルアレイ７を構成するメモリセルから誤消去検出回路１１までの接続例を示す構成図である。
【図６】図６は、誤消去検出回路１１の一例を示すブロック図である。
【図７】図７は、図６に示した誤消去検出回路１１の各部の信号を示した波形図である。
【図８】図８は、誤消去検出回路１１の他の構成を示すブロック図である。
【符号の説明】
１ロジック制御回路
２制御回路
３コマンドレジスタ
５アドレスレジスタ
６ロウデコーダ
７メモリセルアレイ
８データバッファ
９カラムデコーダ
１０データ検出回路
１１誤消去検出回路
１２データ入出力部
１３データ検出部
１４、１５ＡＮＤ回路
１６メモリセル
１７Ｐ型半導体基板
１８ソース拡散領域
１９ドレイン拡散領域
２０トンネル酸化膜
２１フローティングゲート電極
２２絶縁膜
２３コントロールゲート電極
２４チャネル
３０ラッチ回路
３１フリップフロップ回路[Industrial applications]
The present invention relates to a nonvolatile semiconductor memory, and more particularly to a nonvolatile semiconductor memory that erases data in block units.
[Prior art]
In recent years, flash memories are often used as semiconductor memories used for memory cards, silicon disks, and the like. This flash memory is a type of non-volatile memory, and is required to hold data regardless of whether power is turned on or not.
By the way, in the NAND flash memory which is often used particularly in the above-described device, when changing a memory cell from an erased state (logical value = 1) to a written state (logical value = 0), When the memory cell is changed from the writing state (0) to the erasing state (1), it cannot be performed in the memory cell unit, and a predetermined erasing unit including a plurality of memory cells can be used. This can only be done with. Such a batch erase operation is generally called "block erase".
Due to the above characteristics, in the device using the NAND flash memory, when writing data, an area where a block has been erased is searched, and new data is written in the detected empty area.
Therefore, in the device using the NAND flash memory, it is required that the written data be retained for a long time even after the power is turned off, and that the block erased area be kept in the erased state for a long time after the power is turned off. You.
[Problems to be solved by the invention]
However, when reading or writing is performed on a certain memory cell, the state of another memory cell sharing a bit line with this memory cell may change. This phenomenon is called a disturb phenomenon, and it is known that the occurrence rate is increased by repeating a write operation / erase operation on a memory cell. When the state of the memory cell changes due to the disturb phenomenon, not only the data once written changes with time, but also causes a hindrance to a normal writing operation.
In addition to the disturb phenomenon, if the power is suddenly cut off during the execution of the block erase, the erase state of the memory cell to be erased may be incomplete. Even in such a case, a normal writing operation is hindered for the same reason as described above.
As a countermeasure against such a problem, JP-A-2001-243122 diagnoses the state of an erased block before actually writing data.
However, although this measure improves the reliability of writing, it has the problem of increasing the writing time because processing such as reading data written in the memory cells of the erased block is performed before writing. Was.
Therefore, in the present invention, by providing a function of inspecting an erased block in the nonvolatile semiconductor memory, it is possible to improve the reliability of data stored in the nonvolatile semiconductor memory while suppressing a decrease in writing efficiency. It is an object of the present invention to provide a nonvolatile semiconductor memory.
[Means for Solving the Problems]
The nonvolatile semiconductor memory according to the present invention comprises:
A plurality of memory cell groups in which a plurality of memory cells are connected in series;
A plurality of word lines connected to the gate of one memory cell forming the memory cell group;
Detecting means for detecting a conductive state or a non-conductive state of the molycell group,
A first switch element connected to the detection means,
Data holding means for holding data to be written to the memory cell group;
A second switch element connected to the data holding means,
When the first switch element is turned on in conjunction with the second switch element,
Data written to the memory cell selected by the word line from the plurality of memory cell groups can be converted into a serial signal.
Here, the nonvolatile semiconductor memory according to the present invention is a memory in which writing and reading are processed in page units, and erasing is processed in block units composed of a plurality of pages.
Further, the nonvolatile semiconductor memory according to the present invention
The data holding means is configured to be converted into the serial signal in conjunction with storing data to be written in the memory cell group.
Further, the nonvolatile semiconductor memory according to the present invention
On the basis of the serial signal, the memory cells selected by the word lines can be detected to be in an erased state.
BEST MODE FOR CARRYING OUT THE INVENTION
[Description of Schematic Configuration of NAND Flash Memory]
FIG. 1 is a block diagram showing a schematic configuration of a nonvolatile semiconductor memory (flash memory) according to the present invention. This NAND flash memory is composed of a memory cell array 7 for holding data in response to an external request and its peripheral circuits. The main peripheral circuits will be described sequentially.
The logic control circuit 1 captures external control signals such as a chip enable signal CE, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal WE, a read enable signal RE, and a write protect signal WP input from outside. It generates internal control signals corresponding to those operation modes. Here, the internal control signal is used for controlling data latch, transfer, and the like of the input / output circuit 4 described later.
The control circuit 2 performs sequence control of data writing, reading and erasing based on signals and data of the logic control circuit 1 and the command register 3. Also, it controls a high voltage generating circuit (not shown) for generating a high voltage used for writing, reading and erasing data.
The input / output circuit 4 is connected to I / O0 to I / O7, through which various data are input and output. Here, when a command for controlling the operation is input, the input command is decoded and held in the command register 3. As described above, the control circuit 2 controls the sequence of data writing, reading and erasing based on this command. Do. When an address is input, it is held in the address register 5. When data is input, data is transmitted to and received from a data buffer 8 described later.
The row decoder 6 and the column decoder 9 select a memory cell of the memory cell array based on the data of the address register 5 and the command register 3. Here, the row decoder 6 is involved in selecting a word line WL of the memory cell array, and the level (voltage level) given to each word line WL depends on the write and read operation modes and the selected or unselected state. Supplied as appropriate.
The data buffer 8 holds data to be written to the memory cell array 7 or data to be read from the memory cell array 7. Here, the data buffer 8 holds one page of data which is a unit of processing for writing and reading.
The data detection circuit 10 and the erroneous erase detection circuit 11 are circuits added to realize the function according to the present invention. Here, the data detection circuit 10 is a circuit for reading out the data written in the memory cell to which the data is to be written, in conjunction with transferring the data to be written to the memory cell array 7 to the data buffer 8. The erroneous erasure detection circuit 11 is a circuit that detects the presence or absence of a memory cell that is not in an erased state based on data read by the data detection circuit 10. The details of the data detection circuit 10 and the erroneous erasure detection circuit 11 will be described later.
[Description of memory cell]
Next, a specific structure of the memory cell 16 forming the memory cell array 7 shown in FIG. 1 will be described with reference to FIGS.
FIG. 2 is a cross-sectional view schematically showing a structure of the memory cell 16 forming the memory cell array 7. As shown in the figure, the memory cell 16 includes an N-type source diffusion region 18 and a drain diffusion region 19 formed on a P-type semiconductor substrate 17 and a P-type region between the source diffusion region 18 and the drain diffusion region 19. Oxide film 20 formed over type semiconductor substrate 17, floating gate electrode 21 formed on tunnel oxide film 20, insulating film 22 formed on floating gate electrode 21, insulating film 22 And a control gate electrode 23 formed thereon. A plurality of memory cells 16 having such a configuration are connected in series in the memory cell array 7.
The memory cell 16 may be in either an “erased state (a state where electrons are not stored)” or a “written state (a state where electrons are stored)” depending on whether or not electrons are injected into the floating gate electrode 21. That state is shown. Here, one memory cell 16 corresponds to 1-bit data, the “erased state” of the memory cell 16 corresponds to data of logical value “1”, and the “written state” of the memory cell 16 corresponds to logical value. "0" data.
In the “erased state”, since no electrons are accumulated in the floating gate electrode 21, when no read voltage is applied to the control gate electrode 23, the P-type semiconductor between the source diffusion region 18 and the drain diffusion region 19 No channel is formed on the surface of the substrate 17, and the source diffusion region 18 and the drain diffusion region 19 are electrically insulated. On the other hand, when a read voltage is applied to control gate electrode 23, a channel (not shown) is formed on the surface of P-type semiconductor substrate 17 between source diffusion region 18 and drain diffusion region 19, and source diffusion region 18 is formed. And the drain diffusion region 19 are electrically connected by this channel.
That is, in the “erase state”, when the read voltage is not applied to the control gate electrode 23, the source diffusion region 18 and the drain diffusion region 19 are electrically insulated, and the read voltage is applied to the control gate electrode 23. In this state, the source diffusion region 18 and the drain diffusion region 19 are electrically connected.
FIG. 3 is a sectional view schematically showing the memory cell 16 in the “written state”. As shown in the figure, the “writing state” refers to a state where electrons are accumulated in the floating gate electrode 21. Since the floating gate electrode 21 is sandwiched between the tunnel oxide film 20 and the insulating film 22, electrons once injected into the floating gate electrode 21 stay in the floating gate electrode 21 for an extremely long time. In this “writing state”, since electrons are accumulated in the floating gate electrode 21, regardless of whether a read voltage is applied to the control gate electrode 23, the source diffusion region 18 and the drain diffusion region 19 A channel 24 is formed on the surface of the P-type semiconductor substrate 17 between the two. Therefore, in the "write state", the source diffusion region 18 and the drain diffusion region 19 are always electrically connected by the channel 24 regardless of whether a read voltage is applied to the control gate electrode 23. Become.
Whether the memory cell 16 is in the erased state or the written state can be read out as follows. A plurality of memory cells 16 are connected in series in the memory cell array 7. A low-level voltage is applied to the memory cells 16 selected in the series, and a high-level voltage is applied to the control gate electrodes 23 of the other memory cells 16. In this state, it is detected whether or not the series body of the memory cells 16 is conducting. As a result, if the series body is conductive, it is determined that the selected memory cell 16 is in the written state, and if it is in the insulated state, it is determined that the selected flash memory cell 16 is in the erased state. You. In this way, it is possible to read whether the data held in an arbitrary memory cell 16 included in the serial body is “0” or “1”.
When the memory cell 16 in the erased state is changed to the written state, a high voltage is applied to the control gate electrode 23 on the high potential side, and electrons are injected into the floating gate electrode 21 through the tunnel oxide film 20. I do. At this time, an FN (Fowler-Nordheim) tunnel current flows and electrons are injected into the floating gate electrode 21. On the other hand, when the flash memory cell 16 in the written state is changed to the erased state, a high voltage is applied so that the control gate electrode 23 is on the low potential side, and is stored in the floating gate electrode 21 via the tunnel oxide film 20. Emitted electrons.
[Explanation of function to check erased block]
FIG. 4 is a configuration diagram showing a connection between the memory cell array 7 according to the present invention and its peripheral circuits. 2, a data input / output unit 12 is a main part of the data buffer 8 and the column decoder 9 shown in FIG. 1, and a data detection unit 13 is a main part of the data detection circuit shown in FIG.
The data input / output unit 12 includes 512 latch circuits (latch 0 to latch 511) and transistors T0 to T511 connected between each latch circuit and the input / output circuit 4. Here, the 512 latch circuits correspond to one line of I / O0 to I / O7 shown in FIG. Therefore, for each line, 512 latch circuits for holding 512-bit data are provided, and 512-byte data is held as a whole. The 512-byte data corresponds to one page of data, which is a unit of processing for writing and reading.
The data input / output unit 12 is a block related to reading from the memory cell array 7 or writing to the memory cell array 7. When reading data from the memory cell array 7, the data read from the memory cell array 7 is stored in a latch circuit (latch 0). To write data to the memory cell array 7 and transfer data from the input / output circuit 4 is held in the latch circuits (latch 0 to latch 511).
When the data held in the latch circuits (latch 0 to latch 511) is transmitted to the input / output circuit 4 (hereinafter referred to as a read sequence), the data of the latch circuit (latch 0 to latch 511) and the input / output circuit 4 The transistors T0 to T511 connected therebetween are sequentially turned on (conduction state), and 512-bit data is transmitted to the input / output circuit 4 as a serial signal. When a serial signal from the input / output circuit 4 is held in a latch circuit (latch 0 to latch 511) (hereinafter referred to as a write sequence), the transistor T0 operates in conjunction with the serial signal from the input / output circuit 4 side. To T511 are sequentially turned on (conduction state), and data is sequentially taken into the latch circuits (latch 0 to latch 511).
The transistors T0 'to T511' constituting the data detection unit 13 are connected between a line connecting the latch circuits (latch 0 to latch 511) and the memory cell array 7 and the erroneous erase detection circuit 11. The transistors T0 'to T511' are sequentially turned on (conducting state), and transmit the data in the selected state of the memory cell array 7 to the erroneous erase detection circuit 11 as a serial signal.
Here, in order to turn on the transistors T0 'to T511' sequentially (conduction state), select signals SL0 'to SL511' supplied to the gates of the transistors T0 'to T511' are used during the write sequence. A signal based on the select signals SL0 to SL511 supplied to the gate of T511 is used. Therefore, the switching operation of the transistors T0 'to T511' (the switching operation between the conductive state and the non-conductive state) is linked to the switching operation of the transistors T0 to T511. That is, the signals corresponding to the select signals SL0 to SL511 and the select signals SL0 ′ to SL511 ′ (SL0 and SL0 ′, SL1 and SL1 ′, SL2 and SL2 ′... SL511 and SL511 ′, respectively) are almost the same. It is preferably a signal, but there may be a substantially constant time difference.
Next, referring to FIG. 5, in a write sequence, data of a memory cell to which data to be taken into the latch circuits (latch 0 to latch 511) is read, and the erased state of the memory cell is inspected. Will be described. Here, a memory cell to which data to be taken into the latch circuits (latch 0 to latch 511) cannot be written normally unless it is in an erased state. Therefore, in the nonvolatile semiconductor memory according to the present invention, during the process of taking data to be written into the memory cell array 7 into the latch circuits (latch 0 to latch 511), the memory cell (the memory cell of the memory cell array 7 to which the data is written) is written. The state (write state or erase state) of the 512-byte memory cell corresponding to the write destination page is read, and it is checked whether all the write destination memory cells are in the erase state.
FIG. 5 is a configuration diagram showing a connection example from the memory cells forming the memory cell array 7 to the erroneous erasure detection circuit 11. In the figure, memory cells are connected in series between the high-potential-side transistors Ta0 to Ta511 and the low-potential-side transistors Tb0 to Tb511. The high potential side transistors Ta0 to Ta511 are connected to the erroneous erase detection circuit 11 via sense amplifiers S / A0 to S / A511 for detecting potentials and transistors T0 'to T511'. The control gate of each memory cell connected in series is connected to word lines WL0 to WLn. Here, before describing the process of inspecting the erased state of the memory cell, a normal read operation and a normal write operation will be described. For example, when the control gate reads data from the memory cells M0 to M511 connected to the word line WL3, a low-level read voltage (hereinafter, referred to as L voltage) is applied to the word line WL3, and other words are read. A high-level read voltage (hereinafter, referred to as an H voltage) is applied to the line. The H voltage is applied to the gates of the high-potential transistors Ta0 to Ta511 and the low-potential transistors Tb0 to Tb511.
At this time, since the H voltage is applied to the control gate of the memory cell connected to the word line other than the word line WL3, the drain and source of the memory cell are regardless of the state of the memory cell (written state or erased state). It conducts between them. On the other hand, since the L voltage is applied to the control gates of the memory cells M0 to M511 connected to the word line WL3, if the memory cells M0 to M511 are in the write state, the drain and the source become conductive, and the memory If the cells M0 to M511 are in the erased state, the state between the drain and the source is non-conductive. Therefore, when the memory cells M0 to M511 are in the writing state, a current flows from the high potential side transistors Ta0 to Ta511 to the low potential side transistors Tb0 to Tb511, but when the memory cells M0 to M511 are in the erasing state. No current flows. Since the potential detected by the sense amplifiers S / A0 to S / A511 differs depending on whether or not this current flows, it is determined whether the data written in the memory cells M0 to M511 has the logical value “1”. Or, it can be detected whether it is “0”.
When data is written to the memory cells M0 to M511 connected to the control gate of the word line WL3, a high-potential write voltage (hereinafter, referred to as a high-potential voltage) is applied to the word line WL3, and the other word lines are written. Is applied with a medium potential reading voltage (hereinafter, referred to as a medium potential voltage). Further, a voltage having a higher potential than that at the time of reading is applied to the gates of the high potential side transistors Ta0 to Ta511, and an L voltage is applied to the gates of the low potential side transistors Tb0 to Tb511.
In this state, if the potential supplied from the data buffer 8 (not shown in FIG. 5) shown in FIG. 1 is 0 V corresponding to the logical value “0”, the memory cells M0 to M511 store control signals. A high voltage with a high potential on the gate side is applied, and the memory cells M0 to M511 enter a write state corresponding to a logical value “0”.
Next, a process for checking the erased state of the memory cell will be described. In this inspection process, during the process of taking data to be written to the memory cell array 7 into the latch circuits (latch 0 to latch 511), the word lines WL0 to WLn, the high potential side transistors Ta0 to Ta511 and the low potential side transistor Tb0 The same voltage as in the above-described read operation is applied to the gate of Tb511. That is, when the control gate of the memory cell to which data to be taken in the latch circuits (latch 0 to latch 511) is connected to the word line WL3, the L voltage is applied to the word line WL3. H voltage is applied to the other word lines. The H voltage is applied to the gates of the high-potential transistors Ta0 to Ta511 and the low-potential transistors Tb0 to Tb511.
In this state, the process of taking the data to be written to the memory cell array 7 into the latch circuits (latch 0 to latch 511) is started, and the gates of the transistors T0 'to T511' are connected to the select signal SL0 to the gates of the transistors T0 to T511. ＳＬSL511. As a result, the data written in the memory cells M0 to M511 is sent to the erroneous erase detection circuit 11 as a serial signal.
FIG. 6 is a block diagram illustrating an example of the erroneous erase detection circuit 11. In the erroneous erasure detection circuit 11, the outputs of the latch circuits 0 to 7 are connected to the inputs of the flip-flop circuits F / F0 to F / F7, and the outputs of the flip-flop circuits F / F0 to F / F7 are input to the AND circuit 14. Have been. Note that a serial signal based on the data of the memory cell selected by the word line and a latch signal synchronized with the serial signal are input to the latch circuits 0 to 7 via the transistors T0 ′ to T511 ′. The serial signals input to the latch circuits 0 to 7 respectively correspond to the I / O0 to I / O7 lines shown in FIG.
FIG. 7 is a waveform diagram showing signals at various parts of the erroneous erasure detection circuit 11 shown in FIG. S1 is a serial signal input to the latch circuit, CK is a latch signal input to the latch circuit, S2 is an output signal of the latch circuit, and S3 is an output signal of the flip-flop circuit.
FIG. 7 shows signals when the memory cells M0, M1, and M3 are in the erased state and the memory cell M2 is in the written state. D0 to D3 of the serial signal S1 include the memory cells shown in FIG. Data of M0 to M3 is output. Accordingly, D0, D1, and D3 are at a high level (hereinafter, a state where the potential is high is referred to as a high level), and D2 is at a low level (hereinafter, a state where the potential is low is referred to as a low level). The latch circuit takes in the levels of D0 to D3 of the serial signal S1 in synchronization with the falling edge of the latch signal CK. Therefore, the output signal S2 of the latch circuit goes low when the level of D2 of the serial signal S1 is captured, and returns to a high level when the level of D3 is captured. The flip-flop circuit outputs a low level when detecting the falling of the signal, and after the detection, keeps the low level until a preset signal is input. Therefore, the output signal S3 of the flip-flop circuit goes low when the falling of the output signal S2 of the latch circuit is detected, and then keeps the low level until a preset signal is input.
As described above, in the erroneous erasure detection 11 shown in FIG. 6, when there is low-level data in the serial signal input to the latch circuits 0 to 7, the latch circuit that has taken in the data has a low level. The flip-flop circuit outputs a low level based on the output. The AND circuit 14 outputs a low level when at least one of the eight input lines is at a low level. Therefore, if at least one of the write destination memory cells is in the write state, the AND circuit 14 outputs a low level.
FIG. 8 is a block diagram showing another configuration of the erroneous erase detection circuit 11. In the erroneous erasure detection circuit 11, each serial signal based on the data of the memory cell selected by the word line is input to the AND circuit 15, the output signal of the AND circuit 15 is input to the latch circuit 30, and the output of the latch circuit 30 is output. The signal is input to the flip-flop circuit 31. In this case, if at least one of the memory cells is in a write state, the output signal of the flip-flop circuit 31 outputs a low level. However, in this case, if all serial signals are not synchronized, erroneous detection may occur.
The number of memory cells and the number of I / O lines selected by word lines are not particularly limited, and the number of memory cells and the number of lines may be set as appropriate. Also, the circuit configuration of the erroneous erase detection circuit 11 is not particularly limited as long as it is a circuit that can detect a memory cell in a written state from a serial signal based on data of a memory cell selected by a word line.
【The invention's effect】
As described above, in the nonvolatile semiconductor memory according to the present invention, the function of inspecting the erased state of the write destination of the data is provided during the process of capturing the data to be written to the nonvolatile semiconductor memory. In addition, it is possible to improve the reliability of data stored in the nonvolatile semiconductor memory while suppressing a decrease in writing efficiency.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a nonvolatile memory according to the present invention.
FIG. 2 is a sectional view schematically showing a structure of a memory cell forming a memory cell array.
FIG. 3 is a sectional view schematically showing a memory cell in a write state;
FIG. 4 is a configuration diagram showing a connection portion between a memory cell array 7 according to the present invention and a peripheral circuit thereof.
FIG. 5 is a configuration diagram showing a connection example from a memory cell constituting a memory cell array 7 to an erroneous erase detection circuit 11;
FIG. 6 is a block diagram illustrating an example of an erroneous erase detection circuit 11;
FIG. 7 is a waveform diagram showing signals of respective parts of the erroneous erasure detection circuit 11 shown in FIG. 6;
FIG. 8 is a block diagram showing another configuration of the erroneous erase detection circuit 11;
[Explanation of symbols]
Reference Signs List 1 logic control circuit 2 control circuit 3 command register 5 address register 6 row decoder 7 memory cell array 8 data buffer 9 column decoder 10 data detection circuit 11 erroneous erasure detection circuit 12 data input / output unit 13 data detection unit 14, 15 AND circuit 16 memory Cell 17 P-type semiconductor substrate 18 Source diffusion region 19 Drain diffusion region 20 Tunnel oxide film 21 Floating gate electrode 22 Insulating film 23 Control gate electrode 24 Channel 30 Latch circuit 31 Flip-flop circuit

Claims

複数のメモリセルが直列に接続された複数のメモリセル群と、
前記メモリセル群を構成する１のメモリセルのゲートに接続された複数のワード線と、
前記モリセル群の導通状態又は非導通状態を検知する検知手段と、
前記検知手段に接続された第１のスイッチ素子と、
前記メモリセル群に書き込むデータを保持するデータ保持手段と、
前記データ保持手段に接続された第２のスイッチ素子とを備え、
前記第１のスイッチ素子が前記第２のスイッチ素子と連動してオンすることにより、
前記複数のメモリセル群から前記ワード線により選択されたメモリセルに書き込まれているデータを、シリアル信号に変換することができるように構成されていることを特徴とする不揮発性半導体メモリ。A plurality of memory cell groups in which a plurality of memory cells are connected in series;
A plurality of word lines connected to the gate of one memory cell forming the memory cell group;
Detecting means for detecting a conductive state or a non-conductive state of the molycell group,
A first switch element connected to the detection means,
Data holding means for holding data to be written to the memory cell group;
A second switch element connected to the data holding means,
When the first switch element is turned on in conjunction with the second switch element,
A nonvolatile semiconductor memory configured to convert data written in a memory cell selected by the word line from the plurality of memory cell groups into a serial signal.

上記データ保持手段に、上記メモリセル群に書き込むデータを格納するのと連動して、上記シリアル信号に変換されるように構成されていることを特徴とする請求項１記載の不揮発性半導体メモリ。2. The nonvolatile semiconductor memory according to claim 1, wherein the data holding means is configured to convert the data into the serial signal in conjunction with storing data to be written into the memory cell group.

上記シリアル信号に基づき、上記ワード線により選択された上記メモリセルが、全て消去状態であることを検知することができるように構成されていることを特徴とする請求項１又は２記載の不揮発性半導体メモリ。3. The non-volatile memory according to claim 1, wherein the memory cell selected by the word line can be detected in an erased state based on the serial signal. Semiconductor memory.