JP4172699B2 - Nonvolatile semiconductor memory - Google Patents
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Description
【産業上の利用分野】
本発明は不揮発性半導体メモリに係り、特にブロック単位でデータを消去する不揮発性半導体メモリに関する。
【従来の技術】
近年、メモリカードやシリコンディスクなどに用いられる半導体メモリとして、フラッシュメモリが用いられることが多い。このフラッシュメモリは不揮発性メモリの一種であり、電源が投入されているか否かに関わらず、データが保持されていることが要求される。
ところで、上記のような装置に特に用いられることが多いNAND型フラッシュメモリは、メモリセルを消去状態(論理値=1)から書込状態(論理値=0)に変化させる場合には、メモリセル単位で行うことができるが、メモリセルを書込状態(0)から消去状態(1)に変化させる場合には、メモリセル単位で行うことができず、複数のメモリセルからなる所定の消去単位でしかこれを行うことができない。かかる一括消去動作は、一般的に「ブロック消去」と呼ばれている。
上記のような特性により、NAND型フラッシュメモリ用いた装置では、デ―タを書き込む際に、ブロック消去された領域を検索し、検出された空き領域に対して新たなデータを書込んでいる。
従って、NAND型フラッシュメモリ用いた装置では、書込んだデータが電源切断後も長期間保持されることや、ブロック消去された領域が電源切断後も長期間消去状態で保持されることが要求される。
【発明が解決しようとする課題】
しかしながら、あるメモリセルに対する読み出しや書き込みが実行された場合に、このメモリセルとビット線を共通にする他のメモリセルの状態が変化してしまうことがある。この現象はディスターブ現象と呼ばれ、メモリセルに対して書き込み動作・消去動作が繰り返されることにより発生率が高くなることが知られている。このディスターブ現象によってメモリセルの状態が変化すると、一旦書き込まれたデータが時間とともに変化してしまうばかりでなく、正常な書込動作を阻害する原因となる。
又、ディスターブ現象とは別に、ブロック消去が実行されている途中で不意に電源が切断された場合、ブロック消去の対象であるメモリセルの消去状態が不完全となることがある。このような場合においても、上述と同様の理由により、正常な書込動作が阻害されてしまう。
こような問題に対する対策として、特開2001−243122においては、実際にデータを書き込む前に消去済みブロックの状態を診断している。
しかし、この対策では書込みの信頼性は向上するが、書込み前に消去済みブロックのメモリセルに書き込まれているデータを読み出す等の処理を行うため、書込時間が長くなってしうという問題があった。
そこで、本発明においては、不揮発性半導体メモリ内に消去済みブロックを検査する機能を設けることにより、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリは、
複数のメモリセルが直列に接続された複数のメモリセル群と、
前記メモリセル群を構成する1のメモリセルのゲートに接続された複数のワード線と、
前記メモリセル群に接続されたスイッチ素子と、
前記メモリセル群が非導通状態であることを検知する検知手段とを備え、
前記スイッチ素子を同時オン状態とし、前記ワード線で接続された前記複数のメモリセル群を、全て前記検知手段に接続させることにより、
前記複数のメモリセル群から前記ワード線により選択されたメモリセルが、全て消去状態又は1以上が書込状態であることを検知することができるように構成されている。
ここで、本発明に係る不揮発性半導体メモリは、書込み、読出しがページ単位で処理され、消去が複数のページで構成されたブロック単位で処理されるメモリである。又、「同時オン状態」とは、ワード線で接続された前記複数のメモリセル群が、全て前記検知手段に接続させる期間があればよく、つまり、前記スイッチ素子が同時にオンしている期間があれば、オン(導通)状態の開始と終了が同時である必要はない。又、「前記複数のメモリセル群から前記ワード線により選択されたメモリセルが、全て消去状態」とは、前記検知手段に接続されている前記メモリセル群が全て非導通状態であることを意味し、1以上のメモリセル群が導通状態になれば、「全て消去状態」に該当しない。又「1以上が書込状態」は、1以上のメモリセル群が導通状態あることを意味する。
又、本発明に係る不揮発性半導体メモリは、
前記メモリセル群を構成するメモリセルに書き込むデータを保持するデータ保持手段に、上記メモリセル群に書き込むデータを格納する処理中に、上記スイッチ素子がオンするように構成されている。
【発明の実施の形態】
[NAND型フラッシュメモリの概略構成の説明]
図1は本発明に係る不揮発性半導体メモリ(フラッシュメモリ)の概略構成を示すブロック図である。このNAND型フラッシュメモリは、外部からの要求に応じてデータを保持するメモリセルアレイ7とその周辺回路で構成されている。その主要な周辺回路について順次説明する。
ロジック制御回路1は、外部から入力されるチップイネーブル信号CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号WE、リードイネーブル信号RE、ライトプロテクト信号WP等の外部制御信号を取り込み、それらの動作モードに応じた内部制御信号を発生する。ここで、この内部制御信号は、後述する入出力回路4のデータラッチ、転送等の制御に用いられる。
制御回路2は、ロジック制御回路1及びコマンドレジスタ3の信号やデータに基づきデータの書込み、読出し及び消去のシーケンス制御行なう。又、データの書込み、読出し及び消去に用いられる高電圧を発生する高電圧発生回路(図示せず)を制御する。
入出力回路4は、I/O0〜I/O7に接続され、この回路を介して各種のデータが入力され、又、出力される。ここで、動作を制御するコマンドが入力された場合、入力されたコマンドはデコードされコマンドレジスタ3に保持され、上述のようにこのコマンドに基づき制御回路2がデータの書込み、読出し及び消去のシーケンス制御行なう。又、アドレスが入力された場合には、アドレスレジスタ5に保持される。又、データが入力された場合には、後述するデータバッファ8との間でデータの送受信が行なわれる。
ロウデコーダ6とカラムデコーダ9は、アドレスレジスタ5及びコマンドレジスタ3のデータに基づき、メモリセルアレイのメモリセルを選択する。ここで、ロウデコーダ6はメモリセルアレイのワードラインWLの選択に関わっており、各ワードラインWLに与えるレベル(電圧レベル)は、書込み、読出しの動作モード及び選択、非選択の選択状態に応じて適宜供給される。
データバッファ8はメモリセルアレイ7に書き込むデータ又はメモリセルアレイ7から読み出すデータを保持する。ここで、データバッファ8は書込み、読出しの処理単位である1ページ分のデータが保持される。
データ検出回路10及び誤消去検出回路11は本発明に係る機能を実現するために追加した回路である。ここで、データ検出回路10は、メモリセルアレイ7に書き込むデータの書込み先のメモリセルに書き込まれているデータを読み出す回路である。又、誤消去検出回路11は、データ検出回路10が読み出したデータに基づき、消去状態でないメモリセルの有無を検出する回路である。尚、データ検出回路10及び誤消去検出回路11の詳細については後述する。
[メモリセルの説明]
次に、図2及び3参照して図1に示したメモリセルアレイ7を構成するメモリセル16の具体的な構造について説明する。
図2は、メモリセルアレイ7を構成するメモリセル16の構造を概略的に示す断面図である。同図に示したように、メモリセル16は、P型半導体基板17に形成されたN型のソース拡散領域18及びドレイン拡散領域19と、ソース拡散領域18とドレイン拡散領域19との間のP型半導体基板17を覆って形成されたトンネル酸化膜20と、トンネル酸化膜20上に形成されたフローティングゲ―ト電極21と、フローティングゲート電極21上に形成された絶縁膜22と、絶縁膜22上に形成されたコントロールゲ―ト電極23とから構成される。このような構成を有するメモリセル16が、メモリセルアレイ7内で複数個直列に接続されている。
メモリセル16は、フローティングゲート電極21に電子が注入されているか否かによって、「消去状態(電子が蓄積されていない状態)」と「書込状態(電子が蓄積されている状態)」のいずれかの状態が示される。ここで、1つのメモリセル16は1ビットのデータに対応し、メモリセル16の「消去状態」が論理値の「1」のデータに対応し、メモリセル16の「書込状態」が論理値の「0」のデータに対応する。
「消去状態」においては、フローティングゲート電極21に電子が蓄積されていないため、コントロールゲート電極23に読み出し電圧が印加されていないときには、ソース拡散領域18とドレイン拡散領域19との間のP型半導体基板17の表面にチャネルが形成されず、ソース拡散領域18とドレイン拡散領域19は電気的に絶縁される。一方、コントロールゲート電極23に読み出し電圧が印加されると、ソース拡散領域18とドレイン拡散領域19との間のP型半導体基板17の表面にチャネル(図示せず)が形成され、ソース拡散領域18とドレイン拡散領域19は、このチャネルによって電気的に接続される。
すなわち、「消去状態」においてはコントロールゲート電極23に読み出し電圧が印加されていない状態では、ソース拡散領域18とドレイン拡散領域19とは電気的に絶縁され、コントロールゲート電極23に読み出し電圧が印加された状態では、ソース拡散領域18とドレイン拡散領域19とは電気的に接続される。
図3は、「書込状態」であるメモリセル16を概略的に示す断面図である。同図に示したように、「書込状態」とは、フローティングゲート電極21に電子が蓄積されている状態を指す。フローティングゲート電極21はトンネル酸化膜20及び絶縁膜22に挟まれているため、一旦、フローティングゲート電極21に注入された電子は、きわめて長時間フローティングゲート電極21内にとどまる。この「書込状態」においては、フローティングゲート電極21に電子が蓄積されているので、コントロールゲート電極23に読み出し電圧が印加されているか否かに関わらず、ソース拡散領域18とドレイン拡散領域19との間のP型半導体基板17の表面にはチャネル24が形成される。したがって、「書込状態」においてはソース拡散領域18とドレイン拡散領域19とは、コントロ―ルゲート電極23に読み出し電圧が印加されているか否かに関わらず、チャネル24によって常に電気的に接続状態となる。
又、上記メモリセル16が消去状態であるか書込状態であるかは、次のようにして読み出すことができる。メモリセル16はメモリセルアレイ7内で複数個直列に接続されている。この直列体の中で選択するメモリセル16に低レベル電圧を印加し、それ以外のメモリセル16のコントロールゲート電極23に高レベル電圧が印加する。この状態でメモリセル16の直列体が導通状態であるか否かの検出が行われる。その結果、この直列体が導通状態でれば、選択されたメモリセル16は書込状態であると判断され、絶縁状態であれば、選択されたフラッシュメモリセル16は消去状態であると判断される。このようにして、直列体に含まれる任意のメモリセル16に保持されたデータが「0」であるのか「1」であるのかを読み出すことができる。
又、消去状態であるメモリセル16を書込状態に変化させる場合は、コントロールゲート電極23が高電位側となる高電圧が印加し、トンネル酸化膜20を介してフローティングゲート電極21へ電子を注入する。この際、FN(ファウラ―ノルトハイム)トンネル電流が流れフロ―ティングゲート電極21に電子が注入される。一方、書込状態であるフラッシュメモリセル16を消去状態に変化させる場合は、コントロールゲート電極23が低電位側となる高電圧が印加し、トンネル酸化膜20を介してフローティングゲート電極21に蓄積された電子を排出する。
[消去済みブロックを検査する機能の説明]
図4は、本発明に係るメモリセルアレイ7とその周辺回路の接続部を示す構成図である。同図において、データ入出力部12は、図1に示したデータバッファ8及びカラムデコーダ9の主要部であり、データ検出部13は、図1に示したデータ検出回路の主要部である。
データ入出力部12には、512個のラッチ回路(ラッチ0〜ラッチ511)と各ラッチ回路と入出力回路4の間に接続されたトランジスタT0〜T511で構成されている。ここで、512個のラッチ回路は、図1に示したI/O0〜I/O7の1本のラインに対応している。従って、各ライン毎に、512ビットのデータが保持さる512個のラッチ回路が設けられ、全体では512バイトのデータが保持される。この512バイトのデータが、書込み、読出しの処理単位である1ページ分のデータに対応する。
データ入出力部12は、メモリセルアレイ7からの読出し、又はメモリセルアレイ7への書込みに関わるブロックであり、メモリセルアレイ7からデータを読み出す場合は、メモリセルアレイ7から読み出したデータがラッチ回路(ラッチ0〜ラッチ511)に保持され、メモリセルアレイ7にデータを書込む場合は、入出力回路4からの転送データがラッチ回路(ラッチ0〜ラッチ511)に保持される。
ラッチ回路(ラッチ0〜ラッチ511)に保持されているデータが入出力回路4に送信される場合(以下、読出しシーケンスと言う。)、ラッチ回路(ラッチ0〜ラッチ511)と入出力回路4の間に接続されたトランジスタT0〜T511が順次オン(導通状態)になり、512ビットのデータがシリアル信号で入出力回路4に送信される。又、入出力回路4側からのシリアル信号をラッチ回路(ラッチ0〜ラッチ511)に保持させる場合(以下、書込みシーケンスと言う。)、入出力回路4側からのシリアル信号と連動してトランジスタT0〜T511が順次オン(導通状態)になり、ラッチ回路(ラッチ0〜ラッチ511)に順次データが取込まれる。
データ検出部13を構成するトランジスタT0’〜T511’は、ラッチ回路(ラッチ0〜ラッチ511)とメモリセルアレイ7とを接続するラインと誤消去検出回路11との間に接続されている。ここで、トランジスタT0’〜T511’は、同時にオン(導通状態)になるように設定されている。又、トランジスタT0’〜T511’と消去検出回路11とを接続するラインには、トランジスタTr1、Tr2及び定電流源30で構成されるミラー回路が接続されている。
次に、図5を参照して、データの書込み先となるメモリセルの消去状態を検査する処理について説明する。ここで、データの書込み先となるメモリセルは、消去状態でなければ正常な書込みを行なうことができない。そこで、本発明に係る不揮発性半導体メモリでは、メモリセルアレイ7にデータを書き込む前に、そのデータの書込み先となるメモリセルアレイ7のメモリセル(書込み先のページに対応した512バイトのメモリセル)の状態(書込状態又は消去状態)が全て消去状態であるか否かを検査する。
図5はメモリセルアレイ7を構成するメモリセルから誤消去検出回路11までの接続例を示す構成図である。同図においては、高電位側トランジスタTa0〜Ta511と低電位側トランジスタTb0〜Tb511の間にメモリセルが直列に接続されている。又、高電位側トランジスタTa0〜Ta511は、トランジスタT0’〜T511’を介して誤消去検出回路11に接続されている。又、トランジスタT0’〜T511’と消去検出回路11とを接続するラインには、トランジスタTr1、Tr2及び定電流源30で構成されるミラー回路が接続されている。
又、直列に接続された各メモリセルのコントロールゲートはワードラインWL0〜WLnに接続されている。
ここで、メモリセルの消去状態を検査する処理について説明する前に、通常の読出し動作及び書込み動作について説明する。例えば、コントロールゲートがワードラインWL3に接続されたメモリセルM0〜M511のデータを読出す場合、ワードラインWL3に低レベルの読出し用電圧(以下、L電圧と言う。)が印加され、その他のワードラインには高レベルの読出し用電圧(以下、H電圧と言う。)が印加される。又、高電位側トランジスタTa0〜Ta511と低電位側トランジスタTb0〜Tb511のゲートにはH電圧が印加される。
このときワードラインWL3以外のワードラインに接続されたメモリセルのコントロールゲートにはH電圧が印加されているので、メモリセルの状態(書込状態又は消去状態)に関わらずメモリセルのドレイン、ソース間は導通する。一方、ワードラインWL3に接続されたメモリセルM0〜M511のコントロールゲートにはL電圧が印加されているので、メモリセルM0〜M511が書込状態であればドレイン、ソース間は導通状態となり、メモリセルM0〜M511が消去状態であればドレイン、ソース間は非導通状態となる。従って、メモリセルM0〜M511が書込状態の場合は、高電位側トランジスタTa0〜Ta511から低電位側トランジスタTb0〜Tb511のの方向に電流が流れるが、メモリセルM0〜M511が消去状態の場合は電流が流れない。この電流が流れるか否かによって、メモリセルM0〜M511に書込まれているデータが論理値の「1」であるか、又は「0」であるかを検知することができる。
コントロールゲートがワードラインWL3に接続されたメモリセルM0〜M511にデータを書込む場合、ワードラインWL3に高電位の書込み用電圧(以下、高電位電圧と言う。)が印加され、その他のワードラインには中電位の読出し用電圧(以下、中電位電圧と言う。)が印加される。又、高電位側トランジスタTa0〜Ta511のゲートには、読出しのときよりも高い電位の電圧が印加され、低電位側トランジスタTb0〜Tb511のゲートにはL電圧が印加される。
この状態で、図1に示したデータバッファ8(図5には図示せず)側から供給される電位が論理値の「0」に対応する0Vの場合、メモリセルM0〜M511には、コントロールゲート側が高電位となる高電圧が印加され、メモリセルM0〜M511は論理値の「0」に対応する書込状態になる。
次に、メモリセルの消去状態を検査する処理を、書込みシーケンスの際(メモリセルアレイ7に書き込むデータをラッチ回路(ラッチ0〜ラッチ511)に取込む処理中)に行なった場合について説明する。
この場合、メモリセルアレイ7に書込むデータをラッチ回路(ラッチ0〜ラッチ511)に取込む処理中に、ワードラインWL0〜WLnと、高電位側トランジスタTa0〜Ta511及び低電位側トランジスタTb0〜Tb511のゲートに、上記読出し動作のときと同じ電圧を印加しておく。つまり、ラッチ回路(ラッチ0〜ラッチ511)に取込まれるデータの書込み先となるメモリセルのコントロールゲートが、ワードラインWL3のに接続に接続されている場合、ワードラインWL3にL電圧を印加し、その他のワードラインにはH電圧を印加する。又、高電位側トランジスタTa0〜Ta511と低電位側トランジスタTb0〜Tb511のゲートにはH電圧を印加する。
この状態で、メモリセルアレイ7に書込むデータをラッチ回路(ラッチ0〜ラッチ511)に取込む処理が行なわれている。一方、トランジスタT0’〜T511’のゲートにはH電圧を印加し、トランジスタT0〜T511を全てオン(導通状態)にする。その結果、メモリセルM0〜M511の中に1個でも書込状態のメモリセルがあれば、ミラー回路を構成するトランジスタTr1に電流が流れ、メモリセルM0〜M511が全て消去状態であれば電流が流れない。
ここで、トランジスタTr1のドレイン端子(トランジスタT0’〜T511’と誤消去検出回路11の接続部)の接続部)は、電流が流れなかった場合(メモリセルM0〜M511が全て消去状態の場合)は高レベル(以下、電位が高い状態を高レベルと言う。)となり、1個以上のメモリセルを介して電流が流れた場合(1個以上のメモリセルM0〜M511が書込状態の場合)は低レベル(以下、電位が低い状態を低レベルと言う。)となるように定電流源30の電流値が設定されている。従って、
メモリセルM0〜M511の中に1個でも書込状態になっているものがあれば、誤消去検出回路11には低レベルが入力される。
図6は、誤消去検出回路11の一例を示すブロック図である。この誤消去検出回路11では、AND回路14の出力がラッチ回路15の入力に接続されている。又、AND回路14には、上記トランジスタTr1のドレイン端子のレベル(高レベル又は低レベル)が入力される。尚、図5に示したようなブロックが、図1に示したI/O0〜I/O7の各ライン毎に設けられているので、その8ブロックにおける上記トランジスタTr1のドレイン端子のレベル(高レベル又は低レベル)がAND回路14に入力される。
従って、各ブロックのメモリセルM0〜M511の中に1個でも書込状態になっているものがあれば、上記トランジスタTr1のドレイン端子は低レベルとなり、各ブロックのうち1ブロックでも上記トランジスタTr1のドレイン端子が低レベルになれば、AND回路14の出力が低レベルになる。
つまり、書込み先のメモリセルの中に書込状態になっているメモリセルが1個でもあれば、AND回路14は低レベルを出力する。
又、ラッチ回路は、AND回路14の出力を保持するために設けた回路である。このラッチ回路には、トランジスタT0’〜T511’のゲートにはH電圧を印加した後、AND回路14の出力が安定したときにラッチ信号が入力され、そのときのAND回路14の出力レベル(高レベル又は低レベル)が保持される。尚、上記の説明では、メモリセルの消去状態を検査する処理を、書込みシーケンスの際(メモリセルアレイ7に書き込むデータをラッチ回路(ラッチ0〜ラッチ511)に取込む処理中)に行なったが、それ以外のときにこの消去状態の検査処理を行なってもよい。又、ワードラインによって選択されるメモリセル数やI/Oのライン数は特に限定されるものではなく、前記メモリセル数やライン数は適宜設定してもよい。又、トランジスタT0’〜T511’がオン(導通状態)してときにメモリセルM0〜M511を介して電流が流れるか否かを検出する方法は、上記ミラー回路以外であってもよい。
【発明の効果】
以上に述べたように、本発明に係る不揮発性半導体メモリにおいては、簡易な方法で不揮発性半導体メモリの消去状態を検査することができる。又、不揮発性半導体メモリに書込むデータを取込む処理中に、そのデータの書込み先の消去状態を検査すれば、書込み効率の低下を抑えつつ不揮発性半導体メモリに保存するデータの信頼性を向上させることができる。
【図面の簡単な説明】
【図1】図1は、本発明に係る不揮発性メモリを概略構成を示すブロック図である。
【図2】図2は、メモリセルアレイを構成するメモリセルの構造を概略的に示す断面図である。
【図3】図3は、書込状態であるメモリセルを概略的に示す断面図である。
【図4】図4は、、本発明に係るメモリセルアレイ7とその周辺回路の接続部を示す構成図である。
【図5】図5はメモリセルアレイ7を構成するメモリセルから誤消去検出回路11までの接続例を示す構成図である。
【図6】図6は、誤消去検出回路11の一例を示すブロック図である。
【符号の説明】
1 ロジック制御回路
2 制御回路
3 コマンドレジスタ
5 アドレスレジスタ
6 ロウデコーダ
7 メモリセルアレイ
8 データバッファ
9 カラムデコーダ
10 データ検出回路
11 誤消去検出回路
12 データ入出力部
13 データ検出部
14 AND回路
15 ラッチ回路
16 メモリセル
17 P型半導体基板
18 ソース拡散領域
19 ドレイン拡散領域
20 トンネル酸化膜
21 フローティングゲート電極
22 絶縁膜
23 コントロールゲート電極
24 チャネル
30 定電流源[Industrial application fields]
The present invention relates to a nonvolatile semiconductor memory, and more particularly to a nonvolatile semiconductor memory that erases data in units of blocks.
[Prior art]
In recent years, a flash memory is often used as a semiconductor memory used for a memory card or a silicon disk. This flash memory is a kind of non-volatile memory, and is required to retain data regardless of whether power is turned on.
By the way, a NAND flash memory that is often used in the above-described device is a memory cell when a memory cell is changed from an erased state (logic value = 1) to a written state (logic value = 0). However, when the memory cell is changed from the written state (0) to the erased state (1), it cannot be performed in units of the memory cell, and a predetermined erase unit composed of a plurality of memory cells. You can only do this. Such a batch erase operation is generally called “block erase”.
Due to the characteristics as described above, in a device using a NAND flash memory, when data is written, a block erased area is searched and new data is written in the detected empty area.
Therefore, in a device using a NAND flash memory, it is required that the written data is retained for a long time even after the power is turned off, and the block erased area is retained in an erased state for a long time after the power is turned off. The
[Problems to be solved by the invention]
However, when reading or writing to a certain memory cell is performed, the state of another memory cell that shares the bit line with this memory cell may change. This phenomenon is called a disturb phenomenon, and it is known that the occurrence rate is increased by repeating the write / erase operations on the memory cells. When the state of the memory cell changes due to the disturb phenomenon, the data once written not only changes with time, but also disturbs the normal writing operation.
In addition to the disturb phenomenon, if the power supply is unexpectedly cut off during the block erase, the erase state of the memory cell to be erased may be incomplete. Even in such a case, a normal writing operation is hindered for the same reason as described above.
As a countermeasure against such a problem, Japanese Patent Laid-Open No. 2001-243122 diagnoses the state of an erased block before actually writing data.
However, this measure improves the reliability of writing. However, since the processing such as reading the data written in the memory cell of the erased block is performed before writing, there is a problem that the writing time may become long. there were.
Therefore, in the present invention, by providing a function for inspecting an erased block in the nonvolatile semiconductor memory, the reliability of data stored in the nonvolatile semiconductor memory can be improved while suppressing a decrease in write efficiency. It is an object to provide a conductive semiconductor memory.
[Means for Solving the Problems]
The nonvolatile semiconductor memory according to the present invention is
A plurality of memory cell groups in which a plurality of memory cells are connected in series;
A plurality of word lines connected to gates of one memory cell constituting the memory cell group;
A switch element connected to the memory cell group;
Detecting means for detecting that the memory cell group is in a non-conductive state;
By simultaneously turning on the switch elements and connecting the plurality of memory cell groups connected by the word line to the detection unit,
All the memory cells selected by the word line from the plurality of memory cell groups can be detected to be in the erased state or one or more in the written state.
Here, the nonvolatile semiconductor memory according to the present invention is a memory in which writing and reading are processed in units of pages, and erasing is processed in units of blocks composed of a plurality of pages. Further, the “simultaneously on state” means that there is a period in which the plurality of memory cell groups connected by the word line are all connected to the detecting means, that is, a period in which the switch elements are simultaneously turned on. If so, the start and end of the on (conduction) state need not be simultaneous. Further, “all memory cells selected by the word line from the plurality of memory cell groups are in an erased state” means that all the memory cell groups connected to the detecting means are in a non-conductive state. If one or more memory cell groups are turned on, they do not fall under the “all erased state”. In addition, “one or more is in a writing state” means that one or more memory cell groups are in a conductive state.
In addition, the nonvolatile semiconductor memory according to the present invention is
The switch element is configured to be turned on during the process of storing the data to be written to the memory cell group in the data holding means for holding the data to be written to the memory cell constituting the memory cell group.
DETAILED DESCRIPTION OF THE INVENTION
[Description of schematic configuration of NAND flash memory]
FIG. 1 is a block diagram showing a schematic configuration of a nonvolatile semiconductor memory (flash memory) according to the present invention. This NAND flash memory is composed of a
The logic control circuit 1 takes in external control signals such as a chip enable signal CE, a command latch enable signal CLE, an address latch enable signal ALE, a write enable signal WE, a read enable signal RE, and a write protect signal WP inputted from the outside. An internal control signal corresponding to the operation mode is generated. Here, the internal control signal is used for controlling data latch and transfer of the input / output circuit 4 to be described later.
The control circuit 2 performs sequence control of data writing, reading and erasing based on signals and data of the logic control circuit 1 and the command register 3. It also controls a high voltage generation circuit (not shown) that generates a high voltage used for writing, reading and erasing data.
The input / output circuit 4 is connected to I / O0 to I / O7, and various data are inputted and outputted through this circuit. When a command for controlling the operation is input, the input command is decoded and held in the command register 3, and the control circuit 2 performs sequence control of data writing, reading and erasing based on this command as described above. Do. When an address is input, it is held in the address register 5. When data is input, data is transmitted / received to / from a data buffer 8 described later.
The row decoder 6 and the column decoder 9 select memory cells in the memory cell array based on the data in the address register 5 and the command register 3. Here, the row decoder 6 is involved in the selection of the word line WL of the memory cell array, and the level (voltage level) given to each word line WL depends on the write and read operation modes and the selection and non-selection selection states. Supplied as appropriate.
The data buffer 8 holds data to be written to the
The data detection circuit 10 and the erroneous
[Description of memory cell]
Next, a specific structure of the
FIG. 2 is a cross-sectional view schematically showing the structure of the
The
In the “erased state”, since electrons are not accumulated in the floating
That is, in the “erased state”, when no read voltage is applied to the
FIG. 3 is a cross-sectional view schematically showing the
Whether the
When the
[Description of function to check erased blocks]
FIG. 4 is a block diagram showing the connection part of the
The data input / output unit 12 includes 512 latch circuits (latch 0 to latch 511) and
The data input / output unit 12 is a block related to reading from the
When data held in the latch circuit (latch 0 to latch 511) is transmitted to the input / output circuit 4 (hereinafter referred to as a read sequence), the latch circuit (latch 0 to latch 511) and the input / output circuit 4 Transistors T0 to T511 connected therebetween are sequentially turned on (conductive state), and 512-bit data is transmitted to the input / output circuit 4 as a serial signal. When the serial signal from the input / output circuit 4 side is held in the latch circuit (latch 0 to latch 511) (hereinafter referred to as a write sequence), the transistor T0 is interlocked with the serial signal from the input / output circuit 4 side. ˜T511 are sequentially turned on (conductive state), and data is sequentially taken into the latch circuits (latch 0 to latch 511).
Next, referring to FIG. 5, a process for inspecting the erased state of a memory cell that is a data write destination will be described. Here, the memory cell to which data is written cannot be normally written unless it is in the erased state. Therefore, in the nonvolatile semiconductor memory according to the present invention, before data is written to the
FIG. 5 is a configuration diagram showing a connection example from the memory cells constituting the
The control gates of the memory cells connected in series are connected to the word lines WL0 to WLn.
Here, the normal read operation and write operation will be described before describing the processing for inspecting the erased state of the memory cell. For example, when data is read from the memory cells M0 to M511 whose control gates are connected to the word line WL3, a low level read voltage (hereinafter referred to as L voltage) is applied to the word line WL3, and the other words A high level read voltage (hereinafter referred to as H voltage) is applied to the line. Further, an H voltage is applied to the gates of the high potential side transistors Ta0 to Ta511 and the low potential side transistors Tb0 to Tb511.
At this time, since the H voltage is applied to the control gate of the memory cell connected to the word line other than the word line WL3, the drain and source of the memory cell regardless of the state of the memory cell (write state or erase state). There is conduction between them. On the other hand, since the L voltage is applied to the control gates of the memory cells M0 to M511 connected to the word line WL3, if the memory cells M0 to M511 are in the write state, the drain and the source are in a conductive state. If the cells M0 to M511 are in the erased state, the drain and the source are in a non-conductive state. Accordingly, when the memory cells M0 to M511 are in the write state, current flows from the high potential side transistors Ta0 to Ta511 to the low potential side transistors Tb0 to Tb511, but when the memory cells M0 to M511 are in the erased state, Current does not flow. Whether the data written in the memory cells M0 to M511 is the logical value “1” or “0” can be detected based on whether or not this current flows.
When data is written to the memory cells M0 to M511 whose control gates are connected to the word line WL3, a high potential write voltage (hereinafter referred to as a high potential voltage) is applied to the word line WL3, and the other word lines. A medium potential read voltage (hereinafter referred to as a medium potential voltage) is applied to. Further, a higher voltage is applied to the gates of the high-potential side transistors Ta0 to Ta511, and an L voltage is applied to the gates of the low-potential side transistors Tb0 to Tb511.
In this state, when the potential supplied from the side of the data buffer 8 (not shown in FIG. 5) shown in FIG. 1 is 0 V corresponding to the logical value “0”, the memory cells M0 to M511 have no control. A high voltage with a high potential on the gate side is applied, and the memory cells M0 to M511 are in a writing state corresponding to the logical value “0”.
Next, the case where the process of checking the erased state of the memory cell is performed during the write sequence (during the process of taking data to be written into the
In this case, the word lines WL0 to WLn, the high-potential side transistors Ta0 to Ta511, and the low-potential side transistors Tb0 to Tb511 are in the process of fetching data to be written into the
In this state, processing for fetching data to be written into the
Here, when no current flows in the drain terminal of the transistor Tr1 (connection portion between the transistors T0 ′ to T511 ′ and the erroneous erasure detection circuit 11) (when the memory cells M0 to M511 are all in the erased state). Becomes a high level (hereinafter, a state in which the potential is high is referred to as a high level), and a current flows through one or more memory cells (when one or more memory cells M0 to M511 are in a writing state). The current value of the constant
If any one of the memory cells M0 to M511 is in a written state, a low level is input to the erroneous
FIG. 6 is a block diagram illustrating an example of the erroneous
Therefore, if any one of the memory cells M0 to M511 in each block is in a write state, the drain terminal of the transistor Tr1 is at a low level, and even in one block of each block, the transistor Tr1 has a low level. When the drain terminal becomes low level, the output of the AND
That is, if there is at least one memory cell in the write state among the write destination memory cells, the AND
The latch circuit is a circuit provided to hold the output of the AND
【The invention's effect】
As described above, in the nonvolatile semiconductor memory according to the present invention, the erased state of the nonvolatile semiconductor memory can be inspected by a simple method. In addition, during the process of fetching data to be written into the nonvolatile semiconductor memory, if the erasure state of the data writing destination is inspected, the reliability of the data stored in the nonvolatile semiconductor memory is improved while suppressing a decrease in writing efficiency. Can be made.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of a nonvolatile memory according to the present invention.
FIG. 2 is a cross-sectional view schematically showing a structure of a memory cell constituting a memory cell array.
FIG. 3 is a cross-sectional view schematically showing a memory cell in a write state.
FIG. 4 is a configuration diagram showing a connection part of the
FIG. 5 is a configuration diagram showing a connection example from a memory cell constituting the
FIG. 6 is a block diagram illustrating an example of an erroneous
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Logic control circuit 2 Control circuit 3 Command register 5 Address register 6
Claims (1)
前記メモリセル群を構成する1のメモリセルのゲートに接続された複数のワード線と、
前記メモリセル群に書き込むデータをページ単位で保持するデータ保持手段と、
前記メモリセル群に書き込むデータの入出力をシリアルに行う入出力回路と、
前記メモリセル群に書き込むデータの書き込み先となるページ内のメモリセルが全て消去状態であることを検出する誤消去検出回路と、
それぞれの前記メモリセル群に一端が接続され、他端が前記誤消去検出回路に接続された複数の第1のスイッチ素子と、
前記データ保持手段に一端が接続され、他端が前記入出力回路に接続された複数の第2のスイッチ素子とを備え、
前記メモリセル群にページ単位で書き込むデータを、前記入出力回路を介して前記データ保持手段にシリアルに格納する処理中に複数の前記第1のスイッチ素子が同時にオンすることにより、複数の前記メモリセル群が並列に接続され、
並列に接続された複数の前記メモリセル群が全て消去状態であるときには、前記誤消去検出回路に対して、消去状態であることを示す信号が入力され、
並列に接続された複数の前記メモリセル群のうち、いずれか1つ以上が書込み状態であるときには、前記誤消去検出回路に対して、書込み状態であることを示す信号が入力されることを特徴とする不揮発性半導体メモリ。A plurality of memory cell groups in which a plurality of memory cells are connected in series;
A plurality of word lines connected to gates of one memory cell constituting the memory cell group;
Data holding means for holding data to be written to the memory cell group in units of pages;
An input / output circuit for serially inputting / outputting data to be written to the memory cell group;
An erroneous erasure detection circuit for detecting that all memory cells in a page to which data to be written to the memory cell group is written are in an erase state;
A plurality of first switch elements having one end connected to each of the memory cell groups and the other end connected to the erroneous erasure detection circuit ;
A plurality of second switch elements having one end connected to the data holding means and the other end connected to the input / output circuit ;
The plurality of the first switch elements are simultaneously turned on during the process of serially storing the data to be written in the memory cell group in units of pages in the data holding unit via the input / output circuit, whereby the plurality of memories Cells are connected in parallel,
When all of the plurality of memory cell groups connected in parallel are in an erased state, a signal indicating an erased state is input to the erroneous erase detection circuit,
When any one or more of the plurality of memory cell groups connected in parallel is in a written state, a signal indicating that it is in a written state is input to the erroneous erasure detection circuit. A non-volatile semiconductor memory.
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