JP2004326952A - 情報記憶再生装置 - Google Patents
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Abstract
【課題】デジタル等化器を用いながらも、回路規模を増大させることなく、効率良く且つ振幅差が大きいアナログ信号を波形等化できるようにする。
【解決手段】情報記憶再生装置である光ディスク装置は、オフセット調整されたアナログ信号A1に対してチャネルクロックの2以上の整数倍の周波数でサンプリングすることにより、アナログ信号A1を第1のデジタル信号D1に変換して出力するA/D変換器14と、第1のデジタル信号D1に変換された再生信号の波形等化をデジタル的に行なって第2のデジタル信号D2を出力するデジタル等化器15とを有している。このように、A/D変換されたデジタル信号に対して波形等化を行なうため、回路構成を小さくすることができる上に、オーバサンプリングを行なうため、A/D変換時の分解能を等価的に向上させることができる。
【選択図】 図1
【解決手段】情報記憶再生装置である光ディスク装置は、オフセット調整されたアナログ信号A1に対してチャネルクロックの2以上の整数倍の周波数でサンプリングすることにより、アナログ信号A1を第1のデジタル信号D1に変換して出力するA/D変換器14と、第1のデジタル信号D1に変換された再生信号の波形等化をデジタル的に行なって第2のデジタル信号D2を出力するデジタル等化器15とを有している。このように、A/D変換されたデジタル信号に対して波形等化を行なうため、回路構成を小さくすることができる上に、オーバサンプリングを行なうため、A/D変換時の分解能を等価的に向上させることができる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、ハードディスク装置又は光ディスク装置等の情報記憶装置に用いられる等化装置に関し、特にアナログ信号をA/D変換し、変換して得られたデジタル信号からデータ信号と該データ信号に同期したクロック信号とを抽出する情報記憶再生装置に関する。
【0002】
【従来の技術】
近年、ハードディスク装置や光ディスク装置等が扱う記録媒体は、その記録密度がますます高密度化している。しかしながら、これらの記録媒体を扱う情報記憶装置において、データ信号を高密度に記録すると、S/N比が低下し、符号間での干渉及びクロストーク等によってデータの信頼性が低下する。そのため、データ信号の品質が劣化することによる信頼性の低下を補う手段が必要となる。
【0003】
従来、情報記憶装置において、光ピックアップから出力される再生信号(アナログ信号)にアナログ信号処理を施す場合には、光学検出系回路及び電気回路によって再生信号はその周波数特性に影響を受ける。このとき、周波数が高くなるにつれて信号の振幅が低下するような特性を持つ再生信号に対しては、アナログ等化器を用いてその振幅の低下分を補っている。
【0004】
アナログ等化器は、所望の周波数の信号成分を通過させる共に、所定の周波数成分を持つ信号に選択的にゲインを与えるという特性を有している。従って、等化特性を所望の周波数に合わせることにより、信号振幅の低下を選択的に補うことができる。
【0005】
これに対し、再生信号(アナログ信号)にデジタル信号処理を施す場合には、高域成分の信号振幅の低下を補う従来の方法として、以下に示すような2つの方法がある。
【0006】
第1の方法は、アナログ信号に対してアナログ等化器により波形等化を行なった後、波形等化されたアナログ信号にA/D変換を施してデジタル信号を得る(特許文献1参照。)。以下、その方法を実現する従来の等化装置について図6を用いて説明する。図6に示すように、光ピックアップ200から出力されるアナログ信号は、可変利得アンプ(VGA)201で増幅され、さらにアナログ低域通過フィルタ(LPF)202に入力される。アナログLPF202に入力されたアナログ信号は、波形等化処理に不要な高域成分が除去され、続いて、アナログ等化器203により波形等化される。ここでは、アナログ等化器203の等化特性は信号の高域成分を通過させるような特性に設定されているため、信号振幅の低下分を選択的に補うことができる。続いて、波形透過されたアナログ信号は、オフセット制御回路204を介してA/D変換器205に入力されてデジタル信号に変換され、A/D変換されたデジタル信号は2値化回路206によって2値化されて出力される。
【0007】
第2の方法は、アナログ等化器に代えてデジタル等化器を用いる方法である。この場合、A/D変換器205の後段にデジタル信号を波形等化するデジタル等化器を設ける。デジタル等化器を用いる場合には、A/D変換器205の分解能を高める必要がある。これは、振幅差が大きいアナログ信号をA/D変換処理する際に、信号の振幅が低下した高域成分から必要な情報を充分に得るためである。なお、A/D変換器205の分解能を高める方法には、例えば、A/D変換の変換ビット数を増やす方法がある。
【0008】
【特許文献1】
特許第2517709号公報
【0009】
【発明が解決しようとする課題】
しかしながら、前記従来の方法は、光ディスク装置等の情報記憶再生装置において、アナログ信号をデジタル化処理する場合に以下に示すような種々の問題が生じる。
【0010】
まず、第1の方法は、アナログ等化器203を用いているため、波形等化されるアナログ信号が、例えば角速度一定(constant angular velocity:CAV)方式によって再生される再生信号のように、その周波数が時間の経過と共に変化する場合に問題が生じる。この場合は、再生信号の周波数に合わせて、アナログ等化器203の等化特性を切り替える制御が必要となるため、制御の精度が低い場合には等化誤差が大きくなるので、再生信号の信号特性が劣化する。また、等化特性を切り替える制御を高精度に行なうには、制御自体が複雑化し且つ回路規模が増大することにもなる。
【0011】
さらに、アナログ等化器203を用いる場合には、図6に示した信号処理装置をシステムLSI(large scale integrated circuit)として実現する場合に他の問題が生じる。すなわち、信号処理装置をシステムLSIで実現する場合は、アナログ回路、デジタル回路及びメモリ回路等の、従来はそれぞれ個別にLSI化されていた回路を1チップ上に集積化する必要がある。デジタル回路の場合は、プロセスにおけるデザインルールが縮小されると、縮小された分だけ回路規模が小さくなるため、コストをも低減することができる。これに対し、アナログ回路の場合はデザインルールが縮小されても回路規模を小さくする恩恵を受けにくい。言い換えれば、アナログ回路はシステムLSI(CMOS)化する際に、デジタル回路と比べて大きい面積を専有するため、コストアップの要因になる。
【0012】
また、第2の方法のように、アナログ等化器203を用いずにデジタル化した後にデジタル等化器を用いる場合には、アナログ等化器203と同一の性能を実現するにあたって、デジタル等化器の前段に位置するA/D変換器205の1ビット当たりの分解能を高める必要がある。しかしながら、高速動作が必要なA/D変換器205は、A/D変換を行なうビット数に比例して回路規模が増大するため、変換ビット数を増やすことによってA/D変換時の分解能を高めようとすると、回路規模が増大してしまうという問題が生じる。さらに、回路規模が増大すると、回路遅延が増えて処理可能な信号帯域が低下してしまうため、処理速度が劣化する。
【0013】
本発明は、前記従来の問題を解決し、デジタル等化器を用いながらも、回路規模を増大させることなく、効率良く且つ振幅差が大きいアナログ信号を波形等化できるようにすることを目的とする。
【0014】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、情報記憶再生装置を、光ピックアップからの出力信号をアナログ等化器を通さずにデジタル信号に変換した後、変換されたデジタル信号をデジタル等化器に通す構成に加え、D/A変換を行なう際には、変換されたデジタル信号からクロック信号を抽出し、抽出したクロック信号から2以上の整数倍のオーバサンプリングを行なう構成とする。
【0015】
具体的に、本発明に係る情報記憶再生装置は、入力されたアナログ信号を所定の振幅レベルに増幅して出力する可変利得アンプと、増幅されたアナログ信号のノイズ成分を除去する低域通過フィルタと、低域通過フィルタから出力されるアナログ信号を第1のデジタル信号に変換して出力するA/D変換器と、第1のデジタル信号に対して波形等化を行なって第2のデジタル信号を出力するデジタル等化器と、第1のデジタル信号から振幅情報を検出し、検出した振幅情報から制御情報を生成して可変利得アンプに出力する振幅情報検出回路と、第2のデジタル信号から同期用のクロック信号を抽出し、抽出したクロック信号をA/D変換器及びデジタル等化器に出力する同期抽出回路(クロックリカバリ回路)と、同期抽出回路からの出力を分周して出力する分周器とを備え、同期抽出回路は、A/D変換器に対してチャネルクロックを規定する周波数のn(但し、nは2以上の整数とする。)倍の周波数を持つサンプリングクロック信号を出力し、A/D変換器は、入力されたサンプリングクロック信号により、オーバサンプリングを行なう。
【0016】
本発明の情報記憶再生装置によると、A/D変換器から出力される第1のデジタル信号に対して波形等化を行なうデジタル等化器を備えているため、アナログ信号処理を行なうアナログ回路部の回路規模を縮小することができる。その上、同期抽出回路は、A/D変換器に対してチャネルクロックを規定する周波数のn倍の周波数を持つサンプリングクロック信号を出力し、A/D変換器は、n倍の周波数のサンプリングクロック信号によりオーバサンプリングを行なうため、A/D変換器の分解能を等価的に向上させることができる。従って、デジタル等化器により処理されるデジタル信号は、オーバサンプリングのサンプリング比の値に応じて波形等化の精度が向上するため、アナログ回路部の回路規模を小さくしながら、再生された第2のデジタル信号の電気的特性を良好にすることができる。
【0017】
本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値からいずれか1つのサンプリング値を選択し、選択したサンプリング値を同期抽出回路に出力するデータ位相比較器をさらに備えていることが好ましい。
【0018】
このようにすると、同期抽出回路は、波形等化されたデータ信号である第2のデジタル信号から同期用のクロック信号を抽出する際に、データ位相比較器によって、n通りのサンプリング値から選択されたデータを用いるため、例えば同期クロックの引き込み時間を短縮できるようなサンプリング値を選択すれば、再生信号の品質を上げることができる。
【0019】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から隣り合う2つのサンプリング値を選択し、選択した2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【0020】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【0021】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して加算演算、減算演算又は補間演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力するサンプル値演算器をさらに備えていることが好ましい。
【0022】
また、本発明の情報記憶再生装置は、サンプル値演算器と同期抽出回路との間に設けられ、サンプル値演算器の出力信号から不要な信号成分を除去するフィルタをさらに備えていることが好ましい。
【0023】
本発明の情報記憶再生装置は、第2のデジタル信号に対して、チャネルレートを規定する周波数に戻すダウンサンプリング回路をさらに備えていることが好ましい。
【0024】
このようにすると、ダウンサンプリング回路から出力されるデジタル信号は通常のチャネルレート(データレート)に戻るため、後段に設けられるデジタル回路は、通常のチャネルレートで信号処理を行なうことができる。
【0025】
また、本発明の情報記憶再生装置は、A/D変換器の前段に設けられ、A/D変換器が持つダイナミックレンジにアナログ信号が収まるようにアナログ信号における振幅の中心軸からのずれを調整するオフセット制御回路とをさらに備えていることが好ましい。
【0026】
この場合に、本発明の情報記憶再生装置は、第1のデジタル信号から、入力されたアナログ信号のオフセットを検出し、検出したオフセット値をオフセット制御回路に出力するオフセット検出回路と、第2のデジタル信号の信頼性を向上する演算回路と、第2のデジタル信号に対して2値化を行なう2値化回路とをさらに備えていることが好ましい。
【0027】
本発明の情報記憶再生装置において、同期抽出回路は、電圧制御発振器を含むことが好ましい。
【0028】
また、本発明の情報記憶再生装置において、同期抽出回路は、位相同期ループ回路を含むことが好ましい。
【0029】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【0030】
図1は本発明の一実施形態に係る情報記憶再生装置であって、光ディスク装置における波形等化部を含む要部のブロック構成を示している。
【0031】
図1に示すように、本実施形態に係る光ディスク装置は、光ピックアップ100から出力された微弱なアナログ信号を所定の振幅レベルにまで動的に増幅する可変利得アンプ(variable gain amplifier:VGA)11と、所定の振幅レベルに増幅されたアナログ信号から高域のノイズ成分を除去するアナログ低域通過フィルタ(low−pass filter:LPF)12と、後段のA/D変換器14が持つダイナミックレンジにアナログ信号が収まるように該アナログ信号における振幅の中心軸からのずれ(オフセット)を調整するオフセット制御回路13と、オフセット調整されたアナログ信号A1に対してチャネルクロックのn(但し、nは2以上の整数とする。以下同様。)倍の周波数のオーバサンプリングを行なうことにより、アナログ信号A1を第1のデジタル信号D1に変換して出力するA/D変換器14と、第1のデジタル信号D1に変換された再生信号の波形等化をデジタル的に行なって第2のデジタル信号D2を出力するデジタル等化器15と、第1のデジタル信号D1から振幅情報を検出し、検出した振幅情報からVGA11に対する制御情報を生成してVGA11に出力する振幅情報検出回路16と、第1のデジタル信号D1のオフセット量を検出して、オフセット制御回路13を制御するオフセット検出回路17と、第2のデジタル信号D2からA/D変換の同期用のシステムクロック信号を抽出し、抽出したシステムクロック信号をA/D変換器14及びデジタル等化器15に出力する同期抽出回路としてのPLL回路18と、PLL回路18によって生成され、第2のデジタル信号D2の周波数をチャネルクロックに分周する分周器19と、オーバーサンプリングされた第2のデジタル信号D2をチャネルクロックを規定する周波数(チャネルレート)に戻す、いわゆるダウンサンプリングを行なうダウンサンプリング回路20と、第2のデジタル信号D2の信頼性を向上する、例えばダウンサンプリング回路20から出力された信号を入力とし、入力された信号の歪みを補正する適応フィルタ、又はPRLMを用いたビタビ復号の処理を行なう演算回路21と、本装置から出力される出力信号であって、入力されたアナログ信号の2値化を行なう2値化回路22とを備えている。
【0032】
なお、チャネルクロックとは、再生したデジタル信号(データ信号)の同期を取るクロック信号であり、システムクロックとはA/D変換時のオーバサンプリング用のクロック信号である。
【0033】
また、クロックリカバリ回路である同期抽出回路は、PLL回路に限られず、周波数比較器及び位相比較器を含む電圧制御発振器(voltage controlled oscllator:VCO)を用いても良い。また、オーバサンプリング比の値は、2の倍数が好ましく、さらには2のべき乗(=2n )が好ましい。
【0034】
また、ここでは、VGA11からA/D変換器14までをアナログ回路部101と呼び、デジタル等化器15から2値化回路22までをデジタル回路部102と呼ぶ。
【0035】
以下、前記のように構成された光ディスク装置の動作を説明する。
【0036】
まず、光ピックアップ100は、所望のデータが記録された光ディスク(図示せず)における記録面に読み出し光(レーザ光)を照射し、該光ディスクからの反射光を電気信号(アナログ信号)に変換して出力する。このとき、光ピックアップ100から出力されるアナログ信号は、微弱であり、その上、光ディスク又は該光ディスクに記録されている記録データ領域及びレーザ光の焦点位置を制御するサーボ回路の諸特性に依存して、その振幅には図2(a)に示すようなばらつきが生じる。このようなばらつきを有するアナログ信号は、VGA11に入力されると、VGA11において、入力信号に応じてその振幅(出力値)が変化する振幅情報検出回路16からの制御信号による自動利得制御(automatic gain controll:AGC)機能によって、入力されたアナログ信号は図2(b)に示すようにその振幅が一定となる。
【0037】
次に、VGA11によりその振幅が一定とされたアナログ信号は、アナログLPF12に入力される。アナログLPF12は、後段の信号処理部における処理の阻害要因となる信号帯域外のノイズを低減すると共に、A/D変換器14に発生する折り返し歪みを防止するために、入力されたアナログ信号の高域成分を除去する。
【0038】
次に、アナログLPF12により高域成分を除去されたアナログ信号は、オフセット制御回路13に入力される。オフセット制御回路13は、図3(a)に示すように、入力されたアナログ信号の振幅の中心軸がずれていたとしても、図3(b)に示すように、A/D変換器14のダイナミックレンジにアナログ信号が収まるようにオフセットを除去する。
【0039】
次に、オフセット制御回路13により振幅の中心軸のずれを矯正されたアナログ信号は、A/D変換器14に入力される。ここで、A/D変換器14は、PLL回路18から出力される、チャネルレートを規定するチャネルクロックのn倍の周波数を持つサンプリングクロックを用いた、いわゆるオーバサンプリングによって、アナログ信号を第1のデジタル信号D1に変換する。
【0040】
次に、A/D変換器14により、チャネルレートのn倍でオーバサンプリングされて変換された第1のデジタル信号D1は、デジタル等化器15に入力され、波形等化を施されて第2のデジタル信号D2として出力される。デジタル等化器15において、入力された第1のデジタル信号D1は、オーバサンプリングされているため、チャネルレートでサンプリングされたデジタル信号を波形等化する場合と比べて、オーバサンプリング比の値nに応じた精度で波形等化を行なえるので、従来のアナログ等化器を用いた場合と同様の性能を得ることができる。その上、折り返し歪みが発生する周波数もn倍となるため、アナログLPF12に要求される性能を緩和することができる。
【0041】
同時に、A/D変換器14により変換された第1のデジタル信号D1は、振幅情報検出回路16及びオフセット検出回路17に並列に入力される。振幅検出回路16は、第1のデジタル信号D1の振幅を監視し、該第1のデジタル信号D1の振幅が一定の振幅値となるように、VGA11におけるゲイン(利得)を制御する。また、オフセット検出回路17は、入力された第1のデジタル信号D1のオフセット量を検出して、オフセット制御回路13に出力する。
【0042】
次に、デジタル等化器15から出力される第2のデジタル信号D2は、PLL回路18に入力され、PLL回路18は、第2のデジタル信号D2から同期用のシステムクロック(オーバサンプリングクロック)信号を抽出し、抽出したシステムクロック信号をA/D変換器14及びデジタル等化器15に出力する。なお、図示はしていないが、PLL回路18は周波数比較器、位相比較器及びループフィルタを含む。なお、PLL回路18は、システムクロック以上の周波数を持つ信号をも出力可能である。
【0043】
分周器19は、PLL回路18から出力されるシステムクロック信号を分周してチャネルクロックに変換し、変換したチャネルクロックをダウンサンプリング回路20、演算回路21及び2値化回路22にそれぞれ供給する。なお、分周器19は、チャネルクロック以下の周波数を持つ信号をも出力可能である。
【0044】
次に、デジタル等化器15から出力される第2のデジタル信号D2は、後段のダウンサンプリング回路20に入力され、そこで、チャネルレートを規定する周波数に戻され、いわゆるダウンサンプリングされる。
【0045】
続いて、チャネルレートにまでダウンサンプリングされた第2のデジタル信号D2は、後段の演算回路21及び2値化回路22に順次入力される。
【0046】
なお、ダウンサンプリング回路20の後段に設けた演算回路21は必ずしも設ける必要はない。
【0047】
以上説明したように、本実施形態に係る光ディスク装置は、アナログ回路部101にアナログ等化器を設けずに、代わりにデジタル回路部102にデジタル等化器15を設けている。これにより、アナログ回路部101の回路規模を縮小でき、且つ消費電力をも削減できる。
【0048】
さらに、A/D変換器14はn倍のオーバサンプリングによって第1のデジタル信号D1に変換されるため、オーバサンプリングされて変換された第1のデジタル信号D1に対する波形等化処理は、オーバサンプリング比の値nに応じて高精度に行なうことができる。その結果、光ピックアップ100から出力される微弱なアナログ信号のデジタル信号への変換を、回路規模を縮小しながら高精度におこなうことができる。
【0049】
(実施形態の第1変形例)
以下、本発明の一実施形態の第1変形例について図面を参照しながら説明する。
【0050】
図4は本発明の一実施形態の第1変形例に係る光ディスク装置におけるデジタル等化器を含むデジタル回路部のブロック構成を示している。図4において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。また、演算回路21を設けない構成としている。
【0051】
図4に示すように、第1変形例に係るデジタル回路部102には、ダウンサンプリング回路20から出力されるデジタル信号と、分周器19から出力されるチャネルクロック信号とを受け、第2のデジタル信号D2に含まれるn通りのサンプリング値からいずれか1つのサンプリング値を選択し、選択したサンプリング値をPLL回路18に出力するデータ位相比較器25が設けられている。
【0052】
ここで、データ位相比較器25の動作を図5に基づいて説明する。
【0053】
図5に示すように、第1変形例においては、例えばシステムクロックは、外部に出力する再生信号(データ信号)を扱う際の同期信号であるチャネルクロックの4倍の周波数を持つ。すなわち、A/D変換時におけるサンプリング比nの値を4に設定している。符号d0、d1、d2及びd3は、入力されたアナログ信号A1から変換されて得られた各サンプリング値(デジタル信号)を表わしている。因みに、オーバサンプリングを行なわない従来の場合には、アナログ信号A1に対するサンプリング値はd0のみとなる。
【0054】
データ位相比較器25は、このd0〜d3の4通りのサンプリング値からいずれか1つのサンプリング値を選択すれば、データの再生が可能となる。好ましい選択条件としては、例えばサンプリング値d2を基準とし、その4サンプルごとの信号を抽出して処理を行なうようにすれば良い。
【0055】
(第2変形例)
次に、第2変形例として、データ位相比較器25に代えて、移動平均値演算器を設ける。第2変形例に係る移動平均値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から隣り合う2つのサンプリング値を選択し、選択した2つのサンプリング値に対して移動平均の演算を行ない、例えば(d0+d1)/2の演算を行なってその演算結果をPLL回路18に出力する。これにより、A/D変換時の分解能を向上することができる。
【0056】
(第3変形例)
次に、第3変形例として、データ位相比較器25に代えて、移動平均値演算器を設ける。第3変形例に係る移動平均値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して移動平均の演算を行ない、例えば(d0+d1+d2)/3の演算を行なってその演算結果をPLL回路18に出力する。このようにしても、A/D変換時の分解能を向上することができる。を
(第4変形例)
次に、第4変形例として、データ位相比較器25に代えて、サンプル値演算器を設ける。第4変形例に係るサンプル値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して加算演算、減算演算又は補間演算を行なって、その演算結果をPLL回路18に出力する。
【0057】
さらにこの場合には、サンプル値演算器とPLL回路18との間に、該サンプル値演算器の出力信号から不要な信号成分を除去するフィルタを設けるのが好ましい。
【0058】
【発明の効果】
本発明に係る情報記憶再生装置によると、A/D変換器により変換されて得られたデジタル信号に対して波形等化を行なうため、アナログ回路部の回路規模を縮小できると共に、A/D変換器がオーバサンプリングを行なうため、A/D変換器の分解能を等価的に向上させることができる。その結果、アナログ回路部の回路規模を小さくしながら、再生されるデジタル信号の電気的特性を良好にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る情報記憶再生装置における波形等化部を含む要部を示すブロック図である。
【図2】(a)及び(b)は本発明の一実施形態に係る情報記憶再生装置における振幅情報検出回路の動作を示し、(a)は振幅情報検出回路を動作させない場合の信号振幅を表わすグラフであり、(b)は振幅情報検出回路を動作させた場合の信号振幅を表わすグラフである。
【図3】(a)及び(b)は本発明の一実施形態に係る情報記憶再生装置におけるオフセット制御回路の動作を示し、(a)はオフセット制御回路に入力される前の信号を表わすグラフであり、(b)はオフセット制御回路に入力された後の信号を表わすグラフである。
【図4】本発明の一実施形態の第1変形例に係る情報記憶再生装置における波形等化部のデジタル回路部を示すブロック図である。
【図5】本発明の一実施形態の第1変形例に係る情報記憶再生装置における波形等化部の動作を示すタイミング図である。
【図6】従来の光ディスク装置における波形等化部を含む要部を示すブロック図である。
【符号の説明】
100 光ピックアップ
101 アナログ回路部
102 デジタル回路部
11 可変利得アンプ(VGA)
12 アナログ低域通過フィルタ(LPF)
13 オフセット制御回路
14 A/D変換器
15 デジタル等化器
16 振幅情報検出回路
17 オフセット検出回路
18 PLL回路(同期抽出回路)
19 分周器
20 ダウンサンプリング回路
21 演算回路
22 2値化回路
25 データ位相比較器
【発明の属する技術分野】
本発明は、ハードディスク装置又は光ディスク装置等の情報記憶装置に用いられる等化装置に関し、特にアナログ信号をA/D変換し、変換して得られたデジタル信号からデータ信号と該データ信号に同期したクロック信号とを抽出する情報記憶再生装置に関する。
【0002】
【従来の技術】
近年、ハードディスク装置や光ディスク装置等が扱う記録媒体は、その記録密度がますます高密度化している。しかしながら、これらの記録媒体を扱う情報記憶装置において、データ信号を高密度に記録すると、S/N比が低下し、符号間での干渉及びクロストーク等によってデータの信頼性が低下する。そのため、データ信号の品質が劣化することによる信頼性の低下を補う手段が必要となる。
【0003】
従来、情報記憶装置において、光ピックアップから出力される再生信号(アナログ信号)にアナログ信号処理を施す場合には、光学検出系回路及び電気回路によって再生信号はその周波数特性に影響を受ける。このとき、周波数が高くなるにつれて信号の振幅が低下するような特性を持つ再生信号に対しては、アナログ等化器を用いてその振幅の低下分を補っている。
【0004】
アナログ等化器は、所望の周波数の信号成分を通過させる共に、所定の周波数成分を持つ信号に選択的にゲインを与えるという特性を有している。従って、等化特性を所望の周波数に合わせることにより、信号振幅の低下を選択的に補うことができる。
【0005】
これに対し、再生信号(アナログ信号)にデジタル信号処理を施す場合には、高域成分の信号振幅の低下を補う従来の方法として、以下に示すような2つの方法がある。
【0006】
第1の方法は、アナログ信号に対してアナログ等化器により波形等化を行なった後、波形等化されたアナログ信号にA/D変換を施してデジタル信号を得る(特許文献1参照。)。以下、その方法を実現する従来の等化装置について図6を用いて説明する。図6に示すように、光ピックアップ200から出力されるアナログ信号は、可変利得アンプ(VGA)201で増幅され、さらにアナログ低域通過フィルタ(LPF)202に入力される。アナログLPF202に入力されたアナログ信号は、波形等化処理に不要な高域成分が除去され、続いて、アナログ等化器203により波形等化される。ここでは、アナログ等化器203の等化特性は信号の高域成分を通過させるような特性に設定されているため、信号振幅の低下分を選択的に補うことができる。続いて、波形透過されたアナログ信号は、オフセット制御回路204を介してA/D変換器205に入力されてデジタル信号に変換され、A/D変換されたデジタル信号は2値化回路206によって2値化されて出力される。
【0007】
第2の方法は、アナログ等化器に代えてデジタル等化器を用いる方法である。この場合、A/D変換器205の後段にデジタル信号を波形等化するデジタル等化器を設ける。デジタル等化器を用いる場合には、A/D変換器205の分解能を高める必要がある。これは、振幅差が大きいアナログ信号をA/D変換処理する際に、信号の振幅が低下した高域成分から必要な情報を充分に得るためである。なお、A/D変換器205の分解能を高める方法には、例えば、A/D変換の変換ビット数を増やす方法がある。
【0008】
【特許文献1】
特許第2517709号公報
【0009】
【発明が解決しようとする課題】
しかしながら、前記従来の方法は、光ディスク装置等の情報記憶再生装置において、アナログ信号をデジタル化処理する場合に以下に示すような種々の問題が生じる。
【0010】
まず、第1の方法は、アナログ等化器203を用いているため、波形等化されるアナログ信号が、例えば角速度一定(constant angular velocity:CAV)方式によって再生される再生信号のように、その周波数が時間の経過と共に変化する場合に問題が生じる。この場合は、再生信号の周波数に合わせて、アナログ等化器203の等化特性を切り替える制御が必要となるため、制御の精度が低い場合には等化誤差が大きくなるので、再生信号の信号特性が劣化する。また、等化特性を切り替える制御を高精度に行なうには、制御自体が複雑化し且つ回路規模が増大することにもなる。
【0011】
さらに、アナログ等化器203を用いる場合には、図6に示した信号処理装置をシステムLSI(large scale integrated circuit)として実現する場合に他の問題が生じる。すなわち、信号処理装置をシステムLSIで実現する場合は、アナログ回路、デジタル回路及びメモリ回路等の、従来はそれぞれ個別にLSI化されていた回路を1チップ上に集積化する必要がある。デジタル回路の場合は、プロセスにおけるデザインルールが縮小されると、縮小された分だけ回路規模が小さくなるため、コストをも低減することができる。これに対し、アナログ回路の場合はデザインルールが縮小されても回路規模を小さくする恩恵を受けにくい。言い換えれば、アナログ回路はシステムLSI(CMOS)化する際に、デジタル回路と比べて大きい面積を専有するため、コストアップの要因になる。
【0012】
また、第2の方法のように、アナログ等化器203を用いずにデジタル化した後にデジタル等化器を用いる場合には、アナログ等化器203と同一の性能を実現するにあたって、デジタル等化器の前段に位置するA/D変換器205の1ビット当たりの分解能を高める必要がある。しかしながら、高速動作が必要なA/D変換器205は、A/D変換を行なうビット数に比例して回路規模が増大するため、変換ビット数を増やすことによってA/D変換時の分解能を高めようとすると、回路規模が増大してしまうという問題が生じる。さらに、回路規模が増大すると、回路遅延が増えて処理可能な信号帯域が低下してしまうため、処理速度が劣化する。
【0013】
本発明は、前記従来の問題を解決し、デジタル等化器を用いながらも、回路規模を増大させることなく、効率良く且つ振幅差が大きいアナログ信号を波形等化できるようにすることを目的とする。
【0014】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、情報記憶再生装置を、光ピックアップからの出力信号をアナログ等化器を通さずにデジタル信号に変換した後、変換されたデジタル信号をデジタル等化器に通す構成に加え、D/A変換を行なう際には、変換されたデジタル信号からクロック信号を抽出し、抽出したクロック信号から2以上の整数倍のオーバサンプリングを行なう構成とする。
【0015】
具体的に、本発明に係る情報記憶再生装置は、入力されたアナログ信号を所定の振幅レベルに増幅して出力する可変利得アンプと、増幅されたアナログ信号のノイズ成分を除去する低域通過フィルタと、低域通過フィルタから出力されるアナログ信号を第1のデジタル信号に変換して出力するA/D変換器と、第1のデジタル信号に対して波形等化を行なって第2のデジタル信号を出力するデジタル等化器と、第1のデジタル信号から振幅情報を検出し、検出した振幅情報から制御情報を生成して可変利得アンプに出力する振幅情報検出回路と、第2のデジタル信号から同期用のクロック信号を抽出し、抽出したクロック信号をA/D変換器及びデジタル等化器に出力する同期抽出回路(クロックリカバリ回路)と、同期抽出回路からの出力を分周して出力する分周器とを備え、同期抽出回路は、A/D変換器に対してチャネルクロックを規定する周波数のn(但し、nは2以上の整数とする。)倍の周波数を持つサンプリングクロック信号を出力し、A/D変換器は、入力されたサンプリングクロック信号により、オーバサンプリングを行なう。
【0016】
本発明の情報記憶再生装置によると、A/D変換器から出力される第1のデジタル信号に対して波形等化を行なうデジタル等化器を備えているため、アナログ信号処理を行なうアナログ回路部の回路規模を縮小することができる。その上、同期抽出回路は、A/D変換器に対してチャネルクロックを規定する周波数のn倍の周波数を持つサンプリングクロック信号を出力し、A/D変換器は、n倍の周波数のサンプリングクロック信号によりオーバサンプリングを行なうため、A/D変換器の分解能を等価的に向上させることができる。従って、デジタル等化器により処理されるデジタル信号は、オーバサンプリングのサンプリング比の値に応じて波形等化の精度が向上するため、アナログ回路部の回路規模を小さくしながら、再生された第2のデジタル信号の電気的特性を良好にすることができる。
【0017】
本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値からいずれか1つのサンプリング値を選択し、選択したサンプリング値を同期抽出回路に出力するデータ位相比較器をさらに備えていることが好ましい。
【0018】
このようにすると、同期抽出回路は、波形等化されたデータ信号である第2のデジタル信号から同期用のクロック信号を抽出する際に、データ位相比較器によって、n通りのサンプリング値から選択されたデータを用いるため、例えば同期クロックの引き込み時間を短縮できるようなサンプリング値を選択すれば、再生信号の品質を上げることができる。
【0019】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から隣り合う2つのサンプリング値を選択し、選択した2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【0020】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力する移動平均値演算器をさらに備えていることが好ましい。
【0021】
また、本発明の情報記憶再生装置は、第2のデジタル信号に含まれるn通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して加算演算、減算演算又は補間演算を行ない、その演算結果であるサンプリング値を同期抽出回路に出力するサンプル値演算器をさらに備えていることが好ましい。
【0022】
また、本発明の情報記憶再生装置は、サンプル値演算器と同期抽出回路との間に設けられ、サンプル値演算器の出力信号から不要な信号成分を除去するフィルタをさらに備えていることが好ましい。
【0023】
本発明の情報記憶再生装置は、第2のデジタル信号に対して、チャネルレートを規定する周波数に戻すダウンサンプリング回路をさらに備えていることが好ましい。
【0024】
このようにすると、ダウンサンプリング回路から出力されるデジタル信号は通常のチャネルレート(データレート)に戻るため、後段に設けられるデジタル回路は、通常のチャネルレートで信号処理を行なうことができる。
【0025】
また、本発明の情報記憶再生装置は、A/D変換器の前段に設けられ、A/D変換器が持つダイナミックレンジにアナログ信号が収まるようにアナログ信号における振幅の中心軸からのずれを調整するオフセット制御回路とをさらに備えていることが好ましい。
【0026】
この場合に、本発明の情報記憶再生装置は、第1のデジタル信号から、入力されたアナログ信号のオフセットを検出し、検出したオフセット値をオフセット制御回路に出力するオフセット検出回路と、第2のデジタル信号の信頼性を向上する演算回路と、第2のデジタル信号に対して2値化を行なう2値化回路とをさらに備えていることが好ましい。
【0027】
本発明の情報記憶再生装置において、同期抽出回路は、電圧制御発振器を含むことが好ましい。
【0028】
また、本発明の情報記憶再生装置において、同期抽出回路は、位相同期ループ回路を含むことが好ましい。
【0029】
【発明の実施の形態】
本発明の一実施形態について図面を参照しながら説明する。
【0030】
図1は本発明の一実施形態に係る情報記憶再生装置であって、光ディスク装置における波形等化部を含む要部のブロック構成を示している。
【0031】
図1に示すように、本実施形態に係る光ディスク装置は、光ピックアップ100から出力された微弱なアナログ信号を所定の振幅レベルにまで動的に増幅する可変利得アンプ(variable gain amplifier:VGA)11と、所定の振幅レベルに増幅されたアナログ信号から高域のノイズ成分を除去するアナログ低域通過フィルタ(low−pass filter:LPF)12と、後段のA/D変換器14が持つダイナミックレンジにアナログ信号が収まるように該アナログ信号における振幅の中心軸からのずれ(オフセット)を調整するオフセット制御回路13と、オフセット調整されたアナログ信号A1に対してチャネルクロックのn(但し、nは2以上の整数とする。以下同様。)倍の周波数のオーバサンプリングを行なうことにより、アナログ信号A1を第1のデジタル信号D1に変換して出力するA/D変換器14と、第1のデジタル信号D1に変換された再生信号の波形等化をデジタル的に行なって第2のデジタル信号D2を出力するデジタル等化器15と、第1のデジタル信号D1から振幅情報を検出し、検出した振幅情報からVGA11に対する制御情報を生成してVGA11に出力する振幅情報検出回路16と、第1のデジタル信号D1のオフセット量を検出して、オフセット制御回路13を制御するオフセット検出回路17と、第2のデジタル信号D2からA/D変換の同期用のシステムクロック信号を抽出し、抽出したシステムクロック信号をA/D変換器14及びデジタル等化器15に出力する同期抽出回路としてのPLL回路18と、PLL回路18によって生成され、第2のデジタル信号D2の周波数をチャネルクロックに分周する分周器19と、オーバーサンプリングされた第2のデジタル信号D2をチャネルクロックを規定する周波数(チャネルレート)に戻す、いわゆるダウンサンプリングを行なうダウンサンプリング回路20と、第2のデジタル信号D2の信頼性を向上する、例えばダウンサンプリング回路20から出力された信号を入力とし、入力された信号の歪みを補正する適応フィルタ、又はPRLMを用いたビタビ復号の処理を行なう演算回路21と、本装置から出力される出力信号であって、入力されたアナログ信号の2値化を行なう2値化回路22とを備えている。
【0032】
なお、チャネルクロックとは、再生したデジタル信号(データ信号)の同期を取るクロック信号であり、システムクロックとはA/D変換時のオーバサンプリング用のクロック信号である。
【0033】
また、クロックリカバリ回路である同期抽出回路は、PLL回路に限られず、周波数比較器及び位相比較器を含む電圧制御発振器(voltage controlled oscllator:VCO)を用いても良い。また、オーバサンプリング比の値は、2の倍数が好ましく、さらには2のべき乗(=2n )が好ましい。
【0034】
また、ここでは、VGA11からA/D変換器14までをアナログ回路部101と呼び、デジタル等化器15から2値化回路22までをデジタル回路部102と呼ぶ。
【0035】
以下、前記のように構成された光ディスク装置の動作を説明する。
【0036】
まず、光ピックアップ100は、所望のデータが記録された光ディスク(図示せず)における記録面に読み出し光(レーザ光)を照射し、該光ディスクからの反射光を電気信号(アナログ信号)に変換して出力する。このとき、光ピックアップ100から出力されるアナログ信号は、微弱であり、その上、光ディスク又は該光ディスクに記録されている記録データ領域及びレーザ光の焦点位置を制御するサーボ回路の諸特性に依存して、その振幅には図2(a)に示すようなばらつきが生じる。このようなばらつきを有するアナログ信号は、VGA11に入力されると、VGA11において、入力信号に応じてその振幅(出力値)が変化する振幅情報検出回路16からの制御信号による自動利得制御(automatic gain controll:AGC)機能によって、入力されたアナログ信号は図2(b)に示すようにその振幅が一定となる。
【0037】
次に、VGA11によりその振幅が一定とされたアナログ信号は、アナログLPF12に入力される。アナログLPF12は、後段の信号処理部における処理の阻害要因となる信号帯域外のノイズを低減すると共に、A/D変換器14に発生する折り返し歪みを防止するために、入力されたアナログ信号の高域成分を除去する。
【0038】
次に、アナログLPF12により高域成分を除去されたアナログ信号は、オフセット制御回路13に入力される。オフセット制御回路13は、図3(a)に示すように、入力されたアナログ信号の振幅の中心軸がずれていたとしても、図3(b)に示すように、A/D変換器14のダイナミックレンジにアナログ信号が収まるようにオフセットを除去する。
【0039】
次に、オフセット制御回路13により振幅の中心軸のずれを矯正されたアナログ信号は、A/D変換器14に入力される。ここで、A/D変換器14は、PLL回路18から出力される、チャネルレートを規定するチャネルクロックのn倍の周波数を持つサンプリングクロックを用いた、いわゆるオーバサンプリングによって、アナログ信号を第1のデジタル信号D1に変換する。
【0040】
次に、A/D変換器14により、チャネルレートのn倍でオーバサンプリングされて変換された第1のデジタル信号D1は、デジタル等化器15に入力され、波形等化を施されて第2のデジタル信号D2として出力される。デジタル等化器15において、入力された第1のデジタル信号D1は、オーバサンプリングされているため、チャネルレートでサンプリングされたデジタル信号を波形等化する場合と比べて、オーバサンプリング比の値nに応じた精度で波形等化を行なえるので、従来のアナログ等化器を用いた場合と同様の性能を得ることができる。その上、折り返し歪みが発生する周波数もn倍となるため、アナログLPF12に要求される性能を緩和することができる。
【0041】
同時に、A/D変換器14により変換された第1のデジタル信号D1は、振幅情報検出回路16及びオフセット検出回路17に並列に入力される。振幅検出回路16は、第1のデジタル信号D1の振幅を監視し、該第1のデジタル信号D1の振幅が一定の振幅値となるように、VGA11におけるゲイン(利得)を制御する。また、オフセット検出回路17は、入力された第1のデジタル信号D1のオフセット量を検出して、オフセット制御回路13に出力する。
【0042】
次に、デジタル等化器15から出力される第2のデジタル信号D2は、PLL回路18に入力され、PLL回路18は、第2のデジタル信号D2から同期用のシステムクロック(オーバサンプリングクロック)信号を抽出し、抽出したシステムクロック信号をA/D変換器14及びデジタル等化器15に出力する。なお、図示はしていないが、PLL回路18は周波数比較器、位相比較器及びループフィルタを含む。なお、PLL回路18は、システムクロック以上の周波数を持つ信号をも出力可能である。
【0043】
分周器19は、PLL回路18から出力されるシステムクロック信号を分周してチャネルクロックに変換し、変換したチャネルクロックをダウンサンプリング回路20、演算回路21及び2値化回路22にそれぞれ供給する。なお、分周器19は、チャネルクロック以下の周波数を持つ信号をも出力可能である。
【0044】
次に、デジタル等化器15から出力される第2のデジタル信号D2は、後段のダウンサンプリング回路20に入力され、そこで、チャネルレートを規定する周波数に戻され、いわゆるダウンサンプリングされる。
【0045】
続いて、チャネルレートにまでダウンサンプリングされた第2のデジタル信号D2は、後段の演算回路21及び2値化回路22に順次入力される。
【0046】
なお、ダウンサンプリング回路20の後段に設けた演算回路21は必ずしも設ける必要はない。
【0047】
以上説明したように、本実施形態に係る光ディスク装置は、アナログ回路部101にアナログ等化器を設けずに、代わりにデジタル回路部102にデジタル等化器15を設けている。これにより、アナログ回路部101の回路規模を縮小でき、且つ消費電力をも削減できる。
【0048】
さらに、A/D変換器14はn倍のオーバサンプリングによって第1のデジタル信号D1に変換されるため、オーバサンプリングされて変換された第1のデジタル信号D1に対する波形等化処理は、オーバサンプリング比の値nに応じて高精度に行なうことができる。その結果、光ピックアップ100から出力される微弱なアナログ信号のデジタル信号への変換を、回路規模を縮小しながら高精度におこなうことができる。
【0049】
(実施形態の第1変形例)
以下、本発明の一実施形態の第1変形例について図面を参照しながら説明する。
【0050】
図4は本発明の一実施形態の第1変形例に係る光ディスク装置におけるデジタル等化器を含むデジタル回路部のブロック構成を示している。図4において、図1に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。また、演算回路21を設けない構成としている。
【0051】
図4に示すように、第1変形例に係るデジタル回路部102には、ダウンサンプリング回路20から出力されるデジタル信号と、分周器19から出力されるチャネルクロック信号とを受け、第2のデジタル信号D2に含まれるn通りのサンプリング値からいずれか1つのサンプリング値を選択し、選択したサンプリング値をPLL回路18に出力するデータ位相比較器25が設けられている。
【0052】
ここで、データ位相比較器25の動作を図5に基づいて説明する。
【0053】
図5に示すように、第1変形例においては、例えばシステムクロックは、外部に出力する再生信号(データ信号)を扱う際の同期信号であるチャネルクロックの4倍の周波数を持つ。すなわち、A/D変換時におけるサンプリング比nの値を4に設定している。符号d0、d1、d2及びd3は、入力されたアナログ信号A1から変換されて得られた各サンプリング値(デジタル信号)を表わしている。因みに、オーバサンプリングを行なわない従来の場合には、アナログ信号A1に対するサンプリング値はd0のみとなる。
【0054】
データ位相比較器25は、このd0〜d3の4通りのサンプリング値からいずれか1つのサンプリング値を選択すれば、データの再生が可能となる。好ましい選択条件としては、例えばサンプリング値d2を基準とし、その4サンプルごとの信号を抽出して処理を行なうようにすれば良い。
【0055】
(第2変形例)
次に、第2変形例として、データ位相比較器25に代えて、移動平均値演算器を設ける。第2変形例に係る移動平均値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から隣り合う2つのサンプリング値を選択し、選択した2つのサンプリング値に対して移動平均の演算を行ない、例えば(d0+d1)/2の演算を行なってその演算結果をPLL回路18に出力する。これにより、A/D変換時の分解能を向上することができる。
【0056】
(第3変形例)
次に、第3変形例として、データ位相比較器25に代えて、移動平均値演算器を設ける。第3変形例に係る移動平均値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して移動平均の演算を行ない、例えば(d0+d1+d2)/3の演算を行なってその演算結果をPLL回路18に出力する。このようにしても、A/D変換時の分解能を向上することができる。を
(第4変形例)
次に、第4変形例として、データ位相比較器25に代えて、サンプル値演算器を設ける。第4変形例に係るサンプル値演算器は、第2のデジタル信号D2に含まれる1チャネルクロック当たり4通りのサンプリング値d0〜d3から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して加算演算、減算演算又は補間演算を行なって、その演算結果をPLL回路18に出力する。
【0057】
さらにこの場合には、サンプル値演算器とPLL回路18との間に、該サンプル値演算器の出力信号から不要な信号成分を除去するフィルタを設けるのが好ましい。
【0058】
【発明の効果】
本発明に係る情報記憶再生装置によると、A/D変換器により変換されて得られたデジタル信号に対して波形等化を行なうため、アナログ回路部の回路規模を縮小できると共に、A/D変換器がオーバサンプリングを行なうため、A/D変換器の分解能を等価的に向上させることができる。その結果、アナログ回路部の回路規模を小さくしながら、再生されるデジタル信号の電気的特性を良好にすることができる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係る情報記憶再生装置における波形等化部を含む要部を示すブロック図である。
【図2】(a)及び(b)は本発明の一実施形態に係る情報記憶再生装置における振幅情報検出回路の動作を示し、(a)は振幅情報検出回路を動作させない場合の信号振幅を表わすグラフであり、(b)は振幅情報検出回路を動作させた場合の信号振幅を表わすグラフである。
【図3】(a)及び(b)は本発明の一実施形態に係る情報記憶再生装置におけるオフセット制御回路の動作を示し、(a)はオフセット制御回路に入力される前の信号を表わすグラフであり、(b)はオフセット制御回路に入力された後の信号を表わすグラフである。
【図4】本発明の一実施形態の第1変形例に係る情報記憶再生装置における波形等化部のデジタル回路部を示すブロック図である。
【図5】本発明の一実施形態の第1変形例に係る情報記憶再生装置における波形等化部の動作を示すタイミング図である。
【図6】従来の光ディスク装置における波形等化部を含む要部を示すブロック図である。
【符号の説明】
100 光ピックアップ
101 アナログ回路部
102 デジタル回路部
11 可変利得アンプ(VGA)
12 アナログ低域通過フィルタ(LPF)
13 オフセット制御回路
14 A/D変換器
15 デジタル等化器
16 振幅情報検出回路
17 オフセット検出回路
18 PLL回路(同期抽出回路)
19 分周器
20 ダウンサンプリング回路
21 演算回路
22 2値化回路
25 データ位相比較器
Claims (11)
- 入力されたアナログ信号を所定の振幅レベルに増幅して出力する可変利得アンプと、
増幅されたアナログ信号のノイズ成分を除去する低域通過フィルタと、
前記低域通過フィルタから出力されるアナログ信号を第1のデジタル信号に変換して出力するA/D変換器と、
前記第1のデジタル信号に対して波形等化を行なって第2のデジタル信号を出力するデジタル等化器と、
前記第1のデジタル信号から振幅情報を検出し、検出した振幅情報から制御情報を生成して前記可変利得アンプに出力する振幅情報検出回路と、
前記第2のデジタル信号から同期用のクロック信号を抽出し、抽出したクロック信号を前記A/D変換器及びデジタル等化器に出力する同期抽出回路と、
前記同期抽出回路からの出力を分周して出力する分周器とを備え、
前記同期抽出回路は、前記A/D変換器に対してチャネルクロックを規定する周波数のn(但し、nは2以上の整数とする。)倍の周波数を持つサンプリングクロック信号を出力し、
前記A/D変換器は、入力された前記サンプリングクロック信号により、オーバサンプリングを行なうことを特徴とする情報記憶再生装置。 - 前記第2のデジタル信号に含まれる前記n通りのサンプリング値からいずれか1つのサンプリング値を選択し、選択したサンプリング値を前記同期抽出回路に出力するデータ位相比較器をさらに備えていることを特徴とする請求項1に記載の情報記憶再生装置。
- 前記第2のデジタル信号に含まれる前記n通りのサンプリング値から隣り合う2つのサンプリング値を選択し、選択した2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力する移動平均値演算器をさらに備えていることを特徴とする請求項1に記載の情報記憶再生装置。
- 前記第2のデジタル信号に含まれる前記n通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して移動平均の演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力する移動平均値演算器をさらに備えていることを特徴とする請求項1に記載の情報記憶再生装置。
- 前記第2のデジタル信号に含まれる前記n通りのサンプリング値から少なくとも2つのサンプリング値を選択し、選択した少なくとも2つのサンプリング値に対して加算演算、減算演算又は補間演算を行ない、その演算結果であるサンプリング値を前記同期抽出回路に出力するサンプル値演算器をさらに備えていることを特徴とする請求項1に記載の情報記憶再生装置。
- 前記サンプル値演算器と前記同期抽出回路との間に設けられ、前記サンプル値演算器の出力信号から不要な信号成分を除去するフィルタをさらに備えていることを特徴とする請求項5に記載の情報記憶再生装置。
- 前記第2のデジタル信号に対して、前記チャネルレートを規定する周波数に戻すダウンサンプリング回路をさらに備えていることを特徴とする請求項1に記載の情報記憶再生装置。
- 前記A/D変換器の前段に設けられ、前記A/D変換器が持つダイナミックレンジに前記アナログ信号が収まるように前記アナログ信号における振幅の中心軸からのずれを調整するオフセット制御回路とをさらに備えていることを特徴とする請求項1又は7に記載の情報記憶再生装置。
- 前記第1のデジタル信号から、入力されたアナログ信号のオフセットを検出し、検出したオフセット値を前記オフセット制御回路に出力するオフセット検出回路と、
前記第2のデジタル信号の信頼性を向上する演算回路と、
前記第2のデジタル信号に対して2値化を行なう2値化回路とをさらに備えていることを特徴とする請求項8に記載の情報記憶再生装置。 - 前記同期抽出回路は、電圧制御発振器を含むことを特徴とする請求項1〜9のうちのいずれか1項に記載の情報記憶再生装置。
- 前記同期抽出回路は、位相同期ループ回路を含むことを特徴とする請求項1〜9のうちのいずれか1項に記載の情報記憶再生装置。
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