JP2004319994A

JP2004319994A - Method for manufacturing printed wiring board

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Publication number: JP2004319994A
Application number: JP2004095922A
Authority: JP
Inventors: Eiji Hirata; 英二平田
Original assignee: Nippon CMK Corp; CMK Corp
Current assignee: Nippon CMK Corp; CMK Corp
Priority date: 2003-04-01
Filing date: 2004-03-29
Publication date: 2004-11-11
Anticipated expiration: 2024-03-29
Also published as: JP4383219B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing a printed wiring board which can deposit or fill plating stably and evenly in a pierced hole or an unpierced hole to form a via hole for interlayer connection and keep the thickness of metal foil or a wiring circuit constant to make easy to form a minute wiring circuit and to perform impedance matching. <P>SOLUTION: The method for manufacturing a printed wiring board with a via hole for interlayer connection includes a process of making a barrier metal layer at least on the front side of the wiring circuit and/or the metal foil formed on the outer layer of an insulator substrate to prevent the wiring circuit and/or the metal foil from being etched by etching treatment during a following circuit formation process in the via hole. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明はプリント配線板の製造方法、特に高密度配線化に有利なプリント配線板の製造方法に関する。 The present invention relates to a method for manufacturing a printed wiring board, and more particularly to a method for manufacturing a printed wiring board which is advantageous for high-density wiring.

プリント配線板の回路形成方法は、銅箔などの金属箔上にエッチングレジストパターンを形成し、当該エッチングレジストパターンから露出した金属箔をエッチング処理して配線回路を形成するサブトラクティブ法と、回路と逆パターンのめっきレジストを形成し、当該めっきレジスト開口部にめっきを析出させて配線回路を形成するアディティブ法の２つに大別される。 A circuit forming method of a printed wiring board includes a subtractive method in which an etching resist pattern is formed on a metal foil such as a copper foil and a wiring circuit is formed by etching a metal foil exposed from the etching resist pattern, and a circuit. It is roughly classified into two types, an additive method in which a plating resist having an inverse pattern is formed, and plating is deposited in an opening of the plating resist to form a wiring circuit.

サブトラクティブ法はアディティブ法と比較して製造工程が容易なことから、非常に安価に製造することが可能であるが、スルーホール及びブラインドバイアホール等（以降、ビアホールと呼ぶことにする）の形成の際、絶縁基板全体に無電解めっき及び電解めっき処理を施す必要があるため、エッチングする導体厚さ（金属箔＋めっき）が非常に厚くなり、良好な配線回路形成が困難であった。特に、パターン幅／パターン間隙＝７５μｍ／７５μｍ以下の微細配線回路の形成には不向きな工法であった。 The subtractive method can be manufactured at a very low cost because the manufacturing process is easier than the additive method. However, the formation of through holes, blind via holes, and the like (hereinafter, referred to as via holes) is performed. In this case, since the entire insulating substrate needs to be subjected to electroless plating and electrolytic plating, the thickness of the conductor to be etched (metal foil + plating) becomes extremely large, and it has been difficult to form a favorable wiring circuit. In particular, this method is not suitable for forming a fine wiring circuit having a pattern width / pattern gap = 75 μm / 75 μm or less.

これに対してアディティブ法は、微細配線回路形成には有利であるが、絶縁層にめっきを析出して配線回路を形成するため、サブトラクティブ法のように、元から絶縁層に金属箔が積層された絶縁基板を加工するのと比較して、配線回路の密着性に劣る等の不具合を有していた。 On the other hand, the additive method is advantageous for forming fine wiring circuits, but since the wiring circuit is formed by depositing plating on the insulating layer, a metal foil is originally laminated on the insulating layer as in the subtractive method. Inferior in the adhesiveness of the wiring circuit as compared with processing the processed insulating substrate.

更に、プリント配線板の設計上、配線回路は基板面内に不均一に形成されるため、アディティブ法のように、選択めっきで配線回路を形成すると、配線回路が粗な部分では必要以上に電流が集中し、配線回路の厚みばらつきが大きくなる結果、インピーダンス整合がとりにくいなどの不具合も有していた。 Furthermore, in the design of a printed wiring board, the wiring circuit is formed unevenly on the surface of the board, so if the wiring circuit is formed by selective plating as in the additive method, the current in the rough portion of the wiring circuit will be more than necessary. As a result, the thickness variation of the wiring circuit becomes large, and as a result, impedance matching is difficult to be achieved.

このような不具合を解決するものとして、図９乃至図１０に示した如き構成のプリント配線板が既に報告されている（例えば特許文献１参照）。 As a solution to such a disadvantage, a printed wiring board having a configuration as shown in FIGS. 9 and 10 has already been reported (for example, see Patent Document 1).

図９乃至図１０は、図示しない内層コア基板上にビルドアップ配線層を形成する例を示したもので、まず、図９（ａ）に示したように、内層に形成された下層配線回路４ｂの形成層上に層間絶縁層１と銅箔等の金属箔２を順次積層し（例えば、樹脂付き銅箔を積層する）、次いで、図９（ｂ）に示したように、エッチング処理によって、上層配線回路４ａを形成する。次に、ビアホール形成用の非貫通孔６を、当該上層配線回路４ａの内の孔近傍部４ｃと所定間隔をあけて穿孔する（図９（ｃ）参照）。次に、図９（ｄ）に示したように、当該非貫通孔６を含んだ上層配線層回路４ａの形成層に無電解めっき１１を形成し、次いで、図９（ｅ）に示したように、当該非貫通孔６とその周囲を露出する開口部１２ａを有するめっきレジスト１２を形成する。次に、当該電解めっき処理を行うことによって、当該開口部に電解めっき７ａを析出させた後（図９（ｆ）参照）、当該めっきレジスト１２を剥離する（図１０（ｇ）参照）。そして、最後にソフトエッチングにより、余分な無電解めっき１１を除去することによって、ビアホール９ａを備えた図１０（ｈ）に示したプリント配線板１０を得る。 FIGS. 9 and 10 show an example in which a build-up wiring layer is formed on an inner core substrate (not shown). First, as shown in FIG. 9A, the lower wiring circuit 4b formed in the inner layer is formed. The interlayer insulating layer 1 and a metal foil 2 such as a copper foil are sequentially laminated on the formation layer (for example, a copper foil with a resin is laminated), and then, as shown in FIG. The upper wiring circuit 4a is formed. Next, a non-through hole 6 for forming a via hole is formed at a predetermined interval from the hole neighboring portion 4c in the upper wiring circuit 4a (see FIG. 9C). Next, as shown in FIG. 9D, the electroless plating 11 is formed on the formation layer of the upper wiring layer circuit 4a including the non-through hole 6, and then, as shown in FIG. Then, a plating resist 12 having the non-through hole 6 and an opening 12a exposing the periphery thereof is formed. Next, by performing the electrolytic plating treatment, the electrolytic plating 7a is deposited in the openings (see FIG. 9F), and then the plating resist 12 is peeled off (see FIG. 10G). Then, finally, the excess electroless plating 11 is removed by soft etching to obtain the printed wiring board 10 shown in FIG. 10H provided with the via holes 9a.

このように、上層配線パターンを電解めっき処理前に形成するようにしているため、サブトラクティブ法によっても微細配線回路を容易に形成することができる。 As described above, since the upper wiring pattern is formed before the electrolytic plating process, a fine wiring circuit can be easily formed even by a subtractive method.

しかし、上記のようにビアホール形成部のみにめっきを析出する方法では、以下のような不具合を有していた。 However, the method of depositing plating only in the via hole forming portion as described above has the following disadvantages.

まず第一に、標準的なめっき工法であるパネルめっき法でめっき処理した場合、本来、絶縁基板全体に対してめっきを析出させるパネルめっき法では、当該絶縁基板全体の１％程度の面積率でしかないビアホール形成部のみにめっきを析出させることは、めっきコントロール上、非常に困難であった。 First of all, when a plating process is performed by a panel plating method, which is a standard plating method, a panel plating method for depositing plating on the entire insulating substrate originally has an area ratio of about 1% of the entire insulating substrate. It is very difficult to deposit plating only in the via hole forming portion where there is only a plating control.

第二に、ビアホールはプリント配線板の設計上、基板面内に不均一に配置されており、少数あるいは単独で存在しているところでは、電流が必要以上に集中し、めっき析出形状が基板面内において非常に不安定であった。 Second, via holes are unevenly arranged on the board surface due to the design of the printed wiring board. Very unstable within.

ところで、多層プリント配線板では高密度配線化を図るために、両面コア、又は多層コアにおけるビアホール上に、上層のビアホールを配置する場合があり、この場合、コアのビアホール表面を平滑にする必要があるため、ビアホール内に絶縁樹脂や導電性樹脂を充填した後、ビアホール上に蓋めっきを形成して平坦化する、或いは、ビアホール内にめっきを充填して平坦化する方法が取られているが、近年では、高密度配線化の要求により孔径が非常に小さくなってきたため、樹脂の充填が難しくなり、その結果、めっきを充填するケースが増えてきている。 By the way, in order to achieve high-density wiring in a multilayer printed wiring board, an upper layer via hole may be disposed on a via hole in a double-sided core or a multilayer core. In this case, it is necessary to smooth the via hole surface of the core. For this reason, after filling the via hole with an insulating resin or a conductive resin, a method of forming a cover plating on the via hole and flattening it, or filling the via hole with plating to flatten it is used. In recent years, since the hole diameter has become extremely small due to the demand for high-density wiring, it is difficult to fill the resin, and as a result, the number of cases where the plating is filled is increasing.

このようにビアホールにめっきを充填するものとして、図１１に示した如き構成のプリント配線板の製造方法が既に報告されている（例えば特許文献２参照）。 As a method of filling the via holes with plating, a method of manufacturing a printed wiring board having a configuration as shown in FIG. 11 has already been reported (for example, see Patent Document 2).

図１１は上記したプリント配線板の概略断面工程図であり、まず、絶縁基材１ａの上下に金属箔２ａ、２ｂが積層された絶縁基板３を用意し、上層金属箔２ａから下層金属箔２ｂに達する非貫通孔６を穿孔する（図１１（ａ）参照）。次に、当該下層金属箔２ｂを給電層として電解めっき処理を行い、当該非貫通孔６にめっき７を充填させる（図１１（ｂ）参照）。このとき、上層金属箔２ａには給電しないため、当該上層金属箔２ａが溶出し、厚みが徐々に薄くなり、また、給電層たる下層金属箔２ｂは露出しているため、めっき７が徐々に析出し、厚さを増してくる。次に、図１１（ｃ）に示したように、当該非貫通孔６内のめっき７が上層金属箔２ａに達すると、当該上層金属箔２ａにも給電され、めっき７が徐々に析出する。そして、図１１（ｄ）に示したように、適時に給電を停止することにより、上下の金属箔２ａ、２ｂの厚みを所望の厚みにするというものである。 FIG. 11 is a schematic cross-sectional process diagram of the above-described printed wiring board. First, an insulating substrate 3 in which metal foils 2a and 2b are laminated above and below an insulating base 1a is prepared. (See FIG. 11A). Next, electrolytic plating is performed using the lower metal foil 2b as a power supply layer to fill the non-through holes 6 with plating 7 (see FIG. 11B). At this time, since power is not supplied to the upper metal foil 2a, the upper metal foil 2a is eluted and the thickness gradually decreases, and since the lower metal foil 2b serving as the power supply layer is exposed, the plating 7 gradually increases. Precipitates and increases in thickness. Next, as shown in FIG. 11C, when the plating 7 in the non-through hole 6 reaches the upper metal foil 2a, power is also supplied to the upper metal foil 2a, and the plating 7 is gradually deposited. Then, as shown in FIG. 11D, by stopping power supply in a timely manner, the thickness of the upper and lower metal foils 2a and 2b is set to a desired thickness.

このように、非貫通孔にめっきを充填させるとともに下層金属箔の表面（即ち、給電層）にもめっきを析出させる構成としているため（即ち、めっき面積率を高くしているため）、安定して非貫通孔にめっきを析出させることができる。
特開２００１−３０８５３０号公報特開２０００−１８８４７１号公報 As described above, since the non-through holes are filled with plating and the plating is deposited also on the surface of the lower metal foil (that is, the power supply layer) (that is, the plating area ratio is increased), the plating is stable. Thus, plating can be deposited in the non-through holes.
JP 2001-308530 A JP 2000-188471 A

しかし、上記構成では、金属箔の厚み制御として、電解めっきの給電を適時に停止するようにして制御していたため、金属箔の厚み調整が不十分であった。また、前記特許文献２の他の製造方法として、給電層である下層金属箔の表面にめっきレジストを形成し、下層金属箔表面にはめっきを析出させない構成とすることによって、下層金属箔の厚みをそのままにするという製造方法も既に報告されているが、結局、めっき面積率が極端に低くなり（ビアホール用の非貫通孔のみのめっき形成となる）、尚且つビアホールの配置の粗密により、電流が局所的に集中してしまうため、非貫通孔に均一にめっきを充填するのは非常に困難であった。 However, in the above configuration, the thickness of the metal foil was controlled such that the power supply to the electrolytic plating was stopped in a timely manner, and thus the thickness adjustment of the metal foil was insufficient. Further, as another manufacturing method of Patent Document 2, a plating resist is formed on the surface of a lower metal foil serving as a power supply layer, and plating is not deposited on the surface of the lower metal foil. Has been already reported, but in the end, the plating area ratio becomes extremely low (the plating is formed only in the non-through holes for via holes). However, it is very difficult to uniformly fill the non-through holes with plating.

本発明は、層間接続用のビアホールを形成する際のめっきを、貫通孔、又は非貫通孔内に安定して（均一に）析出（或いは充填）することができ、且つ、金属箔（又は、配線回路）の厚みを一定に保ち、微細配線回路形成、及びインピーダンス整合を容易に行うことができるプリント配線板の製造方法を提供することを目的とする。 The present invention can stably (uniformly) deposit (or fill) plating in forming a via hole for interlayer connection in a through-hole or a non-through-hole, and can use a metal foil (or It is an object of the present invention to provide a method for manufacturing a printed wiring board, which can maintain a constant thickness of a wiring circuit, and easily form a fine wiring circuit and perform impedance matching.

上記目的を達成すべく請求項１に係る本発明は、層間接続用のビアホールを備えたプリント配線板の製造方法であって、当該ビアホール形成のためのめっき処理工程前において、少なくとも絶縁基板の外層に形成された配線回路及び／又は金属箔の表側面に、後のビアホール部の回路形成の際のエッチング処理により当該外層配線回路及び／又は金属箔がエッチングされることを防止するバリア金属層を設ける工程を有することを特徴とするものである。 In order to achieve the above object, the present invention relates to a method for manufacturing a printed wiring board having via holes for interlayer connection, wherein at least an outer layer of the insulating substrate is provided before a plating process for forming the via holes. A barrier metal layer for preventing the outer wiring circuit and / or the metal foil from being etched by the etching process at the time of forming the circuit of the via hole later on the front surface of the wiring circuit and / or the metal foil formed in the above. It is characterized by having a providing step.

これにより、ビアホール形成部に安定してめっきを析出（或いは充填）することができ、且つ、外層に一定の厚みの微細配線回路を容易に形成することができる。 As a result, plating can be stably deposited (or filled) in the via hole formation portion, and a fine wiring circuit having a constant thickness can be easily formed in the outer layer.

また、請求項２に係る本発明は、前記請求項１に係る発明において、バリア金属層を設けた後、ビアホール形成のためのめっき処理を、当該ビアホールの底部側に形成されたバリア金属層を有する配線回路及び／又は金属箔形成面を給電層とする電解めっき処理で行ない、当該電解めっきを、ビアホール用の非貫通孔に充填させるとともに当該給電層の表面にも析出させることを特徴とするプリント配線板の製造方法である。 According to a second aspect of the present invention, in the first aspect of the present invention, after providing the barrier metal layer, plating treatment for forming a via hole is performed by removing the barrier metal layer formed on the bottom side of the via hole. It is performed by an electrolytic plating process using the wiring circuit and / or the metal foil forming surface having the power supply layer as the power supply layer, and the electrolytic plating is filled in the non-through hole for the via hole and deposited on the surface of the power supply layer. This is a method for manufacturing a printed wiring board.

これにより、片側給電層からめっきを安定して孔内に充填することができ、尚且つ、外層に一定の厚みの微細配線回路を容易に形成することができる。 Thereby, the plating can be stably filled from the one side power supply layer into the holes, and a fine wiring circuit having a constant thickness can be easily formed in the outer layer.

層間接続用のビアホールを有するプリント配線板を、本発明の製造方法で製造することで、当該ビアホールに安定してめっきを析出（或いは充填）することができ、且つ、金属箔（又は、配線パターン）の厚みを一定に保ち、ファインパターン形成、及びインピーダンス整合を容易に行うことができる。 By manufacturing a printed wiring board having via holes for interlayer connection by the manufacturing method of the present invention, plating can be stably deposited (or filled) in the via holes, and a metal foil (or wiring pattern) can be formed. ) Can be maintained at a constant thickness, and fine pattern formation and impedance matching can be easily performed.

本発明の第一の実施の形態を、図１乃至図２を用いて説明する。 A first embodiment of the present invention will be described with reference to FIGS.

図１乃至図２は、上記図９乃至図１０で示した例と同様に、図示しない内層コア基板上にビルドアップ配線層を形成する例（ビアホールにめっきを充填）を示したもので、まず、図１（ａ）に示したように、内層に形成された下層配線回路４ｂの形成層上に層間絶縁層１と銅箔等の金属箔２を順次積層し（例えば、樹脂付き銅箔を積層する）、次いで、図１（ｂ）に示したように、エッチング処理によって、上層配線回路４ａを形成する。次に、図１（ｃ）に示したように、上層配線回路４ａを含んだ外層全面に、後のビアホール形成の際の電解めっき７、及び図示しない無電解めっきとはエッチング条件の異なる金属薄膜からなるバリア金属層５を形成する。当該バリア金属層５としては、後のビアホール部の回路形成の際に、上層配線回路４ａがエッチングされなければいずれの金属でも良く、例えば、無電解めっき処理による、Ｎｉ、Ｓｎ、Ａｇ等が挙げられる。また、当該バリア金属層５としては、剥離性を留意して選択することが製造工程上好ましい。例えば、Ｎｉを例にとると、ＮｉやＮｉ−Ｂめっきでは剥離が容易であるが、Ｎｉ−Ｐめっきでは、リン濃度が高いと剥離が困難になるため、３％以下の低リンのものが好ましいといった具合である。次に、図１（ｄ）に示したように、レーザ照射により、下層配線回路４ｂに達する非貫通孔６を穿孔した後、当該非貫通孔６内のデスミア処理を行い、次いで、当該非貫通孔６を含んだ外層全面に、図示しない無電解めっき（例えば無電解銅めっき）を形成し、当該無電解めっきを給電層として電解めっき（例えばフィルドビア用のめっき液を用いた電解銅めっき）処理を行い、当該非貫通孔６にめっき７を充填するとともに、外層にもめっき７を析出させる。次に、図２（ｆ）に示したように、ビアホール９とそのランド部の回路形成を行った後、外層に露出しているバリア金属層５をエッチング除去することによって、図２（ｇ）に示したプリント配線板１０を得る。 FIGS. 1 and 2 show an example of forming a build-up wiring layer on a not-shown inner core substrate (filling a via hole with plating), similarly to the examples shown in FIGS. 9 and 10 above. As shown in FIG. 1A, an interlayer insulating layer 1 and a metal foil 2 such as a copper foil are sequentially laminated on a formation layer of a lower wiring circuit 4b formed in an inner layer (for example, a copper foil with resin is Then, as shown in FIG. 1B, the upper wiring circuit 4a is formed by an etching process. Next, as shown in FIG. 1 (c), the entire surface of the outer layer including the upper wiring circuit 4a is subjected to electrolytic plating 7 for forming a via hole later, and a metal thin film having etching conditions different from those of electroless plating (not shown). Is formed. As the barrier metal layer 5, any metal may be used as long as the upper wiring circuit 4a is not etched at the time of forming a circuit of a via hole portion later, and examples thereof include Ni, Sn, Ag, and the like by electroless plating. Can be In addition, it is preferable that the barrier metal layer 5 is selected in consideration of the releasability in terms of a manufacturing process. For example, taking Ni as an example, peeling is easy with Ni or Ni-B plating, but peeling is difficult with Ni-P plating when the phosphorus concentration is high. It is preferable. Next, as shown in FIG. 1D, after the non-through hole 6 reaching the lower wiring circuit 4b is pierced by laser irradiation, a desmear process in the non-through hole 6 is performed. Electroless plating (for example, electroless copper plating) (not shown) is formed on the entire outer layer including the holes 6 and electrolytic plating (for example, electrolytic copper plating using a plating solution for filled via) is performed using the electroless plating as a power supply layer. To fill the non-through holes 6 with the plating 7 and deposit the plating 7 also on the outer layer. Next, as shown in FIG. 2F, after forming a circuit in the via hole 9 and the land portion thereof, the barrier metal layer 5 exposed in the outer layer is removed by etching, thereby forming the via hole 9 in FIG. Is obtained.

続いて、図３乃至図４を用いて、第二の実施の形態について説明する。 Next, a second embodiment will be described with reference to FIGS.

図３乃至図４は、上記と同様に、図示しない内層コア基板上にビルドアップ配線層を形成する例を示したもので、まず、図３（ａ）に示したように、内層に形成された下層配線回路４ｂの形成層上に層間絶縁層１と銅箔等の金属箔２を順次積層し（例えば樹脂付き銅箔を積層する）、次いで、レーザ照射により、下層配線回路４ｂに達する非貫通孔６を穿孔する（図３（ｂ）参照）。次に、図３（ｃ）に示したように、電解めっき、或いは無電解めっき（本実施の形態では、置換めっきを用いた例を示しており、金属箔２の表側面と非貫通孔６から露出した下層配線回路４ｂの表面に、バリア金属層が形成されている。因みに、電解めっきを用いた場合には、金属箔２の表面のみに形成される。）により、バリア金属層５を形成し、次いで、非貫通孔６を含んだ外層全面に、図示しない無電解めっき（例えば無電解銅めっき）を形成した後、電解めっき（例えばフィルドビア用のめっき液を用いた電解銅めっき）処理を行い、非貫通孔６にめっき７を充填するとともに外層にも当該めっき７を析出させる（図３（ｄ）参照）。次に、図３（ｅ）に示したように、ビアホール９とそのランド部の回路形成を行った後、図４（ｆ）に示したように、外層に露出しているバリア金属層５をエッチング除去し（バリア金属層５を除去する前に、ビアホール９とそのランド部に、５〜１０μｍ程度のエッチング処理を施して、当該ビアホール９とそのランド部のめっき段差を小さくすることもできる）、次いで、露出した金属箔２に回路形成を行うことによって、外層に上層配線回路４ａが形成された図４（ｇ）のプリント配線板１０を得る。 3 and 4 show an example in which a build-up wiring layer is formed on an inner core substrate (not shown) in the same manner as described above. First, as shown in FIG. An interlayer insulating layer 1 and a metal foil 2 such as a copper foil are sequentially laminated on a formation layer of the formed lower wiring circuit 4b (for example, a copper foil with a resin is laminated). A through hole 6 is formed (see FIG. 3B). Next, as shown in FIG. 3C, electrolytic plating or electroless plating (in this embodiment, an example using displacement plating is shown, and the front side surface of the metal foil 2 and the non-through hole 6 are formed. The barrier metal layer is formed on the surface of the lower wiring circuit 4b exposed from the surface. By the way, when electrolytic plating is used, the barrier metal layer is formed only on the surface of the metal foil 2.) After forming, and then forming an unillustrated electroless plating (for example, electroless copper plating) on the entire outer layer including the non-through hole 6, electrolytic plating (for example, electrolytic copper plating using a plating solution for filled via) is performed. To fill the non-through holes 6 with the plating 7 and also deposit the plating 7 on the outer layer (see FIG. 3D). Next, as shown in FIG. 3E, after forming a circuit of the via hole 9 and the land portion thereof, as shown in FIG. 4F, the barrier metal layer 5 exposed to the outer layer is removed. Etching removal (Before removing the barrier metal layer 5, the via hole 9 and its land may be subjected to an etching process of about 5 to 10 μm to reduce the plating step between the via hole 9 and its land.) Then, a circuit is formed on the exposed metal foil 2 to obtain the printed wiring board 10 of FIG. 4 (g) in which the upper wiring circuit 4a is formed on the outer layer.

上記第一、第二の実施の形態とすることにより、ビアホールにめっきを充填する際、外層にもめっきを析出させているため、安定してビアホールにめっきを充填することができる。また、上層配線回路、及び金属箔は、バリア金属箔で保護されているため、一定の厚みを確保することができ、その結果、微細配線回路を容易に形成することができる。 According to the first and second embodiments, when filling the via hole with plating, plating is also deposited on the outer layer, so that the via hole can be filled with plating stably. In addition, since the upper wiring circuit and the metal foil are protected by the barrier metal foil, a certain thickness can be secured, and as a result, a fine wiring circuit can be easily formed.

また、上記第一、第二の実施の形態では、非貫通孔６のデスミア処理の際に、外層に露出する層間絶縁層１が全く存在しないこととなる。従って、図９乃至図１０に示した構成では、非貫通孔６のデスミア処理の際に、配線回路非形成部（層間絶縁層１の表面）も同時にデスミア処理されるため、デスミア処理液の汚染がひどく、ライフ期間が著しく短縮するという不具合があったが、上記第一、第二の実施の形態では、デスミア処理液の汚染を最小限（非貫通孔部のみ）に抑えることができるので、通常使用と変わらぬライフ期間とすることができるというメリットもある。 In the first and second embodiments, the interlayer insulating layer 1 exposed to the outer layer does not exist at all during the desmear treatment of the non-through hole 6. Therefore, in the configuration shown in FIGS. 9 and 10, when the non-through hole 6 is subjected to the desmearing process, the portion where the wiring circuit is not formed (the surface of the interlayer insulating layer 1) is simultaneously subjected to the desmearing process. However, in the first and second embodiments, the contamination of the desmear treatment solution can be minimized (only the non-through hole portion). There is also an advantage that the life period can be the same as that of normal use.

上記第一、第二の実施の形態では、ビアホール９にめっきを充填する例を示したが、通常のめっき液で電解めっき処理を行うことで、図５に示したような、スルーホール９ｂとそのランド部のみにめっき７ａが形成されたプリント配線板１０、及び図６に示したような、ブラインドバイアホール９ａとそのランド部のみにめっき７ａが形成されたプリント配線板１０とすることもできる。 In the first and second embodiments, the example of filling the via holes 9 with plating has been described. However, by performing electrolytic plating with a normal plating solution, the through holes 9b as shown in FIG. The printed wiring board 10 in which the plating 7a is formed only in the land portion, and the printed wiring board 10 in which the blind via hole 9a and the plating 7a are formed only in the land portion as shown in FIG. .

続いて、図７乃至図８を用いて、第三の実施の形態について説明する。 Next, a third embodiment will be described with reference to FIGS.

図７乃至図８は、ビアホールの底部側に形成された金属層を給電層として電解めっき（例えば電解銅めっき）処理を行い、当該非貫通孔内にめっきを充填する例を示したもので、まず、図７（ａ）に示したように、絶縁基材１ａの上下に銅箔等の金属箔２を備えた絶縁基板３を用意し、エッチング処理により、上下の配線回路４ａ、４ｂを形成する（図７（ｂ）参照）。次に、図７（ｃ）に示したように、外層全面に後のビアホール形成の際の電解めっき８ａ、８ｂ及び図示しない無電解めっきとはエッチング条件の異なるバリア金属層５を形成し、次いで、レーザ照射により、当該下層配線回路４ｂに達する非貫通孔６を穿孔する（図７（ｄ）参照）。ここで、バリア金属層５は、プリント配線板の端面にも析出されてしまい、後の電解めっき処理の際に、上層にも給電されてしまうため、当該電解めっき処理前（例えば図７（ｃ）の工程後）に端面カット処理等を行い、端面に析出したバリア金属層５を予め除去しておく。次に、非貫通孔６のデスミア処理を行った後、当該下層配線回路４ｂ側に形成されたバリア金属層５を給電層として電解めっき（例えば電解銅めっき）処理を行い、当該非貫通孔６の途中まで第一電解めっき８ａを充填するとともに、当該給電層たるバリア金属層５の表面にも当該第一電解めっき８ａを析出させる（図７（ｅ）参照）。次に、非貫通孔６を含んだ外層全面に、図示しない無電解めっき（例えば無電解銅めっき）を形成した後、電解めっき（例えばフィルドビア用のめっき液を用いた電解銅めっき）処理を行い、残りの非貫通孔６内に第二電解めっき８ｂを充填するとともに、外層全面に当該第二電解めっき８ｂを析出させる（図８（ｆ）参照）。次に、図８（ｇ）に示したように、ビアホール９とそのランド部の回路形成を行うと同時に余分な第一、第二電解めっき８ａ、８ｂを除去し、次いで、外層に露出しているバリア金属層５をエッチング除去することによって、絶縁基材１ａの上下に配線回路４ａ、４ｂが形成された、図８（ｈ）のプリント配線板１０を得る。 FIGS. 7 and 8 show an example in which electrolytic plating (for example, electrolytic copper plating) is performed using a metal layer formed on the bottom side of a via hole as a power supply layer to fill the non-through hole with plating. First, as shown in FIG. 7A, an insulating substrate 3 provided with a metal foil 2 such as a copper foil above and below an insulating base 1a is prepared, and upper and lower wiring circuits 4a and 4b are formed by an etching process. (See FIG. 7B). Next, as shown in FIG. 7 (c), electrolytic plating 8a, 8b for forming a via hole later and a barrier metal layer 5 having etching conditions different from those of electroless plating (not shown) are formed on the entire outer layer. Then, a non-through hole 6 reaching the lower wiring circuit 4b is formed by laser irradiation (see FIG. 7D). Here, the barrier metal layer 5 is also deposited on the end face of the printed wiring board, and is supplied with power to the upper layer during the subsequent electrolytic plating process. After step ()), an end face cutting process or the like is performed to remove the barrier metal layer 5 deposited on the end face in advance. Next, after performing the desmear processing of the non-through-hole 6, electrolytic plating (for example, electrolytic copper plating) processing is performed using the barrier metal layer 5 formed on the lower wiring circuit 4 b side as a power supply layer. The first electrolytic plating 8a is filled halfway, and the first electrolytic plating 8a is also deposited on the surface of the barrier metal layer 5 as the power supply layer (see FIG. 7E). Next, after electroless plating (not shown) (for example, electroless copper plating) is formed on the entire outer layer including the non-through hole 6, electrolytic plating (for example, electrolytic copper plating using a plating solution for filled via) is performed. Then, the remaining non-through holes 6 are filled with the second electrolytic plating 8b, and the second electrolytic plating 8b is deposited on the entire outer layer (see FIG. 8 (f)). Next, as shown in FIG. 8 (g), the circuit of the via hole 9 and its land portion is formed, and at the same time, the extra first and second electrolytic platings 8a and 8b are removed. By removing the barrier metal layer 5 by etching, the printed wiring board 10 of FIG. 8H in which the wiring circuits 4a and 4b are formed above and below the insulating base 1a is obtained.

このように、非貫通孔にめっきを充填すると同時に給電層の表面にもめっきを析出させる構成としたため（即ち、めっき面積率を広くし、均等に分布させたため）、ビアホールに安定してめっきを充填することができる。また、上下層に形成された配線回路は、バリア金属層に保護されているため、一定の厚みを確保することができ、その結果、微細配線回路を容易に形成することができる。 As described above, since the plating is deposited on the surface of the power supply layer at the same time that the non-through hole is filled with the plating (that is, the plating area ratio is widened and uniformly distributed), the plating can be stably performed on the via holes. Can be filled. Further, since the wiring circuits formed in the upper and lower layers are protected by the barrier metal layer, a certain thickness can be secured, and as a result, a fine wiring circuit can be easily formed.

第三の実施の形態では、予め配線回路を形成してからバリア金属層を形成する例を説明したが、図３乃至図４に倣って、ビアホール部の回路形成が終った後に、上下層の配線回路を形成することもできる。 In the third embodiment, the example in which the wiring metal circuit is formed in advance and then the barrier metal layer is formed has been described. However, as shown in FIGS. 3 and 4, after the circuit formation of the via hole portion is completed, the upper and lower layers are formed. A wiring circuit can also be formed.

また、予め配線回路を形成する第一、第三の実施の形態において、パラジウム等を用いる全面の無電解めっき処理によって、配線回路の表側面を含んだ外層全体にバリア金属層を形成する例を説明したが、構成としてはこの限りでなく、置換型の無電解めっき処理によって、少なくとも配線回路の表側面のみにバリア金属層を形成する構成とすることも可能である。しかし、この構成の場合、配線回路の表側面にバリア金属層を形成した後、非貫通孔のデスミア処理の際に配線回路非形成部がデスミア処理されるのを防止するために、当該バリア金属層を含んだ外層全面に無電解めっき（例えば、無電解銅めっき）を形成する必要がある。従って、非貫通孔の孔明け、及びデスミア処理後に形成する無電解めっきと合せて、当該無電解めっき工程が２回必要となるため、第一、第三の実施の工程と比較して、製造工程が若干長くなってしまうというデメリットを有する。 Further, in the first and third embodiments in which a wiring circuit is formed in advance, an example in which a barrier metal layer is formed on the entire outer layer including the front and side surfaces of the wiring circuit by electroless plating of the entire surface using palladium or the like. Although described above, the configuration is not limited to this, and a configuration in which a barrier metal layer is formed only on at least the front surface of the wiring circuit by a substitution type electroless plating process is also possible. However, in the case of this configuration, after forming a barrier metal layer on the front side surface of the wiring circuit, in order to prevent desmearing of the wiring circuit non-formed portion during desmearing of the non-through hole, the barrier metal layer is formed. It is necessary to form electroless plating (for example, electroless copper plating) on the entire outer layer including the layer. Therefore, the electroless plating step is required twice in combination with the formation of the non-through hole and the electroless plating formed after the desmear treatment. There is a demerit that the process becomes slightly longer.

また、第三の実施の形態においては、板厚が０．１mm以上で、孔径がφ１００μｍ以下の非貫通孔に対してめっきを安定して充填する例を示した。従って、電解めっき処理を２回に分けて行う工程を示したが、板厚が０．０６mm以下であれば、第一、第二の実施の形態と同様に、一度の電解めっき処理で充填することができる。 In the third embodiment, an example is shown in which plating is stably filled in non-through holes having a thickness of 0.1 mm or more and a hole diameter of 100 μm or less. Therefore, although the step of performing the electrolytic plating process in two times is shown, if the plate thickness is 0.06 mm or less, the filling is performed by one electrolytic plating process as in the first and second embodiments. be able to.

更に、第三の実施の形態においては、絶縁基材の表裏に金属箔を備えた両面プリント配線板を例にして説明したが、多層プリント配線板においても、同様の効果が得られるのはいうまでもない。 Furthermore, in the third embodiment, a double-sided printed wiring board having metal foils on the front and back of the insulating base material has been described as an example, but the same effect can be obtained in a multilayer printed wiring board. Not even.

実施例１
図７乃至図８に示したプリント配線板１０をコア基板とし、当該コア基板の表裏に、図１乃至図２に示したビルドアップ配線層を積層したビルトアップ多層プリント配線板を以下の製造方法によって製造した。
まず、ガラス繊維にエポキシ樹脂を含浸した０．１mmのガラスエポキシ樹脂基板の両面に、厚さ１２μｍの銅箔が積層されたガラスエポキシ銅張り積層板（日立化成社製：ＭＣＬ−Ｅ６７９Ｆ）を用意し（図７（ａ）に相当）、２０μｍのドライフィルム（旭化成社製：ＳＰＧ２０２）を用いたサブトラクティブ法により、両面にＬ／Ｓ（配線幅／配線間隙）＝３０μｍ／３０μｍの微細配線回路を有する配線回路を形成した（図７（ｂ）に相当）。 Example 1
A built-up multilayer printed wiring board in which the printed wiring board 10 shown in FIGS. 7 and 8 is used as a core substrate and the build-up wiring layers shown in FIGS. Manufactured by.
First, a glass epoxy copper-clad laminate (MCL-E679F, manufactured by Hitachi Chemical Co., Ltd.) is prepared in which a 12-μm-thick copper foil is laminated on both sides of a glass epoxy resin substrate having glass fiber impregnated with an epoxy resin. (Corresponding to FIG. 7A), and a fine wiring circuit having L / S (wiring width / wiring gap) = 30 μm / 30 μm on both surfaces by a subtractive method using a 20 μm dry film (SPG202 manufactured by Asahi Kasei Corporation) (Corresponding to FIG. 7B).

次に、配線回路の表側面を含んだ絶縁基板全面にバリア金属層を形成した（図７（ｃ）に相当）。当該バリア金属層としては、絶縁基板全面にパラジウム触媒を付与した後、次亜リン酸ナトリウムを還元剤とする無電解Ｎｉ−Ｐめっき（厚さ０．５μｍ）を形成するようにした。 Next, a barrier metal layer was formed on the entire surface of the insulating substrate including the front and side surfaces of the wiring circuit (corresponding to FIG. 7C). As the barrier metal layer, after applying a palladium catalyst to the entire surface of the insulating substrate, electroless Ni-P plating (thickness: 0.5 μm) using sodium hypophosphite as a reducing agent was formed.

次に、所望の位置に炭酸ガスレーザを照射して、トップ径φ９５μｍ、ボトム径φ６０μｍの非貫通孔を穿孔し、次いで、過マンガン酸カリウム系溶液を用いたデスミア処理により、非貫通孔内壁の粗化、及び底部の樹脂残膜の除去を行った（図７（ｄ）に相当）。
次に、端面を僅かにカットし、絶縁基板の端面に析出したバリア金属層を除去して、上下の配線回路の絶縁処理を行った。 Next, a desired position is irradiated with a carbon dioxide gas laser to pierce a non-through hole having a top diameter of φ95 μm and a bottom diameter of φ60 μm, and then roughening the inner wall of the non-through hole by desmear treatment using a potassium permanganate-based solution. And the removal of the residual resin film at the bottom was performed (corresponding to FIG. 7D).
Next, the end face was slightly cut, the barrier metal layer deposited on the end face of the insulating substrate was removed, and the upper and lower wiring circuits were insulated.

次に、下層配線回路の表面に形成されたバリア金属層を給電層とし、また、当該バリア金属層側にのみ陽極を配置して、ハイスロー浴にて電解銅めっきを行った。この時、電解銅めっきは、非貫通孔の底部からボトムアップさせるとともに、下層配線回路上のバリア金属層の表面にも析出させるようにした（図７（ｅ）に相当）。電解銅めっきの厚さは、非貫通孔内及びバリア金属層の表面ともに６０μｍ析出させた。尚、バリア金属層表面に析出させる電解銅めっきは、非貫通孔への電流密度の集中を抑制するためのダミーめっきである。 Next, the barrier metal layer formed on the surface of the lower wiring circuit was used as a power supply layer, and an anode was arranged only on the barrier metal layer side, and electrolytic copper plating was performed in a high-throw bath. At this time, the electrolytic copper plating was formed so as to be raised from the bottom of the non-through hole and also deposited on the surface of the barrier metal layer on the lower wiring circuit (corresponding to FIG. 7E). The thickness of the electrolytic copper plating was 60 μm in both the non-through hole and the surface of the barrier metal layer. The electrolytic copper plating deposited on the surface of the barrier metal layer is a dummy plating for suppressing the concentration of the current density in the non-through holes.

次に、上下の配線回路を導通させるために、絶縁基板全面に厚さ０．５μｍの無電解銅めっきを施し、次いで、ビアフィリング浴にて電解銅めっき処理を行い、非貫通孔内にめっきを完全に充填させた（図８（ｆ）に相当）。尚、電解銅めっき処理は、外層に１５μｍ析出する設定とした。 Next, in order to conduct the upper and lower wiring circuits, electroless copper plating with a thickness of 0.5 μm is applied to the entire surface of the insulating substrate, and then electrolytic copper plating is performed in a via filling bath, and plating is performed in the non-through holes. Was completely filled (corresponding to FIG. 8 (f)). In addition, the electrolytic copper plating process was set to deposit 15 μm on the outer layer.

次に、レーザ照射側のビアホールとそのランド形成部にエッチングレジストパターンを形成し、銅アンモニウム錯イオンを主成分とするアルカリエッチング液（メルテックス社製：エープロセス）にてエッチング処理を行い、ビアホールとそのランドを形成するとともに、ニッケルからなるバリア金属層が露出するまで余分な銅めっきを除去した。そして、当該エッチング処理を行った後、当該エッチングレジストパターンを剥離除去した（図８（ｇ）に相当）。 Next, an etching resist pattern is formed on the via hole on the laser irradiation side and its land forming portion, and the etching process is performed with an alkali etching solution (manufactured by Meltex Co., Ltd .: A process) containing copper ammonium complex ions as a main component. And its lands, and excess copper plating was removed until the barrier metal layer made of nickel was exposed. Then, after performing the etching process, the etching resist pattern was peeled and removed (corresponding to FIG. 8G).

次に、ニッケル剥離液（メック社製：ＮＨ−１８６２）を用いて、表面に露出しているニッケル（バリア金属層）を剥離することによってコア基板を得た（図８（ｈ）に相当）。 Next, a nickel substrate (barrier metal layer) exposed on the surface was peeled using a nickel peeling liquid (manufactured by MEC Corporation: NH-1862) to obtain a core substrate (corresponding to FIG. 8 (h)). .

次に、当該コア基板の両面に、５０μｍのプリプレグ（日立化成社製：ＧＥＡ−６７９Ｆ）と１２μｍの銅箔を順次積層した（図１（ａ）に相当）。 Next, 50 μm prepreg (GEA-679F manufactured by Hitachi Chemical Co., Ltd.) and 12 μm copper foil were sequentially laminated on both surfaces of the core substrate (corresponding to FIG. 1A).

次に、上記コア基板の製造と同じように、サブトラクティブ法によって、外層（両面）にＬ／Ｓ＝３０μｍ／３０μｍの微細配線回路を有する配線回路を形成した（図１（ｂ）に相当）。 Next, a wiring circuit having a fine wiring circuit of L / S = 30 μm / 30 μm on the outer layer (both surfaces) was formed by a subtractive method in the same manner as in the manufacture of the core substrate (corresponding to FIG. 1B). .

次に、上記コア基板の製造と同条件で無電解ニッケルめっき（図１（ｃ）に相当）、レーザ、デスミア処理を行った（図１（ｄ）に相当）。尚、非貫通孔径は、トップ径φ８０μｍ、ボトム径φ５０μｍとした。 Next, electroless nickel plating (corresponding to FIG. 1 (c)), laser and desmear treatment were performed (corresponding to FIG. 1 (d)) under the same conditions as in the manufacture of the core substrate. The diameter of the non-through hole was set to a top diameter of φ80 μm and a bottom diameter of φ50 μm.

次に、非貫通孔を含んだ外層全面に無電解銅めっき（０．５μｍ）を施し、次いで、ビアフィリング浴にて電解銅めっき処理を行った（図１（ｅ）に相当）。電解銅めっき条件はコア基板の時と同条件である。 Next, electroless copper plating (0.5 μm) was applied to the entire outer layer including the non-through holes, and then electrolytic copper plating was performed in a via filling bath (corresponding to FIG. 1E). The electrolytic copper plating conditions are the same as those for the core substrate.

次に、ビアホールとそのランド形成部にエッチングレジストパターンを形成し、アルカリエッチング処理にて、ビアホールとそのランドを形成するとともに、ニッケルからなるバリア金属層が露出するまで余分な銅めっきを除去した（図２（ｆ）に相当）。 Next, an etching resist pattern was formed on the via hole and its land formation portion, and the via hole and its land were formed by alkali etching treatment, and excess copper plating was removed until the barrier metal layer made of nickel was exposed ( (Corresponding to FIG. 2 (f)).

そして、当該エッチング処理の後、当該エッチングレジストパターンを剥離除去し、次いで、表面に露出しているニッケルを剥離することによって、両面のコア基板の表裏にビルドアップ配線層が１層づつ積層されたビルドアップ多層プリント配線板を得た（図２（ｇ）に相当）。 Then, after the etching treatment, the etching resist pattern was peeled off, and then the nickel exposed on the surface was peeled off, so that the build-up wiring layers were laminated one by one on both sides of the core substrate on both sides. A build-up multilayer printed wiring board was obtained (corresponding to FIG. 2 (g)).

実施例２
図５に示したプリント配線板１０を４層の多層構造とし、尚且つスルーホール９ｂ内に樹脂（導電性樹脂或いは絶縁樹脂）を充填し、当該スルーホールに蓋めっきを施したコア基板と、当該コア基板の表裏に図１乃至図２に示したビルドアップ配線層を積層した図１２のビルドアップ多層プリント配線板を、以下の製造方法により製造した。 Example 2
A core substrate in which the printed wiring board 10 shown in FIG. 5 has a four-layered multilayer structure, and a resin (conductive resin or insulating resin) is filled in the through-hole 9b and the through-hole is plated with a lid; The build-up multilayer printed wiring board of FIG. 12 in which the build-up wiring layers shown in FIGS. 1 and 2 are laminated on the front and back of the core substrate was manufactured by the following manufacturing method.

まず、ガラス繊維にエポキシ樹脂を含浸した０．２mmのガラスエポキシ樹脂基板の両面に、厚さ１８μｍの銅箔が積層されたガスラエポキシ銅張り積層板（日立化成社製：ＭＣＬ−Ｅ６７）を用意し、２０μｍのドライフィルム（旭化成社製：ＳＰＧ２０２）を用いたサブトラクティブ法により、両面にＬ／Ｓ（配線幅／配線間隙）＝３０μｍ／３０μｍの微細配線回路を有する配線回路を形成した。 First, a gasla epoxy copper-clad laminate (manufactured by Hitachi Chemical Co., Ltd .: MCL-E67) in which a 18-μm-thick copper foil is laminated on both sides of a glass epoxy resin substrate of 0.2 mm in which glass fiber is impregnated with epoxy resin. A wiring circuit having a fine wiring circuit of L / S (wiring width / wiring gap) = 30 μm / 30 μm on both surfaces was formed by a subtractive method using a prepared 20 μm dry film (SPG202 manufactured by Asahi Kasei Corporation).

次に、当該配線回路が形成された上記両面基板の両面に、厚さ１００μｍのプリプレグ（日立化成社製：ＧＥＡ−６７Ｎ）と厚さ１２μｍの銅箔を順次積層した。 Next, a prepreg having a thickness of 100 μm (GEA-67N manufactured by Hitachi Chemical Co., Ltd.) and a copper foil having a thickness of 12 μm were sequentially laminated on both surfaces of the double-sided substrate on which the wiring circuit was formed.

次に、上記積層板に０．２mmのドリル孔明けを施し、過マンガン酸カリウム系溶液を用いたデスミア処理により、貫通孔内のスミアを除去した。 Next, a 0.2 mm drill hole was made in the laminated plate, and smear in the through-hole was removed by desmear treatment using a potassium permanganate solution.

次に、上記と同様にサブトラクティブ法によって、両面にＬ／Ｓ＝３０μｍ／３０μｍの微細配線回路を有する配線回路を形成し、次いで、配線回路の表側面、及び貫通孔内を含んだ積層基板全面に、０．５μｍ厚のＮｉ−Ｐめっきを形成した。 Next, a wiring circuit having a fine wiring circuit of L / S = 30 μm / 30 μm on both surfaces is formed by a subtractive method in the same manner as described above, and then a laminated substrate including the front and side surfaces of the wiring circuit and the inside of the through hole is formed. Ni-P plating having a thickness of 0.5 μm was formed on the entire surface.

次に、厚さ２０μｍの電解銅めっきをハイスロー浴によって、上記積層基板全面に形成し、次いで、バフ研磨処理により、配線回路による電解めっきの段差分８μｍを除去し、表面をフラットな状態とした。 Next, electrolytic copper plating having a thickness of 20 μm was formed on the entire surface of the laminated substrate by a high-throw bath, and then a step difference of 8 μm of electrolytic plating by a wiring circuit was removed by buff polishing to make the surface flat. .

次に、貫通孔内に樹脂を充填し、硬化後、当該貫通孔から露出している樹脂をバフ研磨により除去し、次いで、積層基板の全面に０．５μｍの無電解めっきを施した後、厚さ１０μｍの電解銅めっきをハイスロー浴によって積層基板の全面に形成した。 Next, the resin is filled into the through-hole, and after curing, the resin exposed from the through-hole is removed by buffing, and then the entire surface of the laminated substrate is subjected to 0.5 μm electroless plating. Electrolytic copper plating having a thickness of 10 μm was formed on the entire surface of the laminated substrate using a high-throw bath.

次に、スルーホールとそのランド形成部にエッチングレジストパターンを形成し、アルカリエッチング処理によって、スルーホールの蓋めっきとそのランドを形成するとともに、ニッケルからなるバリア金属層が露出するまで余分な銅めっきを除去した。そして、当該エッチング処理を行った後、当該エッチングレジストパターンを剥離除去し、次いで、表面に露出しているニッケルを剥離することによって、図１２に示したコア基板を得た。
そして、実施例１に倣って、当該コア基板の両面にビルドアップ配線層を形成することによって、図１２に示したビルドアップ多層プリント配線板を得た。 Next, an etching resist pattern is formed on the through hole and its land forming portion, and the lid plating of the through hole and its land are formed by alkali etching, and excess copper plating is performed until the nickel barrier metal layer is exposed. Was removed. Then, after performing the etching treatment, the etching resist pattern was peeled off, and then the nickel exposed on the surface was peeled off, thereby obtaining the core substrate shown in FIG.
Then, the build-up wiring layers were formed on both surfaces of the core substrate according to Example 1, thereby obtaining the build-up multilayer printed wiring board shown in FIG.

本発明の第一の実施の形態における工程（ａ）〜（ｅ）を示す概略断面工程説明図。FIG. 3 is a schematic cross-sectional process explanatory view showing steps (a) to (e) in the first embodiment of the present invention. 本発明の第一の実施の形態における工程（ｆ）〜（ｇ）を示す概略断面工程説明図。FIG. 3 is a schematic cross-sectional process explanatory view showing steps (f) to (g) in the first embodiment of the present invention. 本発明の第二の実施の形態における工程（ａ）〜（ｅ）を示す概略断面工程説明図。FIG. 9 is a schematic sectional step explanatory view showing steps (a) to (e) according to the second embodiment of the present invention. 本発明の第二の実施の形態における工程（ｆ）〜（ｇ）を示す概略断面工程説明図。FIG. 9 is a schematic cross-sectional step explanatory view showing steps (f) to (g) according to the second embodiment of the present invention. スルーホールにめっきを充填させない本発明方法により得られたプリント配線板例を示す概略断面説明図。FIG. 4 is a schematic cross-sectional explanatory view showing an example of a printed wiring board obtained by the method of the present invention in which plating is not filled in through holes. ブラインドバイアホールにめっきを充填させない本発明方法により得られたプリント配線板例を示す概略断面説明図。FIG. 4 is a schematic cross-sectional explanatory view showing an example of a printed wiring board obtained by the method of the present invention in which blind via holes are not filled with plating. 本発明の第三の実施の形態における工程（ａ）〜（ｅ）を示す概略断面工程説明図。FIG. 13 is a schematic cross-sectional process explanatory view showing steps (a) to (e) in the third embodiment of the present invention. 本発明の第三の実施の形態における工程（ｆ）〜（ｈ）を示す概略断面工程説明図。FIG. 14 is a schematic sectional step explanatory view showing steps (f) to (h) in the third embodiment of the present invention. 従来のプリント配線板の製造方法における工程（ａ）〜（ｆ）を示す概略断面工程説明図。FIG. 4 is a schematic cross-sectional process explanatory view showing steps (a) to (f) in a conventional method for manufacturing a printed wiring board. 従来のプリント配線板の製造方法における工程（ｇ）〜（ｈ）を示す概略断面工程説明図。FIG. 4 is a schematic cross-sectional process explanatory view showing steps (g) to (h) in a conventional method for manufacturing a printed wiring board. 他の従来のプリント配線板の製造方法を示す概略断面工程説明図。FIG. 7 is a schematic cross-sectional process explanatory view showing another conventional method for manufacturing a printed wiring board. 本発明方法により得られたビルドアップ多層プリント配線板例を示す概略断面説明図。FIG. 1 is a schematic sectional explanatory view showing an example of a build-up multilayer printed wiring board obtained by the method of the present invention.

符号の説明Explanation of reference numerals

１：層間絶縁層
１ａ：絶縁基材
２：金属箔
２ａ：上層金属箔
２ｂ：下層金属箔
３：絶縁基板
４ａ：上層配線回路
４ｂ：下層配線回路
４ｃ：孔近傍部
５：バリア金属層
６：非貫通孔
７、７ａ：電解めっき
８ａ：第一電解めっき
８ｂ：第二電解めっき
９、９ａ：ビアホール
９ｂ：スルーホール
１０：プリント配線板
１１：無電解めっき
１２：めっきレジスト
１２ａ：開口部 1: Interlayer insulating layer 1a: Insulating base material 2: Metal foil 2a: Upper metal foil 2b: Lower metal foil 3: Insulating substrate 4a: Upper wiring circuit 4b: Lower wiring circuit 4c: Near hole 5: Barrier metal layer 6: Non-through holes 7, 7a: electrolytic plating 8a: first electrolytic plating 8b: second electrolytic plating 9, 9a: via hole 9b: through hole 10: printed wiring board 11: electroless plating 12: plating resist 12a: opening

Claims

層間接続用のビアホールを備えたプリント配線板の製造方法であって、当該ビアホール形成のためのめっき処理工程前において、少なくとも絶縁基板の外層に形成された配線回路及び／又は金属箔の表側面に、後のビアホール部の回路形成の際のエッチング処理により当該外層配線回路及び／又は金属箔がエッチングされることを防止するバリア金属層を設ける工程を有することを特徴とするプリント配線板の製造方法。 A method for manufacturing a printed wiring board provided with via holes for interlayer connection, wherein at least a wiring circuit and / or a metal foil formed on an outer layer of an insulating substrate are provided before and after a plating process for forming the via holes. Providing a barrier metal layer for preventing the outer wiring circuit and / or the metal foil from being etched by an etching process at the time of forming a circuit in a via hole portion later. .

バリア金属層を設けた後、ビアホール形成のためのめっき処理を、当該ビアホールの底部側に形成されたバリア金属層を有する配線回路及び／又は金属箔形成面を給電層とする電解めっき処理で行ない、当該電解めっきを、ビアホール用の非貫通孔に充填させるとともに当該給電層の表面にも析出させることを特徴とする請求項１に記載のプリント配線板の製造方法。

After providing the barrier metal layer, a plating process for forming a via hole is performed by an electrolytic plating process using a wiring circuit having a barrier metal layer formed on the bottom side of the via hole and / or a metal foil forming surface as a power supply layer. 2. The method for manufacturing a printed wiring board according to claim 1, wherein said electrolytic plating is filled in a non-through hole for a via hole and is also deposited on a surface of said power supply layer.