JP2004319745A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上させる半導体装置装置およびその製造方法を提供する。
【解決手段】基板１０１に第１の導電層１０３と、第２の導電層１０４とを形成し、第１の導電層１０３および第２の導電層１０４の上面に絶縁膜１０６を形成する。絶縁膜１０６に第１の導電層１０３および第２の導電層１０４のいづれかがそれぞれ露出する複数の第１の開口部１０７と、第１の導電層１０３および第２の導電層１０４のいづれもが露出しない第２の開口部１１１とを形成する。第２の開口部１１１は、２つの第１の開口部１０７の間に形成されている。絶縁膜１０６の上面に第１の開口部１０７において第１の導電層１０３および第２の導電層１０４と電気的に接続する第３の導電層１０８を形成する。
【選択図】図１
【解決手段】基板１０１に第１の導電層１０３と、第２の導電層１０４とを形成し、第１の導電層１０３および第２の導電層１０４の上面に絶縁膜１０６を形成する。絶縁膜１０６に第１の導電層１０３および第２の導電層１０４のいづれかがそれぞれ露出する複数の第１の開口部１０７と、第１の導電層１０３および第２の導電層１０４のいづれもが露出しない第２の開口部１１１とを形成する。第２の開口部１１１は、２つの第１の開口部１０７の間に形成されている。絶縁膜１０６の上面に第１の開口部１０７において第１の導電層１０３および第２の導電層１０４と電気的に接続する第３の導電層１０８を形成する。
【選択図】図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、絶縁膜に形成された接続孔により複数の導電層を電気的に接続する多層配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高集積化および高性能化に伴い、素子寸法の微細化および多層構造化が進んでいる。多層配線の微細化により増大する配線遅延を低減するためには、配線抵抗および容量に影響を与えるパラメータ（配線膜厚）、配線容量に影響を与えるパラメータ（層間膜厚、比誘電率）および配線抵抗に影響を与えるパラメータ（配線抵抗率）などを適切な割合でスケーリングする必要がある。
【０００３】
配線材料としては、大きな電圧降下なく電気信号を伝播するために抵抗率が低いことが望ましい。従来広く用いられているＡｌに対し、抵抗率が低いものはＡｕ，Ｃｕ，Ａｇなどが挙げられる。なかでも、Ｃｕは、Ａｌよりも融点が高く、エレクトロマイグレーション現象の活性化エネルギーが大きいことからもＡｌに比べて信頼性が向上することが報告されている。しかし、Ｃｕを微細配線に使用するには、ドライエッチング法において、Ｃｕを下地となる絶縁膜に対して高い選択比でエッチングする適当なガスが存在しないため、一般的に埋設型配線形成技術〔ダマシン（Ｄａｍａｓｃｅｎｅ）法〕によって埋め込み配線を形成する。特に、接続孔と配線とを同時に埋め込むデュアル ダマシン（ｄｕａｌ ｄａｍａｓｃｅｎｅ）法は、リソグラフィーにおけるアライメントマージンの拡大や工程短縮化の観点から有用である。
【０００４】
また、絶縁膜としては、配線容量低減の観点から、比誘電率の小さいものが望ましい。使用する材料としてはアリルエーテル系樹脂およびＳｉＯＣなどに代表される低誘電率材料へと移行している。しかし、アリルエーテル系樹脂などの低誘電率材料は、従来使用されていたＳｉＯ２ 膜およびフッ素含有のＳｉＯ２ 膜よりもヤング率が低く、比較的疎な膜である。
【０００５】
図１０は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図である。半導体基板１の上面に絶縁膜２が形成され、絶縁膜２の上面の一部には配線溝が形成され、その配線溝に第１の導電層３および第２の導電層４が形成されている。第１の導電層３および第２の導電層４が形成された絶縁膜２の上面に拡散防止膜５が形成され、拡散防止膜５の上面に絶縁膜６が形成されている。絶縁膜６の上面の一部に形成された配線溝に第３の導電層８が形成され、第３の導電層８が形成された絶縁膜６の上面に拡散防止膜９が形成され、拡散防止膜９の上面に絶縁膜１０が形成されている。さらに、第１の導電層３および第２の導電膜４と第３の導電層８とは、それぞれ開口部７を介して電気的に接続されている。ここで、開口部内は第３の導電層８と同じ材料で埋め込まれている。また、拡散防止膜５，９は、層構成および用いる導電層の材料に応じて形成しなくてもよい。半導体基板１に形成された、素子領域および素子分離領域は図示を省略している。
【０００６】
上記のような、従来の半導体装置の製造方法として、基板上に形成された層間絶縁膜と、基板上に形成された上層配線および下層配線と、上層配線と下層配線とを電気的に接続するプラグとを形成し、プラグの近傍の層間絶縁膜中に電流の流路とならない柱を形成することが知られている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開平１１−１５４６７９号公報 （第３−７頁、第１−１０図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来の方法においては、ヤング率の低い絶縁膜を使用しているので、工程中の高温雰囲気下において、導電層の熱膨張あるいは収縮により、導電層の長手方向が伸縮し、容易に変形してしまう。
高温雰囲気下（たとえば、４００℃程度）における配線および接続部の変形の一例を図１１に示す。
図１１は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図であり、図１０の構成の高温時における配線の様子を示している。
図１０，１１において、１本の長い第３の導電層８が比較的柔らかい低ヤング率の材料で形成された絶縁膜６に形成されているとき、上層部の絶縁膜形成工程や硬化などの高温熱処理工程に、導電層はその配線長に比例して容易に膨張する。通常導電層の端部は下層配線に接続するような開口部が形成されているが、多くの電流を流さない電位固定のために使用される場合は１つの開口部のみが形成される。したがって、第３の導電層８が膨張したときに開口部７の上部が第３の導電層８の長手方向に引っ張られ、その結果、密着性の悪い接続部、つまり接続孔７の底部と下層配線層（図１０，１１中においては第１の導電層３および第２の導電層４）との界面にて剥がれが生じ、接続孔７は電気的に独立した導電層２０となる。
このように、特に脆弱な配線間の接続部において変形し、断線などを生じるので、製品歩留りおよび配線信頼性に対して、大きな影響を与える可能性が考えられる。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上させる半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、前記基板に形成された第１の導電層と、前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するように形成された複数の第１の開口部と、前記第１の導電層および前記第２の導電層のいずれもが露出しないように形成された第２の開口部とを有する絶縁膜と、前記第１の開口部および前記第２の開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層とを有し、前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成されている。
【００１１】
上記の本発明の半導体装置においては、第２の開口部を第３の導電層に沿って、２つの第１の開口部の間に形成することにより、第１の開口部にかかる力を分散し、第１の導電層および第２の導電層のいずれか一方と、第３の導電層との接続部である第１の開口部の変形を抑制する。
【００１２】
上記の本発明の半導体装置は、基板と、前記基板に形成された第１の導電層と、前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように形成された開口部を有する絶縁膜と、前記開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層とを有し、前記第３の導電層は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の配線長を有し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と前記開口部を介して電気的に接続されている。
【００１３】
上記の本発明の半導体装置においては、第３の導電層を所定の配線長を有することにより、熱膨張または収縮により長手方向の長さが変化しても、第１の導電層および第２の導電層と開口部を介して、電気的に接続が保たれる。
【００１４】
本発明の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するような複数の第１の開口部と、前記第１の導電層および前記第２の導電層いずれもが露出しないような第２の開口部とを形成する工程と、前記第１の開口部および前記第２の開口部を埋め込み、前記第１の開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程とを有し、前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成する。
【００１５】
上記の本発明の半導体装置の製造方法においては、基板に第１の導電層を形成し、第１の導電層と所定の距離を離間して基板に第２の導電層を形成する。第１の導電層および第２の導電層の上面に絶縁膜を形成し、絶縁膜に、第１の導電層および第２の導電層のいずれかがそれぞれ露出するような複数の第１の開口部と、第１の導電層および第２の導電層いずれもが露出しないような第２の開口部とを形成する。第１の開口部および第２の開口部を埋め込み、第１の開口部を介して第１の導電層および第２の導電層と電気的に接続するように絶縁膜の上面に第３の導電層を形成する。ここで、第２の開口部は、第３の導電層に沿って２つの第１の開口部の間に形成する。
【００１６】
本発明の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、前記絶縁膜に前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように開口部を形成する工程と、前記開口部を埋め込み、前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程とを有し、前記第３の導電層の配線長は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の長さに形成し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と、前記開口部を介して電気的に接続するように形成する。
【００１７】
上記の本発明の半導体装置の製造方法においては、基板に第１の導電層を形成し、第１の導電層と所定の距離を離間して基板に第２の導電層を形成する。第１の導電層および第２の導電層の上面に絶縁膜を形成し、絶縁膜に第１の導電層および第２の導電層のいずれかの端部がそれぞれ露出するように開口部を形成する。開口部を埋め込み、第１の導電層および第２の導電層と電気的に接続するように絶縁膜の上面に第３の導電層を形成する。ここで、第３の導電層の配線長は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の長さに形成し、第３の導電層の両端において、第１の導電層および第２の導電層と開口部を介して電気的に接続するように形成する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置の模式的断面図である。
半導体基板１０１上に絶縁膜１０２が形成され、絶縁膜１０２の上面の一部に配線溝１２０が形成され、その配線溝１２０にはたとえばＣｕからなる第１の導電層１０３および第２の導電層１０４が所定の距離を離間して形成されている。第１の導電層１０３および第２の導電層１０４を被覆するように拡散防止膜１０５が形成され、拡散防止膜１０５の上面にアリルエーテル系樹脂のようなヤング率の低い絶縁膜１０６が形成されている。絶縁膜１０６の上面には配線溝１２５が形成され、その配線溝１２５にはたとえばＣｕからなる第３の導電層１０８が形成され、第３の導電膜１０８が形成された絶縁膜１０６の上面には拡散防止膜１０９および絶縁膜１１０が形成されている。また、絶縁膜１０６には、第１の導電層１０３および第２の導電層１０４のいずれかがそれぞれ露出するような複数の第１の開口部１０７が形成され、第３の導電層１０８と第１の導電層１０３および第２の導電層１０４は、第１の開口部１０７を介して電気的に接続されている。さらに、２つの第１の開口部１０７の間に第３の導電層１０８に沿って、第１の導電層１０３および第２の導電層１０４のいずれもが露出されない第２の開口部１１１が所定の間隔Ｌ１ を隔てて形成されている。ここで、第１の開口部１０７および第２の開口部１１１は第３の導電層と同じ材料で埋め込まれている。なお、説明を簡単にするために、半導体基板に形成された素子領域や素子分離領域などの構成は図示を省略している。
【００１９】
次に、本発明の半導体装置の製造方法について、図２〜６を参照して説明する。図２〜６は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
図２（ａ）に示すように、所定の素子領域が形成された半導体基板１０１の上面に絶縁膜１０２を形成する。絶縁膜１０２の上面において、導電層形成領域に既存のリソグラフィー技術およびエッチング技術などを用いて、深さｔ１ の配線溝１２０を所定の距離離間してたとえば２ヵ所形成する。本実施形態においてはｔ１ は２００ｎｍ程度とする。また、絶縁層１０２は、たとえば、アリルエーテル系樹脂の膜とする。
次に、図２（ｂ）に示すように、配線溝１２０が形成された絶縁膜１０２の上面にバリアメタル１２１を形成し、その後、バリアメタルの上面に第１の金属層１２２を形成する。バリアメタルとして、たとえば、スパッタリング法などによりＴａ膜を１０ｎｍ程度形成する。また、第１の金属層１２２として、Ｃｕシード膜を８０ｎｍ程度形成し、電界メッキ法などによりＣｕメッキ層７００ｎｍ程度形成する。
【００２０】
次に、図３（ｃ）に示すように、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術などにより、第１の金属層１２２を絶縁膜１０２が露出するまで研磨し、配線溝１２０に第１の導電層１０３および第２の導電層１０４を形成する。本実施形態において、第１の導電層１０３と第２の導電層１０４とは、同一の金属層１２２から形成されたが、異なる金属層から形成してもよい。なお、図３（ｃ）以降の工程においてはバリアメタルの図示を省略している。
次に、図３（ｄ）に示すように、Ｃｕの拡散を防止する拡散防止膜１０５としてＳｉＣ膜を５０ｎｍ程度形成し、アリルエーテル系樹脂などのＳｉＯ２ 膜などと比べてヤング率の低い絶縁膜１０６を６００ｎｍ程度形成する。拡散防止膜１０５および絶縁膜１０６の形成方法は形成する材料によって所定の方法で行う。
【００２１】
次に、図４（ｅ）に示すように、絶縁膜１０６において、第１の導電層１０３および第２の導電層１０４のそれぞれの端部にそれぞれ第１の開口部１０７を既存のリソグラフィー技術およびエッチング技術を用いて形成する。同時に、２つの第１の開口部１０７の間に、第１の導電層１０３および第２の導電層１０４が形成された領域を除く第３の導電層１０８の形成領域に沿って第２の開口部１１１を所定の間隔Ｌ１ を隔てて形成する。このとき、第１の開口部１０７および第２の開口部１１１の底部には、拡散防止膜が残存していることが望ましい。
第２の開口部１１１を形成する間隔Ｌ１ は、後に形成する第３の導電層１０８の配線長、第３の導電層１０８および絶縁膜１０６のヤング率および熱膨張係数、後工程の加熱温度などに応じて決定される。ここでは、第３の導電層１０８の配線長において、１００μｍ毎に形成する。
次に、図４（ｆ）に示すように、絶縁膜１０６の上面に埋め込み層１２３を第１の開口部１０７および第２の開口部１１１を埋め込むように形成する。埋め込み層１２３の上面にレジスト膜１２４を形成し、既存のリソグラフィー技術を用いて第３の導電層１０８形成領域の所定のパターンにレジスト膜１２４を加工する。
【００２２】
次に、図５（ｇ）に示すように、既存のエッチング技術によりレジスト膜１２４が形成された領域を除く埋め込み層１２３および絶縁膜１０６を加工する。レジスト膜１２４および埋め込み層１２３を除去し、深さｔ２ の配線溝１２５を形成する。さらに、第１の開口部１０７および第２の開口部１１１において露出されている拡散防止膜１０５をエッチング技術などにより除去し、第１の開口部１０７において第１の導電層１０３および第２の導電層１０４を露出させ、第２の開口部１１１において、下層の絶縁層１０２を露出させる。このとき、配線溝１２５の深さｔ２ は、たとえば、３００ｎｍになるように加工する。
次に、図５（ｈ）に示すように、第１の開口部１０７、第２の開口部１１１および配線溝１２５が形成された絶縁膜１０６の上面に、バリアメタル１２６および第２の金属層１２７を形成する。バリアメタル１２６として、たとえば、Ｔａ膜をスパッタリング法などにより２０ｎｍ程度形成する。また、第２の金属層１２７として、たとえば、スパッタリング法などによりＣｕシード膜を８０ｎｍ程度形成し、Ｃｕ膜を電界メッキ法などにより８００ｎｍ程度形成する。
【００２３】
次に、図６（ｉ）に示すように、ＣＭＰ技術などにより絶縁膜１０６が露出するまで研磨し、配線溝１２５にのみバリアメタル１２６および第２の金属層１２７から形成される第３の導電層１０８を形成する。第３の導電層１０８は、上記材料に限らず、銅を含有する導電性材料であれば良い。図６（ｉ）以降の工程においてはバリアメタル１２６の図示を省略する。
次に、図６（ｊ）に示すように、以下同様の工程で拡散防止膜１０９および絶縁膜１１０を形成し、さらに必要に応じて導電層などを形成し、多層配線を形成する。
なお、第２の開口部１１１を形成する間隔Ｌ１ およびその数は、上記例に限定されず、導電層の膜厚あるいは開口部の寸法、絶縁膜の種類および膜厚などによって変化する。また、配線溝１２０，１２５の深さｔ１ ｔ２ は、絶縁膜の種類および膜厚などにより変えることができる。
【００２４】
本実施形態において、第３の導電層１０８に形成された２つの第１の開口部１０７の間に、１００μｍごとの間隔で第２の開口部１１１を形成し、絶縁膜１０６としてアリルエーテル系樹脂を用いる。そして、上層（第３の導電層１０８）および下層（第１および第２の導電層１０３，１０４）の導電層はＣｕを用い、第３の導電層１０８の両端において第１の開口部１０７により下層配線１０３，１０４と接続する。このとき、Ｃｕは、ヤング率１１５Ｇｐａ、熱膨張率１７．７ｐｐｍ／℃であり、アリルエーテル系樹脂は、ヤング率２．４５Ｇｐａ、熱膨張率６６ｐｐｍ／℃とする。
導電層１０３，１０４，１０８が、たとえば、１０００μｍ（１０００μｍの上層導電層１０８と１０００μｍの下層導電層１０３，１０４の繰り返しの構造）程度の配線長に形成され、上層導電層と下層導電層との間にアリルエーテル系樹脂の絶縁膜１０６を形成されているとする。実際に使用する温度を１００度程度とすると、上記のヤング率および熱膨張率から、導電層の端部は片側で約８００ｎｍ程度も配線長が伸びることになる。つまり、開口部１０７においては、下層導電層１０３，１０４から一方に８００ｎｍ程度、同様に上層導電層１０８から反対方向に８００ｎｍ程度もの変形する力が加わる。
【００２５】
１３０ｎｍ世代で考えると、開口部１０７，１１１の孔径は２００ｎｍ程度であるのでその４００％程度も配線長方向に変化させるだけの力が、上層および下層の導電層からおのおの反対方向に加わる。従って、第１の開口部１０７の底部とその真下の導電層１０３，１０４とはバリアメタルなどを介して接続しており、密着性が十分でないことから、導通不良になることが容易に考えられる。
そこで、たとえば、第３の導電層１０８の１００μｍごとに開口部１０７，１１１を形成した場合、導電層１０３，１０４，１０８の端部の片側においてそれぞれ８０ｎｍ程度（孔径の４０％）を変化させるだけの力となる。そのため、第２の開口部１１１が全くない場合の１／１０の力となる。孔径の４０％程度の変形であれば第１の開口部１０７において接続が保たれる可能性もある。本実施形態においては、１０％オーダーの１００μｍ程度が限界と考えられ、それ以下になるような間隔Ｌ１で第２の開口部１１１を形成する。
従来の方法のように、第２の開口部１１１を形成しないと、第３の導電層１０８の配線長の変化により接続部の変形しようとする力が、第１の開口部１０７における接続部にすべて加わる。しかし、電気的な接続に寄与しない第２の開口部１１１を第３の導電層１０８に沿って、複数の第１の開口部１０７の間に形成することにより、配線長の変形に伴い第１の開口部１０７に付与される力が分散する。
第１の開口部１０７および第２の開口部１１１を形成する所定の距離Ｌ１ は、本実施形態に限定されず、導電層の種類および膜厚、開口部の孔径、絶縁膜の種類および膜厚により変化する。
【００２６】
本実施形態において、第１および第２の導電層と第３の導電層とが、第１の開口部により電気的に接続され、第３の導電層に沿って複数の第１の開口部の間に所定の間隔を隔てて導電層の接続に寄与しない第２の開口部を形成する。それにより、後工程の熱膨張あるいは収縮による第３の導電層の長手方向における配線長の変化に伴う力を分散し、第１の開口部の変形を抑制する。したがって、導電層の接続部である第３の導電層の両端部に形成された第１の開口部の底界面の剥がれを防止することができる。そのため、製品歩留りや配線信頼度が向上する。
【００２７】
〔第２の実施形態〕
以下、本発明の第２の実施形態にかかる半導体装置の製造方法について図を参照して説明する。第１の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図７は、本実施形態にかかる半導体装置を模式的に示した断面図である。
半導体基板１０１上に絶縁膜１０２が形成され、絶縁膜１０２の上面の一部に所定の距離が離間されて複数の配線溝１２０が形成され、その配線溝１２０にはそれぞれ第１の導電層１０３および第２の導電層１０４が所定の距離を離間して交互に形成されている。第１の導電層１０３および第２の導電層１０４はたとえばＣｕにより形成されている。第１の導電層１０３および第２の導電層１０４を被覆するように拡散防止膜１０５が形成され、拡散防止膜１０５の上面にアリルエーテル系樹脂のような低ヤング率の絶縁膜１０６が形成されている。絶縁膜１０６の上面には配線溝１２５が形成され、その配線溝１２５には所定の配線長Ｌ２ で第３の導電層１０８が形成され、第３の導電膜１０８が形成された絶縁膜１０６の上面には拡散防止膜１０９および絶縁膜１１０が形成されている。ここで、第３の導電層１０８はたとえばＣｕにより形成されている。また、所定の配線長Ｌ２ を有する第３の導電層１０８は、一方の端部において第１の導電層１０３と、他方の端部において第２の導電層１０４と、開口部１１２を介して電気的に接続されている。ここで、開口部１１２は第３の導電層１０８と同じ材料で埋め込まれている。なお、説明を簡単にするために、半導体基板に形成された素子領域や素子分離領域などの構成は図示を省略している。
【００２８】
次に、本発明の半導体装置の製造方法について、図８、９を参照して説明する。図８、９は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
図８（ａ）に示すように、上記と同様な方法で、所定の素子領域が形成された半導体基板１０１の上面に絶縁膜１０２を形成する。絶縁層１０２の上面において、導電層形成領域に既存のリソグラフィー技術およびエッチング技術などを用いて、所定の距離を離間して２００ｎｍ程度の深さを有する配線溝１２０を複数形成する。配線溝１２０が形成された絶縁膜１０２の上面にバリアメタルとしてＴａ膜１０ｎｍを形成し、バリアメタル１２１の上面に第１の金属層としてＣｕシード膜８０ｎｍ、およびＣｕ膜７００ｎｍを形成する。
次に、ＣＭＰ技術などにより、第１の金属層を絶縁膜１０２が露出するまで研磨し、配線溝１２０に第１の導電層１０３および第２の導電層１０４を形成する。本実施形態において、第１の導電層１０３と第２の導電層１０４とは、同一の金属層から形成されたが、異なる金属層から形成してもよい。なお、図中において、バリアメタルは図示を省略し、第１の金属層を第１の導電層１０３および第２の導電層１０４と示している。
【００２９】
次に、図８（ｂ）に示すように、第１の導電層１０３および第２の導電層１０４の拡散を防止する拡散防止膜１０５としてＳｉＣ膜５０ｎｍを形成し、アリルエーテル系樹脂などの低ヤング率の絶縁膜１０６を６００ｎｍ程度形成する。拡散防止膜１０５および絶縁膜１０６の形成方法は用いる材料によって所定の方法で行う。また、拡散防止膜１０５は、導電層１０３，１０４の材料によって形成しなくてもよい。
次に、絶縁膜１０６において、第１の導電層１０３および第２の導電層１０４のそれぞれの端部に開口部１１２を、既存のリソグラフィー技術およびエッチング技術を用いて形成する。このとき、開口部１１２の底部において、拡散防止膜が残存していることが望ましい。
【００３０】
次に、図９（ｃ）に示すように、開口部１１２を埋め込むように、絶縁膜１０６の上面に埋め込み層を形成し、埋め込み層の上面にレジスト膜を形成し、既存のリソグラフィー技術を用いて第３の導電層１０８用の配線溝１２５領域を露出するように所定のパターンにレジスト膜を加工する。図中において、埋め込み層およびレジスト膜は図示を省略する。
次に、既存のエッチング技術により、レジスト膜が形成された領域を除く埋め込み層および絶縁膜１０６を加工する。そして、レジスト膜および埋め込み層を除去し、所定の長さＬ２ となる配線溝１２５を３００ｎｍ程度の深さに形成する。さらに、開口部１１２において露出されている拡散防止膜１０５をエッチング技術などにより除去し、第１の導電層１０３および第２の導電層１０４を露出させる。
【００３１】
次に、図９（ｄ）に示すように、開口部１１２および配線溝１２５が形成された絶縁膜１０６の上面に、バリアメタルとしてＴａ膜２０ｎｍ程度形成し、第２の金属層としてＣｕシード膜８０ｎｍ、およびＣｕ膜８００ｎｍを形成する。
ＣＭＰ技術などにより絶縁膜１０６が露出するまで研磨し、配線溝１２５に所定の配線長Ｌ２ を有する第３の導電層１０８を形成する。第３の導電層１０８は、上記材料に限らず、Ｃｕを含む導電性材料であれば良い。図中において、バリアメタルは省略し、第２の金属層を第３の導電層１０８を示している。
次に、上記と同様の工程で、拡散防止膜１０９および絶縁膜１１０を形成し、さらに必要に応じて導電層などを形成し、図７に示すような多層配線を形成する。
【００３２】
図７に示すように、本実施形態において、第３の導電層１０８を所定の配線長Ｌ２ とし、たとえば、第３の導電層１０８の配線長を１００μｍ程度に形成する。第３の導電層１０８の両端に形成された２つの開口部１１２により、一方の開口部１１２において第１の配線層１０３と、他方の開口部１１２において第２の配線層１０４とそれぞれ電気的に接続されている。また、第１の配線層１０３はその両端において、それぞれ異なる第３の導電層１０８と電気的に接続され、第２の導電層１０４は、その両端において、それぞれ異なる第３の導電層１０８と電気的に接続されている。このような構造が繰り返し形成されている。さらに、絶縁膜１０６としてアリルエーテル系樹脂を用い、開口部１１２は絶縁膜１０６に形成され、Ｃｕにより形成された第３の導電層１０８と、下層の第１および第２の導電層１０３，１０４とを接続している。このとき、Ｃｕは、ヤング率１１５Ｇｐａ，熱膨張率１７．７ｐｐｍ／℃であり、アリルエーテル系樹脂は、ヤング率２．４５Ｇｐａ，熱膨張率６６ｐｐｍ／℃とする。
導電層１０３，１０４，１０８の配線長Ｌ２がたとえば、１０００μｍ（１０００μｍの上層導電層と１０００μｍ下層導電層の繰り返しの構造）程度に形成され、上層導電層と下層導電層との間にアリルエーテル系樹脂の絶縁膜１０６が形成されているとする。実際に使用する温度を１００度程度とすると、上記ヤング率および熱膨張率から、導電層の端部は、片側でそれぞれ約８００ｎｍ程度も伸びることになる。つまり、開口部１１２においては、下層導電層１０３，１０４から一方に８００ｎｍ、上層導電層１０８から反対方向に８００ｎｍ程度もの変形する力が加わる。
【００３３】
１３０ｎｍ世代で考えると、開口部１１２の孔径は２００ｎｍ程度であるのでその４００％程度も配線長方向に変化させるだけの力が、上層および下層の導電層からおのおの反対方向に加わる。従って、開口部１１２の底部とその真下の導電層１０３，１０４とはバリアメタルなどを介して接続しており、密着性が十分でないことから、導通不良になることが容易に考えられる。
そこで、たとえば、第３の導電層１０８の配線長Ｌ２を１００μｍとした場合、導電層の端部において片側８０ｎｍ程度（孔径の４０％）を変化させるだけの力となるので、配線長Ｌ２が１０００μｍの場合に比べ、１／１０程度の力に低減される。孔径の４０％程度の変形であれば開口部１１２において接続が保たれる可能性もあり、本実施形態においては１０％オーダーの１００μｍ程度が限界であり、それ以下になるように第３の導電層１０８の配線長Ｌ２を形成する。
従来の方法のように、１本の長い導電層の両端において開口部により電気的な接続をしていると、導電層の膨張により接続部が変化しようとする力が開口部にすべて加わり、接続部が剥がれる可能性がある。しかし、第３の導電層１０８を導電層の熱膨張または収縮により長手方向の長さが変化しても開口部による接続が保たれるような所定の配線長Ｌ２ に形成することにより、配線長の膨張あるいは収縮に伴う開口部にかかる力が低減される。
【００３４】
第３の導電層１０８の所定の配線長Ｌ２ は、本実施形態に限定されず、導電層の種類、膜厚、開口部の孔径、絶縁膜の種類および膜厚により変化する。また、第１の導電層１０３および第２の導電層１０４が、本実施形態のように第３の導電層１０８と同じ材料を用いて形成されている場合、第３の導電層１０８の配線長Ｌ２ と同程度の配線長に形成することが望ましい。さらに、第１の導電層１０３および第２の導電層１０４のそれぞれの導電層を形成する材料のヤング率および熱膨張率から上記と同様な方法で配線長を求めると、下層の電極から加わる力はより低減される。
【００３５】
本実施形態において、第３の導電層の配線長を所定の長さにすることにより、熱膨張あるいは収縮により長手方向の配線長が変化しても、接続部における剥がれなどを抑制し、開口部の変形を防ぎ、接続を保つことができる。したがって、製品歩留りや配線信頼度が向上する。
【００３６】
本発明は、上記の実施形態に限定されない。
たとえば、第１の実施形態においては、第１の開口部の間に形成された第２の開口部の間隔は、形成する導電層の膜厚、開口部の孔径などによって変更でき、また、第２の実施形態において第３の導電層の配線長は、導電層の膜厚や絶縁膜の種類によって変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３７】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上することができる。
また、半導体装置の製造方法において、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２（ａ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図２（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図３】図３（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｅ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｇ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６（ｉ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ｊ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】図７は本発明の第２の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図８】図８（ａ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図８（ｂ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図９】図９（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図９（ｄ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１０】図１０は従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１１】図１１は従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【符号の説明】
１…基板、２…絶縁膜、３…第１の導電層、４…第２の導電層、５…拡散防止膜、６…絶縁膜、７…開口部、８…第３の導電層、９…拡散防止膜、１０…絶縁膜、２０…導電層、１０１…基板、１０２…絶縁膜、１０３…第１の導電層、１０４…第２の導電層、１０５…拡散防止膜、１０６…絶縁膜、１０７…第１の開口部、１０８…第３の導電層、１０９…拡散防止膜、１１０…絶縁膜、１１１…第２の開口部、１１２…開口部、１２０…配線溝、１２１…バリアメタル、１２２…第１の金属層、１２３…埋め込み層、１２４…レジスト膜、１２５…配線溝、１２６…バリアメタル、１２７…第２の金属層
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に、絶縁膜に形成された接続孔により複数の導電層を電気的に接続する多層配線を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩの高集積化および高性能化に伴い、素子寸法の微細化および多層構造化が進んでいる。多層配線の微細化により増大する配線遅延を低減するためには、配線抵抗および容量に影響を与えるパラメータ（配線膜厚）、配線容量に影響を与えるパラメータ（層間膜厚、比誘電率）および配線抵抗に影響を与えるパラメータ（配線抵抗率）などを適切な割合でスケーリングする必要がある。
【０００３】
配線材料としては、大きな電圧降下なく電気信号を伝播するために抵抗率が低いことが望ましい。従来広く用いられているＡｌに対し、抵抗率が低いものはＡｕ，Ｃｕ，Ａｇなどが挙げられる。なかでも、Ｃｕは、Ａｌよりも融点が高く、エレクトロマイグレーション現象の活性化エネルギーが大きいことからもＡｌに比べて信頼性が向上することが報告されている。しかし、Ｃｕを微細配線に使用するには、ドライエッチング法において、Ｃｕを下地となる絶縁膜に対して高い選択比でエッチングする適当なガスが存在しないため、一般的に埋設型配線形成技術〔ダマシン（Ｄａｍａｓｃｅｎｅ）法〕によって埋め込み配線を形成する。特に、接続孔と配線とを同時に埋め込むデュアル ダマシン（ｄｕａｌ ｄａｍａｓｃｅｎｅ）法は、リソグラフィーにおけるアライメントマージンの拡大や工程短縮化の観点から有用である。
【０００４】
また、絶縁膜としては、配線容量低減の観点から、比誘電率の小さいものが望ましい。使用する材料としてはアリルエーテル系樹脂およびＳｉＯＣなどに代表される低誘電率材料へと移行している。しかし、アリルエーテル系樹脂などの低誘電率材料は、従来使用されていたＳｉＯ２ 膜およびフッ素含有のＳｉＯ２ 膜よりもヤング率が低く、比較的疎な膜である。
【０００５】
図１０は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図である。半導体基板１の上面に絶縁膜２が形成され、絶縁膜２の上面の一部には配線溝が形成され、その配線溝に第１の導電層３および第２の導電層４が形成されている。第１の導電層３および第２の導電層４が形成された絶縁膜２の上面に拡散防止膜５が形成され、拡散防止膜５の上面に絶縁膜６が形成されている。絶縁膜６の上面の一部に形成された配線溝に第３の導電層８が形成され、第３の導電層８が形成された絶縁膜６の上面に拡散防止膜９が形成され、拡散防止膜９の上面に絶縁膜１０が形成されている。さらに、第１の導電層３および第２の導電膜４と第３の導電層８とは、それぞれ開口部７を介して電気的に接続されている。ここで、開口部内は第３の導電層８と同じ材料で埋め込まれている。また、拡散防止膜５，９は、層構成および用いる導電層の材料に応じて形成しなくてもよい。半導体基板１に形成された、素子領域および素子分離領域は図示を省略している。
【０００６】
上記のような、従来の半導体装置の製造方法として、基板上に形成された層間絶縁膜と、基板上に形成された上層配線および下層配線と、上層配線と下層配線とを電気的に接続するプラグとを形成し、プラグの近傍の層間絶縁膜中に電流の流路とならない柱を形成することが知られている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開平１１−１５４６７９号公報 （第３−７頁、第１−１０図）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来の方法においては、ヤング率の低い絶縁膜を使用しているので、工程中の高温雰囲気下において、導電層の熱膨張あるいは収縮により、導電層の長手方向が伸縮し、容易に変形してしまう。
高温雰囲気下（たとえば、４００℃程度）における配線および接続部の変形の一例を図１１に示す。
図１１は、従来の技術にかかる半導体装置の一部を模式的に示した概略断面図であり、図１０の構成の高温時における配線の様子を示している。
図１０，１１において、１本の長い第３の導電層８が比較的柔らかい低ヤング率の材料で形成された絶縁膜６に形成されているとき、上層部の絶縁膜形成工程や硬化などの高温熱処理工程に、導電層はその配線長に比例して容易に膨張する。通常導電層の端部は下層配線に接続するような開口部が形成されているが、多くの電流を流さない電位固定のために使用される場合は１つの開口部のみが形成される。したがって、第３の導電層８が膨張したときに開口部７の上部が第３の導電層８の長手方向に引っ張られ、その結果、密着性の悪い接続部、つまり接続孔７の底部と下層配線層（図１０，１１中においては第１の導電層３および第２の導電層４）との界面にて剥がれが生じ、接続孔７は電気的に独立した導電層２０となる。
このように、特に脆弱な配線間の接続部において変形し、断線などを生じるので、製品歩留りおよび配線信頼性に対して、大きな影響を与える可能性が考えられる。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上させる半導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置は、基板と、前記基板に形成された第１の導電層と、前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するように形成された複数の第１の開口部と、前記第１の導電層および前記第２の導電層のいずれもが露出しないように形成された第２の開口部とを有する絶縁膜と、前記第１の開口部および前記第２の開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層とを有し、前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成されている。
【００１１】
上記の本発明の半導体装置においては、第２の開口部を第３の導電層に沿って、２つの第１の開口部の間に形成することにより、第１の開口部にかかる力を分散し、第１の導電層および第２の導電層のいずれか一方と、第３の導電層との接続部である第１の開口部の変形を抑制する。
【００１２】
上記の本発明の半導体装置は、基板と、前記基板に形成された第１の導電層と、前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように形成された開口部を有する絶縁膜と、前記開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層とを有し、前記第３の導電層は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の配線長を有し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と前記開口部を介して電気的に接続されている。
【００１３】
上記の本発明の半導体装置においては、第３の導電層を所定の配線長を有することにより、熱膨張または収縮により長手方向の長さが変化しても、第１の導電層および第２の導電層と開口部を介して、電気的に接続が保たれる。
【００１４】
本発明の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、前記絶縁膜に、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するような複数の第１の開口部と、前記第１の導電層および前記第２の導電層いずれもが露出しないような第２の開口部とを形成する工程と、前記第１の開口部および前記第２の開口部を埋め込み、前記第１の開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程とを有し、前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成する。
【００１５】
上記の本発明の半導体装置の製造方法においては、基板に第１の導電層を形成し、第１の導電層と所定の距離を離間して基板に第２の導電層を形成する。第１の導電層および第２の導電層の上面に絶縁膜を形成し、絶縁膜に、第１の導電層および第２の導電層のいずれかがそれぞれ露出するような複数の第１の開口部と、第１の導電層および第２の導電層いずれもが露出しないような第２の開口部とを形成する。第１の開口部および第２の開口部を埋め込み、第１の開口部を介して第１の導電層および第２の導電層と電気的に接続するように絶縁膜の上面に第３の導電層を形成する。ここで、第２の開口部は、第３の導電層に沿って２つの第１の開口部の間に形成する。
【００１６】
本発明の半導体装置の製造方法は、基板に第１の導電層を形成する工程と、前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、前記絶縁膜に前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように開口部を形成する工程と、前記開口部を埋め込み、前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程とを有し、前記第３の導電層の配線長は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の長さに形成し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と、前記開口部を介して電気的に接続するように形成する。
【００１７】
上記の本発明の半導体装置の製造方法においては、基板に第１の導電層を形成し、第１の導電層と所定の距離を離間して基板に第２の導電層を形成する。第１の導電層および第２の導電層の上面に絶縁膜を形成し、絶縁膜に第１の導電層および第２の導電層のいずれかの端部がそれぞれ露出するように開口部を形成する。開口部を埋め込み、第１の導電層および第２の導電層と電気的に接続するように絶縁膜の上面に第３の導電層を形成する。ここで、第３の導電層の配線長は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の長さに形成し、第３の導電層の両端において、第１の導電層および第２の導電層と開口部を介して電気的に接続するように形成する。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について図面に基づいて説明する。
〔第１の実施形態〕
以下、本発明の第１の実施形態について、図１を参照して説明する。図１は本実施形態にかかる半導体装置の模式的断面図である。
半導体基板１０１上に絶縁膜１０２が形成され、絶縁膜１０２の上面の一部に配線溝１２０が形成され、その配線溝１２０にはたとえばＣｕからなる第１の導電層１０３および第２の導電層１０４が所定の距離を離間して形成されている。第１の導電層１０３および第２の導電層１０４を被覆するように拡散防止膜１０５が形成され、拡散防止膜１０５の上面にアリルエーテル系樹脂のようなヤング率の低い絶縁膜１０６が形成されている。絶縁膜１０６の上面には配線溝１２５が形成され、その配線溝１２５にはたとえばＣｕからなる第３の導電層１０８が形成され、第３の導電膜１０８が形成された絶縁膜１０６の上面には拡散防止膜１０９および絶縁膜１１０が形成されている。また、絶縁膜１０６には、第１の導電層１０３および第２の導電層１０４のいずれかがそれぞれ露出するような複数の第１の開口部１０７が形成され、第３の導電層１０８と第１の導電層１０３および第２の導電層１０４は、第１の開口部１０７を介して電気的に接続されている。さらに、２つの第１の開口部１０７の間に第３の導電層１０８に沿って、第１の導電層１０３および第２の導電層１０４のいずれもが露出されない第２の開口部１１１が所定の間隔Ｌ１ を隔てて形成されている。ここで、第１の開口部１０７および第２の開口部１１１は第３の導電層と同じ材料で埋め込まれている。なお、説明を簡単にするために、半導体基板に形成された素子領域や素子分離領域などの構成は図示を省略している。
【００１９】
次に、本発明の半導体装置の製造方法について、図２〜６を参照して説明する。図２〜６は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
図２（ａ）に示すように、所定の素子領域が形成された半導体基板１０１の上面に絶縁膜１０２を形成する。絶縁膜１０２の上面において、導電層形成領域に既存のリソグラフィー技術およびエッチング技術などを用いて、深さｔ１ の配線溝１２０を所定の距離離間してたとえば２ヵ所形成する。本実施形態においてはｔ１ は２００ｎｍ程度とする。また、絶縁層１０２は、たとえば、アリルエーテル系樹脂の膜とする。
次に、図２（ｂ）に示すように、配線溝１２０が形成された絶縁膜１０２の上面にバリアメタル１２１を形成し、その後、バリアメタルの上面に第１の金属層１２２を形成する。バリアメタルとして、たとえば、スパッタリング法などによりＴａ膜を１０ｎｍ程度形成する。また、第１の金属層１２２として、Ｃｕシード膜を８０ｎｍ程度形成し、電界メッキ法などによりＣｕメッキ層７００ｎｍ程度形成する。
【００２０】
次に、図３（ｃ）に示すように、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術などにより、第１の金属層１２２を絶縁膜１０２が露出するまで研磨し、配線溝１２０に第１の導電層１０３および第２の導電層１０４を形成する。本実施形態において、第１の導電層１０３と第２の導電層１０４とは、同一の金属層１２２から形成されたが、異なる金属層から形成してもよい。なお、図３（ｃ）以降の工程においてはバリアメタルの図示を省略している。
次に、図３（ｄ）に示すように、Ｃｕの拡散を防止する拡散防止膜１０５としてＳｉＣ膜を５０ｎｍ程度形成し、アリルエーテル系樹脂などのＳｉＯ２ 膜などと比べてヤング率の低い絶縁膜１０６を６００ｎｍ程度形成する。拡散防止膜１０５および絶縁膜１０６の形成方法は形成する材料によって所定の方法で行う。
【００２１】
次に、図４（ｅ）に示すように、絶縁膜１０６において、第１の導電層１０３および第２の導電層１０４のそれぞれの端部にそれぞれ第１の開口部１０７を既存のリソグラフィー技術およびエッチング技術を用いて形成する。同時に、２つの第１の開口部１０７の間に、第１の導電層１０３および第２の導電層１０４が形成された領域を除く第３の導電層１０８の形成領域に沿って第２の開口部１１１を所定の間隔Ｌ１ を隔てて形成する。このとき、第１の開口部１０７および第２の開口部１１１の底部には、拡散防止膜が残存していることが望ましい。
第２の開口部１１１を形成する間隔Ｌ１ は、後に形成する第３の導電層１０８の配線長、第３の導電層１０８および絶縁膜１０６のヤング率および熱膨張係数、後工程の加熱温度などに応じて決定される。ここでは、第３の導電層１０８の配線長において、１００μｍ毎に形成する。
次に、図４（ｆ）に示すように、絶縁膜１０６の上面に埋め込み層１２３を第１の開口部１０７および第２の開口部１１１を埋め込むように形成する。埋め込み層１２３の上面にレジスト膜１２４を形成し、既存のリソグラフィー技術を用いて第３の導電層１０８形成領域の所定のパターンにレジスト膜１２４を加工する。
【００２２】
次に、図５（ｇ）に示すように、既存のエッチング技術によりレジスト膜１２４が形成された領域を除く埋め込み層１２３および絶縁膜１０６を加工する。レジスト膜１２４および埋め込み層１２３を除去し、深さｔ２ の配線溝１２５を形成する。さらに、第１の開口部１０７および第２の開口部１１１において露出されている拡散防止膜１０５をエッチング技術などにより除去し、第１の開口部１０７において第１の導電層１０３および第２の導電層１０４を露出させ、第２の開口部１１１において、下層の絶縁層１０２を露出させる。このとき、配線溝１２５の深さｔ２ は、たとえば、３００ｎｍになるように加工する。
次に、図５（ｈ）に示すように、第１の開口部１０７、第２の開口部１１１および配線溝１２５が形成された絶縁膜１０６の上面に、バリアメタル１２６および第２の金属層１２７を形成する。バリアメタル１２６として、たとえば、Ｔａ膜をスパッタリング法などにより２０ｎｍ程度形成する。また、第２の金属層１２７として、たとえば、スパッタリング法などによりＣｕシード膜を８０ｎｍ程度形成し、Ｃｕ膜を電界メッキ法などにより８００ｎｍ程度形成する。
【００２３】
次に、図６（ｉ）に示すように、ＣＭＰ技術などにより絶縁膜１０６が露出するまで研磨し、配線溝１２５にのみバリアメタル１２６および第２の金属層１２７から形成される第３の導電層１０８を形成する。第３の導電層１０８は、上記材料に限らず、銅を含有する導電性材料であれば良い。図６（ｉ）以降の工程においてはバリアメタル１２６の図示を省略する。
次に、図６（ｊ）に示すように、以下同様の工程で拡散防止膜１０９および絶縁膜１１０を形成し、さらに必要に応じて導電層などを形成し、多層配線を形成する。
なお、第２の開口部１１１を形成する間隔Ｌ１ およびその数は、上記例に限定されず、導電層の膜厚あるいは開口部の寸法、絶縁膜の種類および膜厚などによって変化する。また、配線溝１２０，１２５の深さｔ１ ｔ２ は、絶縁膜の種類および膜厚などにより変えることができる。
【００２４】
本実施形態において、第３の導電層１０８に形成された２つの第１の開口部１０７の間に、１００μｍごとの間隔で第２の開口部１１１を形成し、絶縁膜１０６としてアリルエーテル系樹脂を用いる。そして、上層（第３の導電層１０８）および下層（第１および第２の導電層１０３，１０４）の導電層はＣｕを用い、第３の導電層１０８の両端において第１の開口部１０７により下層配線１０３，１０４と接続する。このとき、Ｃｕは、ヤング率１１５Ｇｐａ、熱膨張率１７．７ｐｐｍ／℃であり、アリルエーテル系樹脂は、ヤング率２．４５Ｇｐａ、熱膨張率６６ｐｐｍ／℃とする。
導電層１０３，１０４，１０８が、たとえば、１０００μｍ（１０００μｍの上層導電層１０８と１０００μｍの下層導電層１０３，１０４の繰り返しの構造）程度の配線長に形成され、上層導電層と下層導電層との間にアリルエーテル系樹脂の絶縁膜１０６を形成されているとする。実際に使用する温度を１００度程度とすると、上記のヤング率および熱膨張率から、導電層の端部は片側で約８００ｎｍ程度も配線長が伸びることになる。つまり、開口部１０７においては、下層導電層１０３，１０４から一方に８００ｎｍ程度、同様に上層導電層１０８から反対方向に８００ｎｍ程度もの変形する力が加わる。
【００２５】
１３０ｎｍ世代で考えると、開口部１０７，１１１の孔径は２００ｎｍ程度であるのでその４００％程度も配線長方向に変化させるだけの力が、上層および下層の導電層からおのおの反対方向に加わる。従って、第１の開口部１０７の底部とその真下の導電層１０３，１０４とはバリアメタルなどを介して接続しており、密着性が十分でないことから、導通不良になることが容易に考えられる。
そこで、たとえば、第３の導電層１０８の１００μｍごとに開口部１０７，１１１を形成した場合、導電層１０３，１０４，１０８の端部の片側においてそれぞれ８０ｎｍ程度（孔径の４０％）を変化させるだけの力となる。そのため、第２の開口部１１１が全くない場合の１／１０の力となる。孔径の４０％程度の変形であれば第１の開口部１０７において接続が保たれる可能性もある。本実施形態においては、１０％オーダーの１００μｍ程度が限界と考えられ、それ以下になるような間隔Ｌ１で第２の開口部１１１を形成する。
従来の方法のように、第２の開口部１１１を形成しないと、第３の導電層１０８の配線長の変化により接続部の変形しようとする力が、第１の開口部１０７における接続部にすべて加わる。しかし、電気的な接続に寄与しない第２の開口部１１１を第３の導電層１０８に沿って、複数の第１の開口部１０７の間に形成することにより、配線長の変形に伴い第１の開口部１０７に付与される力が分散する。
第１の開口部１０７および第２の開口部１１１を形成する所定の距離Ｌ１ は、本実施形態に限定されず、導電層の種類および膜厚、開口部の孔径、絶縁膜の種類および膜厚により変化する。
【００２６】
本実施形態において、第１および第２の導電層と第３の導電層とが、第１の開口部により電気的に接続され、第３の導電層に沿って複数の第１の開口部の間に所定の間隔を隔てて導電層の接続に寄与しない第２の開口部を形成する。それにより、後工程の熱膨張あるいは収縮による第３の導電層の長手方向における配線長の変化に伴う力を分散し、第１の開口部の変形を抑制する。したがって、導電層の接続部である第３の導電層の両端部に形成された第１の開口部の底界面の剥がれを防止することができる。そのため、製品歩留りや配線信頼度が向上する。
【００２７】
〔第２の実施形態〕
以下、本発明の第２の実施形態にかかる半導体装置の製造方法について図を参照して説明する。第１の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図７は、本実施形態にかかる半導体装置を模式的に示した断面図である。
半導体基板１０１上に絶縁膜１０２が形成され、絶縁膜１０２の上面の一部に所定の距離が離間されて複数の配線溝１２０が形成され、その配線溝１２０にはそれぞれ第１の導電層１０３および第２の導電層１０４が所定の距離を離間して交互に形成されている。第１の導電層１０３および第２の導電層１０４はたとえばＣｕにより形成されている。第１の導電層１０３および第２の導電層１０４を被覆するように拡散防止膜１０５が形成され、拡散防止膜１０５の上面にアリルエーテル系樹脂のような低ヤング率の絶縁膜１０６が形成されている。絶縁膜１０６の上面には配線溝１２５が形成され、その配線溝１２５には所定の配線長Ｌ２ で第３の導電層１０８が形成され、第３の導電膜１０８が形成された絶縁膜１０６の上面には拡散防止膜１０９および絶縁膜１１０が形成されている。ここで、第３の導電層１０８はたとえばＣｕにより形成されている。また、所定の配線長Ｌ２ を有する第３の導電層１０８は、一方の端部において第１の導電層１０３と、他方の端部において第２の導電層１０４と、開口部１１２を介して電気的に接続されている。ここで、開口部１１２は第３の導電層１０８と同じ材料で埋め込まれている。なお、説明を簡単にするために、半導体基板に形成された素子領域や素子分離領域などの構成は図示を省略している。
【００２８】
次に、本発明の半導体装置の製造方法について、図８、９を参照して説明する。図８、９は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
図８（ａ）に示すように、上記と同様な方法で、所定の素子領域が形成された半導体基板１０１の上面に絶縁膜１０２を形成する。絶縁層１０２の上面において、導電層形成領域に既存のリソグラフィー技術およびエッチング技術などを用いて、所定の距離を離間して２００ｎｍ程度の深さを有する配線溝１２０を複数形成する。配線溝１２０が形成された絶縁膜１０２の上面にバリアメタルとしてＴａ膜１０ｎｍを形成し、バリアメタル１２１の上面に第１の金属層としてＣｕシード膜８０ｎｍ、およびＣｕ膜７００ｎｍを形成する。
次に、ＣＭＰ技術などにより、第１の金属層を絶縁膜１０２が露出するまで研磨し、配線溝１２０に第１の導電層１０３および第２の導電層１０４を形成する。本実施形態において、第１の導電層１０３と第２の導電層１０４とは、同一の金属層から形成されたが、異なる金属層から形成してもよい。なお、図中において、バリアメタルは図示を省略し、第１の金属層を第１の導電層１０３および第２の導電層１０４と示している。
【００２９】
次に、図８（ｂ）に示すように、第１の導電層１０３および第２の導電層１０４の拡散を防止する拡散防止膜１０５としてＳｉＣ膜５０ｎｍを形成し、アリルエーテル系樹脂などの低ヤング率の絶縁膜１０６を６００ｎｍ程度形成する。拡散防止膜１０５および絶縁膜１０６の形成方法は用いる材料によって所定の方法で行う。また、拡散防止膜１０５は、導電層１０３，１０４の材料によって形成しなくてもよい。
次に、絶縁膜１０６において、第１の導電層１０３および第２の導電層１０４のそれぞれの端部に開口部１１２を、既存のリソグラフィー技術およびエッチング技術を用いて形成する。このとき、開口部１１２の底部において、拡散防止膜が残存していることが望ましい。
【００３０】
次に、図９（ｃ）に示すように、開口部１１２を埋め込むように、絶縁膜１０６の上面に埋め込み層を形成し、埋め込み層の上面にレジスト膜を形成し、既存のリソグラフィー技術を用いて第３の導電層１０８用の配線溝１２５領域を露出するように所定のパターンにレジスト膜を加工する。図中において、埋め込み層およびレジスト膜は図示を省略する。
次に、既存のエッチング技術により、レジスト膜が形成された領域を除く埋め込み層および絶縁膜１０６を加工する。そして、レジスト膜および埋め込み層を除去し、所定の長さＬ２ となる配線溝１２５を３００ｎｍ程度の深さに形成する。さらに、開口部１１２において露出されている拡散防止膜１０５をエッチング技術などにより除去し、第１の導電層１０３および第２の導電層１０４を露出させる。
【００３１】
次に、図９（ｄ）に示すように、開口部１１２および配線溝１２５が形成された絶縁膜１０６の上面に、バリアメタルとしてＴａ膜２０ｎｍ程度形成し、第２の金属層としてＣｕシード膜８０ｎｍ、およびＣｕ膜８００ｎｍを形成する。
ＣＭＰ技術などにより絶縁膜１０６が露出するまで研磨し、配線溝１２５に所定の配線長Ｌ２ を有する第３の導電層１０８を形成する。第３の導電層１０８は、上記材料に限らず、Ｃｕを含む導電性材料であれば良い。図中において、バリアメタルは省略し、第２の金属層を第３の導電層１０８を示している。
次に、上記と同様の工程で、拡散防止膜１０９および絶縁膜１１０を形成し、さらに必要に応じて導電層などを形成し、図７に示すような多層配線を形成する。
【００３２】
図７に示すように、本実施形態において、第３の導電層１０８を所定の配線長Ｌ２ とし、たとえば、第３の導電層１０８の配線長を１００μｍ程度に形成する。第３の導電層１０８の両端に形成された２つの開口部１１２により、一方の開口部１１２において第１の配線層１０３と、他方の開口部１１２において第２の配線層１０４とそれぞれ電気的に接続されている。また、第１の配線層１０３はその両端において、それぞれ異なる第３の導電層１０８と電気的に接続され、第２の導電層１０４は、その両端において、それぞれ異なる第３の導電層１０８と電気的に接続されている。このような構造が繰り返し形成されている。さらに、絶縁膜１０６としてアリルエーテル系樹脂を用い、開口部１１２は絶縁膜１０６に形成され、Ｃｕにより形成された第３の導電層１０８と、下層の第１および第２の導電層１０３，１０４とを接続している。このとき、Ｃｕは、ヤング率１１５Ｇｐａ，熱膨張率１７．７ｐｐｍ／℃であり、アリルエーテル系樹脂は、ヤング率２．４５Ｇｐａ，熱膨張率６６ｐｐｍ／℃とする。
導電層１０３，１０４，１０８の配線長Ｌ２がたとえば、１０００μｍ（１０００μｍの上層導電層と１０００μｍ下層導電層の繰り返しの構造）程度に形成され、上層導電層と下層導電層との間にアリルエーテル系樹脂の絶縁膜１０６が形成されているとする。実際に使用する温度を１００度程度とすると、上記ヤング率および熱膨張率から、導電層の端部は、片側でそれぞれ約８００ｎｍ程度も伸びることになる。つまり、開口部１１２においては、下層導電層１０３，１０４から一方に８００ｎｍ、上層導電層１０８から反対方向に８００ｎｍ程度もの変形する力が加わる。
【００３３】
１３０ｎｍ世代で考えると、開口部１１２の孔径は２００ｎｍ程度であるのでその４００％程度も配線長方向に変化させるだけの力が、上層および下層の導電層からおのおの反対方向に加わる。従って、開口部１１２の底部とその真下の導電層１０３，１０４とはバリアメタルなどを介して接続しており、密着性が十分でないことから、導通不良になることが容易に考えられる。
そこで、たとえば、第３の導電層１０８の配線長Ｌ２を１００μｍとした場合、導電層の端部において片側８０ｎｍ程度（孔径の４０％）を変化させるだけの力となるので、配線長Ｌ２が１０００μｍの場合に比べ、１／１０程度の力に低減される。孔径の４０％程度の変形であれば開口部１１２において接続が保たれる可能性もあり、本実施形態においては１０％オーダーの１００μｍ程度が限界であり、それ以下になるように第３の導電層１０８の配線長Ｌ２を形成する。
従来の方法のように、１本の長い導電層の両端において開口部により電気的な接続をしていると、導電層の膨張により接続部が変化しようとする力が開口部にすべて加わり、接続部が剥がれる可能性がある。しかし、第３の導電層１０８を導電層の熱膨張または収縮により長手方向の長さが変化しても開口部による接続が保たれるような所定の配線長Ｌ２ に形成することにより、配線長の膨張あるいは収縮に伴う開口部にかかる力が低減される。
【００３４】
第３の導電層１０８の所定の配線長Ｌ２ は、本実施形態に限定されず、導電層の種類、膜厚、開口部の孔径、絶縁膜の種類および膜厚により変化する。また、第１の導電層１０３および第２の導電層１０４が、本実施形態のように第３の導電層１０８と同じ材料を用いて形成されている場合、第３の導電層１０８の配線長Ｌ２ と同程度の配線長に形成することが望ましい。さらに、第１の導電層１０３および第２の導電層１０４のそれぞれの導電層を形成する材料のヤング率および熱膨張率から上記と同様な方法で配線長を求めると、下層の電極から加わる力はより低減される。
【００３５】
本実施形態において、第３の導電層の配線長を所定の長さにすることにより、熱膨張あるいは収縮により長手方向の配線長が変化しても、接続部における剥がれなどを抑制し、開口部の変形を防ぎ、接続を保つことができる。したがって、製品歩留りや配線信頼度が向上する。
【００３６】
本発明は、上記の実施形態に限定されない。
たとえば、第１の実施形態においては、第１の開口部の間に形成された第２の開口部の間隔は、形成する導電層の膜厚、開口部の孔径などによって変更でき、また、第２の実施形態において第３の導電層の配線長は、導電層の膜厚や絶縁膜の種類によって変更できる。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００３７】
【発明の効果】
以上説明してきたように、本発明によれば、半導体装置において、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上することができる。
また、半導体装置の製造方法において、導電層の熱膨張あるいは収縮による開口部の変形を抑制し、製品歩留りおよび配線信頼性を向上することができる。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２（ａ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図２（ｂ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図３】図３（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｄ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図４】図４（ｅ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図５】図５（ｇ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図５（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図６】図６（ｉ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ｊ）は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図７】図７は本発明の第２の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図８】図８（ａ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図８（ｂ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図９】図９（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図９（ｄ）は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図である。
【図１０】図１０は従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１１】図１１は従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【符号の説明】
１…基板、２…絶縁膜、３…第１の導電層、４…第２の導電層、５…拡散防止膜、６…絶縁膜、７…開口部、８…第３の導電層、９…拡散防止膜、１０…絶縁膜、２０…導電層、１０１…基板、１０２…絶縁膜、１０３…第１の導電層、１０４…第２の導電層、１０５…拡散防止膜、１０６…絶縁膜、１０７…第１の開口部、１０８…第３の導電層、１０９…拡散防止膜、１１０…絶縁膜、１１１…第２の開口部、１１２…開口部、１２０…配線溝、１２１…バリアメタル、１２２…第１の金属層、１２３…埋め込み層、１２４…レジスト膜、１２５…配線溝、１２６…バリアメタル、１２７…第２の金属層
Claims (7)
- 基板と、
前記基板に形成された第１の導電層と、
前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、
前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するように形成された複数の第１の開口部と、前記第１の導電層および前記第２の導電層のいずれもが露出しないように形成された第２の開口部とを有する絶縁膜と、
前記第１の開口部および前記第２の開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層と
を有し、
前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成されている
半導体装置。 - 前記第２の開口部は、前記第１の開口部の間に所定の間隔を隔てて形成されている
請求項１記載の半導体装置。 - 前記第３の導電層は、銅を含有する導電性材料で形成されている
請求項１記載の半導体装置。 - 基板と、
前記基板に形成された第１の導電層と、
前記第１の導電層と所定の距離を離間して前記基板に形成された第２の導電層と、
前記第１の導電層および前記第２の導電層の上面に形成され、前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように形成された開口部を有する絶縁膜と、
前記開口部を埋め込むように前記絶縁膜の上面に形成され、前記第１の導電層および前記第２の導電層と電気的に接続された第３の導電層と
を有し、
前記第３の導電層は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の配線長を有し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と前記開口部を介して電気的に接続されている
半導体装置。 - 前記第３の導電層は、銅を含有する導電性材料で形成されている
請求項４記載の半導体装置。 - 基板に第１の導電層を形成する工程と、
前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、
前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、
前記絶縁膜に、前記第１の導電層および前記第２の導電層のいずれかがそれぞれ露出するような複数の第１の開口部と、前記第１の導電層および前記第２の導電層のいずれもが露出しないような第２の開口部とを形成する工程と、
前記第１の開口部および前記第２の開口部を埋め込み、前記開口部を介して前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程と
を有し、
前記第２の開口部は、前記第３の導電層に沿って２つの前記第１の開口部の間に形成する
半導体装置の製造方法。 - 基板に第１の導電層を形成する工程と、
前記第１の導電層と所定の距離を離間して前記基板に第２の導電層を形成する工程と、
前記第１の導電層および前記第２の導電層の上面に絶縁膜を形成する工程と、
前記絶縁膜に前記第１の導電層および前記第２の導電層のいずれかの端部がそれぞれ露出するように開口部を形成する工程と、
前記開口部を埋め込み、前記第１の導電層および前記第２の導電層と電気的に接続するように前記絶縁膜の上面に第３の導電層を形成する工程と
を有し、
前記第３の導電層の配線長は、熱膨張または収縮により長手方向の長さが変化しても接続が保たれるような所定の長さに形成し、前記第３の導電層の両端において、前記第１の導電層および前記第２の導電層と、前記開口部を介して電気的に接続するように形成する
半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111437A JP3858849B2 (ja) | 2003-04-16 | 2003-04-16 | 半導体装置およびその製造方法 |
| US10/824,229 US7279791B2 (en) | 2003-04-16 | 2004-04-14 | Semiconductor device and method of fabricating the same |
| KR1020040025724A KR20040090482A (ko) | 2003-04-16 | 2004-04-14 | 반도체장치 및 그 제조방법 |
| TW093110569A TWI243426B (en) | 2003-04-16 | 2004-04-15 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111437A JP3858849B2 (ja) | 2003-04-16 | 2003-04-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004319745A true JP2004319745A (ja) | 2004-11-11 |
| JP3858849B2 JP3858849B2 (ja) | 2006-12-20 |
Family
ID=33471988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003111437A Expired - Fee Related JP3858849B2 (ja) | 2003-04-16 | 2003-04-16 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7279791B2 (ja) |
| JP (1) | JP3858849B2 (ja) |
| KR (1) | KR20040090482A (ja) |
| TW (1) | TWI243426B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7981789B2 (en) * | 2008-11-14 | 2011-07-19 | Infineon Technologies Ag | Feature patterning methods and structures thereof |
| US9801277B1 (en) | 2013-08-27 | 2017-10-24 | Flextronics Ap, Llc | Bellows interconnect |
| US10466118B1 (en) | 2015-08-28 | 2019-11-05 | Multek Technologies, Ltd. | Stretchable flexible durable pressure sensor |
| CN108538799B (zh) * | 2017-03-02 | 2024-02-27 | 弗莱克斯有限公司 | 互连部件和互连组件 |
| US10426029B1 (en) | 2018-01-18 | 2019-09-24 | Flex Ltd. | Micro-pad array to thread flexible attachment |
| US10687421B1 (en) | 2018-04-04 | 2020-06-16 | Flex Ltd. | Fabric with woven wire braid |
| US10575381B1 (en) | 2018-06-01 | 2020-02-25 | Flex Ltd. | Electroluminescent display on smart textile and interconnect methods |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056082A (ja) * | 1996-08-07 | 1998-02-24 | Mitsubishi Electric Corp | 半導体集積回路装置及びその製造方法 |
| US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
| JP3790469B2 (ja) * | 2001-12-21 | 2006-06-28 | 富士通株式会社 | 半導体装置 |
-
2003
- 2003-04-16 JP JP2003111437A patent/JP3858849B2/ja not_active Expired - Fee Related
-
2004
- 2004-04-14 US US10/824,229 patent/US7279791B2/en not_active Expired - Lifetime
- 2004-04-14 KR KR1020040025724A patent/KR20040090482A/ko not_active Application Discontinuation
- 2004-04-15 TW TW093110569A patent/TWI243426B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040090482A (ko) | 2004-10-25 |
| US20040256725A1 (en) | 2004-12-23 |
| US7279791B2 (en) | 2007-10-09 |
| JP3858849B2 (ja) | 2006-12-20 |
| TW200428530A (en) | 2004-12-16 |
| TWI243426B (en) | 2005-11-11 |
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| A977 | Report on retrieval |
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