JP2004311558A - 半導体集積回路 - Google Patents
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Abstract
【課題】電圧降下による誤動作を検出・改善するとともに、解析・マスク変更無しで製品としてのＬＳＩの提供を可能にし、さらに、量産時の歩留まりの向上を実現する。
【解決手段】本発明の半導体集積回路は、電圧降下による誤動作を検出する電圧降下検出回路２００と、電圧降下検出回路２００が不具合を検出した場合に電圧降下部分の電圧を段階的に上昇させる電圧レギュレート回路３００とを半導体集積回路内に備える。改善方法としては電圧降下検出回路２００が不具合を検出しなくなるまで電圧レギュレート回路３００の電圧を段階的に上昇させることで、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。
【選択図】 図１
【解決手段】本発明の半導体集積回路は、電圧降下による誤動作を検出する電圧降下検出回路２００と、電圧降下検出回路２００が不具合を検出した場合に電圧降下部分の電圧を段階的に上昇させる電圧レギュレート回路３００とを半導体集積回路内に備える。改善方法としては電圧降下検出回路２００が不具合を検出しなくなるまで電圧レギュレート回路３００の電圧を段階的に上昇させることで、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路全般にかかわり、特には大規模ＬＳＩに比較的多く発生する電圧降下（ＩＲ−ＤＲＯＰ）による不具合を改善するための技術に関する。
【０００２】
【従来の技術】
従来、ＬＳＩの設計段階において、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。ＬＳＩの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、ＬＳＩの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの提出を行っている。
【０００３】
なお、先行技術として、プリント基板上でマージン試験基板を別途準備した電圧マージン試験回路と診断劣化装置が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−２７５２９１号公報（第５−６頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、近時では、ＬＳＩの大規模化が進み、電圧降下による不具合発生頻度が高くなる傾向がある。このような現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル提出までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。
【０００６】
本発明は、このような事情に鑑みて創作したものであり、電圧降下によるＬＳＩの不具合の解析に要する時間を大幅に削減し、マスク変更無しで製品として使用可能となる半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。
【０００８】
第１の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出し、検出結果を外部にモニタ出力可能な電圧降下検出回路と、出力電圧設定端子に対する外部からの設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路とを備えた構成としている。
【０００９】
この構成による作用は次のとおりである。半導体集積回路の動作時に許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、外部に対してモニタ出力する。このモニタ出力を確認すると、電圧レギュレート回路の出力電圧設定端子に対する外部からの設定により、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧レギュレート回路の電圧を段階的に上昇させる。このようにすることにより、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。
【００１０】
第２の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路とを備えた構成としている。
【００１１】
この構成による作用は次のとおりである。半導体集積回路の動作時に許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、その検出結果を電圧降下自動改善回路に出力する。この結果、電圧降下自動改善回路は電圧レギュレート回路の出力電圧設定端子を制御して、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧降下自動改善回路を介して電圧レギュレート回路の電圧を自動的に段階的に上昇させる。このようにすることにより、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。第１の解決手段が人為的作業を必要とするのに対し、１回のテスティングで自動的に電圧降下改善が可能となり、さらに効率的な対応を実現できる。
【００１２】
第３の解決手段として、本発明による半導体集積回路は、回路動作時に半導体チップ上の複数箇所で発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路と、前記電圧レギュレート回路からのレギュレートされた電源電圧を前記複数箇所の対応する箇所に分配する分配回路とを備えた構成としている。
【００１３】
この構成による作用は次のとおりである。電圧降下に起因する遅延等の誤動作を半導体チップの部位ごとに検出し、誤動作を生じている部位に対してレギュレートした電源電圧を分配することができる。また、設定により、誤動作発生部位が複数あるときは、その複数部位の電源電圧改善を連続的に行うことができる。
【００１４】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。電圧降下現象は、一般的に、ＬＳＩ半導体チップの中心付近で発生する可能性が高いため、以下では、チップ中心付近で電圧降下が発生した場合を例に説明する。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図である。図１において、１０はＬＳＩ半導体チップ、１００は電源、２００は電圧降下検出回路、３００は電圧レギュレート回路、２１は電圧降下検出回路２００のデータ入力ライン、２２はクロック入力ライン、２６は検出結果モニタ出力ライン、３２は電圧レギュレート回路３００の電圧出力端子である。ＬＳＩ半導体チップ１０は、新たな構成要素として、電圧降下検出回路２００と電圧レギュレート回路３００を搭載している。
【００１６】
図２は電圧降下検出回路２００の具体的構成を示すブロック図である。これは、チップ中心付近で電圧降下が発生する場合に対応したものである。
【００１７】
図２において、第１のフリップフロップＦＦ１のデータ入力（Ｄ）にはデータ入力ライン２１を介して入力データＤｉｎ１が入力され、クロック入力（ＣＫ）にはクロック入力ライン２２からの基準クロックＣＬＫ０が遅延バッファー２３で遅延されたクロックＣＬＫ１が入力され、第１のフリップフロップＦＦ１のデータ出力（Ｑ）は遅延バッファー２４を介して第２のフリップフロップＦＦ２のデータ入力（Ｄ）に接続され、データＤｉｎ２が入力されている。第２のフリップフロップＦＦ２のクロック入力（ＣＫ）には基準クロックＣＬＫ０が遅延バッファー２５で遅延されたクロックＣＬＫ２が入力され、データ出力（Ｑ）は検出結果モニタ出力ライン２６に接続され、電圧降下検出結果の出力データＤｏｕｔを出力する。レイアウト上で、遅延バッファー２３と遅延バッファー２４は、電圧降下が発生する可能性が低いＬＳＩ半導体チップの端に配置され、遅延バッファー２５は電圧降下が発生する可能性の高いＬＳＩ半導体チップの中心付近に配置されている。
【００１８】
ここで、遅延バッファー２３は使用バッファー数がｎ１個で遅延時間がΔｔ１であり、遅延バッファー２４は使用バッファー数がｎ２個で遅延時間がΔｔ１であり、遅延バッファー２５は使用バッファー数がｎ２個で遅延時間がΔｔ２であり、Δｔ１とΔｔ２の遅延の関係を、Δｔ１＜Δｔ２とすることで、第２のフリップフロップＦＦ２がデータを取得する際のセットアップマージンを確保している。
【００１９】
次に、上記構成の電圧降下検出回路２００の動作を図３のタイミングチャートに基づいて説明する。第１のフリップフロップＦＦ１において、入力データＤｉｎ１をクロックＣＬＫ１の立ち上がりエッジでトリガーし、第２のフリップフロップＦＦ２のデータ入力（Ｄ）に対する入力データＤｉｎ２を出力する。この入力データＤｉｎ２は遅延時間Δｔ１だけ遅延している。
【００２０】
第２のフリップフロップＦＦ２において、入力データＤｉｎ２をクロックＣＬＫ２の立ち上がりエッジでトリガーし、出力データＤｏｕｔを出力する。クロックＣＬＫ２はクロックＣＬＫ１に対して遅れた位相となっている。実線で示すクロックＣＬＫ２は電圧降下がないときのものである。
【００２１】
しかし、クロックＣＬＫ２にかかわる遅延バッファー２５は、電圧降下が発生しやすい箇所に配線されているため、電圧降下が発生しやすく、点線のように、タイミングが遅れることがある。電圧降下の発生によるクロックＣＬＫ２のタイミング遅延が生じると、第２のフリップフロップＦＦ２がデータを取り違える。その結果、出力データＤｏｕｔも点線で示すように遅延することになり、期待値比較ポイントＰでの出力結果が期待値とは異なってしまい、電圧降下を検出することができる。
【００２２】
この電圧降下検出回路２００は、電圧降下に起因する遅延時間の変化に基づいて電圧降下を検出するものであり、遅延の発生しやすい回路構成となっている。
【００２３】
次に、電圧レギュレート回路３００について説明する。
【００２４】
図４は電圧レギュレート回路３００を示す。図４において、ＶＤＤは電源電圧、ＶＤＤ１はレギュレートされた電源電圧、３１は出力電圧設定端子、３２はレギュレートされた電源電圧ＶＤＤ１の出力端子である。電圧レギュレート回路３００は、出力電圧設定端子３１に対する入力信号の組み合わせによって電源電圧ＶＤＤを変更し、レギュレートされた電源電圧ＶＤＤ１として出力する。
【００２５】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００２６】
まず、準備として基準のテストパターンを取得する。ＬＳＩテスタを用いて、電圧降下検出回路２００に入力データＤｉｎ１と基準クロックＣＬＫ０を入力する。電圧降下に起因する誤動作を発生させない状態として、図３の実線で示す第２のフリップフロップＦＦ２の出力データＤｏｕｔのタイミングを確認する。この出力データＤｏｕｔの波形を期待通りの出力波形とし、ファンクションテストでの期待値を合わせ込んだ基準のテストパターンとする。
【００２７】
次に、基準のテストパターンによるファンクションテストを行う。電圧降下が発生していない場合には、ＬＳＩテスタで正常検出（ＰＡＳＳ）する。しかし、チップ中心付近で電圧降下が発生すると、ＬＳＩ中央に配置したクロックＣＬＫ２に電圧降下による遅延が発生し、入力データＤｉｎ２とのセットアップマージンが無くなり、データ出力Ｄｏｕｔに期待通りの出力が得られなくなる。つまり、ＬＳＩテスタで異常検出（ＦＡＩＬ）することになる。
【００２８】
このように電圧降下に起因して誤動作が発生した場合、外部から制御可能な出力電圧設定端子３１にＬＳＩテスタで制御信号を入力する。これにより、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。その後、再び同じテストパターンを用いたファンクションテストを行い、正常検出／異常検出判定を行う。判定結果が異常検出であった場合、再度、出力電圧設定端子３１の設定を行い、レギュレートされた電源電圧ＶＤＤ１をさらに１レベル分上昇させる。以上のテストを繰り返して実行し、ＬＳＩテスタでの判定結果が正常検出する際の出力電圧設定端子３１の設定値を読み取る。これにより、電圧降下箇所の電圧をどのくらいまで上げれば、電圧降下に起因する誤動作を改善できるかを確認することができる。
【００２９】
従来は、解析を行い、電圧降下箇所を発見し、マスク変更を経て、新しい改良チップを作製し、その後の評価で電圧降下が改善されているのを確認していた。これに対して本実施の形態では、従来のような多大な時間を必要とする作業は、これを行わないでよい。取得した基準のテストパターンを用いて、同一仕様のＬＳＩ半導体チップにおいて電圧降下の改善を確認することが可能となり、解析の短ＴＡＴ化（開発リードタイムの削減）を実現することができる。
【００３０】
（実施の形態２）
図５は本発明の実施の形態２における半導体集積回路の構成を示すレイアウト図である。図５において、４００は電圧降下検出回路２００と電圧レギュレート回路３００との間に介在され、電圧降下検出回路２００が電圧降下の発生を検出したときのみ電圧レギュレート回路３００のレベルを自動的に１段階上昇させる電圧降下自動改善回路である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３１】
図６は電圧降下自動改善回路４００の具体な構成を電圧降下検出回路２００と電圧レギュレート回路３００との関係において示すブロック図である。
【００３２】
図６に示すように、電圧降下自動改善回路４００は、ＡＮＤ回路４１とカウンター回路４２を備えている。ＡＮＤ回路４１は、電圧降下検出回路２００からの出力データＤｏｕｔと外部からのゲート信号Ｓｇとの論理積をとり、その結果の論理積出力Ａｏｕｔをカウンター回路４２のクロック入力端子（ＣＫ）に入力するように構成されている。カウンター回路４２は、ＡＮＤ回路４１からの論理積出力Ａｏｕｔが有効のときにカウントアップする。カウンター回路４２は、ここでは一例として、４ビットカウンターとしている。カウンター回路４２の出力Ｃｏｕｔは、その４ビットすべてが電圧レギュレート回路３００の出力電圧設定端子３１に接続されている。４ビットのうち最下位ビットのみがモニタ出力端子４３に接続され、外部よりモニタできる構造になっている。
【００３３】
図７は実施の形態２の半導体集積回路で用いるテストパターンの一例を示す。実施の形態１の場合の図３に示す信号の他に、ＡＮＤ回路４１のゲート信号Ｓｇおよび論理積出力Ａｏｕｔが追加されている。
【００３４】
電圧降下が生じていないときは、ＡＮＤ回路４１に対するゲート信号Ｓｇのタイミングに対して、電圧降下検出回路２００からの出力データＤｏｕｔはタイミングがずれており、ＡＮＤ回路４１の論理積出力Ａｏｕｔは“Ｌ”レベルのままである。このとき、カウンター回路４２は動作しない。
【００３５】
次に、電圧降下による遅延の影響で誤動作が発生した場合の動作を説明する。電圧降下検出回路２００の出力データＤｏｕｔが点線で示すように遅延するため、ゲート信号Ｓｇのタイミングと一致する期間が生じ、ＡＮＤ回路４１の論理積出力Ａｏｕｔが点線で示すように“Ｈ”レベルとなることがある。この結果、カウンター回路４２が動作しカウント値をカウントアップする。
【００３６】
カウントアップされたカウント値出力Ｃｏｕｔを出力電圧設定端子３１に入力した電圧レギュレート回路３００は、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。１回のＬＳＩテスティング中に、カウンター回路４２のカウント値が１つ増加するたびに、電圧降下発生箇所の電源電圧を所定のステップで上昇させることができる。レギュレートされた電源電圧ＶＤＤ１が正常になって電圧降下による遅延が解消されると、ＡＮＤ回路４１が非導通状態に安定し、レギュレートされた電源電圧ＶＤＤ１も正常値で安定化する。
【００３７】
なお、モニタ出力端子４３を介して外部でモニタすることにより、カウンター回路４２のカウントアップ回数が分かり、電圧降下を自動的に改善するのに必要なレギュレートされた電源電圧ＶＤＤ１を知ることができる。
【００３８】
実施の形態１ではテストパターンを複数回繰り返して実行する必要があったが、本実施の形態によれば、１回のテスティングで、自動的に電圧降下改善および改善電圧の検出が可能となり、解析工数をさらに削減することができる。
【００３９】
本実施の形態において、ＬＳＩを使用する際に、図８に示すようなシステムリセット信号を用いて、システムリセット解除区間Ｔｄにおいて、電圧降下自動検出で使用したテストパターンと同様なパターンを実行することにより、改善に必要な出力電圧設定端子３１に設定すべき情報を入手し、システムリセット区間Ｔｒで、前記の情報を出力電圧設定端子３１に設定することにより、その都度の良品動作を実現することができる。つまり、マスク修正なしで不良を良化することができ、このことにより量産化が有利となる。
【００４０】
（実施の形態３）
図９は本発明の実施の形態３における半導体集積回路の構成を示すブロック図である。図９において、２００ａはマルチ電圧降下検出回路、３００は電圧レギュレート回路、４００は電圧降下自動改善回路、５００はアナログスイッチを利用した分配回路である。
【００４１】
図１０はマルチ電圧降下検出回路２００ａの具体的構成を示すブロック図である。マルチ電圧降下検出回路２００ａは、すでに説明した電圧降下検出回路２００と役割的には同一のもので、第１のフリップフロップＦＦ１と第２のフリップフロップＦＦ２から構成されている。第１のフリップフロップＦＦ１のクロック端子は１本の経路しか存在しないが、第２のフリップフロップＦＦ２のクロック端子には、３本の経路を通る配線が用意されており、セレクター２７によって選択可能となっている。
【００４２】
ＬＳＩ半導体チップ上で全く異なった場所に３つの遅延バッファー２７ａ，２７ｂ，２７ｃを経由するクロック入力ラインがセレクター２７に入力され、セレクター制御端子ＳＥ１，ＳＥ２における２ビットの入力の組み合わせにより、３本のクロックのいずれか１つを選択し、第２のフリップフロップＦＦ２のクロックＣＬＫ２として出力される。
【００４３】
電圧降下自動改善回路４００は、実施の形態２の場合の図６に示されるものと同一の構成となっている。電圧レギュレート回路３００についても同様であり、電圧降下自動改善回路４００と電圧レギュレート回路３００との関係も同様の構成となっている。
【００４４】
分配回路５００は、電圧レギュレート回路３００からのレギュレートされた電源電圧ＶＤＤ１を入力し、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３に対する入力の組み合わせに応じて、出力端子５０ａ，５０ｂ，５０ｃのいずれか１つを選択し、レギュレートされた電源電圧ＶＤＤ１を出力するように構成されている。
【００４５】
セレクター２７に対する３つの遅延バッファー２７ａ，２７ｂ，２７ｃの配置位置と、分配回路５００の出力端子５０ａ，５０ｂ，５０ｃの配置位置とは互いに対応している。具体的な一例として、半導体チップ上における遅延バッファー２７ａ，２７ｂ，２７ｃの配置をそれぞれ中心部、左端、右端とした場合、分配回路５００の出力端子５０ａ，５０ｂ，５０ｃもそれぞれ中心部、左端、右端とする。
【００４６】
セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，０”として、チップ中心部の遅延バッファー２７ａを選択する場合を“ＣＡＳＥ１”とする。また、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，１”として、チップ左端の遅延バッファー２７ｂを選択する場合を“ＣＡＳＥ２”とし、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“１，０”として、チップ右端の遅延バッファー２７ｃを選択する場合を“ＣＡＳＥ３”とする。
【００４７】
さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，０”として、分配回路５００の中心部相当の出力端子５０ａを選択する場合を“ＣＡＳＥ４”とする。また、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，０”として、分配回路５００の左端相当の出力端子５０ｂを選択する場合を“ＣＡＳＥ５”とし、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，０，１”として、分配回路５００の右端相当の出力端子５０ｃを選択する場合を“ＣＡＳＥ６”とする。さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，１，０”として、分配回路５００の中心部および左端相当の出力端子５０ａ，５０ｂを同時に選択する場合を“ＣＡＳＥ４５”とする。また、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，１”として、分配回路５００の中心部および右端相当の出力端子５０ａ，５０ｃを同時に選択する場合を“ＣＡＳＥ４６”とし、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，１”として、分配回路５００の左端および右端相当の出力端子５０ｂ，５０ｃを同時に選択する場合を“ＣＡＳＥ５６”とする。さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，１，１”として、分配回路５００の中央部、左端および右端相当の出力端子５０ａ，５０ｂ，５０ｃの３つを同時に選択する場合を“ＣＡＳＥ４５６”とする。
【００４８】
図１１に示すテストパターンは、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，０”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，０”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるようにして取得したものである。これは、“ＣＡＳＥ１”と“ＣＡＳＥ４”の組み合わせに対応したもので、ＬＳＩ半導体チップの中心部の電圧降下による誤動作の発生の有無の確認と改善に対応したテストパターンとなっている。このようなテストパターンをあらかじめ作成しておく。
【００４９】
図示は省略するが、同様に、チップ左端の電圧降下による誤動作の発生の有無の確認と改善のために、“ＣＡＳＥ２”と“ＣＡＳＥ５”の組み合わせに対応したテストパターンを作成しておく。すなわち、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，１”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，０”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるときのテストパターンをあらかじめ作成しておく。
【００５０】
また、チップ右端の電圧降下による誤動作の発生の有無の確認と改善のために、“ＣＡＳＥ３”と“ＣＡＳＥ６”の組み合わせに対応したテストパターンを作成しておく。すなわち、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“１，０”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，０，１”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるときのテストパターンをあらかじめ作成しておく。
【００５１】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００５２】
セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ１”の場合の“０，０”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ中心部の遅延バッファー２７ａに対応するクロックＣＬＫ２ａを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ４”の“１，０，０”とし、レギュレートされた電源電圧ＶＤＤ１を中心部相当の出力端子５０ａから出力する。これにより、チップ中心部での電圧降下検出と改善が可能となる。
【００５３】
そして、電圧降下自動改善回路４００におけるカウンター回路４２のカウント値が最大になるのを待ってから、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ２”の場合の“０，１”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ左端の遅延バッファー２７ｂに対応するクロックＣＬＫ２ｂを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ５”の“０，１，０”とし、レギュレートされた電源電圧ＶＤＤ１を左端相当の出力端子５０ｂから出力する。これにより、チップ左端での電圧降下検出と改善が可能となる。
【００５４】
さらに、カウンター回路４２のカウント値が再度最大になるのを待ってから、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ３”の場合の“１，０”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ右端の遅延バッファー２７ｃに対応するクロックＣＬＫ２ｃを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ６”の“０，０，１”とし、レギュレートされた電源電圧ＶＤＤ１を右端相当の出力端子５０ｃから出力する。これにより、チップ右端での電圧降下検出と改善が可能となる。
【００５５】
このように、半導体チップの中心部、左端、右端と連続して電圧降下検出と改善を１回のテスティングで実施することができる。
【００５６】
電圧レギュレート回路３００からのレギュレートされた電源電圧ＶＤＤ１を分配回路５００でスイッチングすることにより、複数箇所で電圧降下による誤動作が発生した場合でも、同時に改善することが可能である。これにより、量産化を実現できるとともに、複数箇所の不具合を良化することができ、更なる歩留向上も可能となる。
【００５７】
なお、上記の例では、半導体チップの３箇所の電圧降下による誤動作の検出と改善について説明したが、適用箇所の個数は任意である。セレクター２７における分解能、カウンター回路４２の最大カウントアップ値、分配回路５００における分解能を変更することで、任意の複数箇所の電圧降下による誤動作の検出と改善に対応できる。
【００５８】
【発明の効果】
以上のように本発明によれば、許容を越える遅延など誤動作を生じる基因の電圧降下を検出し、その検出をモニタ出力で確認すると、外部設定により電源電圧をレギュレートし、このような動作を不具合を検出しなくなるまで繰り返すことにより、良品動作を実現可能でき、ＬＳＩの改良を不要化できる。その結果、電圧降下に起因する半導体チップの不具合の解析に要する時間を大幅に削減できる。
【００５９】
また、電圧降下自動改善回路により電圧レギュレート回路の動作を自動化するので、人為的作業なしに、１回のテスティングで自動的に電圧降下改善が可能となり、さらに効率的な対応を実現できる。
【００６０】
また、電圧降下に起因する遅延等の誤動作を半導体チップの部位ごとに検出し、レギュレートした電源電圧を誤動作を生じている部位に分配することができる。また、設定により、誤動作発生部位が複数あるときは、その複数部位の電源電圧改善を連続的に行うことができる。
【００６１】
このようにして、マスク変更無しで製品として使用可能なＬＳＩ半導体チップの提供が可能となり、大幅な開発コストの削減、開発スピードの向上・歩留向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図
【図２】本発明の実施の形態１における半導体集積回路の電圧降下検出回路の具体的構成を示すブロック図
【図３】本発明の実施の形態１における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【図４】本発明の実施の形態１における半導体集積回路の電圧レギュレート回路の構成図
【図５】本発明の実施の形態２における半導体集積回路の構成を示すレイアウト図
【図６】本発明の実施の形態２における半導体集積回路の電圧降下検出回路と電圧レギュレート回路と電圧降下自動改善回路の構成を示すブロック図
【図７】本発明の実施の形態２における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【図８】本発明の実施の形態２における半導体集積回路のシステムリセットのタイミングチャート
【図９】本発明の実施の形態３における半導体集積回路の構成を示すブロック図
【図１０】本発明の実施の形態３における半導体集積回路のマルチ電圧降下検出回路の具体的構成を示すブロック図
【図１１】本発明の実施の形態３における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【符号の説明】
１０ ＬＳＩ半導体チップ
２１ データ入力ライン
２２ クロック入力ライン
２３，２４，２５ 遅延バッファー
２６ 検出結果モニタ出力ライン
２７ セレクター
２７ａ，２７ｂ，２７ｃ 遅延バッファー
３１ 出力電圧設定端子
３２ 電圧出力端子
４１ ＡＮＤ回路
４２ カウンター回路
４３ モニタ出力端子
１００ 電源
２００ 電圧降下検出回路
２００ａ マルチ電圧降下検出回路
３００ 電圧レギュレート回路
４００ 電圧降下自動改善回路
５００ 分配回路
Ａｏｕｔ 論理積出力
ＣＬＫ０ 基準クロック
ＣＬＫ１ 第１のフリップフロップのクロック
ＣＬＫ２ 第２のフリップフロップのクロック
Ｃｏｕｔ カウンター出力
ＣＴ１，ＣＴ２，ＣＴ３ スイッチ制御端子
Ｄｉｎ１ 第１のフリップフロップの入力データ
Ｄｉｎ２ 第２のフリップフロップの入力データ
Ｄｏｕｔ 第２のフリップフロップの出力データ
ＦＦ１ 第１のフリップフロップ
ＦＦ２ 第２のフリップフロップ
Ｐ 期待値比較ポイント
ＳＥ１，ＳＥ２ セレクター制御端子
Ｓｇ ゲート信号
Ｔｄ システムリセット解除区間
Ｔｒ システムリセット区間
ＶＤＤ 電源電圧
ＶＤＤ１ レギュレートされた電源電圧
【発明の属する技術分野】
本発明は、半導体集積回路全般にかかわり、特には大規模ＬＳＩに比較的多く発生する電圧降下（ＩＲ−ＤＲＯＰ）による不具合を改善するための技術に関する。
【０００２】
【従来の技術】
従来、ＬＳＩの設計段階において、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。ＬＳＩの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、ＬＳＩの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの提出を行っている。
【０００３】
なお、先行技術として、プリント基板上でマージン試験基板を別途準備した電圧マージン試験回路と診断劣化装置が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−２７５２９１号公報（第５−６頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、近時では、ＬＳＩの大規模化が進み、電圧降下による不具合発生頻度が高くなる傾向がある。このような現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル提出までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。
【０００６】
本発明は、このような事情に鑑みて創作したものであり、電圧降下によるＬＳＩの不具合の解析に要する時間を大幅に削減し、マスク変更無しで製品として使用可能となる半導体集積回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。
【０００８】
第１の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出し、検出結果を外部にモニタ出力可能な電圧降下検出回路と、出力電圧設定端子に対する外部からの設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路とを備えた構成としている。
【０００９】
この構成による作用は次のとおりである。半導体集積回路の動作時に許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、外部に対してモニタ出力する。このモニタ出力を確認すると、電圧レギュレート回路の出力電圧設定端子に対する外部からの設定により、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧レギュレート回路の電圧を段階的に上昇させる。このようにすることにより、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。
【００１０】
第２の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路とを備えた構成としている。
【００１１】
この構成による作用は次のとおりである。半導体集積回路の動作時に許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、その検出結果を電圧降下自動改善回路に出力する。この結果、電圧降下自動改善回路は電圧レギュレート回路の出力電圧設定端子を制御して、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧降下自動改善回路を介して電圧レギュレート回路の電圧を自動的に段階的に上昇させる。このようにすることにより、良品動作を実現可能とすることができ、ＬＳＩの改良は不要となる。第１の解決手段が人為的作業を必要とするのに対し、１回のテスティングで自動的に電圧降下改善が可能となり、さらに効率的な対応を実現できる。
【００１２】
第３の解決手段として、本発明による半導体集積回路は、回路動作時に半導体チップ上の複数箇所で発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路と、前記電圧レギュレート回路からのレギュレートされた電源電圧を前記複数箇所の対応する箇所に分配する分配回路とを備えた構成としている。
【００１３】
この構成による作用は次のとおりである。電圧降下に起因する遅延等の誤動作を半導体チップの部位ごとに検出し、誤動作を生じている部位に対してレギュレートした電源電圧を分配することができる。また、設定により、誤動作発生部位が複数あるときは、その複数部位の電源電圧改善を連続的に行うことができる。
【００１４】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。電圧降下現象は、一般的に、ＬＳＩ半導体チップの中心付近で発生する可能性が高いため、以下では、チップ中心付近で電圧降下が発生した場合を例に説明する。
【００１５】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図である。図１において、１０はＬＳＩ半導体チップ、１００は電源、２００は電圧降下検出回路、３００は電圧レギュレート回路、２１は電圧降下検出回路２００のデータ入力ライン、２２はクロック入力ライン、２６は検出結果モニタ出力ライン、３２は電圧レギュレート回路３００の電圧出力端子である。ＬＳＩ半導体チップ１０は、新たな構成要素として、電圧降下検出回路２００と電圧レギュレート回路３００を搭載している。
【００１６】
図２は電圧降下検出回路２００の具体的構成を示すブロック図である。これは、チップ中心付近で電圧降下が発生する場合に対応したものである。
【００１７】
図２において、第１のフリップフロップＦＦ１のデータ入力（Ｄ）にはデータ入力ライン２１を介して入力データＤｉｎ１が入力され、クロック入力（ＣＫ）にはクロック入力ライン２２からの基準クロックＣＬＫ０が遅延バッファー２３で遅延されたクロックＣＬＫ１が入力され、第１のフリップフロップＦＦ１のデータ出力（Ｑ）は遅延バッファー２４を介して第２のフリップフロップＦＦ２のデータ入力（Ｄ）に接続され、データＤｉｎ２が入力されている。第２のフリップフロップＦＦ２のクロック入力（ＣＫ）には基準クロックＣＬＫ０が遅延バッファー２５で遅延されたクロックＣＬＫ２が入力され、データ出力（Ｑ）は検出結果モニタ出力ライン２６に接続され、電圧降下検出結果の出力データＤｏｕｔを出力する。レイアウト上で、遅延バッファー２３と遅延バッファー２４は、電圧降下が発生する可能性が低いＬＳＩ半導体チップの端に配置され、遅延バッファー２５は電圧降下が発生する可能性の高いＬＳＩ半導体チップの中心付近に配置されている。
【００１８】
ここで、遅延バッファー２３は使用バッファー数がｎ１個で遅延時間がΔｔ１であり、遅延バッファー２４は使用バッファー数がｎ２個で遅延時間がΔｔ１であり、遅延バッファー２５は使用バッファー数がｎ２個で遅延時間がΔｔ２であり、Δｔ１とΔｔ２の遅延の関係を、Δｔ１＜Δｔ２とすることで、第２のフリップフロップＦＦ２がデータを取得する際のセットアップマージンを確保している。
【００１９】
次に、上記構成の電圧降下検出回路２００の動作を図３のタイミングチャートに基づいて説明する。第１のフリップフロップＦＦ１において、入力データＤｉｎ１をクロックＣＬＫ１の立ち上がりエッジでトリガーし、第２のフリップフロップＦＦ２のデータ入力（Ｄ）に対する入力データＤｉｎ２を出力する。この入力データＤｉｎ２は遅延時間Δｔ１だけ遅延している。
【００２０】
第２のフリップフロップＦＦ２において、入力データＤｉｎ２をクロックＣＬＫ２の立ち上がりエッジでトリガーし、出力データＤｏｕｔを出力する。クロックＣＬＫ２はクロックＣＬＫ１に対して遅れた位相となっている。実線で示すクロックＣＬＫ２は電圧降下がないときのものである。
【００２１】
しかし、クロックＣＬＫ２にかかわる遅延バッファー２５は、電圧降下が発生しやすい箇所に配線されているため、電圧降下が発生しやすく、点線のように、タイミングが遅れることがある。電圧降下の発生によるクロックＣＬＫ２のタイミング遅延が生じると、第２のフリップフロップＦＦ２がデータを取り違える。その結果、出力データＤｏｕｔも点線で示すように遅延することになり、期待値比較ポイントＰでの出力結果が期待値とは異なってしまい、電圧降下を検出することができる。
【００２２】
この電圧降下検出回路２００は、電圧降下に起因する遅延時間の変化に基づいて電圧降下を検出するものであり、遅延の発生しやすい回路構成となっている。
【００２３】
次に、電圧レギュレート回路３００について説明する。
【００２４】
図４は電圧レギュレート回路３００を示す。図４において、ＶＤＤは電源電圧、ＶＤＤ１はレギュレートされた電源電圧、３１は出力電圧設定端子、３２はレギュレートされた電源電圧ＶＤＤ１の出力端子である。電圧レギュレート回路３００は、出力電圧設定端子３１に対する入力信号の組み合わせによって電源電圧ＶＤＤを変更し、レギュレートされた電源電圧ＶＤＤ１として出力する。
【００２５】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００２６】
まず、準備として基準のテストパターンを取得する。ＬＳＩテスタを用いて、電圧降下検出回路２００に入力データＤｉｎ１と基準クロックＣＬＫ０を入力する。電圧降下に起因する誤動作を発生させない状態として、図３の実線で示す第２のフリップフロップＦＦ２の出力データＤｏｕｔのタイミングを確認する。この出力データＤｏｕｔの波形を期待通りの出力波形とし、ファンクションテストでの期待値を合わせ込んだ基準のテストパターンとする。
【００２７】
次に、基準のテストパターンによるファンクションテストを行う。電圧降下が発生していない場合には、ＬＳＩテスタで正常検出（ＰＡＳＳ）する。しかし、チップ中心付近で電圧降下が発生すると、ＬＳＩ中央に配置したクロックＣＬＫ２に電圧降下による遅延が発生し、入力データＤｉｎ２とのセットアップマージンが無くなり、データ出力Ｄｏｕｔに期待通りの出力が得られなくなる。つまり、ＬＳＩテスタで異常検出（ＦＡＩＬ）することになる。
【００２８】
このように電圧降下に起因して誤動作が発生した場合、外部から制御可能な出力電圧設定端子３１にＬＳＩテスタで制御信号を入力する。これにより、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。その後、再び同じテストパターンを用いたファンクションテストを行い、正常検出／異常検出判定を行う。判定結果が異常検出であった場合、再度、出力電圧設定端子３１の設定を行い、レギュレートされた電源電圧ＶＤＤ１をさらに１レベル分上昇させる。以上のテストを繰り返して実行し、ＬＳＩテスタでの判定結果が正常検出する際の出力電圧設定端子３１の設定値を読み取る。これにより、電圧降下箇所の電圧をどのくらいまで上げれば、電圧降下に起因する誤動作を改善できるかを確認することができる。
【００２９】
従来は、解析を行い、電圧降下箇所を発見し、マスク変更を経て、新しい改良チップを作製し、その後の評価で電圧降下が改善されているのを確認していた。これに対して本実施の形態では、従来のような多大な時間を必要とする作業は、これを行わないでよい。取得した基準のテストパターンを用いて、同一仕様のＬＳＩ半導体チップにおいて電圧降下の改善を確認することが可能となり、解析の短ＴＡＴ化（開発リードタイムの削減）を実現することができる。
【００３０】
（実施の形態２）
図５は本発明の実施の形態２における半導体集積回路の構成を示すレイアウト図である。図５において、４００は電圧降下検出回路２００と電圧レギュレート回路３００との間に介在され、電圧降下検出回路２００が電圧降下の発生を検出したときのみ電圧レギュレート回路３００のレベルを自動的に１段階上昇させる電圧降下自動改善回路である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００３１】
図６は電圧降下自動改善回路４００の具体な構成を電圧降下検出回路２００と電圧レギュレート回路３００との関係において示すブロック図である。
【００３２】
図６に示すように、電圧降下自動改善回路４００は、ＡＮＤ回路４１とカウンター回路４２を備えている。ＡＮＤ回路４１は、電圧降下検出回路２００からの出力データＤｏｕｔと外部からのゲート信号Ｓｇとの論理積をとり、その結果の論理積出力Ａｏｕｔをカウンター回路４２のクロック入力端子（ＣＫ）に入力するように構成されている。カウンター回路４２は、ＡＮＤ回路４１からの論理積出力Ａｏｕｔが有効のときにカウントアップする。カウンター回路４２は、ここでは一例として、４ビットカウンターとしている。カウンター回路４２の出力Ｃｏｕｔは、その４ビットすべてが電圧レギュレート回路３００の出力電圧設定端子３１に接続されている。４ビットのうち最下位ビットのみがモニタ出力端子４３に接続され、外部よりモニタできる構造になっている。
【００３３】
図７は実施の形態２の半導体集積回路で用いるテストパターンの一例を示す。実施の形態１の場合の図３に示す信号の他に、ＡＮＤ回路４１のゲート信号Ｓｇおよび論理積出力Ａｏｕｔが追加されている。
【００３４】
電圧降下が生じていないときは、ＡＮＤ回路４１に対するゲート信号Ｓｇのタイミングに対して、電圧降下検出回路２００からの出力データＤｏｕｔはタイミングがずれており、ＡＮＤ回路４１の論理積出力Ａｏｕｔは“Ｌ”レベルのままである。このとき、カウンター回路４２は動作しない。
【００３５】
次に、電圧降下による遅延の影響で誤動作が発生した場合の動作を説明する。電圧降下検出回路２００の出力データＤｏｕｔが点線で示すように遅延するため、ゲート信号Ｓｇのタイミングと一致する期間が生じ、ＡＮＤ回路４１の論理積出力Ａｏｕｔが点線で示すように“Ｈ”レベルとなることがある。この結果、カウンター回路４２が動作しカウント値をカウントアップする。
【００３６】
カウントアップされたカウント値出力Ｃｏｕｔを出力電圧設定端子３１に入力した電圧レギュレート回路３００は、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。１回のＬＳＩテスティング中に、カウンター回路４２のカウント値が１つ増加するたびに、電圧降下発生箇所の電源電圧を所定のステップで上昇させることができる。レギュレートされた電源電圧ＶＤＤ１が正常になって電圧降下による遅延が解消されると、ＡＮＤ回路４１が非導通状態に安定し、レギュレートされた電源電圧ＶＤＤ１も正常値で安定化する。
【００３７】
なお、モニタ出力端子４３を介して外部でモニタすることにより、カウンター回路４２のカウントアップ回数が分かり、電圧降下を自動的に改善するのに必要なレギュレートされた電源電圧ＶＤＤ１を知ることができる。
【００３８】
実施の形態１ではテストパターンを複数回繰り返して実行する必要があったが、本実施の形態によれば、１回のテスティングで、自動的に電圧降下改善および改善電圧の検出が可能となり、解析工数をさらに削減することができる。
【００３９】
本実施の形態において、ＬＳＩを使用する際に、図８に示すようなシステムリセット信号を用いて、システムリセット解除区間Ｔｄにおいて、電圧降下自動検出で使用したテストパターンと同様なパターンを実行することにより、改善に必要な出力電圧設定端子３１に設定すべき情報を入手し、システムリセット区間Ｔｒで、前記の情報を出力電圧設定端子３１に設定することにより、その都度の良品動作を実現することができる。つまり、マスク修正なしで不良を良化することができ、このことにより量産化が有利となる。
【００４０】
（実施の形態３）
図９は本発明の実施の形態３における半導体集積回路の構成を示すブロック図である。図９において、２００ａはマルチ電圧降下検出回路、３００は電圧レギュレート回路、４００は電圧降下自動改善回路、５００はアナログスイッチを利用した分配回路である。
【００４１】
図１０はマルチ電圧降下検出回路２００ａの具体的構成を示すブロック図である。マルチ電圧降下検出回路２００ａは、すでに説明した電圧降下検出回路２００と役割的には同一のもので、第１のフリップフロップＦＦ１と第２のフリップフロップＦＦ２から構成されている。第１のフリップフロップＦＦ１のクロック端子は１本の経路しか存在しないが、第２のフリップフロップＦＦ２のクロック端子には、３本の経路を通る配線が用意されており、セレクター２７によって選択可能となっている。
【００４２】
ＬＳＩ半導体チップ上で全く異なった場所に３つの遅延バッファー２７ａ，２７ｂ，２７ｃを経由するクロック入力ラインがセレクター２７に入力され、セレクター制御端子ＳＥ１，ＳＥ２における２ビットの入力の組み合わせにより、３本のクロックのいずれか１つを選択し、第２のフリップフロップＦＦ２のクロックＣＬＫ２として出力される。
【００４３】
電圧降下自動改善回路４００は、実施の形態２の場合の図６に示されるものと同一の構成となっている。電圧レギュレート回路３００についても同様であり、電圧降下自動改善回路４００と電圧レギュレート回路３００との関係も同様の構成となっている。
【００４４】
分配回路５００は、電圧レギュレート回路３００からのレギュレートされた電源電圧ＶＤＤ１を入力し、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３に対する入力の組み合わせに応じて、出力端子５０ａ，５０ｂ，５０ｃのいずれか１つを選択し、レギュレートされた電源電圧ＶＤＤ１を出力するように構成されている。
【００４５】
セレクター２７に対する３つの遅延バッファー２７ａ，２７ｂ，２７ｃの配置位置と、分配回路５００の出力端子５０ａ，５０ｂ，５０ｃの配置位置とは互いに対応している。具体的な一例として、半導体チップ上における遅延バッファー２７ａ，２７ｂ，２７ｃの配置をそれぞれ中心部、左端、右端とした場合、分配回路５００の出力端子５０ａ，５０ｂ，５０ｃもそれぞれ中心部、左端、右端とする。
【００４６】
セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，０”として、チップ中心部の遅延バッファー２７ａを選択する場合を“ＣＡＳＥ１”とする。また、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，１”として、チップ左端の遅延バッファー２７ｂを選択する場合を“ＣＡＳＥ２”とし、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“１，０”として、チップ右端の遅延バッファー２７ｃを選択する場合を“ＣＡＳＥ３”とする。
【００４７】
さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，０”として、分配回路５００の中心部相当の出力端子５０ａを選択する場合を“ＣＡＳＥ４”とする。また、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，０”として、分配回路５００の左端相当の出力端子５０ｂを選択する場合を“ＣＡＳＥ５”とし、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，０，１”として、分配回路５００の右端相当の出力端子５０ｃを選択する場合を“ＣＡＳＥ６”とする。さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，１，０”として、分配回路５００の中心部および左端相当の出力端子５０ａ，５０ｂを同時に選択する場合を“ＣＡＳＥ４５”とする。また、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，１”として、分配回路５００の中心部および右端相当の出力端子５０ａ，５０ｃを同時に選択する場合を“ＣＡＳＥ４６”とし、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，１”として、分配回路５００の左端および右端相当の出力端子５０ｂ，５０ｃを同時に選択する場合を“ＣＡＳＥ５６”とする。さらに、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，１，１”として、分配回路５００の中央部、左端および右端相当の出力端子５０ａ，５０ｂ，５０ｃの３つを同時に選択する場合を“ＣＡＳＥ４５６”とする。
【００４８】
図１１に示すテストパターンは、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，０”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“１，０，０”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるようにして取得したものである。これは、“ＣＡＳＥ１”と“ＣＡＳＥ４”の組み合わせに対応したもので、ＬＳＩ半導体チップの中心部の電圧降下による誤動作の発生の有無の確認と改善に対応したテストパターンとなっている。このようなテストパターンをあらかじめ作成しておく。
【００４９】
図示は省略するが、同様に、チップ左端の電圧降下による誤動作の発生の有無の確認と改善のために、“ＣＡＳＥ２”と“ＣＡＳＥ５”の組み合わせに対応したテストパターンを作成しておく。すなわち、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“０，１”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，１，０”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるときのテストパターンをあらかじめ作成しておく。
【００５０】
また、チップ右端の電圧降下による誤動作の発生の有無の確認と改善のために、“ＣＡＳＥ３”と“ＣＡＳＥ６”の組み合わせに対応したテストパターンを作成しておく。すなわち、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“１，０”とし、かつ、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“０，０，１”とした状態で、電圧降下を起こさせて期待値比較ポイントＰでの出力結果が期待値と異なるときのテストパターンをあらかじめ作成しておく。
【００５１】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００５２】
セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ１”の場合の“０，０”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ中心部の遅延バッファー２７ａに対応するクロックＣＬＫ２ａを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ４”の“１，０，０”とし、レギュレートされた電源電圧ＶＤＤ１を中心部相当の出力端子５０ａから出力する。これにより、チップ中心部での電圧降下検出と改善が可能となる。
【００５３】
そして、電圧降下自動改善回路４００におけるカウンター回路４２のカウント値が最大になるのを待ってから、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ２”の場合の“０，１”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ左端の遅延バッファー２７ｂに対応するクロックＣＬＫ２ｂを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ５”の“０，１，０”とし、レギュレートされた電源電圧ＶＤＤ１を左端相当の出力端子５０ｂから出力する。これにより、チップ左端での電圧降下検出と改善が可能となる。
【００５４】
さらに、カウンター回路４２のカウント値が再度最大になるのを待ってから、セレクター制御端子ＳＥ１，ＳＥ２の組み合わせを“ＣＡＳＥ３”の場合の“１，０”とし、第２のフリップフロップＦＦ２のクロックＣＬＫ２としてチップ右端の遅延バッファー２７ｃに対応するクロックＣＬＫ２ｃを選択し、電圧降下に起因する遅延のために期待値比較ポイントＰでの誤動作があるか否かを検出する。誤動作を検出したときは、スイッチ制御端子ＣＴ１，ＣＴ２，ＣＴ３の組み合わせを“ＣＡＳＥ６”の“０，０，１”とし、レギュレートされた電源電圧ＶＤＤ１を右端相当の出力端子５０ｃから出力する。これにより、チップ右端での電圧降下検出と改善が可能となる。
【００５５】
このように、半導体チップの中心部、左端、右端と連続して電圧降下検出と改善を１回のテスティングで実施することができる。
【００５６】
電圧レギュレート回路３００からのレギュレートされた電源電圧ＶＤＤ１を分配回路５００でスイッチングすることにより、複数箇所で電圧降下による誤動作が発生した場合でも、同時に改善することが可能である。これにより、量産化を実現できるとともに、複数箇所の不具合を良化することができ、更なる歩留向上も可能となる。
【００５７】
なお、上記の例では、半導体チップの３箇所の電圧降下による誤動作の検出と改善について説明したが、適用箇所の個数は任意である。セレクター２７における分解能、カウンター回路４２の最大カウントアップ値、分配回路５００における分解能を変更することで、任意の複数箇所の電圧降下による誤動作の検出と改善に対応できる。
【００５８】
【発明の効果】
以上のように本発明によれば、許容を越える遅延など誤動作を生じる基因の電圧降下を検出し、その検出をモニタ出力で確認すると、外部設定により電源電圧をレギュレートし、このような動作を不具合を検出しなくなるまで繰り返すことにより、良品動作を実現可能でき、ＬＳＩの改良を不要化できる。その結果、電圧降下に起因する半導体チップの不具合の解析に要する時間を大幅に削減できる。
【００５９】
また、電圧降下自動改善回路により電圧レギュレート回路の動作を自動化するので、人為的作業なしに、１回のテスティングで自動的に電圧降下改善が可能となり、さらに効率的な対応を実現できる。
【００６０】
また、電圧降下に起因する遅延等の誤動作を半導体チップの部位ごとに検出し、レギュレートした電源電圧を誤動作を生じている部位に分配することができる。また、設定により、誤動作発生部位が複数あるときは、その複数部位の電源電圧改善を連続的に行うことができる。
【００６１】
このようにして、マスク変更無しで製品として使用可能なＬＳＩ半導体チップの提供が可能となり、大幅な開発コストの削減、開発スピードの向上・歩留向上を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図
【図２】本発明の実施の形態１における半導体集積回路の電圧降下検出回路の具体的構成を示すブロック図
【図３】本発明の実施の形態１における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【図４】本発明の実施の形態１における半導体集積回路の電圧レギュレート回路の構成図
【図５】本発明の実施の形態２における半導体集積回路の構成を示すレイアウト図
【図６】本発明の実施の形態２における半導体集積回路の電圧降下検出回路と電圧レギュレート回路と電圧降下自動改善回路の構成を示すブロック図
【図７】本発明の実施の形態２における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【図８】本発明の実施の形態２における半導体集積回路のシステムリセットのタイミングチャート
【図９】本発明の実施の形態３における半導体集積回路の構成を示すブロック図
【図１０】本発明の実施の形態３における半導体集積回路のマルチ電圧降下検出回路の具体的構成を示すブロック図
【図１１】本発明の実施の形態３における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【符号の説明】
１０ ＬＳＩ半導体チップ
２１ データ入力ライン
２２ クロック入力ライン
２３，２４，２５ 遅延バッファー
２６ 検出結果モニタ出力ライン
２７ セレクター
２７ａ，２７ｂ，２７ｃ 遅延バッファー
３１ 出力電圧設定端子
３２ 電圧出力端子
４１ ＡＮＤ回路
４２ カウンター回路
４３ モニタ出力端子
１００ 電源
２００ 電圧降下検出回路
２００ａ マルチ電圧降下検出回路
３００ 電圧レギュレート回路
４００ 電圧降下自動改善回路
５００ 分配回路
Ａｏｕｔ 論理積出力
ＣＬＫ０ 基準クロック
ＣＬＫ１ 第１のフリップフロップのクロック
ＣＬＫ２ 第２のフリップフロップのクロック
Ｃｏｕｔ カウンター出力
ＣＴ１，ＣＴ２，ＣＴ３ スイッチ制御端子
Ｄｉｎ１ 第１のフリップフロップの入力データ
Ｄｉｎ２ 第２のフリップフロップの入力データ
Ｄｏｕｔ 第２のフリップフロップの出力データ
ＦＦ１ 第１のフリップフロップ
ＦＦ２ 第２のフリップフロップ
Ｐ 期待値比較ポイント
ＳＥ１，ＳＥ２ セレクター制御端子
Ｓｇ ゲート信号
Ｔｄ システムリセット解除区間
Ｔｒ システムリセット区間
ＶＤＤ 電源電圧
ＶＤＤ１ レギュレートされた電源電圧
Claims (3)
- 回路動作時に発生する電圧降下を誤動作によって検出し、検出結果を外部にモニタ出力可能な電圧降下検出回路と、
出力電圧設定端子に対する外部からの設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路とを備えた半導体集積回路。 - 回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、
出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、
前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路とを備えた半導体集積回路。 - 回路動作時に半導体チップ上の複数箇所で発生する電圧降下を誤動作によって検出する電圧降下検出回路と、
出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、
前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路と、
前記電圧レギュレート回路からのレギュレートされた電源電圧を前記複数箇所の対応する箇所に分配する分配回路とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003100115A JP2004311558A (ja) | 2003-04-03 | 2003-04-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003100115A JP2004311558A (ja) | 2003-04-03 | 2003-04-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004311558A true JP2004311558A (ja) | 2004-11-04 |
Family
ID=33464343
Family Applications (1)
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| JP2003100115A Pending JP2004311558A (ja) | 2003-04-03 | 2003-04-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004311558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010277237A (ja) * | 2009-05-27 | 2010-12-09 | Fujitsu Semiconductor Ltd | 試験条件調整装置および試験条件調整方法 |
-
2003
- 2003-04-03 JP JP2003100115A patent/JP2004311558A/ja active Pending
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