JP2004310567A - クロックばらつきタイミング解析方法 - Google Patents
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Abstract
【課題】分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用することにより、正確なタイミング解析を行う。
【解決手段】まず、ネットリスト101を入力とし、パス別遅延係数設定工程104によりデータ送り側FFとデータ受け側FFのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。次に、タイミング解析工程106では、ネットリスト101、制約ファイル102、遅延情報ファイル103と、パス別遅延係数設定工程104で設定されたパス別遅延係数ファイル105を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。
【選択図】 図1
【解決手段】まず、ネットリスト101を入力とし、パス別遅延係数設定工程104によりデータ送り側FFとデータ受け側FFのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定する。次に、タイミング解析工程106では、ネットリスト101、制約ファイル102、遅延情報ファイル103と、パス別遅延係数設定工程104で設定されたパス別遅延係数ファイル105を用いてセットアップチェック、ホールドチェックを行うことより、パスの特徴に応じたタイミング解析を行う。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明はLSI設計におけるクロックばらつきタイミング解析方法にかかわり、特には、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけ、クロックばらつきを考慮してタイミング解析を行う方法に関する。
【0002】
【従来の技術】
LSI設計でタイミング解析を実施する場合、クロックラインのばらつきを考慮したタイミング解析方法として、分岐後のクロックラインに対してセットアップ/ホールドチェックが厳しくなるようにデータ送り側とデータ受け側で遅延時間に異なる遅延係数をかける手法が適用されている。
【0003】
この方法の従来技術について、図28を用いて説明する。図28において、1はネットリスト、2は制約ファイル、3は遅延情報ファイル、4は遅延係数の最大値と最小値を定義している遅延係数ファイル、5はタイミング解析工程である。
【0004】
まず、ネットリスト1、制約ファイル2、遅延情報ファイル3、遅延係数ファイル4を入力とし、タイミング解析工程5では、セットアップチェック、ホールドチェックをそれぞれが厳しくなるようにデータ送り側とデータ受け側のクロックラインに遅延係数の最大値もしくは最小値が適用される。
【0005】
【特許文献1】
特開2001−185684号公報
【0006】
【発明が解決しようとする課題】
しかしながら、従来の手法では、分岐後のクロックラインの遅延時間にかける遅延係数は一律であり、タイミング解析の正確性に欠けるところがあった。つまり、パス毎の特徴に関連づける手法が明確ではなかった。また、パス毎の特徴に関連づけるタイミング解析ツールは、従来は存在していない。
【0007】
本発明の目的は、分岐後のクロックラインに対して、一律の遅延係数ではなく、各パスの特徴に応じた遅延係数を用いることにより、正確なタイミング解析を行うことである。
【0008】
【課題を解決するための手段】
前記目的を達成するため、本発明によるクロックばらつきタイミング解析方法は、LSI設計でタイミング解析する際に、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけてクロックばらつきを考慮した解析をする過程において、遅延係数をクロックパス毎の特徴に応じて決めるパス別遅延係数決定工程と、前記パス別遅延係数決定工程により決められた遅延係数をもとにクロックばらつきを考慮したタイミング解析を行うタイミング解析工程とを有するものである。これによれば、クロックパス毎の特徴に応じたタイミング解析ができる。
【0009】
また、前記パス別遅延係数決定工程において、セル遅延時間にかけるセル遅延係数と配線遅延時間にかける配線遅延係数との2種類を持つものである。この場合、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【0010】
また、前記パス別遅延係数決定工程において、シミュレーションでの配線トグル率を前記配線遅延係数に反映させるものである。トグル率とは、“0”,“1”の連続パターンを入力したときに出力が反転する割合であり、配線トグル率は配線についてのトグル率である。この場合、配線トグル率を反映したタイミング解析が可能となる。
【0011】
また、前記パス別遅延係数決定工程において、シミュレーションでのゲートトグル率を前記セル遅延係数に反映させるものである。ゲートトグル率はゲート(素子)についてのトグル率である。この場合、ゲートトグル率を反映したタイミング解析が可能となる。
【0012】
また、前記パス別遅延係数決定工程において、トグル率は入力ピンに与えた変化率より求め、配線トグル率、ゲートトグル率をそれぞれの遅延係数に反映させるものである。この場合、入力ピンの変化率に基づくトグル率を反映したタイミング解析が可能となる。
【0013】
また、前記パス別遅延係数決定工程において、レイアウト配線後の各パスが別クロックと平行配線されているかどうかの情報を前記配線遅延係数に反映させるものである。この場合、平行配線の影響を考慮したタイミング解析が可能となる。
【0014】
また、前記パス別遅延係数決定工程において、レイアウト配線後のどのレイヤーであるかという情報により、配線層毎の遅延ばらつきを前記配線遅延係数に反映させるものである。この場合、レイヤーの影響を考慮したタイミング解析が可能となる。
【0015】
また、前記パス別遅延係数決定工程において、レイアウト配線後のビア数の情報を前記配線遅延係数に反映させるものである。この場合、ビア数の影響を考慮したタイミング解析が可能となる。
【0016】
また、前記パス別遅延係数決定工程において、レイアウト配線後の上下レイヤー、同一レイヤーの寄生容量/対基盤容量の情報を前記配線遅延係数に反映させるものである。この場合、寄生容量/対基盤容量の影響を考慮したタイミング解析が可能となる。
【0017】
また、前記パス別遅延係数決定工程において、セル毎の消費電力/IRドロップ情報を前記セル遅延係数に反映させるものである。IRドロップとは、消費電力増大に伴って電源配線上に生じるIR積の電圧降下のことである。この場合、消費電力/IRドロップの影響を考慮したタイミング解析が可能となる。
【0018】
また、前記パス別遅延係数決定工程において、レイアウト配線後の配線とセルの比率の情報をそれぞれの前記遅延係数に反映させるものである。この場合、セル/配線比率の影響を考慮したタイミング解析が可能となる。
【0019】
また、前記パス別遅延係数決定工程において、セル種毎のばらつき度合いをそれぞれの前記セル遅延係数に反映させるものである。この場合、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【0020】
また、前記タイミング解析工程において、データ送り側と受け側の共通パスには最初から一意の遅延値を返すものである。クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【0021】
また、前記タイミング解析工程において、セットアップにおいてはクロックばらつきを考慮しないチェックを行い、ホールドにおいてはクロックばらつきを考慮したチェックを同時に行うものである。この場合、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【0022】
また、前記タイミング解析工程において、クロックばらつきによるスキュー値を考慮した各レジスタのタイミングチェック値を出力するものである。スキュー値とは、各クロックの到達遅延時間のタイミングのずれを示す値である。この場合、スキュー値を考慮した補正後のセットアップ/ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【0023】
【発明の実施の形態】
以下、本発明にかかわるクロックばらつきタイミング解析方法の実施の形態について図面に基づいて詳細に説明する。
【0024】
(第1の実施の形態)
本発明の第1の実施の形態について、図1を参照しながら説明する。図1は本発明の第1の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図1において、101はネットリスト、102は制約ファイル、103は遅延情報ファイル、104はパス別遅延係数設定工程、105はパス別遅延係数ファイル、106はタイミング解析工程である。
【0025】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0026】
まず、ネットリスト101を入力とし、パス別遅延係数設定工程104によりデータ送り側FFとデータ受け側FFのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、パス別遅延係数ファイル105を得る。次に、タイミング解析工程106では、ネットリスト101、制約ファイル102、遅延情報ファイル103と、パス別遅延係数設定工程104で設定されたパス別遅延係数ファイル105を用いてセットアップチェックおよびホールドチェックを行う。これにより、クロックパス毎の特徴に応じたタイミング解析ができる。
【0027】
(第2の実施の形態)
本発明の第2の実施の形態について、図2を参照しながら説明する。図2は第2の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示したものである。図2において、101はネットリスト、201はパス別セル遅延係数設定工程、202はパス別配線遅延係数設定工程、105はパス別遅延係数ファイルである。
【0028】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0029】
まず、ネットリスト101を入力とし、パス別セル遅延係数設定工程201においてセルの特徴に応じたセル遅延係数を設定し、パス別配線遅延係数設定工程202により配線の特徴に応じた配線遅延係数を設定する。これにより、設定値がパス別遅延係数ファイル105として生成される。
【0030】
具体例を図3を用いて説明する。図3において、N1〜N6は配線、BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップである。
【0031】
図3に適用するセル遅延係数と配線遅延係数を図4に示す。適用される遅延係数の一例では、セットアップチェックの際には、BUF2には、送り側セル係数(max)、N6には受け側配線係数(min)が適用される。
【0032】
本実施の形態により、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【0033】
(第3の実施の形態)
本発明の第3の実施の形態について、図5を参照しながら説明する。図5は本発明の第3の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図5において、101はネットリスト、301はテストベクタ、302はシミュレーション、303は配線トグル率、304はパス別遅延係数設定工程、105はパス別遅延係数ファイルである。
【0034】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0035】
まず、ネットリスト101とテストベクタ301を入力としたシミュレーション302で配線トグル率303を生成する。次に、ネットリスト101と配線トグル率303を入力とし、パス別遅延係数設定工程304において、配線トグル率が大きい配線に関しては遅延係数を大きく設定し、配線トグル率が小さい配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、配線トグル率を反映したタイミング解析が可能となる。
【0036】
(第4の実施の形態)
本発明の第4の実施の形態について、図6を参照しながら説明する。図6は本発明の第4の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図6において、101はネットリスト、401はテストベクタ、402はシミュレーション、403はゲートトグル率、404はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0037】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0038】
まず、ネットリスト101とテストベクタ401を入力としたシミュレーション402でゲートトグル率403を生成する。次に、ネットリスト101とゲートトグル率403を入力とし、パス別遅延係数設定工程404において、ゲートトグル率が大きいゲートに関しては遅延係数を大きく設定し、ゲートトグル率が小さいゲートに関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、ゲートトグル率を反映したタイミング解析が可能となる。
【0039】
(第5の実施の形態)
本発明の第5の実施の形態について、図7を参照しながら説明する。図7は本発明の第5の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図7において、101はネットリスト、501は入力ピンの変化率情報、502はトグル率推定工程、503はトグル率、504はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0040】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0041】
まず、ネットリスト101と入力ピンの変化率情報501を入力としたトグル率推定工程502でトグル率503を生成する。次に、ネットリスト101とトグル率503を入力とし、パス別遅延係数設定工程504において、トグル率が大きいゲートおよび配線に関しては遅延係数を大きく設定し、トグル率が小さいゲートおよび配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、入力ピンの変化率情報により推定されたトグル率を反映したタイミング解析が可能となる。
【0042】
(第6の実施の形態)
本発明の第6の実施の形態について、図8を参照しながら説明する。図8は本発明の第6の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図8において、101はネットリスト、601はレイアウト情報、602は平行配線抽出工程、603は平行配線情報、604はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0043】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0044】
まず、ネットリスト101とレイアウト情報601を入力とした平行配線抽出工程602により平行配線情報603を生成する。次に、ネットリスト101と平行配線情報603を入力としたパス別遅延係数設定工程604においては、平行配線を持つ割合が多い配線に対して遅延係数に大きいマージンを持たせ、また、平行配線を持つ割合が少ない配線に対しては遅延係数に小さいマージンを持たせたパス別遅延係数ファイル105を生成する。
【0045】
具体例を図3、図9を用いて説明する。図3において、N1〜N6は配線、BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップである。図9はレイアウト上の配線イメージであり、N7は送り側のクロック配線、N8は受け側のクロック配線、N9は他のクロック系統のクロック配線である。
【0046】
まず、配線N7に対しては、近傍の配線N9との平行配線の長さにより、遅延係数にマージンH1をつける。同様に、配線N8に対しては、近傍の配線N9との平行配線の長さにより、遅延係数にマージンH2をつける。この場合、配線N7の遅延係数は、H1*送り側配線遅延係数、配線N8の遅延係数は、H2*受け側配線遅延係数となる。ここで、配線N7の方の平行配線が長いため、H1>H2の関係になっている。
【0047】
本実施の形態により、平行配線の影響を考慮したタイミング解析が可能となる。
【0048】
(第7の実施の形態)
本発明の第7の実施の形態について、図10を参照しながら説明する。図10は本発明の第7の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図10において、101はネットリスト、701はレイアウト情報、702はレイヤー情報抽出工程、703はレイヤー情報、704はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0049】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0050】
まず、ネットリスト101とレイアウト情報701を入力としたレイヤー情報抽出工程702によりレイヤー情報703を生成する。次に、ネットリスト101とレイヤー情報703を入力としたパス別遅延係数設定工程704により配線層別遅延ばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0051】
具体例を図11、図12を用いて説明する。図11において、711はメタル1レイヤー、712はメタル2レイヤー、713はメタル3レイヤーである。ここで、それぞれのレイヤーにおける遅延ばらつきの係数をレイヤー係数L1,L2,L3と定義する。適用するセル遅延係数と配線遅延係数*レイヤー係数を図12に示す。
【0052】
図3において、N1〜N6は配線であり、N1〜N3はメタル1レイヤー、N4,N5はメタル2レイヤー、N6はメタル3レイヤーである。この場合、配線N3の遅延係数は、L1*送り側配線遅延係数、配線N6の遅延係数はL3*受け側配線遅延係数となる。
【0053】
本実施の形態により、レイヤーの影響を考慮したタイミング解析が可能となる。
【0054】
(第8の実施の形態)
本発明の第8の実施の形態について、図13を参照しながら説明する。図13は本発明の第8の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図13において、101はネットリスト、801はレイアウト情報、802はビア情報抽出工程、803はビア情報、804はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0055】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0056】
まず、ネットリスト101とレイアウト情報801を入力としたビア情報抽出工程802によりビア情報803を生成する。次に、ネットリスト101とビア情報803を入力としたパス別遅延係数設定工程804によりビア数に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0057】
具体例を図14、図15を用いて説明する。図3に示す配線N1から配線N6までに含まれているビア数およびビア数に対する遅延マージン(ビア係数)を図14に示す。適用するセル遅延係数と配線遅延係数*ビア係数を図15に示す。このとき、配線N3の遅延係数は、V1*送り側配線遅延係数、配線N6の遅延係数は、V3*受け側配線遅延係数が適用される。
【0058】
本実施の形態により、ビア数の影響を考慮したタイミング解析が可能となる。
【0059】
(第9の実施の形態)
本発明の第9の実施の形態について、図16を参照しながら説明する。図16は本発明の第9の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図16において、101はネットリスト、901はレイアウト情報、902は寄生容量/対基盤容量情報抽出工程、903は寄生容量/対基盤容量情報、904はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0060】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0061】
まず、ネットリスト101とレイアウト情報901を入力とした寄生容量/対基盤容量情報抽出工程902により寄生容量/対基盤容量情報903を生成する。次に、ネットリスト101と寄生容量/対基盤容量情報903を入力としたパス別遅延係数設定工程904により寄生容量/対基盤容量情報に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0062】
具体例を図17、図18を用いて説明する。図17において、911はメタル1レイヤー、912,913はメタル2レイヤー、914はメタル3レイヤー、915〜917は上下レイヤーの寄生容量、918は同一レイヤーでの寄生容量である。ここで上下レイヤーの寄生容量、同一レイヤーの寄生容量、対基盤容量の遅延係数マージンをそれぞれCa,Cb,Ccと定義する。この際、図17の回路中の各配線に対する寄生容量/対基盤容量に関する遅延マージンを図18に示す。配線N1における遅延マージンは、Ca*1+Cb*3+Cc*2となる。
【0063】
本実施の形態により、寄生容量/対基盤容量の影響を考慮したタイミング解析が可能となる。
【0064】
(第10の実施の形態)
本発明の第10の実施の形態について、図19を参照しながら説明する。図19は本発明の第10の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図19において、101はネットリスト、1001はレイアウト情報、1002は消費電力/IRドロップ情報抽出工程、1003は消費電力/IRドロップ情報、1004はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0065】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0066】
まず、ネットリスト101とレイアウト情報1001を入力とした消費電力/IRドロップ情報抽出工程1002により消費電力/IRドロップ情報1003を生成する。IRドロップは、LSIの消費電力の増大に伴って電源配線上に生じるIR積(配線抵抗Rと電流Iの積)の電圧降下のことである。次に、ネットリスト101と消費電力/IRドロップ情報1003を入力として、消費電力/IRドロップ情報を考慮したパス別遅延係数設定工程1004により消費電力/IRドロップに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0067】
具体例を図20を用いて説明する。まず、IRドロップ値に対する遅延係数をKiと定義する。図20に、回路中の各セルのIRドロップ値に依存した遅延係数を示す。これを使用すると、BUF2における遅延係数は、Ki*2*送り側ゲート遅延係数、BUF3における遅延係数は、Ki*1*受け側ゲート遅延係数が適用される。
【0068】
本実施の形態により、消費電力/IRドロップの影響を考慮したタイミング解析が可能となる。
【0069】
(第11の実施の形態)
本発明の第11の実施の形態について、図21を参照しながら説明する。図21は本発明の第11の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図21において、101はネットリスト、1101はレイアウト情報、1102はセル/配線比率情報抽出工程、1103はセル/配線比率情報、1104はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0070】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0071】
まず、ネットリスト101とレイアウト情報1101を入力としたセル/配線比率情報抽出工程1102によりセル/配線比率情報1103を生成する。次に、ネットリスト101とセル/配線比率情報1103を入力としたパス別遅延係数設定工程1104により、基準となるセル/配線比率との差により遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0072】
具体例を示す。セルと配線の比率が5:5である場合を基準値として設定された遅延係数を用いる場合を想定する。この場合、実際に適用する回路のセル/配線比率が4:6であった場合は、セル係数、配線係数を補正するため、それぞれセル補正係数、配線補正係数を遅延時間にかける。この関係を図22に示す。
【0073】
本実施の形態により、セル/配線比率の影響を考慮したタイミング解析が可能となる。
【0074】
(第12の実施の形態)
本発明の第12の実施の形態について、図23を参照しながら説明する。図23は本発明の第12の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図23において、101はネットリスト、1201はセル種毎のばらつき情報、1202はセル種毎のばらつきを考慮したパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0075】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0076】
まず、ネットリスト101とセル種毎のばらつき情報1201を入力として、セル種毎のばらつき情報を考慮したパス別遅延係数設定工程1202により、セル種毎のばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0077】
具体例を図24を用いて説明する。図3に含まれるセルのセルタイプとばらつき係数を図24に示す。ばらつき係数はセルタイプ毎に設定されている。このばらつき係数を用いることにより、一例を挙げれば、BUF1のセル遅延係数はKb2m*セル遅延係数となる。
【0078】
本実施の形態により、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【0079】
(第13の実施の形態)
本発明の第13の実施の形態について、図25を参照しながら説明する。図25は本発明の第13の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図25において、1301は分岐ポイント検索工程、1302はデータ送り側係数がけ工程、1303はデータ受け側係数がけ工程である。
【0080】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0081】
まず、分岐ポイント検索工程1301によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、分岐ポイントからデータ送り側となるFFまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。次に、分岐ポイントからデータ受け側となるFFまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。
【0082】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0083】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までに存在するバッファBUF2の遅延時間に対して送り側遅延係数をかける。また、分岐ポイントPからFF2までに存在するバッファBUF3の遅延時間に対して受け側遅延係数をかける。
【0084】
本実施の形態により、クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【0085】
(第14の実施の形態)
本発明の第14の実施の形態について、図26を参照しながら説明する。図26は本発明の第14の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図26において、1401は分岐ポイント検索工程、1402はデータ送り側レイテンシー算出工程、1403はデータ送り側レイテンシー、1404はデータ送り側係数がけ工程、1405は係数がけされたデータ送り側レイテンシー、1406はデータ受け側レイテンシー算出工程、1407はデータ受け側レイテンシー、1408はデータ受け側係数がけ工程、1409は係数がけされたデータ受け側レイテンシー、1410はセットアップ/ホールドチェック工程である。
【0086】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0087】
まず、分岐ポイント検索工程1401によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程1402により、分岐ポイントからデータ送り側となるFFまでのクロックラインのデータ送り側レイテンシー1403を算出する。次に、データ送り側係数がけ工程1404により係数がけされたデータ送り側レイテンシー1405を算出する。
【0088】
一方、データ受け側レイテンシー算出工程1406により分岐ポイントからデータ受け側となるFFまでのクロックラインのデータ受け側レイテンシー1407を算出する。次に、データ受け側係数がけ工程1408により係数がけされたデータ受け側レイテンシー1409を算出する。
【0089】
そして、セットアップ/ホールドタイムチェック工程1410により、データ送り側レイテンシー1403、係数がけされたデータ送り側レイテンシー1405、データ受け側レイテンシー1407、係数がけされたデータ受け側レイテンシー1409を用いて、セットアップチェックおよびホールドチェックを同時に実行する。
【0090】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0091】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までのレイテンシーを送り側レイテンシーとして算出する。また分岐ポイントPからFF2までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらのレイテンシー情報よりセットアップ/ホールドチェックを行う。
【0092】
本実施の形態により、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【0093】
(第15の実施の形態)
本発明の第15の実施の形態について、図27を参照しながら説明する。図27は本発明の第15の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図27において、1501は分岐ポイント検索工程、1502はデータ送り側レイテンシー算出工程、1503はデータ送り側レイテンシー、1504はデータ送り側係数がけ工程、1505は係数がけされたデータ送り側レイテンシー、1506はデータ受け側レイテンシー算出工程、1507はデータ受け側レイテンシー、1508はデータ受け側係数がけ工程、1509は係数がけされたデータ受け側レイテンシー、1510はスキュー算出工程、1511はセットアップタイム補正工程、1512はホールドタイム補正工程、1513はセットアップ/ホールドタイム出力工程である。
【0094】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0095】
まず、分岐ポイント検索工程1501によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程1502により、分岐ポイントからデータ送り側となるFFまでのクロックラインのデータ送り側レイテンシー1503を算出する。次に、データ送り側係数がけ工程1504により係数がけされたデータ送り側レイテンシー1505を算出する。
【0096】
一方、データ受け側レイテンシー算出工程1506により分岐ポイントからデータ受け側となるFFまでのクロックラインのデータ受け側レイテンシー1507を算出する。次に、データ受け側係数がけ工程1508により係数がけされたデータ受け側レイテンシー1509を算出する。
【0097】
そして、スキュー算出工程1510によりデータ送り側FFとデータ受け側FFの間のそれぞれの遅延係数を考慮したスキューを算出する。次に、セットアップタイム補正工程1511により、データ受け側FFのセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程1512により、データ受け側FFのホールドタイムにスキュー値を足した値を算出する。次に、セットアップ/ホールドタイム出力工程1513により、補正後のセットアップ/ホールドタイムを生成する。
【0098】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0099】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までのレイテンシーを送り側レイテンシーとして算出する。また、分岐ポイントPからFF2までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらより、係数がけした場合としない場合のスキュー差を算出する。次に、セットアップタイム補正工程1511により、データ受け側FF2のセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程1512により、データ受け側FF2のホールドタイムにスキュー値を足した値を算出する。
【0100】
この補正後のセットアップ/ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【0101】
【発明の効果】
以上のように本発明によれば、分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用するため、正確なタイミング解析が可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図2】本発明の第2の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示す図
【図3】本発明の第2の実施の形態のクロックばらつきタイミング解析方法が対象とする回路構成の一例を示す図
【図4】図3に適用するセル遅延係数と配線遅延係数を示す図
【図5】本発明の第3の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図6】本発明の第4の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図7】本発明の第5の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図8】本発明の第6の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図9】本発明の第6の実施の形態の場合のレイアウト上の配線イメージを示す図
【図10】本発明の第7の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図11】本発明の第7の実施の形態の場合のレイヤーを示す図
【図12】本発明の第7の実施の形態の場合のセル遅延係数と配線遅延係数*レイヤー係数を示す図
【図13】本発明の第8の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図14】本発明の第8の実施の形態の場合のビア数および遅延マージンを示す図
【図15】本発明の第8の実施の形態の場合のセル遅延係数と配線遅延係数*ビア係数を示す図
【図16】本発明の第9の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図17】本発明の第9の実施の形態の場合のレイヤーを示す図
【図18】本発明の第9の実施の形態の場合の回路中の各配線に対する寄生容量/対基盤容量に関する遅延マージンを示す図
【図19】本発明の第10の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図20】本発明の第10の実施の形態の場合の回路中の各セルのIRドロップ値に依存した遅延係数を示す図
【図21】本発明の第11の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図22】本発明の第11の実施の形態の場合のセル補正係数および配線補正係数を示す図
【図23】本発明の第12の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図24】本発明の第12の実施の形態の場合のセルのセルタイプとばらつき係数を示す図
【図25】本発明の第13の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図26】本発明の第14施の形態におけるクロックばらつきタイミング解析方法の構成図
【図27】本発明の第15の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図28】従来の技術におけるタイミング解析方法の構成図
【符号の説明】
101 ネットリスト
102 制約ファイル
103 遅延情報ファイル
104 パス別遅延係数設定工程
105 パス別遅延係数ファイル
106 タイミング解析工程
201 パス別セル遅延係数設定工程
202 パス別配線遅延係数設定工程
301,401 テストベクタ
302,402 シミュレーション
303 配線トグル率
304 パス別遅延係数設定工程
403 ゲートトグル率
404 パス別遅延係数設定工程
501 入力ピンの変化率情報
502 トグル率推定工程
503 トグル率
504 パス別遅延係数設定工程
601,701,801,901,1001,1101 レイアウト情報
602 平行配線抽出工程
603 平行配線情報
604 パス別遅延係数設定工程
702 レイヤー情報抽出工程
703 レイヤー情報
704 パス別遅延係数設定工程
802 ビア情報抽出工程
803 ビア情報
804 パス別遅延係数設定工程
902 寄生容量/対基盤容量情報抽出工程
903 寄生容量/対基盤容量情報
904 パス別遅延係数設定工程
1002 消費電力/IRドロップ情報抽出工程
1003 消費電力/IRドロップ情報
1004 パス別遅延係数設定工程
1102 セル/配線比率情報抽出工程
1103 セル/配線比率情報
1104 パス別遅延係数設定工程
1201 セル種毎のばらつき情報
1202 パス別遅延係数設定工程
1301 分岐ポイント検索工程
1302 データ送り側係数がけ工程
1303 データ受け側係数がけ工程
1401,1501 分岐ポイント検索工程
1402,1502 データ送り側レイテンシー算出工程
1403,1503 データ送り側レイテンシー
1404,1504 データ送り側係数がけ工程
1405,1505 係数がけされたデータ送り側レイテンシー
1406,1506 データ受け側レイテンシー算出工程
1407,1507 データ受け側レイテンシー
1408,1508 データ受け側係数がけ工程
1409,1509 係数がけされたデータ受け側レイテンシー
1410 セットアップ/ホールドチェック工程
1510 スキュー算出工程
1511 セットアップタイム補正工程
1512 ホールドタイム補正工程
1513 セットアップ/ホールドタイム出力工程
【発明の属する技術分野】
本発明はLSI設計におけるクロックばらつきタイミング解析方法にかかわり、特には、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけ、クロックばらつきを考慮してタイミング解析を行う方法に関する。
【0002】
【従来の技術】
LSI設計でタイミング解析を実施する場合、クロックラインのばらつきを考慮したタイミング解析方法として、分岐後のクロックラインに対してセットアップ/ホールドチェックが厳しくなるようにデータ送り側とデータ受け側で遅延時間に異なる遅延係数をかける手法が適用されている。
【0003】
この方法の従来技術について、図28を用いて説明する。図28において、1はネットリスト、2は制約ファイル、3は遅延情報ファイル、4は遅延係数の最大値と最小値を定義している遅延係数ファイル、5はタイミング解析工程である。
【0004】
まず、ネットリスト1、制約ファイル2、遅延情報ファイル3、遅延係数ファイル4を入力とし、タイミング解析工程5では、セットアップチェック、ホールドチェックをそれぞれが厳しくなるようにデータ送り側とデータ受け側のクロックラインに遅延係数の最大値もしくは最小値が適用される。
【0005】
【特許文献1】
特開2001−185684号公報
【0006】
【発明が解決しようとする課題】
しかしながら、従来の手法では、分岐後のクロックラインの遅延時間にかける遅延係数は一律であり、タイミング解析の正確性に欠けるところがあった。つまり、パス毎の特徴に関連づける手法が明確ではなかった。また、パス毎の特徴に関連づけるタイミング解析ツールは、従来は存在していない。
【0007】
本発明の目的は、分岐後のクロックラインに対して、一律の遅延係数ではなく、各パスの特徴に応じた遅延係数を用いることにより、正確なタイミング解析を行うことである。
【0008】
【課題を解決するための手段】
前記目的を達成するため、本発明によるクロックばらつきタイミング解析方法は、LSI設計でタイミング解析する際に、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけてクロックばらつきを考慮した解析をする過程において、遅延係数をクロックパス毎の特徴に応じて決めるパス別遅延係数決定工程と、前記パス別遅延係数決定工程により決められた遅延係数をもとにクロックばらつきを考慮したタイミング解析を行うタイミング解析工程とを有するものである。これによれば、クロックパス毎の特徴に応じたタイミング解析ができる。
【0009】
また、前記パス別遅延係数決定工程において、セル遅延時間にかけるセル遅延係数と配線遅延時間にかける配線遅延係数との2種類を持つものである。この場合、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【0010】
また、前記パス別遅延係数決定工程において、シミュレーションでの配線トグル率を前記配線遅延係数に反映させるものである。トグル率とは、“0”,“1”の連続パターンを入力したときに出力が反転する割合であり、配線トグル率は配線についてのトグル率である。この場合、配線トグル率を反映したタイミング解析が可能となる。
【0011】
また、前記パス別遅延係数決定工程において、シミュレーションでのゲートトグル率を前記セル遅延係数に反映させるものである。ゲートトグル率はゲート(素子)についてのトグル率である。この場合、ゲートトグル率を反映したタイミング解析が可能となる。
【0012】
また、前記パス別遅延係数決定工程において、トグル率は入力ピンに与えた変化率より求め、配線トグル率、ゲートトグル率をそれぞれの遅延係数に反映させるものである。この場合、入力ピンの変化率に基づくトグル率を反映したタイミング解析が可能となる。
【0013】
また、前記パス別遅延係数決定工程において、レイアウト配線後の各パスが別クロックと平行配線されているかどうかの情報を前記配線遅延係数に反映させるものである。この場合、平行配線の影響を考慮したタイミング解析が可能となる。
【0014】
また、前記パス別遅延係数決定工程において、レイアウト配線後のどのレイヤーであるかという情報により、配線層毎の遅延ばらつきを前記配線遅延係数に反映させるものである。この場合、レイヤーの影響を考慮したタイミング解析が可能となる。
【0015】
また、前記パス別遅延係数決定工程において、レイアウト配線後のビア数の情報を前記配線遅延係数に反映させるものである。この場合、ビア数の影響を考慮したタイミング解析が可能となる。
【0016】
また、前記パス別遅延係数決定工程において、レイアウト配線後の上下レイヤー、同一レイヤーの寄生容量/対基盤容量の情報を前記配線遅延係数に反映させるものである。この場合、寄生容量/対基盤容量の影響を考慮したタイミング解析が可能となる。
【0017】
また、前記パス別遅延係数決定工程において、セル毎の消費電力/IRドロップ情報を前記セル遅延係数に反映させるものである。IRドロップとは、消費電力増大に伴って電源配線上に生じるIR積の電圧降下のことである。この場合、消費電力/IRドロップの影響を考慮したタイミング解析が可能となる。
【0018】
また、前記パス別遅延係数決定工程において、レイアウト配線後の配線とセルの比率の情報をそれぞれの前記遅延係数に反映させるものである。この場合、セル/配線比率の影響を考慮したタイミング解析が可能となる。
【0019】
また、前記パス別遅延係数決定工程において、セル種毎のばらつき度合いをそれぞれの前記セル遅延係数に反映させるものである。この場合、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【0020】
また、前記タイミング解析工程において、データ送り側と受け側の共通パスには最初から一意の遅延値を返すものである。クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【0021】
また、前記タイミング解析工程において、セットアップにおいてはクロックばらつきを考慮しないチェックを行い、ホールドにおいてはクロックばらつきを考慮したチェックを同時に行うものである。この場合、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【0022】
また、前記タイミング解析工程において、クロックばらつきによるスキュー値を考慮した各レジスタのタイミングチェック値を出力するものである。スキュー値とは、各クロックの到達遅延時間のタイミングのずれを示す値である。この場合、スキュー値を考慮した補正後のセットアップ/ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【0023】
【発明の実施の形態】
以下、本発明にかかわるクロックばらつきタイミング解析方法の実施の形態について図面に基づいて詳細に説明する。
【0024】
(第1の実施の形態)
本発明の第1の実施の形態について、図1を参照しながら説明する。図1は本発明の第1の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図1において、101はネットリスト、102は制約ファイル、103は遅延情報ファイル、104はパス別遅延係数設定工程、105はパス別遅延係数ファイル、106はタイミング解析工程である。
【0025】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0026】
まず、ネットリスト101を入力とし、パス別遅延係数設定工程104によりデータ送り側FFとデータ受け側FFのクロックパスにそれぞれのパスの特徴に応じた遅延係数の最大値と最小値を設定し、パス別遅延係数ファイル105を得る。次に、タイミング解析工程106では、ネットリスト101、制約ファイル102、遅延情報ファイル103と、パス別遅延係数設定工程104で設定されたパス別遅延係数ファイル105を用いてセットアップチェックおよびホールドチェックを行う。これにより、クロックパス毎の特徴に応じたタイミング解析ができる。
【0027】
(第2の実施の形態)
本発明の第2の実施の形態について、図2を参照しながら説明する。図2は第2の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示したものである。図2において、101はネットリスト、201はパス別セル遅延係数設定工程、202はパス別配線遅延係数設定工程、105はパス別遅延係数ファイルである。
【0028】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0029】
まず、ネットリスト101を入力とし、パス別セル遅延係数設定工程201においてセルの特徴に応じたセル遅延係数を設定し、パス別配線遅延係数設定工程202により配線の特徴に応じた配線遅延係数を設定する。これにより、設定値がパス別遅延係数ファイル105として生成される。
【0030】
具体例を図3を用いて説明する。図3において、N1〜N6は配線、BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップである。
【0031】
図3に適用するセル遅延係数と配線遅延係数を図4に示す。適用される遅延係数の一例では、セットアップチェックの際には、BUF2には、送り側セル係数(max)、N6には受け側配線係数(min)が適用される。
【0032】
本実施の形態により、セルと配線のそれぞれ特徴を反映したタイミング解析が可能となる。
【0033】
(第3の実施の形態)
本発明の第3の実施の形態について、図5を参照しながら説明する。図5は本発明の第3の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図5において、101はネットリスト、301はテストベクタ、302はシミュレーション、303は配線トグル率、304はパス別遅延係数設定工程、105はパス別遅延係数ファイルである。
【0034】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0035】
まず、ネットリスト101とテストベクタ301を入力としたシミュレーション302で配線トグル率303を生成する。次に、ネットリスト101と配線トグル率303を入力とし、パス別遅延係数設定工程304において、配線トグル率が大きい配線に関しては遅延係数を大きく設定し、配線トグル率が小さい配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、配線トグル率を反映したタイミング解析が可能となる。
【0036】
(第4の実施の形態)
本発明の第4の実施の形態について、図6を参照しながら説明する。図6は本発明の第4の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図6において、101はネットリスト、401はテストベクタ、402はシミュレーション、403はゲートトグル率、404はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0037】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0038】
まず、ネットリスト101とテストベクタ401を入力としたシミュレーション402でゲートトグル率403を生成する。次に、ネットリスト101とゲートトグル率403を入力とし、パス別遅延係数設定工程404において、ゲートトグル率が大きいゲートに関しては遅延係数を大きく設定し、ゲートトグル率が小さいゲートに関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、ゲートトグル率を反映したタイミング解析が可能となる。
【0039】
(第5の実施の形態)
本発明の第5の実施の形態について、図7を参照しながら説明する。図7は本発明の第5の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図7において、101はネットリスト、501は入力ピンの変化率情報、502はトグル率推定工程、503はトグル率、504はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0040】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0041】
まず、ネットリスト101と入力ピンの変化率情報501を入力としたトグル率推定工程502でトグル率503を生成する。次に、ネットリスト101とトグル率503を入力とし、パス別遅延係数設定工程504において、トグル率が大きいゲートおよび配線に関しては遅延係数を大きく設定し、トグル率が小さいゲートおよび配線に関しては遅延係数を小さく設定したパス別遅延係数ファイル105を生成する。このパス別遅延係数ファイル105を使用することにより、入力ピンの変化率情報により推定されたトグル率を反映したタイミング解析が可能となる。
【0042】
(第6の実施の形態)
本発明の第6の実施の形態について、図8を参照しながら説明する。図8は本発明の第6の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図8において、101はネットリスト、601はレイアウト情報、602は平行配線抽出工程、603は平行配線情報、604はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0043】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0044】
まず、ネットリスト101とレイアウト情報601を入力とした平行配線抽出工程602により平行配線情報603を生成する。次に、ネットリスト101と平行配線情報603を入力としたパス別遅延係数設定工程604においては、平行配線を持つ割合が多い配線に対して遅延係数に大きいマージンを持たせ、また、平行配線を持つ割合が少ない配線に対しては遅延係数に小さいマージンを持たせたパス別遅延係数ファイル105を生成する。
【0045】
具体例を図3、図9を用いて説明する。図3において、N1〜N6は配線、BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップである。図9はレイアウト上の配線イメージであり、N7は送り側のクロック配線、N8は受け側のクロック配線、N9は他のクロック系統のクロック配線である。
【0046】
まず、配線N7に対しては、近傍の配線N9との平行配線の長さにより、遅延係数にマージンH1をつける。同様に、配線N8に対しては、近傍の配線N9との平行配線の長さにより、遅延係数にマージンH2をつける。この場合、配線N7の遅延係数は、H1*送り側配線遅延係数、配線N8の遅延係数は、H2*受け側配線遅延係数となる。ここで、配線N7の方の平行配線が長いため、H1>H2の関係になっている。
【0047】
本実施の形態により、平行配線の影響を考慮したタイミング解析が可能となる。
【0048】
(第7の実施の形態)
本発明の第7の実施の形態について、図10を参照しながら説明する。図10は本発明の第7の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図10において、101はネットリスト、701はレイアウト情報、702はレイヤー情報抽出工程、703はレイヤー情報、704はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0049】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0050】
まず、ネットリスト101とレイアウト情報701を入力としたレイヤー情報抽出工程702によりレイヤー情報703を生成する。次に、ネットリスト101とレイヤー情報703を入力としたパス別遅延係数設定工程704により配線層別遅延ばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0051】
具体例を図11、図12を用いて説明する。図11において、711はメタル1レイヤー、712はメタル2レイヤー、713はメタル3レイヤーである。ここで、それぞれのレイヤーにおける遅延ばらつきの係数をレイヤー係数L1,L2,L3と定義する。適用するセル遅延係数と配線遅延係数*レイヤー係数を図12に示す。
【0052】
図3において、N1〜N6は配線であり、N1〜N3はメタル1レイヤー、N4,N5はメタル2レイヤー、N6はメタル3レイヤーである。この場合、配線N3の遅延係数は、L1*送り側配線遅延係数、配線N6の遅延係数はL3*受け側配線遅延係数となる。
【0053】
本実施の形態により、レイヤーの影響を考慮したタイミング解析が可能となる。
【0054】
(第8の実施の形態)
本発明の第8の実施の形態について、図13を参照しながら説明する。図13は本発明の第8の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図13において、101はネットリスト、801はレイアウト情報、802はビア情報抽出工程、803はビア情報、804はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0055】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0056】
まず、ネットリスト101とレイアウト情報801を入力としたビア情報抽出工程802によりビア情報803を生成する。次に、ネットリスト101とビア情報803を入力としたパス別遅延係数設定工程804によりビア数に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0057】
具体例を図14、図15を用いて説明する。図3に示す配線N1から配線N6までに含まれているビア数およびビア数に対する遅延マージン(ビア係数)を図14に示す。適用するセル遅延係数と配線遅延係数*ビア係数を図15に示す。このとき、配線N3の遅延係数は、V1*送り側配線遅延係数、配線N6の遅延係数は、V3*受け側配線遅延係数が適用される。
【0058】
本実施の形態により、ビア数の影響を考慮したタイミング解析が可能となる。
【0059】
(第9の実施の形態)
本発明の第9の実施の形態について、図16を参照しながら説明する。図16は本発明の第9の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図16において、101はネットリスト、901はレイアウト情報、902は寄生容量/対基盤容量情報抽出工程、903は寄生容量/対基盤容量情報、904はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0060】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0061】
まず、ネットリスト101とレイアウト情報901を入力とした寄生容量/対基盤容量情報抽出工程902により寄生容量/対基盤容量情報903を生成する。次に、ネットリスト101と寄生容量/対基盤容量情報903を入力としたパス別遅延係数設定工程904により寄生容量/対基盤容量情報に応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0062】
具体例を図17、図18を用いて説明する。図17において、911はメタル1レイヤー、912,913はメタル2レイヤー、914はメタル3レイヤー、915〜917は上下レイヤーの寄生容量、918は同一レイヤーでの寄生容量である。ここで上下レイヤーの寄生容量、同一レイヤーの寄生容量、対基盤容量の遅延係数マージンをそれぞれCa,Cb,Ccと定義する。この際、図17の回路中の各配線に対する寄生容量/対基盤容量に関する遅延マージンを図18に示す。配線N1における遅延マージンは、Ca*1+Cb*3+Cc*2となる。
【0063】
本実施の形態により、寄生容量/対基盤容量の影響を考慮したタイミング解析が可能となる。
【0064】
(第10の実施の形態)
本発明の第10の実施の形態について、図19を参照しながら説明する。図19は本発明の第10の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図19において、101はネットリスト、1001はレイアウト情報、1002は消費電力/IRドロップ情報抽出工程、1003は消費電力/IRドロップ情報、1004はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0065】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0066】
まず、ネットリスト101とレイアウト情報1001を入力とした消費電力/IRドロップ情報抽出工程1002により消費電力/IRドロップ情報1003を生成する。IRドロップは、LSIの消費電力の増大に伴って電源配線上に生じるIR積(配線抵抗Rと電流Iの積)の電圧降下のことである。次に、ネットリスト101と消費電力/IRドロップ情報1003を入力として、消費電力/IRドロップ情報を考慮したパス別遅延係数設定工程1004により消費電力/IRドロップに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0067】
具体例を図20を用いて説明する。まず、IRドロップ値に対する遅延係数をKiと定義する。図20に、回路中の各セルのIRドロップ値に依存した遅延係数を示す。これを使用すると、BUF2における遅延係数は、Ki*2*送り側ゲート遅延係数、BUF3における遅延係数は、Ki*1*受け側ゲート遅延係数が適用される。
【0068】
本実施の形態により、消費電力/IRドロップの影響を考慮したタイミング解析が可能となる。
【0069】
(第11の実施の形態)
本発明の第11の実施の形態について、図21を参照しながら説明する。図21は本発明の第11の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図21において、101はネットリスト、1101はレイアウト情報、1102はセル/配線比率情報抽出工程、1103はセル/配線比率情報、1104はパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0070】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0071】
まず、ネットリスト101とレイアウト情報1101を入力としたセル/配線比率情報抽出工程1102によりセル/配線比率情報1103を生成する。次に、ネットリスト101とセル/配線比率情報1103を入力としたパス別遅延係数設定工程1104により、基準となるセル/配線比率との差により遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0072】
具体例を示す。セルと配線の比率が5:5である場合を基準値として設定された遅延係数を用いる場合を想定する。この場合、実際に適用する回路のセル/配線比率が4:6であった場合は、セル係数、配線係数を補正するため、それぞれセル補正係数、配線補正係数を遅延時間にかける。この関係を図22に示す。
【0073】
本実施の形態により、セル/配線比率の影響を考慮したタイミング解析が可能となる。
【0074】
(第12の実施の形態)
本発明の第12の実施の形態について、図23を参照しながら説明する。図23は本発明の第12の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図23において、101はネットリスト、1201はセル種毎のばらつき情報、1202はセル種毎のばらつきを考慮したパス別遅延係数決定工程、105はパス別遅延係数ファイルである。
【0075】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0076】
まず、ネットリスト101とセル種毎のばらつき情報1201を入力として、セル種毎のばらつき情報を考慮したパス別遅延係数設定工程1202により、セル種毎のばらつきに応じて遅延係数にマージンを持たせたパス別遅延係数ファイル105を生成する。
【0077】
具体例を図24を用いて説明する。図3に含まれるセルのセルタイプとばらつき係数を図24に示す。ばらつき係数はセルタイプ毎に設定されている。このばらつき係数を用いることにより、一例を挙げれば、BUF1のセル遅延係数はKb2m*セル遅延係数となる。
【0078】
本実施の形態により、セル種毎のばらつきの影響を考慮したタイミング解析が可能となる。
【0079】
(第13の実施の形態)
本発明の第13の実施の形態について、図25を参照しながら説明する。図25は本発明の第13の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図25において、1301は分岐ポイント検索工程、1302はデータ送り側係数がけ工程、1303はデータ受け側係数がけ工程である。
【0080】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0081】
まず、分岐ポイント検索工程1301によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、分岐ポイントからデータ送り側となるFFまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。次に、分岐ポイントからデータ受け側となるFFまでのクロックラインに特性に応じた遅延係数を遅延時間にかける。
【0082】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0083】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までに存在するバッファBUF2の遅延時間に対して送り側遅延係数をかける。また、分岐ポイントPからFF2までに存在するバッファBUF3の遅延時間に対して受け側遅延係数をかける。
【0084】
本実施の形態により、クロックラインから分岐ポイントまでには遅延係数がかからないようになり、正確なタイミング解析が可能となる。
【0085】
(第14の実施の形態)
本発明の第14の実施の形態について、図26を参照しながら説明する。図26は本発明の第14の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図26において、1401は分岐ポイント検索工程、1402はデータ送り側レイテンシー算出工程、1403はデータ送り側レイテンシー、1404はデータ送り側係数がけ工程、1405は係数がけされたデータ送り側レイテンシー、1406はデータ受け側レイテンシー算出工程、1407はデータ受け側レイテンシー、1408はデータ受け側係数がけ工程、1409は係数がけされたデータ受け側レイテンシー、1410はセットアップ/ホールドチェック工程である。
【0086】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0087】
まず、分岐ポイント検索工程1401によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程1402により、分岐ポイントからデータ送り側となるFFまでのクロックラインのデータ送り側レイテンシー1403を算出する。次に、データ送り側係数がけ工程1404により係数がけされたデータ送り側レイテンシー1405を算出する。
【0088】
一方、データ受け側レイテンシー算出工程1406により分岐ポイントからデータ受け側となるFFまでのクロックラインのデータ受け側レイテンシー1407を算出する。次に、データ受け側係数がけ工程1408により係数がけされたデータ受け側レイテンシー1409を算出する。
【0089】
そして、セットアップ/ホールドタイムチェック工程1410により、データ送り側レイテンシー1403、係数がけされたデータ送り側レイテンシー1405、データ受け側レイテンシー1407、係数がけされたデータ受け側レイテンシー1409を用いて、セットアップチェックおよびホールドチェックを同時に実行する。
【0090】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0091】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までのレイテンシーを送り側レイテンシーとして算出する。また分岐ポイントPからFF2までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらのレイテンシー情報よりセットアップ/ホールドチェックを行う。
【0092】
本実施の形態により、セットアップチェック、ホールドチェックのタイミング解析が同時に可能となる。
【0093】
(第15の実施の形態)
本発明の第15の実施の形態について、図27を参照しながら説明する。図27は本発明の第15の実施の形態におけるクロックばらつきタイミング解析方法の構成図である。図27において、1501は分岐ポイント検索工程、1502はデータ送り側レイテンシー算出工程、1503はデータ送り側レイテンシー、1504はデータ送り側係数がけ工程、1505は係数がけされたデータ送り側レイテンシー、1506はデータ受け側レイテンシー算出工程、1507はデータ受け側レイテンシー、1508はデータ受け側係数がけ工程、1509は係数がけされたデータ受け側レイテンシー、1510はスキュー算出工程、1511はセットアップタイム補正工程、1512はホールドタイム補正工程、1513はセットアップ/ホールドタイム出力工程である。
【0094】
以上のように構成されたクロックばらつきタイミング解析方法について、以下にその動作を説明する。
【0095】
まず、分岐ポイント検索工程1501によりデータ送り側FFとデータ受け側FFのクロックラインの分岐ポイントを検索する。次に、データ送り側レイテンシー算出工程1502により、分岐ポイントからデータ送り側となるFFまでのクロックラインのデータ送り側レイテンシー1503を算出する。次に、データ送り側係数がけ工程1504により係数がけされたデータ送り側レイテンシー1505を算出する。
【0096】
一方、データ受け側レイテンシー算出工程1506により分岐ポイントからデータ受け側となるFFまでのクロックラインのデータ受け側レイテンシー1507を算出する。次に、データ受け側係数がけ工程1508により係数がけされたデータ受け側レイテンシー1509を算出する。
【0097】
そして、スキュー算出工程1510によりデータ送り側FFとデータ受け側FFの間のそれぞれの遅延係数を考慮したスキューを算出する。次に、セットアップタイム補正工程1511により、データ受け側FFのセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程1512により、データ受け側FFのホールドタイムにスキュー値を足した値を算出する。次に、セットアップ/ホールドタイム出力工程1513により、補正後のセットアップ/ホールドタイムを生成する。
【0098】
具体例を図3を用いて説明する。BUF1〜BUF4はバッファ、FF1,FF2はフリップフロップFF、Pは分岐ポイントである。
【0099】
まず、タイミング解析の対象となるFF1とFF2のクロックラインの分岐するポイントを探す。この回路ではPが分岐ポイントとして検索される。次に、分岐ポイントPからFF1までのレイテンシーを送り側レイテンシーとして算出する。また、分岐ポイントPからFF2までのレイテンシーを受け側レイテンシーとして算出する。次に、送り側レイテンシーと受け側レイテンシーの差にそれぞれの遅延係数をかけてレイテンシーを計算する。これらより、係数がけした場合としない場合のスキュー差を算出する。次に、セットアップタイム補正工程1511により、データ受け側FF2のセットアップタイムからスキュー値を引いた値を算出する。次に、ホールドタイム補正工程1512により、データ受け側FF2のホールドタイムにスキュー値を足した値を算出する。
【0100】
この補正後のセットアップ/ホールドタイムを使用することにより、ダイナミックシミュレーションにおいてもクロックばらつきを考慮することが可能となる。
【0101】
【発明の効果】
以上のように本発明によれば、分岐後のクロックラインに対して、一律の遅延係数を適用するのではなく、各クロックパスの特徴に応じた遅延係数を適用するため、正確なタイミング解析が可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図2】本発明の第2の実施の形態のクロックばらつきタイミング解析方法におけるパス別遅延係数設定工程の一例を示す図
【図3】本発明の第2の実施の形態のクロックばらつきタイミング解析方法が対象とする回路構成の一例を示す図
【図4】図3に適用するセル遅延係数と配線遅延係数を示す図
【図5】本発明の第3の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図6】本発明の第4の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図7】本発明の第5の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図8】本発明の第6の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図9】本発明の第6の実施の形態の場合のレイアウト上の配線イメージを示す図
【図10】本発明の第7の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図11】本発明の第7の実施の形態の場合のレイヤーを示す図
【図12】本発明の第7の実施の形態の場合のセル遅延係数と配線遅延係数*レイヤー係数を示す図
【図13】本発明の第8の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図14】本発明の第8の実施の形態の場合のビア数および遅延マージンを示す図
【図15】本発明の第8の実施の形態の場合のセル遅延係数と配線遅延係数*ビア係数を示す図
【図16】本発明の第9の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図17】本発明の第9の実施の形態の場合のレイヤーを示す図
【図18】本発明の第9の実施の形態の場合の回路中の各配線に対する寄生容量/対基盤容量に関する遅延マージンを示す図
【図19】本発明の第10の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図20】本発明の第10の実施の形態の場合の回路中の各セルのIRドロップ値に依存した遅延係数を示す図
【図21】本発明の第11の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図22】本発明の第11の実施の形態の場合のセル補正係数および配線補正係数を示す図
【図23】本発明の第12の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図24】本発明の第12の実施の形態の場合のセルのセルタイプとばらつき係数を示す図
【図25】本発明の第13の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図26】本発明の第14施の形態におけるクロックばらつきタイミング解析方法の構成図
【図27】本発明の第15の実施の形態におけるクロックばらつきタイミング解析方法の構成図
【図28】従来の技術におけるタイミング解析方法の構成図
【符号の説明】
101 ネットリスト
102 制約ファイル
103 遅延情報ファイル
104 パス別遅延係数設定工程
105 パス別遅延係数ファイル
106 タイミング解析工程
201 パス別セル遅延係数設定工程
202 パス別配線遅延係数設定工程
301,401 テストベクタ
302,402 シミュレーション
303 配線トグル率
304 パス別遅延係数設定工程
403 ゲートトグル率
404 パス別遅延係数設定工程
501 入力ピンの変化率情報
502 トグル率推定工程
503 トグル率
504 パス別遅延係数設定工程
601,701,801,901,1001,1101 レイアウト情報
602 平行配線抽出工程
603 平行配線情報
604 パス別遅延係数設定工程
702 レイヤー情報抽出工程
703 レイヤー情報
704 パス別遅延係数設定工程
802 ビア情報抽出工程
803 ビア情報
804 パス別遅延係数設定工程
902 寄生容量/対基盤容量情報抽出工程
903 寄生容量/対基盤容量情報
904 パス別遅延係数設定工程
1002 消費電力/IRドロップ情報抽出工程
1003 消費電力/IRドロップ情報
1004 パス別遅延係数設定工程
1102 セル/配線比率情報抽出工程
1103 セル/配線比率情報
1104 パス別遅延係数設定工程
1201 セル種毎のばらつき情報
1202 パス別遅延係数設定工程
1301 分岐ポイント検索工程
1302 データ送り側係数がけ工程
1303 データ受け側係数がけ工程
1401,1501 分岐ポイント検索工程
1402,1502 データ送り側レイテンシー算出工程
1403,1503 データ送り側レイテンシー
1404,1504 データ送り側係数がけ工程
1405,1505 係数がけされたデータ送り側レイテンシー
1406,1506 データ受け側レイテンシー算出工程
1407,1507 データ受け側レイテンシー
1408,1508 データ受け側係数がけ工程
1409,1509 係数がけされたデータ受け側レイテンシー
1410 セットアップ/ホールドチェック工程
1510 スキュー算出工程
1511 セットアップタイム補正工程
1512 ホールドタイム補正工程
1513 セットアップ/ホールドタイム出力工程
Claims (15)
- LSI設計でタイミング解析する際に、データ送り側とデータ受け側のクロックパスの遅延時間に異なる遅延係数をかけてクロックばらつきを考慮した解析をする過程において、遅延係数をクロックパス毎の特徴に応じて決めるパス別遅延係数決定工程と、前記パス別遅延係数決定工程により決められた遅延係数をもとにクロックばらつきを考慮したタイミング解析を行うタイミング解析工程とを有することを特徴とするクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、セル遅延時間にかけるセル遅延係数と配線遅延時間にかける配線遅延係数との2種類を持つことを特徴とする請求項1に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、シミュレーションでの配線トグル率を前記配線遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、シミュレーションでのゲートトグル率を前記セル遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、トグル率は入力ピンに与えた変化率より求め、配線トグル率、ゲートトグル率をそれぞれの遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、レイアウト配線後の各パスが互いに平行配線されているかどうかの情報を前記配線遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、レイアウト配線後のどのレイヤーであるかという情報により、配線層毎の遅延ばらつきを前記配線遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、レイアウト配線後のビア数の情報を前記配線遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、レイアウト配線後の上下レイヤー、同一レイヤーの寄生容量/対基盤容量の情報を前記配線遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、セル毎の消費電力/IRドロップ情報を前記セル遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、レイアウト配線後の配線とセルの比率の情報をそれぞれの前記遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記パス別遅延係数決定工程において、セル種毎のばらつき度合いをそれぞれの前記セル遅延係数に反映させることを特徴とする請求項2に記載のクロックばらつきタイミング解析方法。
- 前記タイミング解析工程において、データ送り側とデータ受け側の共通パスには最初から一意の遅延値を返すことを特徴とする請求項1に記載のクロックばらつきタイミング解析方法。
- 前記タイミング解析工程において、セットアップにおいてはクロックばらつきを考慮しないチェックを行い、ホールドにおいてはクロックばらつきを考慮したチェックを同時に行うことを特徴とする請求項1に記載のクロックばらつきタイミング解析方法。
- 前記タイミング解析工程において、クロックばらつきによるスキュー値を考慮した各レジスタのタイミングチェック値を出力することを特徴とする請求項1に記載のクロックばらつきタイミング解析方法。
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