JP2004304130A

JP2004304130A - 半導体装置の製造方法

Info

Publication number: JP2004304130A
Application number: JP2003098263A
Authority: JP
Inventors: Hisaki Hara; 寿樹原
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-04-01
Filing date: 2003-04-01
Publication date: 2004-10-28

Abstract

【課題】半導体層上又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板１０のシリコン層５上に層間絶縁膜用のＳｉＯ_２膜１３を形成した後に、このＳｉＯ_２膜１３の原子間の結合を断ち切るような条件で、電子ビームまたはレーザをコンタクトホール形成領域のＳｉＯ_２膜１３に照射して、当該領域のＳｉＯ_２膜１３を改質し、その後、改質されたＳｉＯ_２膜１３をドライエッチングして除去しコンタクトホールを形成する。ＳｉＯ_２膜１３のエッチングに対する耐性を弱めることができるので、このＳｉＯ_２膜１３のエッチングレートを高めることができる。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、ＳＯＩ構造のトランジスタにおけるコンタクトホールの形成工程に適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイスの低消費電力化や高速化を目的に、バルクシリコンウエーハに代わってＳＯＩ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）ウエーハが用いられるようになってきた。ＳＯＩウエーハとは、半導体ウエーハ上に絶縁層が設けられ、この絶縁層上に半導体層が設けられた３層構造を有するウエーハである。この半導体層、例えば単結晶のシリコン層にＭＯＳトランジスタ等の素子を形成すると、素子間を完全に分離することができる。また、ＭＯＳトランジスタにおけるソース／ドレイン拡散層の容量を低減することができるので、その動作速度を向上させることができる。
【０００３】
ＭＯＳトランジスタの形成工程では、半導体層上に形成された層間絶縁膜の下にあるソース／ドレイン拡散層を層間絶縁膜上に引き出すために、ソース／ドレイン拡散層上の層問絶縁膜をエッチングして除去しコンタクトホールを形成する。コンタクトホール形成用のエッチング（以下で、コンタクトホールエッチングという）は、全てドライエッチングで行う方法と、または、始めにウェットエッチングを行いその後にドライエッチングを行う方法とがあるが、どちらの方法でも、コンタクトホールエッチングの最終段階はドライエッチングで行う。
【０００４】
通常、コンタクトホールが形成される層間絶縁膜の膜厚はウエーハ面内でばらつきがあり、また、ドライエッチングのエッチングレート（単位時間当たりのエッチング量）もウエーハ面内でばらつきがある。このため、ウエーハ面内にコンタクトホールを再現性良く形成するためには、層間絶縁膜の膜厚に対してコンタクトホールエッチングを過剰に行う（以下で、オーバーエッチングという）必要がある。このオーバーエッチングによって、ＳＯＩウエーハ上層のシリコン層は多少エッチングされる。また、シリコン層の厚みが特に薄い場合には、このオーバーエッチングによって、シリコン層は完全にエッチングされ突き抜けてしまうおそれがある。
【０００５】
このシリコン層の突き抜けを回避するために、ＳＯＩウエーハのシリコン層と層間絶縁膜との間に、エッチングストッパー用のシリコン層や、シリコンナイトライド層を積層する手法が知られている（例えば、特許文献１参照。）。また、その他の手法として、ＳＯＩウエーハのシリコン層に窒素イオンを注入し、その後このＳＯＩウエーハ上に層間絶縁膜を積層して、このシリコン層と層間絶縁膜との間や、シリコン層とＳＯＩウエーハの絶縁層との間にエッチングストッパー用のシリコンナイトライドを形成する手法も知られている（例えば、特許文献２参照。）。
【０００６】
【特許文献１】
特開平７−７４１２６号公報
【特許文献２】
特開２０００−１３３７０９号公報
【非特許文献１】
Ｍ．Ｍａｔｓｕｍｏｔｏ，Ｙ．Ｍａｅｄａ，Ｍ．ＫｕｗａｈａｒａａｎｄＭ．Ｔａｋａｙａｍａ，ＰｒｏｃｅｅｄｉｎｇｏｆＲａｄｔｅｃｈ’９７Ａｓｉａ，（１９９７）
【０００７】
【発明が解決しようとする課題】
ところで、従来例に係る半導体装置の製造方法によれば、ＳＯＩウエーハにおけるシリコン層の突き抜けを防止するために、このシリコン層と層間絶縁膜との間にエッチングストッパー用のシリコンナイトライド層を積層していた。或いは、このシリコン層に窒素イオンを注入しその後層間絶縁膜を積層して、このシリコン層と層間絶縁膜層との間にエッチングストッパー用のシリコンナイトライド層を形成していた。
【０００８】
しかしながら、ＳＯＩウエーハのシリコン層と層間絶縁膜との間にシリコンナイトライド層を積層する方法では、シリコンナイトライド層とシリコン層との膨張率が異なるために、当該間で応力が発生してしまう。このため、ＭＯＳトランジスタの電気的特性に悪影響を与える恐れがあった。また、このシリコン層に窒素イオンを注入してエッチングストッパー用のシリコンナイトライド層を形成する方法では、シリコン層が膜減りしてしまうので、ソース／ドレイン拡散層の寄生抵抗が増大してしまう恐れがあった。
【０００９】
そこで、この発明はこのような問題を解決したものであって、半導体層上又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制できるようにした半導体装置の製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体層又は半導体基板上に絶縁膜を形成する工程と、この絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを所定領域の絶縁膜に照射して、当該所定領域の絶縁膜を改質する工程と、改質された絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とするものである。
【００１１】
ここで、半導体層は例えばシリコン層であり、半導体基板は例えばバルクのシリコン基板である。また、絶縁膜は例えば層間絶縁膜用のシリコン酸化膜である。このシリコン酸化膜に、シリコン原子と酸素原子の結合エネルギー以上のエネルギーを与えると、シリコン原子と酸素原子の結合に係る電子が励起され、シリコン原子と酸素原子の結合状態が解消される。
【００１２】
本発明に係る第１の半導体装置の製造方法によれば、電子ビームまたはレーザの照射によって、絶縁膜を構成する原子の原子間の結合を断ち切ることができるので、この絶縁膜のエッチングに対する耐性を弱めることができる。従って、絶縁膜のエッチングレートを高めることができ、絶縁膜と、当該絶縁膜下の半導体層又は半導体基板とのエッチングの選択比を高めることができる。
【００１３】
これにより、半導体層又は半導体基板上の絶縁膜に開口部を形成する際に、当該半導体層又は半導体基板に対するオーバーエッチングを抑制することができる。
本発明に係る第２の半導体装置の製造方法は、半導体層又は半導体基板上に絶縁膜を形成する工程と、所定領域の絶縁膜をエッチングし薄膜化する工程と、この絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを薄膜化された絶縁膜に照射して、当該薄膜化された絶縁膜を改質する工程と、改質された絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とするものである。
【００１４】
本発明に係る第２の半導体装置の製造方法によれば、上述した第１の半導体装置の製造方法と比べて、電子ビームまたはレーザが照射される絶縁膜の膜厚を薄膜化しているので、電子ビームまたはレーザの照射時間を短縮することができる。
本発明に係る第３の半導体装置の製造方法は、上述した第１、第２の半導体装置の製造方法において、半導体層は、ＳＯＩ基板のシリコン層であることを特徴とするものである。
【００１５】
本発明に係る第３の半導体装置の製造方法によれば、ＳＯＩ基板を構成するシリコン層上の絶縁膜に開口部を形成する際に、このシリコン層に対するオーバーエッチングを抑制することができ、シリコン層の突き抜けを防止することができる。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
（１）第１実施形態
図１（Ａ）〜図２（Ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハ１０に対してコンタクトホール１７を形成する方法を手順に沿って示したものである。
【００１７】
図１（Ａ）に示すように、まず始めに、ＳＯＩウエーハ１０を用意する。このＳＯＩウエーハ１０は、その下方から、例えばシリコンウエーハ１と、シリコン酸化層３と、単結晶のシリコン層５とからなる３層構造を有している。これらの中で、シリコン層５はＭＯＳトランジスタ等の素子が形成される素子形成層であり、その厚さは例えば５０ｎｍ程度である。このような３層構造を有するＳＯＩ基板１０は、例えば周知技術のＳＩＭＯＸ（ｓｉｌｉｃｏｎｉｍｐｌａｎｔｅｄｏｘｉｄｅ）法又は、貼り合わせ法によって形成される。
【００１８】
次に、図１（Ｂ）に示すように、シリコン層５上にシリコン酸化膜（以下で、ＳｉＯ_２膜という）１３を形成する。このＳｉＯ_２膜１３は層間絶縁膜であり、その膜厚は６００ｎｍ程度である。このＳｉＯ_２膜１３の成膜は、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）等で行う。
次に、コンタクトホールを形成する領域（以下で、コンタクトホール形成領域という）を開口するようなレジストパターン１５をＳｉＯ_２膜１３上に形成する。このコンタクトホール形成領域は、例えばＭＯＳトランジスタのソース／ドレイン拡散層上の領域である。また、レジストパターン１５の形成は、例えばリソグラフィで行う。
【００１９】
即ち、まず始めに、電子ビームリソグラフィ用のレジストをＳｉＯ_２膜１３上に塗布する。次に、コンタクトホール形成用の露光用マスクをステッパ等の露光装置にセットし、この露光装置を用いてレジストを感光処理する。そして、露光処理したレジストを現像処理する。これにより、コンタクトホール形成領域にあるＳｉＯ_２膜１３の表面だけを露出し、他の領域を覆うようなレジストパターン１５を形成する。
【００２０】
次に、このレジストパターン１５をマスクにして、ＳｉＯ_２膜１３に電子ビームを数〜数十ｋｅＶの加速電圧で照射し、コンタクトホール形成領域のＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する。ここで、ＳｉＯ_２膜１３のＳｉ−Ｓｉ間の結合エネルギーは約７．６ｅＶ、Ｓｉ−Ｏ間の結合エネルギーは約１０．８ｅＶなので、基本的な考えでは、約１０．８ｅＶ以上の電子ビームをＳｉＯ_２膜１３に照射すれば良い。
【００２１】
しかし、実際には、電子ビームの電子エネルギーの全てが原子間の結合の切断に使われるわけではないので、電子ビームの加速電圧はこれらの結合エネルギーよりも高い値に設定する。例えば、ＳｉＯ_２膜１３の膜厚が６００ｎｍ程度の場合には、電子ビームの加速電圧は５〜１０ｋｅＶ、電子密度は１〜２Ｃ／ｃｍ^２程度とする。ＳｉＯ_２膜１３の膜厚に合わせて、電子ビームの加速電圧を設定する。この加速電圧によって、電子ビーム照射の深さがコントロールされる。
【００２２】
ここで、加速電圧（エネルギー）Ｖ［ｋＶ］と、電子ビーム照射の深さＳ［μｍ］（電子飛程、阻止能）との関係としては、▲１▼式が知られている（例えば、非特許文献１参照。）。
Ｓ＝０．０６６７Ｖ^５／３／ρ…▲１▼
▲１▼式において、ρ［ｇ／ｃｍ^３］は電子ビームが照射される物質（以下で、被照射物質という）の密度である。被照射物質がＳｉＯ_２（石英ガラス）の場合、ρ＝２．２［ｇ／ｃｍ^３］なので、▲１▼式より、エネルギーＶ［ｋＶ］と深さＳ［μｍ］の関係として、図４が得られる。これをもとに、ＳｉＯ_２膜１３の膜厚を考慮して、電子ビームの加速電圧を設定すれば良い。
【００２３】
この電子ビームの照射によって、従来方式と比べて、コンタクトホール形成領域のＳｉＯ_２膜１３のエッチングレートを、他の領域のＳｉＯ_２膜１３よりも高めることができる。つまり、コンタクトホール形成領域において、ＳｉＯ_２膜１３と、このＳｉＯ_２膜１３下のシリコン層５とのエッチングの選択比を高めることができる。
【００２４】
次に、レジストパターン１５を残したまま、ＳｉＯ_２膜１３をドライエッチングして除去しコンタクトホール１７を形成する。このドライエッチング（コンタクトホールエッチング）は、例えばＲＩＥ（ｒｅａｃｔｉｖｅｉｏｎｅｔｃｈｉｎｇ）で行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、高周波電力が８００Ｗ（Ｊ／ｓ）である。コンタクトホール形成領域のＳｉＯ_２膜１３を改質しそのエッチングレートを高めているので、従来方式と比べて、コンタクトホールエッチングの条件をよりマイルドな条件（高周波電力を低減し、エッチング時間を短縮する等）に設定することができる。その後は、このコンタクトホール１７にアルミ合金等の金属膜を埋め込み、配線または電極形状にパターニングして、半導体装置を完成させる。
【００２５】
このように、本発明の第１実施形態に係る半導体装置の製造方法によれば、コンタクト形成領域のＳｉＯ_２膜１３に電子ビームを照射することによって、このＳｉＯ_２膜１３と、このＳｉＯ_２膜１３下のシリコン層５とのエッチングの選択比を高めることができる。従って、シリコン層５に対するオーバーエッチングを抑制することができ、シリコン層５の突き抜けを防止することができる。これにより、電気的特性の安定した半導体装置を製造することができる。
（２）第２実施形態
上述の第１実施形態では、ＳｉＯ_２膜１３上にレジストパターン１５を形成した後、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３に電子ビームを照射し、ＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する方法について説明した。
【００２６】
しかしながら、この方法では、ＳｉＯ_２膜１３の膜厚が大きいほど、電子ビームの照射エネルギーを高くする必要があり、入射電子の深さをコントロールすることが困難である。そのため、ＳｉＯ_２膜１３だけでなく、その下のシリコン層５も改質してしまう可能性がある。そこで、この第２実施形態では、上述の第１実施形態と比べて、電子ビームの照射によってシリコン層５に悪影響を与える可能性を低減することができるような、半導体装置の製造方法について説明する。
【００２７】
図３（Ａ）〜（Ｃ）は本発明の第２実施形態に係る半導体装置の製造方法を示す工程図である。この工程図は、ＳＯＩウエーハに対してコンタクトホールを形成する方法を手順に沿って示したものである。図３（Ａ）に示すレジストパターン１５を形成する工程までは、第１実施形態で説明したコンタクトホールの形成工程と同様である。従って、図３（Ａ）〜（Ｃ）において、図１（Ａ）〜図２（Ｂ）と対応する部分には同一符号を付し、その詳細説明を省略する。
【００２８】
図３（Ａ）において、レジストパターン１５を形成した後、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３をドライエッチングし、コンタクトホール形成領域のＳｉＯ_２膜１３を例えば１００ｎｍ程度の厚みに薄膜化する。
この第１のドライエッチングは、例えばＲＩＥで行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、高周波電力が１２００Ｗ（Ｊ／ｓ）である。この第１のドライエッチングでは、ＳｉＯ_２膜を１００ｎｍ程度残すので、シリコン層５に対するオーバーエッチングを考慮する必要がない。そのため、第１実施形態で説明したコンタクトホールエッチングと比べて、高周波電力を高く設定することができる。
【００２９】
次に、このレジストパターン１５をマスクにして、ＳｉＯ_２膜１３に電子ビームを照射し、薄膜化されたＳｉＯ_２膜１３を原子間の結合が切断された状態に改質する。改質の対象となるＳｉＯ_２膜１３は、第１実施形態形態と比べて薄膜化されているので、電子ビームの照射エネルギーを低く設定することができる。
例えば、電子ビームの加速電圧は２〜４ｋｅＶ、電子密度は１〜２Ｃ／ｃｍ^２程度である。これにより、第１実施形態と比べて、電子ビームによる電子のシリコン層５への入射を抑えることができ、シリコン層５に悪影響を与える可能性を低減することができる。
【００３０】
次に、このレジストパターン１５をマスクにしてＳｉＯ_２膜１３をドライエッチングし、コンタクトホール１７を形成する。この第２のドライエッチングは、例えばＲＩＥで行う。ＲＩＥの条件は、例えば、ガス種とその流量比がＣＨＦ_３／Ｏ_２＝７５ｓｃｃｍ／８ｓｃｃｍ、チャンバ内圧力が５０ｍＴｏｒｒ（６．６Ｐａ）、電力が１２００Ｗ（Ｊ／ｓ）である。この第２のドライエッチングでは、電子ビームの照射によって、ＳｉＯ_２膜１３のエッチングレートが高められているので、第１のドライエッチングよりも第２のドライエッチングをよりマイルドな条件（高周波電力を低減し、エッチング時間を短縮する等）に設定することができる。その後は、第１の実施形態と同様に、このコンタクトホール１７にアルミ合金等の金属膜を埋め込み、配線または電極形状にパターニングして、半導体装置を完成させる。
【００３１】
このように、本発明の第２の実施形態に係る半導体装置の製造方法によれば、上述の第１実施形態と同様の作用効果を得ることができる。また、電子ビームが照射されるＳｉＯ_２膜１３の膜厚を１００ｎｍ程度にまで薄膜化しているので、電子ビームの照射時間を短縮することができる。これにより、電子ビームの照射によってシリコン層５に悪影響を与える可能性を低減することができる。
（３）第３実施形態
上述の第１、第２実施形態では、図２（Ａ）及び図３（Ｂ）で示したように、コンタクトホール形成領域のＳｉＯ_２膜１３に電子ビームを照射して、このＳｉＯ_２膜１３のＳｉ‐Ｓｉ結合、Ｓｉ−Ｏ結合を切断する場合について説明した。
【００３２】
しかしながら、第１、第２実施形態で説明した原子間結合の切断は電子ビームに限られることはなく、レーザで行っても良い。例えば、ＫｒＦ（発振波長２４８ｎｍ）５．０ｅＶやＡｒＦ（発振波長１９３ｎｍ）６．４ｅＶ等のエキシマレーザを使用する。この場合には、レジストパターン１５に、レーザ光を吸収することができるものを使用することが好ましい。
【００３３】
この種のエキシマレーザのエネルギーは、Ｓｉ−Ｓｉ間及びＳｉ−Ｏ間の結合エネルギーよりも小さいが、通常、層間絶縁膜用のＳｉＯ_２膜１３はＣＶＤで形成されることが多く、その構造はアモルファスである。
このため、ＳｉＯ_２膜１３中にＳｉ‐Ｓｉ間及びＳｉ−Ｏ間の結合エネルギーが弱い部分が有り、この部分によってＫｒＦやＡｒＦ等のエキシマレーザのエネルギーが吸収される。また、ＳｉＯ_２膜１３下のシリコン層５に悪影響を及ぼさないためには、このＳｉＯ_２膜１３にＳｉ−Ｏ間の結合を切断するのに十分なエネルギ−を与える必要がある。
【００３４】
ここで、エキシマレーザ２光子吸収モードとは、１個の分子が一度に２個の光子を吸収して励起される現象である。エキシマレーザのようにエネルギーの強力なレーザでは２光子吸収が起こり、入射先エネルギーの２倍のエネルギーが吸収される。これはＳｉ−Ｏ間の結合エネルギーに匹敵するため、Ｓｉ−Ｏが選択的に励起される。
【００３５】
なお、エキシマレーザの発振出力は、ＳｉＯ_２膜１３をガス化または微粒子化しない程度に低く抑える必要がある。これは、ＳｉＯ_２膜１３をガス化または微粒子化してしまうと、このＳｉＯ_２膜１３下のシリコン層５もガス化、または微粒子化してしまう可能性が高いためである。このため、エキシマレーザの発振出力は、例えば１００Ｗ（Ｊ／ｓ）よりも低く設定する。
【００３６】
上述の第１〜第３実施形態では、シリコン層５が本発明の半導体層に対応し、ＳｉＯ_２膜１３が本発明の絶縁膜に対応している。また、コンタクトホール形成領域が本発明の所定領域に対応し、コンタクトホール１７が本発明の開口部に対応している。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法（１）を示す工程図。
【図２】第１実施形態に係る半導体装置の製造方法（２）を示す工程図。
【図３】第２実施形態に係る半導体装置の製造方法を示す工程図。
【図４】エネルギーＶ［ｋＶ］と深さＳ［μｍ］の関係を示す表図。
【符号の説明】
１シリコン基板、３シリコン酸化層、５シリコン層、１０ＳＯＩウエーハ、１３ＳｉＯ_２膜（層間絶縁膜）、１５レジストパターン、１７コンタクトホール

Claims

半導体層又は半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを所定領域の前記絶縁膜に照射して、当該所定領域の絶縁膜を改質する工程と、
改質された前記絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
半導体層又は半導体基板上に絶縁膜を形成する工程と、
所定領域の前記絶縁膜をエッチングし薄膜化する工程と、
前記絶縁膜の原子間の結合を断ち切るような条件で電子ビームまたはレーザを薄膜化された前記絶縁膜に照射して、当該薄膜化された絶縁膜を改質する工程と、
改質された前記絶縁膜をエッチングして除去し所定の開口部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
前記半導体層は、ＳＯＩ基板のシリコン層であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。