JP2004302382A - 電気光学装置用基板及びその製造方法並びに電気光学装置 - Google Patents
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Abstract
【課題】画素電極同士の短絡を防止すると共に、横電界の影響を抑制する。
【解決手段】基板上に層状に形成された成膜パターンを分離する層間膜４４と、前記層間膜４４上に形成される溝部１１１と、前記溝部１１１内に形成される画素電極９ａとを具備したことを特徴とする。
【選択図】 図１
【解決手段】基板上に層状に形成された成膜パターンを分離する層間膜４４と、前記層間膜４４上に形成される溝部１１１と、前記溝部１１１内に形成される画素電極９ａとを具備したことを特徴とする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス方式の液晶基板等の電気光学装置の画素電極の短絡を防止すると共に横電界の影響を軽減するようにした電気光学装置用基板及びその製造方法並びに電気光学装置に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶装置に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。例えば、ＩＴＯ膜の形成においても、フォトリソグラフィ工程が用いられる。
【０００５】
このように、ＴＦＴ基板等の素子基板と、素子基板に対向配置される対向基板とは、別々に製造される。両基板は、パネル組立工程において高精度に貼り合わされた後、液晶が封入される。
【０００６】
パネル組立工程においては、先ず、各基板工程において夫々製造されたＴＦＴ基板と対向基板との対向面、即ち、対向基板及びＴＦＴ基板の液晶層と接する面上に配向膜が形成され、次いでラビング処理が行われる。次に、一方の基板上の端辺に接着剤となるシール部が形成される。ＴＦＴ基板と対向基板とをシール部を用いて貼り合わせ、アライメントを施しながら圧着硬化させる。シール部の一部には切り欠きが設けられており、この切り欠きを介して液晶を封入する。
【０００７】
配向膜を形成してラビング処理を施すことで、電圧無印加時の液晶分子の配列が決定される。配向膜は、例えばポリイミドを約数十ナノメーターの厚さで塗布することにより形成される。液晶層に対向する両基板の面上に配向膜を形成することで、液晶分子を基板面に沿って配向処理することができる。ラビング処理は、配向膜表面に細かい溝を形成して配向異方性の膜にするものであり、配向膜に一定方向のラビング処理を施すことで、液晶分子の配列を規定することができる。
【０００８】
なお、液晶装置の例として特許文献１に記載のものがある。特許文献１に記載の発明は、液晶層に接する基板表面を平坦化させたものである。
【０００９】
【特許文献１】
特開２０００−２４１８３３号公報
【００１０】
【発明が解決しようとする課題】
ところで、ＩＴＯ膜のパターンニング時には、ＩＴＯ膜の下地の層間絶縁膜との選択比が高いドライエッチングが採用される。ところが、ＩＴＯ膜のエッチング処理時に、層間絶縁膜は殆どエッチングされないことから、部分的にＩＴＯ膜も完全には除去されずにアンダーエッチングが生じることがある。このようなパターン異常が生じると、隣接する画素のＩＴＯ同士がパターン異常によって短絡してしまい、表示不良が発生してしまうという問題点があった。
【００１１】
また、ラビング処理においては、ＩＴＯ膜の表面部分が配向膜と共に剥がれてしまうことがある。剥がれたＩＴＯ膜（ＩＴＯ膜のゴミ）がＩＴＯ膜相互間の溝に入り込んだ場合には、洗浄工程においてＩＴＯ膜のゴミを除去することができない。そうすると、溝に残留したＩＴＯ膜のゴミによって、隣接する画素のＩＴＯ同士を短絡させてしまうこともある。
【００１２】
図１４は残留したＩＴＯ膜による短絡を説明するための説明図である。図１４（ａ）は層間絶縁膜上に形成される隣接した２画素のＩＴＯ膜を立体的に示し、図１４（ｂ）は図１４（ａ）のＡ−Ａ線で切断した断面形状を示し、図１４（ｃ）は図１４（ａ）のＢ−Ｂ線で切断した断面形状を示している。
【００１３】
図１４（ａ）乃至（ｃ）に示すように、層間絶縁膜２０１上にはＩＴＯ膜２０２がパターン形成されている。図１４（ｃ）は例えばラビング処理時に剥がれたＩＴＯ膜のゴミ２０３がＩＴＯ膜２０２同士の溝内に入り込んで、隣接する画素のＩＴＯ膜２０２同士を短絡させている状態を示している。このようなＩＴＯ膜２０２同士の短絡によって、表示不良が生じてしまうという問題点があった。
【００１４】
ところで、液晶装置では、液晶に対する直流電圧の印加によって、例えば、液晶成分の分解、液晶セル中に発生した不純物による汚染、表示画像の焼き付き等の液晶の劣化が生じる。そこで、一般的には、各画素電極の駆動電圧の極性を例えば画像信号における１フレームや１フィールド等の一定周期で反転させる反転駆動が行われる。更に、一定周期で、駆動電圧の極性を、画素電極の行毎に反転させる１Ｈ反転駆動方式や画素電極の列毎に反転させる１Ｓ反転駆動方式等のライン反転駆動方式も採用されている。
【００１５】
しかしながら、ライン反転駆動方式の場合には、同一基板上の相隣接する画素電極に極性が相異なる電圧が印加されることなり、これらの画素間で電界（以下、横電界という）が生じてしまう。相隣接する画素電極間で横電界が生じると、液晶分子は、画素電極と対向電極との間で発生する電界（以下、縦電界という）だけでなく、横電界の影響も受けてしまい、液晶の配向不良が発生してしまう。このような液晶の配向不良が生じると、配向不良個所の光抜けによってコントラスト比が低下してしまう。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、ＩＴＯ膜の下地の層間絶縁膜に溝を形成し、この溝内にＩＴＯ膜を埋込むことにより、隣接する画素のＩＴＯ膜同士の短絡を防止し、横電界の発生を抑制し、更に、ラビング時にＩＴＯ膜が剥がれることを防止することができる電気光学装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る電気光学装置用基板は、基板上に層状に形成された成膜パターンを分離する層間膜と、前記層間膜上に形成される溝部と、前記溝部内に形成される画素電極とを具備したことを特徴とする。
【００１８】
このような構成によれば、画素電極は層間膜に形成した溝部内に形成される。これにより、隣接する画素の画素電極相互間には層間膜が介在することから、画素電極同士による横電界の影響を低減することができる。
【００１９】
また、前記画素電極は、平面的な形状及び寸法並びに厚さが前記溝部の平面的な形状及び寸法並びに深さと一致し、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一に形成されることを特徴とする。
【００２０】
このような構成によれば、画素電極が形成されていない層間膜の表面と画素電極の表面とは面一に形成されることから、例えば、画素電極上に形成した配向膜をラビング処理する場合において、画素電極の膜剥がれが生じることを防止することができる。これにより、剥がれた画素電極が導電性のゴミとなって、画素電極同士を短絡させてしまうことを防止することができる。
【００２１】
また、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一で且つ平坦に形成されることを特徴とする。
【００２２】
このような構成によれば、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一で且つ平坦に形成されることから、隣接する画素電極相互間には溝がなく、導電性のゴミ等が画素電極相互間に残留することはない。また、画素電極上に形成した配向膜をラビング処理する場合において、画素電極の膜剥がれが生じることを防止することができる。更に、例えラビング処理に際して画素電極に剥がれが生じた場合でも、剥がれた画素電極がゴミとなって画素電極相互間に残留することもない。更に、画素電極の側面同士の間には、層間膜が介在していることから、隣接する画素電極同士による横電界の影響を軽減することができる。
【００２３】
また、前記画素電極は、平面的な寸法が前記溝部の平面的な寸法よりも小さく形成されることを特徴とする。
【００２４】
このような構成によれば、画素電極のパターニングに際してパターニングずれが生じた場合でも、画素電極を確実に溝部内に形成することができる。
【００２５】
また、前記画素電極は、厚さが前記溝部の深さよりも小さく形成されることを特徴とする。
【００２６】
このような構成によれば、画素電極は、確実に溝部内に埋め込まれ、横電界の影響を回避すると共に、画素電極同士の短絡を防止することができる。
【００２７】
また、前記層間膜は、平坦化されていることを特徴とする。
【００２８】
このような構成によれば、画素電極が形成されていない層間膜の表面と画素電極の表面とを平坦に形成することができる。
【００２９】
また、前記溝部は、端部において垂直又は逆テーパ形状を有することを特徴とする。
【００３０】
このような構成によれば、画素電極の成膜時において、溝部端部におけるカバレッジ不良を生じさせて、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３１】
本発明に係る電気光学装置用基板の製造方法は、基板上に形成された成膜パターン上に層間膜を形成する工程と、前記層間膜上に溝部を形成する工程と、前記溝部内に画素電極を形成する工程とを具備したことを特徴とする。
【００３２】
このような構成によれば、層間膜上に溝部を形成した後、この溝部内に画素電極を形成する。これにより、隣接する画素の画素電極相互間に層間膜を介在させて、画素電極同士による横電界の影響を軽減させることができる。
【００３３】
また、前記溝部を形成する工程は、前記溝部の端部において垂直又は逆テーパ形状を有するように、エッチング処理を実施されることを特徴とする。
【００３４】
このような構成によれば、溝部の端部が垂直又は逆テーパ形状に形成されるので、画素電極の成膜時において、溝部端部におけるカバレッジ不良を生じさせて、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３５】
また、前記溝部を形成する工程は、ドライエッチングによって前記端部において垂直又は逆テーパ形状を形成することを特徴とする。
【００３６】
このような構成によれば、溝部端部の垂直又は逆テーパ形状の形成が容易である。
【００３７】
また、前記画素電極を形成する工程は、前記溝部の端部において、カバーレッジ不良を生じさせるように成膜処理が実施されることを特徴とする。
【００３８】
このような構成によれば、画素電極の成膜時に、溝部の端部において、カバーレッジ不良を生じさせているので、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３９】
また、本発明に係る電気光学装置は、上記電気光学装置用基板を用いて構成したことを特徴とする。
【００４０】
このような構成によれば、電気光学装置用基板が、画素電極同士の短絡が確実に防止され、また、横電界の影響を軽減可能であるので、高画質の表示が可能である。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る電気光学装置の隣接する２画素の画素電極近傍の構造を示す説明図である。本実施の形態は電気光学装置としてＴＦＴを用いた液晶装置に適用したものである。図２は本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図である。図４は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５及び図６は液晶装置の画素構造を詳細に示す断面図である。図７は本実施の形態において採用される電気光学装置用基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図である。図８は画素電極端部のエッチングを説明するための説明図である。図９及び図１０は電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図である。また、図１１は図９及び図１０に対応したフローチャートである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４２】
本実施の形態においては、各画素毎にＩＴＯ膜の下地の層間絶縁膜に溝を形成し、この溝内にＩＴＯ膜を埋め込むことによって、ＩＴＯ膜のエッチング時に生じる導電性のゴミがＩＴＯ膜相互間に引っ掛かって溜まることを防止し、ラビング処理時にＩＴＯ膜が剥がれることを防止し、ＩＴＯ膜のアンダーエッチングによるＩＴＯ膜同士の短絡を防止し、更に横電界の発生を抑制することを可能にしたものである。
【００４３】
先ず、図２乃至図４を参照して本実施の形態の電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、素子基板であるＴＦＴ基板１０と対向基板２０との間に液晶５０を封入して構成される。ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。
【００４４】
図４に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００４５】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００４６】
図５は一つの画素に着目した液晶装置の模式的断面図であり、図７のＡ−Ａ’線で切断して示したものである。また、図６は隣接する２画素について図７のＢ−Ｂ’線で切断して示したものである。図７は各層の成膜パターンを示す平面図である。
【００４７】
図７において、画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており（点線部により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、ゲート電極３ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００４８】
図７のＡ−Ａ’線断面図たる図５に示すように、電気光学装置は、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０とを備えている。
【００４９】
ＴＦＴ基板１０の側には、図５に示すように、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ膜等の透明導電性膜からなる。他方、対向基板２０の側には、その全面に渡って対向電極２１が設けられており、その全面には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなり、配向膜１６及び２２は、例えば、ポリイミド膜等の透明な有機膜からなる。
【００５０】
このように対向配置されたＴＦＴ基板１０及び対向基板２０間には、シール材５２（図２及び図３参照）により囲まれた空間に液晶等の電気光学物質が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した電気光学物質からなる。シール材５２は、ＴＦＴ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００５１】
一方、ＴＦＴ基板１０上には、画素電極９ａ及び配向膜１６の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、前記の画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
【００５２】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的にみて、図７のＸ方向に沿うように、ストライプ状にパターニングされている。より詳しく見ると、ストライプ状の走査線１１ａは、図７のＸ方向に沿うように延びる本線部と、データ線６ａ或いはシールド層４００が延在する図７のＹ方向に延びる突出部とを備えている。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断された形となっている。
【００５３】
これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、該走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００５４】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００５５】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、図７に示すように、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【００５６】
なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００５７】
以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００５８】
この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、図７によく示されているように、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【００５９】
また、この側壁部３ｂは、前記の溝１２ｃｖを埋めるように形成されているとともに、その下端が前記の走査線１１ａと接するようにされている。ここで走査線１１ａは上述のようにストライプ状に形成されていろことから、ある行に存在するゲート電極３ａ及び走査線１１ａは、当該行に着目する限り、常に同電位となる。
【００６０】
なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００６１】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、図７の平面図に示すように、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００６２】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００６３】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされたシールド層４００と電気的接続が図られることによりなされている。
【００６４】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００６５】
誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ Ｔｅｌｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ Ｔｅｌｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００６６】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【００６７】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。
【００６８】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜を貫通しつつ開孔されている。
【００６９】
図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【００７０】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成されることから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、該開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００７１】
なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
【００７２】
第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、すなわち図７中Ｙ方向に重なるようにストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【００７３】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、図７に示すように、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、図７中最左方に位置するデータ線６ａに着目すると、その直右方に略四辺形状を有するシールド層用中継層６ａ１、更にその右方にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００７４】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。
【００７５】
第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、図７に示すように、図中Ｘ方向及びＹ方向それぞれに延在するように、格子状に形成されている。該シールド層４００のうち図中Ｙ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、図中Ｘ方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。
【００７６】
さらには、図７中、ＸＹ方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生を抑制的にし、フリッカ等のない高品質な画像を表示することが可能となる。
【００７７】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００７８】
このように、データ線６ａの全体を覆うように形成されているとともに（図７参照）、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１ａが延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
【００７９】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００８０】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
【００８１】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。
【００８２】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容・電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。
【００８３】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００８４】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００８５】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＢＰＳＧからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。
【００８６】
第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Ｃｈｅｌｉｃａ１ ＭｅｃｈａｎｌｃａＩ Ｐｏｌｉｓｈｉｎｇ）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。
【００８７】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００８８】
本実施の形態においては、第４層間絶縁膜４４表面の画素電極９ａ形成領域において、画素電極９ａと同一寸法又は若干大きい寸法の溝部１１１が形成されている。そして、この溝部１１１内に画素電極９ａが形成されるようになっている。溝部１１１の深さは、画素電極９ａの厚さと同一又は若干深い深さに形成される。
【００８９】
図１は溝部１１１の平面的な形状及び寸法並びに溝部１１１の深さと、画素電極９ａの平面的な形状及び寸法並びに画素電極９ａの厚みとが夫々一致している場合の例を示している。図１（ａ）は隣接する２画素の第４層間絶縁膜４４及び画素電極９ａ部分を示しており、右側の画素は画素電極９ａが形成される前の溝部１１１の状態を示し、左側の画素は溝部１１１内に画素電極９ａを形成した状態を示している。
【００９０】
図１（ｂ）は図１（ａ）のＡ−Ａ線で切断した断面形状を示し、図１（ｃ）は図１（ａ）のＢ−Ｂ線で切断した断面形状を示している。図１（ａ）乃至（ｃ）に示すように、画素電極９ａは、溝部１１１と同一サイズで溝部１１１内に埋め込まれて形成される。従って、画素電極９ａが形成されていない第４層間絶縁膜４４の表面と画素電極９ａの表面とは面一に形成される（図５及び図６参照）。
【００９１】
これにより、隣接する画素の画素電極９ａ相互間には溝がなく、導電性のゴミ等が画素電極９ａ相互間に残留することはない。また、配向膜１６に対するラビング処理時においても、画素電極９ａの端部で段を有しておらず平坦になっていることから、画素電極９ａの膜剥がれが生じることはなく、例え剥がれたとしても剥がれたＩＴＯ膜のゴミが画素電極９ａ相互間に残留することもない。また、画素電極９ａの相互間、即ち、画素電極９ａの側面同士の間には、第４層間絶縁膜４４が介在していることから、液晶装置完成後において、隣接する画素電極９ａ同士による横電界の発生を抑制することができる。
【００９２】
また、画素電極９ａは溝部１１１内に形成することから、画素電極９ａのパターン形成に際して、各画素電極９ａの端部におけるアンダーエッチングを防止して、隣接する画素の画素電極９ａ相互間の短絡を防止することができる。図８はこれを説明するための説明図である。
【００９３】
図８は溝部１１１が形成された第４層間絶縁膜上に、画素電極９ａとなるＩＴＯ膜１１２を成膜した状態を示している。溝部１１１は端部において急峻に立上っており、ＩＴＯ膜１１２は溝部１１１の端部においてカバレッジ不良の部分が生じやすい。この状態でＩＴＯ膜１１２をエッチングしてパターン化すると、ＩＴＯ膜１１２は、溝部１１１の端部において確実に除去され、この部分でアンダーエッチングが生じることはない。即ち、隣接する画素の画素電極９ａ同士は確実に切り離されて、短絡が生じることはない。
【００９４】
図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【００９５】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。
【００９６】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００９７】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００９８】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００９９】
（製造プロセス）
次に、本実施形態に係る電気光学装置である液晶装置の製造方法を図９乃至図１１を参照して説明する。図９及び図１０は画素領域における製造工程を工程順に示し、図１１は各成膜層の製造方法を示している。
【０１００】
まず、図９の工程（１）に示すように、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する（図１１のステップＳ１ ）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。
【０１０１】
次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。以下、このようなパターニング前の膜を前駆膜という。そして、金属合金膜の前駆膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する（ステップＳ２ ）。
【０１０２】
次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ３ ）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０３】
次のステップＳ４ においては、半導体層１ａが形成される。半導体層１ａの前駆膜は、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によって形成されるアモルファスシリコン膜である。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【０１０４】
次に、ステップＳ５ においては、図９の工程（２）に示すように、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０５】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０６】
次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１０７】
次に、図９の工程（３）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ６ ）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。このパターニングにより、中継電極７１９は、図７に示すような平面形状を有するように成形される。
【０１０８】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【０１０９】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパンを低濃度で（例えば、Ｐイオンを１〜３×１０１３ ｃｍ２のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５ ／ｃｍ２のドーズ量にて）ドープする。
【０１１０】
なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【０１１１】
次に、図９の工程（４）に示すように、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する（ステップＳ７ ）。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８０ ０°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。
【０１１２】
次に、ステップＳ８ において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【０１１３】
次に、ステップＳ９ においては、図９の工程（５）に示すように、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の前駆膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。
【０１１４】
次いで、下部電極７１上に、誘電体膜７５の前駆膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の前駆膜を形成する。
【０１１５】
次に、図１０の工程（６）において、下部電極７１、誘電体膜７５及び容量電極３００の前駆膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。
【０１１６】
次に、図１０の工程（７）に示すように、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ１０）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ１１において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。
【０１１７】
次に、ステップＳ１２において、図１０の工程（８）に示すように、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。
【０１１８】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する（図１０の工程（８）における符号４１ＴＮ参照）。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【０１１９】
次に、図１０の工程（９）に示すように、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ１３）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。
【０１２０】
次に、ステップＳ１４において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。
【０１２１】
次に、ステップＳ１５において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。
【０１２２】
次に、ステップＳ１６において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料から下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料から上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１２３】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ１７）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。
【０１２４】
次に、ステップＳ１８において、図５に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。本実施の形態においては、次のステップＳ１９において、図１０の工程（９）に示すように、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、画素電極９ａの形成領域に対応して溝部１１１を形成する。
【０１２５】
この溝部１１１の形成工程においては、溝部１１１端部において画素電極９ａとなるＩＴＯ膜のカバレッジ不良を生じさせるように、異方性が強い酸化膜エッチングを実施し、溝部１１１の端部を例えば垂直又は逆テーパ形状としてもよい。このようなドライエッチングとしては、ＣＦ４及びＯ２の混合ガスを用いた方法やＣＨＦ３、ＣＦ４及びＡｒの混合ガスをエッチングガスとして用いた方法を採用することができる。
【０１２６】
次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ２０）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。
【０１２７】
次に、溝部１１１が形成された第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ２１）。この場合には、上述したように、溝部１１１端部はカバレッジ不良が生じやすくなっており、溝部１１１の端部において、ＩＴＯ膜のアンダーエッチングが生じることはない。
【０１２８】
更に、スパッタ処理の条件を適宜設定することによって、溝部１１１の端部の段差部分において、カバレッジ不良を生じやすくすることも可能である。例えば、溝部１１１の端部の段差部分において、スパッタ処理のスキャンスピードを他の部分よりも早くする方法を採用することができる。
【０１２９】
また、ＩＴＯ膜のパターニングに際したフォトマスクの合わせずれを考慮して、溝部１１１よりも狭い画素電極９ａを形成するようにしてもよい。
【０１３０】
なお、ＩＴＯ膜のエッチング工程において等方性が比較的強いエッチングを行った場合には、サイドエッチングによってカバレッジ不良による盛り上がり部分を除去することができる。しかし、ＩＴＯ膜のエッチング工程において異方性が比較的強いエッチングを実施する場合には、フォトマスクを溝部１１１よりも小さくしないとカバレッジ不良により局所的に厚くなる部分が生じてしまう。そこで、ＩＴＯ膜に対するフォトリソグラフィ工程におけるフォトマスクとしては、等方性が強いＩＴＯ膜のエッチングを行う場合には溝部１１１の溝パターンと同じサイズのＩＴＯマスクを用い、異方性が強いＩＴＯ膜のエッチングを行う場合には溝部１１１の溝パターンよりも小さいＩＴＯマスクを用いる。
【０１３１】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【０１３２】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【０１３３】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１３４】
最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。
【０１３５】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１３６】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。
【０１３７】
なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１３８】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１３９】
また、上述した各実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
【０１４０】
また、上記実施の形態おいては、電気光学装置としてＴＦＴ液晶装置の例について説明したが、ＴＦＤ液晶装置やパッシブ方式の液晶装置にも適用することができ、更に、有機エレクトロルミネッセンス装置や無機エレクトロルミネッセンス装置のエレクトロルミネッセンス装置、電気泳動装置等にも適用できることは言うまでも無い。
【０１４１】
また、上記実施の形態においては、第３及び第４層間絶縁膜４３，４４を平坦化した例について説明したが、これらの一方又は両方を平坦化しないものにも適用可能である。図１２は平坦化していない液晶装置に適用させた例を示している。
【０１４２】
図１２に示すように、第４層間絶縁膜４４を平坦化しない場合においても、第４層間絶縁膜４４に溝部１１１を形成し、この溝部１１１内に埋め込むように画素電極９ａを形成する。従って、隣接する画素の画素電極９ａ相互間には溝がなく、導電性のゴミ等が画素電極９ａ相互間に残留することはない。また、配向膜１６に対するラビング処理時においても、画素電極９ａの端部で段を有しておらず画素電極９ａと第４層間絶縁膜４４とが面一になっていることから、画素電極９ａの膜剥がれが生じることはなく、剥がれたＩＴＯ膜のゴミが画素電極９ａ相互間に残留することもない。また、画素電極９ａの相互間、即ち、画素電極９ａの側面同士の間には、第４層間絶縁膜４４が介在していることから、液晶装置完成後において、隣接する画素電極９ａ同士による横電界の発生を抑制することができる。また、画素電極９ａは溝部１１１内に形成することから、画素電極９ａのパターン形成に際して、各画素電極９ａの端部におけるアンダーエッチングを防止して、隣接する画素の画素電極９ａ相互間の短絡を防止することができる。
【０１４３】
なお、上記実施の形態においては、画素電極９ａの厚さは溝部１１１の深さに一致させて、画素電極９ａが形成されていない第４層間絶縁膜４４の表面と画素電極９ａの表面とを面一に形成したが、画素電極９ａの上面が第４層間絶縁膜４４表面から多少盛り上がっていてもよく、また、逆に、画素電極９ａの表面が第４層間絶縁膜４４表面よりも多少低くなっていてもよい。画素電極９ａを溝部１１１内に完全に埋め込んだ場合には、横電界の発生を一層抑制することができると共に、画素電極９ａの端部におけるアンダーエッチングを一層効果的に防止して、隣接する画素の画素電極９ａ相互間の短絡を防ぐことができる。
【０１４４】
（電子機器）
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１３は、投射型カラー表示装置の図式的断面図である。
【０１４５】
図１３において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１４６】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及びその製造方法並びに電子機器もまた、本発明の技術的範囲に含まれるものである。電気光学装置としては、電気泳動装置やＥＬ（エレクトロルミネッセンス）装置等に適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置の隣接する２画素の画素電極近傍の構造を示す説明図。
【図２】本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図。
【図４】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】液晶装置の画素構造を詳細に示す断面図。
【図６】液晶装置の画素構造を詳細に示す断面図。
【図７】素子基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図。
【図８】画素電極端部のエッチングを説明するための説明図。
【図９】電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図。
【図１０】電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図。
【図１１】図９及び図１０に対応したフローチャート。
【図１２】平坦化していない液晶装置に適用させた例を示す断面図。
【図１３】電気光学装置をライトバルブとして用いた電子機器の一例を示す図式的断面図である。
【図１４】従来例の問題点を説明するための説明図。
【符号の説明】
９ａ…画素電極、４４…第４層間絶縁膜、１１１…溝部。
【発明の属する技術分野】
本発明は、アクティブマトリクス方式の液晶基板等の電気光学装置の画素電極の短絡を防止すると共に横電界の影響を軽減するようにした電気光学装置用基板及びその製造方法並びに電気光学装置に関する。
【０００２】
【従来の技術】
一般に電気光学装置、例えば、電気光学物質に液晶を用いて所定の表示を行う液晶装置は、一対の基板間に液晶が挟持された構成となっている。このうち、ＴＦＴ駆動、ＴＦＤ駆動等によるアクティブマトリクス駆動方式の液晶装置等の電気光学装置においては、縦横に夫々配列された多数の走査線（ゲート線）及びデータ線（ソース線）の各交点に対応して、画素電極及びスイッチング素子を基板（アクティブマトリクス基板）上に設けて構成される。
【０００３】
ＴＦＴ素子等のスイッチング素子は、ゲート線に供給されるオン信号によってオンとなり、ソース線を介して供給される画像信号を画素電極（透明電極（ＩＴＯ））に書込む。これにより、画素電極と対向電極相互間の液晶装置に画像信号に基づく電圧を印加して、液晶分子の配列を変化させる。こうして、画素の透過率を変化させ、画素電極及び液晶層を通過する光を画像信号に応じて変化させて画像表示を行う。
【０００４】
このようなスイッチング素子を構成する素子基板は、ガラス又は石英基板上に、所定のパターンを有する半導体薄膜、絶縁性薄膜又は導電性薄膜を積層することによって構成される。即ち、各種膜の成膜工程とフォトリソグラフィ工程の繰返しによって、ＴＦＴ基板等は形成されている。例えば、ＩＴＯ膜の形成においても、フォトリソグラフィ工程が用いられる。
【０００５】
このように、ＴＦＴ基板等の素子基板と、素子基板に対向配置される対向基板とは、別々に製造される。両基板は、パネル組立工程において高精度に貼り合わされた後、液晶が封入される。
【０００６】
パネル組立工程においては、先ず、各基板工程において夫々製造されたＴＦＴ基板と対向基板との対向面、即ち、対向基板及びＴＦＴ基板の液晶層と接する面上に配向膜が形成され、次いでラビング処理が行われる。次に、一方の基板上の端辺に接着剤となるシール部が形成される。ＴＦＴ基板と対向基板とをシール部を用いて貼り合わせ、アライメントを施しながら圧着硬化させる。シール部の一部には切り欠きが設けられており、この切り欠きを介して液晶を封入する。
【０００７】
配向膜を形成してラビング処理を施すことで、電圧無印加時の液晶分子の配列が決定される。配向膜は、例えばポリイミドを約数十ナノメーターの厚さで塗布することにより形成される。液晶層に対向する両基板の面上に配向膜を形成することで、液晶分子を基板面に沿って配向処理することができる。ラビング処理は、配向膜表面に細かい溝を形成して配向異方性の膜にするものであり、配向膜に一定方向のラビング処理を施すことで、液晶分子の配列を規定することができる。
【０００８】
なお、液晶装置の例として特許文献１に記載のものがある。特許文献１に記載の発明は、液晶層に接する基板表面を平坦化させたものである。
【０００９】
【特許文献１】
特開２０００−２４１８３３号公報
【００１０】
【発明が解決しようとする課題】
ところで、ＩＴＯ膜のパターンニング時には、ＩＴＯ膜の下地の層間絶縁膜との選択比が高いドライエッチングが採用される。ところが、ＩＴＯ膜のエッチング処理時に、層間絶縁膜は殆どエッチングされないことから、部分的にＩＴＯ膜も完全には除去されずにアンダーエッチングが生じることがある。このようなパターン異常が生じると、隣接する画素のＩＴＯ同士がパターン異常によって短絡してしまい、表示不良が発生してしまうという問題点があった。
【００１１】
また、ラビング処理においては、ＩＴＯ膜の表面部分が配向膜と共に剥がれてしまうことがある。剥がれたＩＴＯ膜（ＩＴＯ膜のゴミ）がＩＴＯ膜相互間の溝に入り込んだ場合には、洗浄工程においてＩＴＯ膜のゴミを除去することができない。そうすると、溝に残留したＩＴＯ膜のゴミによって、隣接する画素のＩＴＯ同士を短絡させてしまうこともある。
【００１２】
図１４は残留したＩＴＯ膜による短絡を説明するための説明図である。図１４（ａ）は層間絶縁膜上に形成される隣接した２画素のＩＴＯ膜を立体的に示し、図１４（ｂ）は図１４（ａ）のＡ−Ａ線で切断した断面形状を示し、図１４（ｃ）は図１４（ａ）のＢ−Ｂ線で切断した断面形状を示している。
【００１３】
図１４（ａ）乃至（ｃ）に示すように、層間絶縁膜２０１上にはＩＴＯ膜２０２がパターン形成されている。図１４（ｃ）は例えばラビング処理時に剥がれたＩＴＯ膜のゴミ２０３がＩＴＯ膜２０２同士の溝内に入り込んで、隣接する画素のＩＴＯ膜２０２同士を短絡させている状態を示している。このようなＩＴＯ膜２０２同士の短絡によって、表示不良が生じてしまうという問題点があった。
【００１４】
ところで、液晶装置では、液晶に対する直流電圧の印加によって、例えば、液晶成分の分解、液晶セル中に発生した不純物による汚染、表示画像の焼き付き等の液晶の劣化が生じる。そこで、一般的には、各画素電極の駆動電圧の極性を例えば画像信号における１フレームや１フィールド等の一定周期で反転させる反転駆動が行われる。更に、一定周期で、駆動電圧の極性を、画素電極の行毎に反転させる１Ｈ反転駆動方式や画素電極の列毎に反転させる１Ｓ反転駆動方式等のライン反転駆動方式も採用されている。
【００１５】
しかしながら、ライン反転駆動方式の場合には、同一基板上の相隣接する画素電極に極性が相異なる電圧が印加されることなり、これらの画素間で電界（以下、横電界という）が生じてしまう。相隣接する画素電極間で横電界が生じると、液晶分子は、画素電極と対向電極との間で発生する電界（以下、縦電界という）だけでなく、横電界の影響も受けてしまい、液晶の配向不良が発生してしまう。このような液晶の配向不良が生じると、配向不良個所の光抜けによってコントラスト比が低下してしまう。
【００１６】
本発明はかかる問題点に鑑みてなされたものであって、ＩＴＯ膜の下地の層間絶縁膜に溝を形成し、この溝内にＩＴＯ膜を埋込むことにより、隣接する画素のＩＴＯ膜同士の短絡を防止し、横電界の発生を抑制し、更に、ラビング時にＩＴＯ膜が剥がれることを防止することができる電気光学装置用基板及びその製造方法並びに電気光学装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明に係る電気光学装置用基板は、基板上に層状に形成された成膜パターンを分離する層間膜と、前記層間膜上に形成される溝部と、前記溝部内に形成される画素電極とを具備したことを特徴とする。
【００１８】
このような構成によれば、画素電極は層間膜に形成した溝部内に形成される。これにより、隣接する画素の画素電極相互間には層間膜が介在することから、画素電極同士による横電界の影響を低減することができる。
【００１９】
また、前記画素電極は、平面的な形状及び寸法並びに厚さが前記溝部の平面的な形状及び寸法並びに深さと一致し、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一に形成されることを特徴とする。
【００２０】
このような構成によれば、画素電極が形成されていない層間膜の表面と画素電極の表面とは面一に形成されることから、例えば、画素電極上に形成した配向膜をラビング処理する場合において、画素電極の膜剥がれが生じることを防止することができる。これにより、剥がれた画素電極が導電性のゴミとなって、画素電極同士を短絡させてしまうことを防止することができる。
【００２１】
また、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一で且つ平坦に形成されることを特徴とする。
【００２２】
このような構成によれば、前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一で且つ平坦に形成されることから、隣接する画素電極相互間には溝がなく、導電性のゴミ等が画素電極相互間に残留することはない。また、画素電極上に形成した配向膜をラビング処理する場合において、画素電極の膜剥がれが生じることを防止することができる。更に、例えラビング処理に際して画素電極に剥がれが生じた場合でも、剥がれた画素電極がゴミとなって画素電極相互間に残留することもない。更に、画素電極の側面同士の間には、層間膜が介在していることから、隣接する画素電極同士による横電界の影響を軽減することができる。
【００２３】
また、前記画素電極は、平面的な寸法が前記溝部の平面的な寸法よりも小さく形成されることを特徴とする。
【００２４】
このような構成によれば、画素電極のパターニングに際してパターニングずれが生じた場合でも、画素電極を確実に溝部内に形成することができる。
【００２５】
また、前記画素電極は、厚さが前記溝部の深さよりも小さく形成されることを特徴とする。
【００２６】
このような構成によれば、画素電極は、確実に溝部内に埋め込まれ、横電界の影響を回避すると共に、画素電極同士の短絡を防止することができる。
【００２７】
また、前記層間膜は、平坦化されていることを特徴とする。
【００２８】
このような構成によれば、画素電極が形成されていない層間膜の表面と画素電極の表面とを平坦に形成することができる。
【００２９】
また、前記溝部は、端部において垂直又は逆テーパ形状を有することを特徴とする。
【００３０】
このような構成によれば、画素電極の成膜時において、溝部端部におけるカバレッジ不良を生じさせて、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３１】
本発明に係る電気光学装置用基板の製造方法は、基板上に形成された成膜パターン上に層間膜を形成する工程と、前記層間膜上に溝部を形成する工程と、前記溝部内に画素電極を形成する工程とを具備したことを特徴とする。
【００３２】
このような構成によれば、層間膜上に溝部を形成した後、この溝部内に画素電極を形成する。これにより、隣接する画素の画素電極相互間に層間膜を介在させて、画素電極同士による横電界の影響を軽減させることができる。
【００３３】
また、前記溝部を形成する工程は、前記溝部の端部において垂直又は逆テーパ形状を有するように、エッチング処理を実施されることを特徴とする。
【００３４】
このような構成によれば、溝部の端部が垂直又は逆テーパ形状に形成されるので、画素電極の成膜時において、溝部端部におけるカバレッジ不良を生じさせて、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３５】
また、前記溝部を形成する工程は、ドライエッチングによって前記端部において垂直又は逆テーパ形状を形成することを特徴とする。
【００３６】
このような構成によれば、溝部端部の垂直又は逆テーパ形状の形成が容易である。
【００３７】
また、前記画素電極を形成する工程は、前記溝部の端部において、カバーレッジ不良を生じさせるように成膜処理が実施されることを特徴とする。
【００３８】
このような構成によれば、画素電極の成膜時に、溝部の端部において、カバーレッジ不良を生じさせているので、画素電極のパターニング時に確実に画素電極同士を切り離して、画素電極同士の短絡を防止することができる。
【００３９】
また、本発明に係る電気光学装置は、上記電気光学装置用基板を用いて構成したことを特徴とする。
【００４０】
このような構成によれば、電気光学装置用基板が、画素電極同士の短絡が確実に防止され、また、横電界の影響を軽減可能であるので、高画質の表示が可能である。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の第１の実施の形態に係る電気光学装置の隣接する２画素の画素電極近傍の構造を示す説明図である。本実施の形態は電気光学装置としてＴＦＴを用いた液晶装置に適用したものである。図２は本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図である。図３は素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図である。図４は液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図である。図５及び図６は液晶装置の画素構造を詳細に示す断面図である。図７は本実施の形態において採用される電気光学装置用基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図である。図８は画素電極端部のエッチングを説明するための説明図である。図９及び図１０は電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図である。また、図１１は図９及び図１０に対応したフローチャートである。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００４２】
本実施の形態においては、各画素毎にＩＴＯ膜の下地の層間絶縁膜に溝を形成し、この溝内にＩＴＯ膜を埋め込むことによって、ＩＴＯ膜のエッチング時に生じる導電性のゴミがＩＴＯ膜相互間に引っ掛かって溜まることを防止し、ラビング処理時にＩＴＯ膜が剥がれることを防止し、ＩＴＯ膜のアンダーエッチングによるＩＴＯ膜同士の短絡を防止し、更に横電界の発生を抑制することを可能にしたものである。
【００４３】
先ず、図２乃至図４を参照して本実施の形態の電気光学装置である液晶装置の全体構成について説明する。
液晶装置は、図２及び図３に示すように、素子基板であるＴＦＴ基板１０と対向基板２０との間に液晶５０を封入して構成される。ＴＦＴ基板１０上には画素を構成する画素電極（ＩＴＯ）９ａ等がマトリクス状に配置される。また、対向基板２０上には全面に対向電極（ＩＴＯ）２１が設けられる。図４は画素を構成するＴＦＴ基板１０上の素子の等価回路を示している。
【００４４】
図４に示すように、画素領域においては、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置される。そして、走査線１１ａとデータ線６ａの各交差部分に対応してＴＦＴ３０が設けられ、このＴＦＴ３０に画素電極９ａが接続される。
【００４５】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられており、蓄積容量７０によって、画素電極９ａの電圧はソース電圧が印加された時間よりも例えば３桁も長い時間の保持が可能となる。蓄積容量７０によって、電圧保持特性が改善され、コントラスト比の高い画像表示が可能となる。
【００４６】
図５は一つの画素に着目した液晶装置の模式的断面図であり、図７のＡ−Ａ’線で切断して示したものである。また、図６は隣接する２画素について図７のＢ−Ｂ’線で切断して示したものである。図７は各層の成膜パターンを示す平面図である。
【００４７】
図７において、画素電極９ａは、ＴＦＴ基板１０上に、マトリクス状に複数設けられており（点線部により輪郭が示されている）、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ及び走査線１１ａが設けられている。データ線６ａは、後述するように、アルミニウム膜等を含む積層構造からなり、走査線１１ａは、例えば導電性のポリシリコン膜等からなる。また、走査線１１ａは、半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａに電気的に接続されている。すなわち、ゲート電極３ａとデータ線６ａとの交差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００４８】
図７のＡ−Ａ’線断面図たる図５に示すように、電気光学装置は、例えば、石英基板、ガラス基板、シリコン基板からなるＴＦＴ基板１０と、これに対向配置される、例えばガラス基板や石英基板からなる対向基板２０とを備えている。
【００４９】
ＴＦＴ基板１０の側には、図５に示すように、画素電極９ａが設けられており、その上側には、ラビング処理等の所定の配向処理が施された配向膜１６が設けられている。画素電極９ａは、例えばＩＴＯ膜等の透明導電性膜からなる。他方、対向基板２０の側には、その全面に渡って対向電極２１が設けられており、その全面には、ラビング処理等の所定の配向処理が施された配向膜２２が設けられている。対向電極２１は、上述の画素電極９ａと同様に、例えばＩＴＯ膜等の透明導電性膜からなり、配向膜１６及び２２は、例えば、ポリイミド膜等の透明な有機膜からなる。
【００５０】
このように対向配置されたＴＦＴ基板１０及び対向基板２０間には、シール材５２（図２及び図３参照）により囲まれた空間に液晶等の電気光学物質が封入され、液晶層５０が形成される。液晶層５０は、画素電極９ａからの電界が印加されていない状態で配向膜１６及び２２により所定の配向状態をとる。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した電気光学物質からなる。シール材５２は、ＴＦＴ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００５１】
一方、ＴＦＴ基板１０上には、画素電極９ａ及び配向膜１６の他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図５に示すように、下から順に、走査線１１ａを含む第１層（成膜層）、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、蓄積容量７０を含む第３層、データ線６ａ等を含む第４層、シールド層４００等を含む第５層、前記の画素電極９ａ及び配向膜１６等を含む第６層（最上層）からなる。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、第５層及び第６層間には第４層間絶縁膜４４が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２、４３及び４４には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等もまた設けられている。以下では、これらの各要素について、下から順に説明を行う。
【００５２】
第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的にみて、図７のＸ方向に沿うように、ストライプ状にパターニングされている。より詳しく見ると、ストライプ状の走査線１１ａは、図７のＸ方向に沿うように延びる本線部と、データ線６ａ或いはシールド層４００が延在する図７のＹ方向に延びる突出部とを備えている。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断された形となっている。
【００５３】
これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、該走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００５４】
第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図５に示すように、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００５５】
そして、この第２層には、上述のゲート電極３ａと同一膜として中継電極７１９が形成されている。この中継電極７１９は、平面的に見て、図７に示すように、各画素電極９ａの一辺の略中央に位置するように、島状に形成されている。中継電極７１９とゲート電極３ａとは同一膜として形成されているから、後者が例えば導電性ポリシリコン膜等からなる場合においては、前者もまた、導電性ポリシリコン膜等からなる。
【００５６】
なお、上述のＴＦＴ３０は、好ましくは図５に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。
【００５７】
以上説明した走査線１１ａの上、かつ、ＴＦＴ３０の下には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａからＴＦＴ３０を層間絶縁する機能のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等で画素スイッチング用のＴＦＴ３０の特性変化を防止する機能を有する。
【００５８】
この下地絶縁膜１２には、平面的にみて半導体層１ａの両脇に、後述するデータ線６ａに沿って延びる半導体層１ａのチャネル長と同じ幅の溝（コンタクトホール）１２ｃｖが掘られており、この溝１２ｃｖに対応して、その上方に積層されるゲート電極３ａは下側に凹状に形成された部分を含んでいる。また、この溝１２ｃｖ全体を埋めるようにして、ゲート電極３ａが形成されていることにより、該ゲート電極３ａには、これと一体的に形成された側壁部３ｂが延設されるようになっている。これにより、ＴＦＴ３０の半導体層１ａは、図７によく示されているように、平面的にみて側方から覆われるようになっており、少なくともこの部分からの光の入射が抑制されるようになっている。
【００５９】
また、この側壁部３ｂは、前記の溝１２ｃｖを埋めるように形成されているとともに、その下端が前記の走査線１１ａと接するようにされている。ここで走査線１１ａは上述のようにストライプ状に形成されていろことから、ある行に存在するゲート電極３ａ及び走査線１１ａは、当該行に着目する限り、常に同電位となる。
【００６０】
なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００６１】
第３層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極としての容量電極３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、図７の平面図に示すように、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００６２】
より詳細には、下部電極７１は、例えば導電性のポリシリコン膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。この中継接続は、後述するように、前記中継電極７１９を介して行われている。
【００６３】
容量電極３００は、蓄積容量７０の固定電位側容量電極として機能する。容量電極３００を固定電位とするためには、固定電位とされたシールド層４００と電気的接続が図られることによりなされている。
【００６４】
そして、この容量電極３００は、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されており、下部電極７１は、当該容量電極３００とほぼ同一形状を有するように形成されている。これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００６５】
誘電体膜７５は、図５に示すように、例えば膜厚５〜２００ｎｍ程度の比較的薄いＨＴＯ（Ｈｉｇｈ Ｔｅｌｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜、ＬＴＯ（Ｌｏｗ Ｔｅｌｐｅｒａｔｕｒｅ ｏｘｉｄｅ）膜等の酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。そして、この誘電体膜７５は、図５に示すように、下層に酸化シリコン膜７５ａ、上層に窒化シリコン膜７５ｂからなる２層構造を有する。比較的誘電率の大きい窒化シリコン膜７５ｂが存在することにより、蓄積容量７０の容量値を増大させることが可能となると共に、酸化シリコン膜７５ａが存在することにより、蓄積容量７０の耐圧性を低下せしめることがない。このように、誘電体膜７５を２層構造とすることにより、相反する２つの作用効果を享受することが可能となる。
【００６６】
また、窒化シリコン膜７５ｂが存在することにより、ＴＦＴ３０に対する水の浸入を未然に防止することが可能となっている。これにより、ＴＦＴ３０におけるスレッショルド電圧の上昇という事態を招来することがなく、比較的長期の装置運用が可能となる。なお、本実施の形態では、誘電体膜７５は、２層構造を有するものとなっているが、例えば酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜等というような３層構造や、あるいはそれ以上の積層構造を有するように構成してもよい。
【００６７】
以上説明したＴＦＴ３０ないしゲート電極３ａ及び中継電極７１９の上、かつ、蓄積容量７０の下には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。そして、この第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄと後述するデータ線６ａとを電気的に接続するコンタクトホール８１が、後述する第２層間絶縁膜４２を貫通しつつ開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するコンタクトホール８３が開孔されている。
【００６８】
さらに、この第１層間絶縁膜４１には、蓄積容量７０を構成する画素電位側容量電極としての下部電極７１と中継電極７１９とを電気的に接続するためのコンタクトホール８８１が開孔されている。更に加えて、第１層間絶縁膜４１には、中継電極７１９と後述する第２中継電極６ａ２とを電気的に接続するコンタクトホール８８２が、後述する第２層間絶縁膜を貫通しつつ開孔されている。
【００６９】
図５に示すように、コンタクトホール８８２は、蓄積容量７０以外の領域に形成されており、下部電極７１を一旦下層の中継電極７１９に迂回させてコンタクトホール８８２を介して上層に引き出していることから、下部電極７１を上層の画素電極９ａに接続する場合でも、下部電極７１を誘電体膜７５及び容量電極３００よりも広く形成する必要がない。従って、下部電極７１、誘電体膜７５及び容量電極３００を１エッチング工程で同時にパターニングすることができる。これにより、下部電極７１、誘電体膜７５及び容量電極３００の各エッチングレートの制御が容易となり、膜厚等の設計の自由度を増大させることが可能である。
【００７０】
また、誘電体膜７５は下部電極７１及び容量電極３００と同一形状に形成されることから、ＴＦＴ３０の半導体層１ａに対する水素化処理を行うような場合において、該処理に用いる水素を、該開口部を通じて半導体層１ａにまで容易に到達させることが可能となるという作用効果を得ることも可能となる。
【００７１】
なお、第１層間絶縁膜４１に対しては、約１０００°Ｃの焼成を行うことにより、半導体層１ａやゲート電極３ａを構成するポリシリコン膜に注入したイオンの活性化を図ってもよい。
【００７２】
第４層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、すなわち図７中Ｙ方向に重なるようにストライプ状に形成されている。このデータ線６ａは、図５に示すように、下層より順に、アルミニウムからなる層（図５における符号４１Ａ）、窒化チタンからなる層（図５における符号４１ＴＮ参照）、窒化シリコン膜からなる層（図５における符号４０１）の三層構造を有する膜として形成されている。窒化シリコン膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。このうちデータ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。他方、データ線６ａ上に水分の浸入をせき止める作用に比較的優れた窒化シリコン膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。窒化シリコン膜は、プラズマ窒化シリコン膜が望ましい。
【００７３】
また、この第４層には、データ線６ａと同一膜として、シールド層用中継層６ａ１及び第２中継電極６ａ２が形成されている。これらは、図７に示すように、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。すなわち、図７中最左方に位置するデータ線６ａに着目すると、その直右方に略四辺形状を有するシールド層用中継層６ａ１、更にその右方にシールド層用中継層６ａ１よりも若干大きめの面積をもつ略四辺形状を有する第２中継電極６ａ２が形成されている。シールド層用中継層６ａ１及び第２中継電極６ａ２は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層、プラズマ窒化膜からなる層の三層構造を有する膜として形成されている。そして、プラズマ窒化膜は、その下層のアルミニウム層と窒化チタン層を覆うように少し大きなサイズにパターンニングされている。窒化チタン層は、シールド層用中継層６ａ１、第２中継電極６ａ２に対して形成するコンタクトホール８０３，８０４のエッチングの突き抜け防止のためのバリアメタルとして機能する。また、シールド層用中継層６ａ１及び第２中継電極６ａ２上に、水分の浸入をせき止める作用に比較的優れたプラズマ窒化膜が形成されることにより、ＴＦＴ３０の耐湿性向上を図ることができ、その寿命長期化を実現することができる。尚、プラズマ窒化膜としては、プラズマ窒化シリコン膜が望ましい。
【００７４】
蓄積容量７０の上、かつ、データ線６ａの下には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。この第２層間絶縁膜４２には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されているとともに、前記シールド層用中継層６ａ１と蓄積容量７０の上部電極たる容量電極３００とを電気的に接続するコンタクトホール８０１が開孔されている。さらに、第２層間絶縁膜４２には、第２中継電極６ａ２と中継電極７１９とを電気的に接続するためのコンタクトホール８８２が形成されている。
【００７５】
第５層には、シールド層４００が形成されている。このシールド層４００は、平面的にみると、図７に示すように、図中Ｘ方向及びＹ方向それぞれに延在するように、格子状に形成されている。該シールド層４００のうち図中Ｙ方向に延在する部分については特に、データ線６ａを覆うように、且つ、該データ線６ａよりも幅広に形成されている。また、図中Ｘ方向に延在する部分については、後述の第３中継電極４０２を形成する領域を確保するために、各画素電極９ａの一辺の中央付近に切り欠き部を有している。
【００７６】
さらには、図７中、ＸＹ方向それぞれに延在するシールド層４００の交差部分の隅部においては、該隅部を埋めるようにして、略三角形状の部分が設けられている。シールド層４００に、この略三角形状の部分が設けられていることにより、ＴＦＴ３０の半導体層１ａに対する光の遮蔽を効果的に行うことができる。すなわち、半導体層１ａに対して、斜め上から進入しようとする光は、この三角形状の部分で反射又は吸収されることになり半導体層１ａには至らないことになる。したがって、光リーク電流の発生を抑制的にし、フリッカ等のない高品質な画像を表示することが可能となる。
【００７７】
このシールド層４００は、画素電極９ａが配置された画像表示領域１０ａからその周囲に延設され、定電位源と電気的に接続されることで、固定電位とされている。なお、定電位源としては、後述するデータ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。
【００７８】
このように、データ線６ａの全体を覆うように形成されているとともに（図７参照）、固定電位とされたシールド層４００の存在によれば、該データ線６ａ及び画素電極９ａ間に生じる容量カップリングの影響を排除することが可能となる。すなわち、データ線６ａへの通電に応じて、画素電極９ａの電位が変動するという事態を未然に回避することが可能となり、画像上に該データ線６ａに沿った表示ムラ等を発生させる可能性を低減することができる。シールド層４００は格子状に形成されていることから、走査線１１ａが延在する部分についても無用な容量カップリングが生じないように、これを抑制することが可能となっている。
【００７９】
また、第４層には、このようなシールド層４００と同一膜として、中継層としての第３中継電極４０２が形成されている。この第３中継電極４０２は、後述のコンタクトホール８９を介して、第２中継電極６ａ２及び画素電極９ａ間の電気的接続を中継する機能を有する。なお、これらシールド層４００及び第３中継電極４０２間は、平面形状的に連続して形成されているのではなく、両者間はパターニング上分断されるように形成されている。
【００８０】
他方、上述のシールド層４００及び第３中継電極４０２は、下層にアルミニウムからなる層、上層に窒化チタンからなる層の２層構造を有している。また、第３中継電極４０２において、下層のアルミニウムからなる層は、第２中継電極６ａ２と接続され、上層の窒化チタンからなる層は、ＩＴＯ等からなる画素電極９ａと接続されるようになっている。アルミニウムとＩＴＯとを直接に接続した場合には、両者間において電蝕が生じてしまい、アルミニウムの断線、あるいはアルミナの形成による絶縁等のため、好ましい電気的接続が実現されない。これに対し、窒化チタンとＩＴＯとが接続されていることから、コンタクト抵抗が低く良好な接続性が得られる。
【００８１】
このように、第３中継電極４０２と画素電極９ａとの電気的接続を良好に実現することができることにより、該画素電極９ａに対する電圧印加、あるいは該画素電極９ａにおける電位保持特性を良好に維持することが可能となる。
【００８２】
さらには、シールド層４００及び第３中継電極４０２は、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れた窒化チタンを含むことから、遮光層として機能し得る。すなわち、これらによれば、ＴＦＴ３０の半導体層１ａに対する入射光（図５参照）の進行を、その上側でさえぎることが可能である。なお、このような遮光機能は、上述した容量電極３００及びデータ線６ａについても同様にいえる。これらシールド層４００、第３中継電極４０２、容・電極３００及びデータ線６ａが、ＴＦＴ基板１０上に構築される積層構造の一部をなしつつ、ＴＦＴ３０に対する上側からの光入射を遮る上側遮光膜として機能する。
【００８３】
データ線６ａの上、かつ、シールド層４００の下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくは、ＴＥＯＳガスを用いたプラズマＣＶＤ法で形成された第３層間絶縁膜４３が形成されている。この第３層間絶縁膜４３には、シールド層４００とシールド層用中継層６ａ１とを電気的に接続するためのコンタクトホール８０３、及び、第３中継電極４０２と第２中継電極６ａ２とを電気的に接続するためのコンタクトホール８０４がそれぞれ開孔されている。
【００８４】
なお、第２層間絶縁膜４２に対しては、第１層間絶縁膜４１に関して上述した焼成を行わないことにより、容量電極３００の界面付近に生じるストレスの緩和を図るようにしてもよい。
【００８５】
第６層には、上述したように画素電極９ａがマトリクス状に形成され、該画素電極９ａ上に配向膜１６が形成されている。そして、この画素電極９ａ下には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＢＰＳＧからなる第４層間絶縁膜４４が形成されている。この第４層間絶縁膜４４には、画素電極９ａ及び第３中継電極４０２間を電気的に接続するためのコンタクトホール８９が開孔されている。
【００８６】
第３及び第４層間絶縁膜４３，４４の表面は、ＣＭＰ（Ｃｈｅｌｉｃａ１ ＭｅｃｈａｎｌｃａＩ Ｐｏｌｉｓｈｉｎｇ）処理等により平坦化されている。平坦化された層間絶縁膜４３，４４の下方に存在する各種配線や素子等による段差に起因する液晶層５０の配向不良が低減される。ただし、このように第３，第４層間絶縁膜４３，４４に平坦化処理を施すのに代えて、又は加えて、ＴＦＴ基板１０、下地絶縁膜１２、第１層間絶縁膜４１、第２層間絶縁膜４２及び第３層間絶縁膜４３のうち少なくとも一つに溝を掘って、データ線６ａ等の配線やＴＦＴ３０等を埋め込むことにより、平坦化処理を行ってもよい。
【００８７】
また、蓄積容量７０は、下から順に画素電位側容量電極、誘電体膜及び固定電位側容量電極という３層構造を構成していたが、これとは逆の構造を構成するようにしてもよい。
【００８８】
本実施の形態においては、第４層間絶縁膜４４表面の画素電極９ａ形成領域において、画素電極９ａと同一寸法又は若干大きい寸法の溝部１１１が形成されている。そして、この溝部１１１内に画素電極９ａが形成されるようになっている。溝部１１１の深さは、画素電極９ａの厚さと同一又は若干深い深さに形成される。
【００８９】
図１は溝部１１１の平面的な形状及び寸法並びに溝部１１１の深さと、画素電極９ａの平面的な形状及び寸法並びに画素電極９ａの厚みとが夫々一致している場合の例を示している。図１（ａ）は隣接する２画素の第４層間絶縁膜４４及び画素電極９ａ部分を示しており、右側の画素は画素電極９ａが形成される前の溝部１１１の状態を示し、左側の画素は溝部１１１内に画素電極９ａを形成した状態を示している。
【００９０】
図１（ｂ）は図１（ａ）のＡ−Ａ線で切断した断面形状を示し、図１（ｃ）は図１（ａ）のＢ−Ｂ線で切断した断面形状を示している。図１（ａ）乃至（ｃ）に示すように、画素電極９ａは、溝部１１１と同一サイズで溝部１１１内に埋め込まれて形成される。従って、画素電極９ａが形成されていない第４層間絶縁膜４４の表面と画素電極９ａの表面とは面一に形成される（図５及び図６参照）。
【００９１】
これにより、隣接する画素の画素電極９ａ相互間には溝がなく、導電性のゴミ等が画素電極９ａ相互間に残留することはない。また、配向膜１６に対するラビング処理時においても、画素電極９ａの端部で段を有しておらず平坦になっていることから、画素電極９ａの膜剥がれが生じることはなく、例え剥がれたとしても剥がれたＩＴＯ膜のゴミが画素電極９ａ相互間に残留することもない。また、画素電極９ａの相互間、即ち、画素電極９ａの側面同士の間には、第４層間絶縁膜４４が介在していることから、液晶装置完成後において、隣接する画素電極９ａ同士による横電界の発生を抑制することができる。
【００９２】
また、画素電極９ａは溝部１１１内に形成することから、画素電極９ａのパターン形成に際して、各画素電極９ａの端部におけるアンダーエッチングを防止して、隣接する画素の画素電極９ａ相互間の短絡を防止することができる。図８はこれを説明するための説明図である。
【００９３】
図８は溝部１１１が形成された第４層間絶縁膜上に、画素電極９ａとなるＩＴＯ膜１１２を成膜した状態を示している。溝部１１１は端部において急峻に立上っており、ＩＴＯ膜１１２は溝部１１１の端部においてカバレッジ不良の部分が生じやすい。この状態でＩＴＯ膜１１２をエッチングしてパターン化すると、ＩＴＯ膜１１２は、溝部１１１の端部において確実に除去され、この部分でアンダーエッチングが生じることはない。即ち、隣接する画素の画素電極９ａ同士は確実に切り離されて、短絡が生じることはない。
【００９４】
図２及び図３に示すように、対向基板２０には表示領域を区画する額縁としての遮光膜５３が設けられている。対向基板２０の全面には、ＩＴＯ等の透明導電性膜が対向電極２１として形成され、更に、対向電極２１の全面にはポリイミド系の配向膜２２が形成される。配向膜２２は、液晶分子に所定のプレティルト角を付与するように、所定方向にラビング処理されている。
【００９５】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０間に形成されている。シール材５２は対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０を相互に固着する。シール材５２は、ＴＦＴ基板１０の１辺の一部において欠落しており、貼り合わされたＴＦＴ基板１０及び対向基板２０相互の間隙には、液晶５０を注入するための液晶注入口１０８が形成される。液晶注入口１０８より液晶が注入された後、液晶注入口１０８を封止材１０９で封止するようになっている。
【００９６】
シール材５２の外側の領域には、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１及び外部回路との接続のための外部接続端子１０２がＴＦＴ基板１０の一辺に沿って設けられている。この一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａに走査信号を所定のタイミングで供給することによりゲート電極３ａを駆動する走査線駆動回路１０４が設けられている。走査線駆動回路１０４は、シール材５２の内側の遮光膜５３に対向する位置においてＴＦＴ基板１０上に形成される。また、ＴＦＴ基板１０上には、データ線駆動回路１０１、走査線駆動回路１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の３辺に対向して設けられている。
【００９７】
上下導通端子１０７は、シール材５２のコーナー部の４箇所のＴＦＴ基板１０上に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００９８】
各構成要素の立体的−平面的なレイアウトについても、本発明は、上記実施形態のような形態に限定されるものではなく、別の種々の形態が考えられ得る。
【００９９】
（製造プロセス）
次に、本実施形態に係る電気光学装置である液晶装置の製造方法を図９乃至図１１を参照して説明する。図９及び図１０は画素領域における製造工程を工程順に示し、図１１は各成膜層の製造方法を示している。
【０１００】
まず、図９の工程（１）に示すように、石英基板、ガラス、シリコン基板等のＴＦＴ基板１０を用意する（図１１のステップＳ１ ）。ここで、好ましくはＮ（窒素）等の不活性ガス雰囲気で約９００〜１３００℃での高温でアニール処理し、後に実施される高温プロセスでＴＦＴ基板１０に生じる歪が少なくなるように前処理しておく。
【０１０１】
次に、このように処理されたＴＦＴ基板１０の全面に、Ｔｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属や金属シリサイド等の金属合金膜を、スパッタリングにより、１００〜５００ｎｍ程度の膜厚、好ましくは２００ｎｍの膜厚に堆積させる。以下、このようなパターニング前の膜を前駆膜という。そして、金属合金膜の前駆膜をフォトリソグラフィ及びエッチングによりパターニングして、平面形状がストライプ状の走査線１１ａを形成する（ステップＳ２ ）。
【０１０２】
次に、走査線１１ａ上に、例えば、常圧又は減圧ＣＶＤ法等によりＴＥＯＳ（テトラ・エチル・オルソ・シリケート）ガス、ＴＥＢ（テトラ・エチル・ボートレート）ガス、ＴＭＯＰ（テトラ・メチル・オキシ・フォスレート）ガス等を用いて、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ （ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる下地絶縁膜１２を形成する（ステップＳ３ ）。この下地絶縁膜１２の膜厚は、例えば約５００〜２０００ｎｍ程度とする。
【０１０３】
次のステップＳ４ においては、半導体層１ａが形成される。半導体層１ａの前駆膜は、下地絶縁膜１２上に、約４５０〜５５０℃、好ましくは約５００℃の比較的低温環境中で、流量約４００〜６００ｃｃ／ｍｉｎのモノシランガス、ジシランガス等を用いた減圧ＣＶＤ（例えば、圧力約２０〜４０ＰａのＣＶＤ）によって形成されるアモルファスシリコン膜である。次に、窒素雰囲気中で、約６００〜７００℃にて約１〜１０時間、好ましくは４〜６時間の熱処理を施すことにより、ｐ−Ｓｉ（ポリシリコン）膜を約５０〜２００ｎｍの厚さ、好ましくは約１００ｎｍの厚さとなるまで固相成長させる。固相成長させる方法としては、ＲＴＡを使ったアニール処理でもよいし、エキシマレーザ等を用いたレーザアニールでもよい。この際、画素スイッチング用のＴＦＴ３０を、ｎチャネル型とするかｐチャネル型とするかに応じて、Ｖ族元素やＩＩＩ族元素のドーパントを僅かにイオン注入等によりドープしてもよい。そして、フォトリソグラフィ及びエッチングにより、所定パターンを有する半導体層１ａを形成する。
【０１０４】
次に、ステップＳ５ においては、図９の工程（２）に示すように、ＴＦＴ３０を構成する半導体層１ａを約９００〜１３００°Ｃの温度、好ましくは約１０００℃の温度により熱酸化して下層ゲート絶縁膜を形成し、場合により、これに続けて減圧ＣＶＤ法等により上層ゲート絶緑膜を形成することにより、１層又は多層の高温酸化シリコン膜（ＨＴＯ膜）や窒化シリコン膜からなる（ゲート絶縁膜を含む）絶縁膜２を形成する。この結果、半導体層１ａは、約３０〜１５０ｎｍの厚さ、好ましくは約３５〜５０ｎｍの厚さとなり、絶縁膜２の厚さは、約２０〜１５０ｎｍの厚さ、好ましくは約３０〜１００ｎｍの厚さとなる。
【０１０５】
次に、画素スイッチング用のＴＦＴ３０のスレッシュホールド電圧Ｖｔｈを制御するために、半導体層１ａのうちｎチャネル領域あるいはｐチャネル領域に、ボロン等のドーパントを予め設定された所定量だけイオン注入等によりドープする。
【０１０６】
次に、下地絶縁膜１２に対して、走査線１１ａに通ずる溝１２ｃｖを形成する。この溝１２ｃｖは、反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより形成する。
【０１０７】
次に、図９の工程（３）に示すように、減圧ＣＶＤ法等によりポリシリコン膜を堆積し、更にリン（Ｐ）を熱拡散して、このポリシリコン膜を導電化する。この熱拡散に代えて、Ｐイオンをポリシリコン膜の成膜と同時に導入したドープドシリコン膜を用いてもよい。このポリシリコン膜の膜厚は、約１００〜５００ｎｍの厚さ、好ましくは約３５０ｎｍ程度である。そして、フォトリソグラフィ及びエッチングにより、ＴＦＴ３０のゲート電極部を含めて所定のパターンのゲート電極３ａを形成する（ステップＳ６ ）。このゲート電極３ａ形成時において、これに延設される側壁部３ｂもまた同時に形成される。この側壁部３ｂは、前述のポリシリコン膜の堆積が溝１２ｃｖの内部に対しても行われることで形成される。この際、該溝１２ｃｖの底が走査線１１ａに接していることにより、側壁部３ｂ及び走査線１１ａは電気的に接続されることになる。更に、このゲート電極３ａのパターニング時、これと同時に、中継電極７１９もまた形成される。このパターニングにより、中継電極７１９は、図７に示すような平面形状を有するように成形される。
【０１０８】
次に、前記半導体層１ａについて、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、並びに、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成する。
【０１０９】
ここでは、ＴＦＴ３０をＬＤＤ構造をもつｎチャネル型のＴＦＴとする場合を説明すると、具体的にまず、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃを形成するために、ゲート電極３ａをマスクとして、Ｐ等のＶ族元素のドーパンを低濃度で（例えば、Ｐイオンを１〜３×１０１３ ｃｍ２のドーズ量にて）ドープする。これによりゲート電極３ａ下の半導体層１ａはチャネル領域１ａ’となる。このときゲート電極３ａがマスクの役割を果たすことによって、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃは自己整合的に形成されることになる。次に、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを形成するために、ゲート電極３ａよりも幅の広い平面パターンを有するレジスト層をゲート電極３ａ上に形成する。その後、Ｐ等のＶ族元素のドーパントを高濃度で（例えば、Ｐイオンを１〜３×１０１５ ／ｃｍ２のドーズ量にて）ドープする。
【０１１０】
なお、このように低濃度と高濃度の２段階に分けて、ドープを行わなくてもよい。例えば、低濃度のドープを行わずに、オフセット構造のＴＦＴとしてもよく、ゲート電極３ａ（ゲート電極）をマスクとして、Ｐイオン・Ｂイオン等を用いたイオン注入技術によりセルフアライン型のＴＦＴとしてもよい。この不純物のドープにより、ゲート電極３ａは更に低抵抗化される。
【０１１１】
次に、図９の工程（４）に示すように、ゲート電極３ａ上に、例えば、ＴＥＯＳガス、ＴＥＢガス、ＴＭＯＰガス等を用いた常圧又は減圧ＣＶＤ法等により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜からなる第１層間絶縁膜４１を形成する（ステップＳ７ ）。この第１層間絶縁膜４１の膜厚は、例えば約５００〜２０００ｎｍ程度とする。ここで好ましくは、８０ ０°Ｃ程度の高温でアニール処理し、第１層間絶縁膜４１の膜質を向上させておく。
【０１１２】
次に、ステップＳ８ において、第１層間絶縁膜４１に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８３及びコンタクトホール８８１を開孔する。この際、前者は半導体層１ａの高濃度ドレイン領域１ｅに通ずるように、後者は中継電極７１９へ通ずるように、それぞれ形成される。
【０１１３】
次に、ステップＳ９ においては、図９の工程（５）に示すように、第１層間絶縁膜４１上に、Ｐｔ等の金属膜やポリシリコン膜を、減圧ＣＶＤやスパッタリングにより、１００〜５００ｎｍ程度の膜厚に成膜して、所定パターンをもつ下部電極７１の前駆膜を形成する。この場合の金属膜の成膜は、コンタクトホール８３及びコンタクトホール８８１の両者が埋められるように行われ、これにより、高濃度ドレイン領域１ｅ及び中継電極７１９と下部電極７１との電気的接続が図られる。
【０１１４】
次いで、下部電極７１上に、誘電体膜７５の前駆膜を形成する。この誘電体膜７５は、絶縁膜２の場合と同様に、一般にＴＦＴゲート絶縁膜を形成するのに用いられる各種の公知技術により形成可能である。酸化シリコン膜７５ａは前述の熱酸化、或いはＣＶＤ法等によって形成され、その後に、窒化シリコン膜７５ｂが減圧ＣＶＤ法等によって形成される。この誘電体膜７５は、薄くする程、蓄積容量７０は大きくなるので、結局、膜破れなどの欠陥が生じないことを条件に、膜厚５０ｎｍ以下のごく薄い絶縁膜となるように形成すると有利である。次に、誘電体膜７５上に、ポリシリコン膜やＡＬ（アルミニウム）等の金属膜を、減圧ＣＶＤ又はスパッタリングにより、約１００〜５００ｎｍ程度の膜厚に成膜して、容量電極３００の前駆膜を形成する。
【０１１５】
次に、図１０の工程（６）において、下部電極７１、誘電体膜７５及び容量電極３００の前駆膜を一挙にパターニングして、下部電極７１、誘電体膜７５及び容量電極３００を形成して、蓄積容量７０を完成させる。
【０１１６】
次に、図１０の工程（７）に示すように、例えば、ＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくはプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第２層間絶縁膜４２を形成する（ステップＳ１０）。容量電極３００にアルミニウムを用いた場合には、プラズマＣＶＤで低温成膜する必要がある。この第２層間絶縁膜４２の膜厚は、例えば約５００〜１５００ｎｍ程度とする。次に、ステップＳ１１において、第２層間絶縁膜４２に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８１、８０１及び８８２を開孔する。この際、コンタクトホール８１は半導体層１ａの高濃度ソース領域１ｄに通ずるように、コンタクトホール８０１は容量電極３００へ通ずるように、また、コンタクトホール８８２は中継電極７１９に通ずるように、それぞれ形成される。
【０１１７】
次に、ステップＳ１２において、図１０の工程（８）に示すように、第２層間絶縁膜４２上の全面に、スパッタリング等により、遮光性のアルミニウム等の低抵抗金属や金属シリサイド等を金属膜として、約１００〜５００ｎｍ程度の厚さ、好ましくは約３００ｎｍに堆積する。そして、フォトリソグラフィ及びエッチングにより、所定パターンをもつデータ線６ａを形成する。この際、当該パターニング時においては、シールド層用中継層６ａ１及び第２中継層６ａ２もまた同時に形成される。シールド層用中継層６ａ１は、コンタクトホール８０１を覆うように形成されるとともに、第２中継層６ａ２は、コンタクトホール８８２を覆うように形成されることになる。
【０１１８】
次に、これらの上層の全面にプラズマＣＶＤ法等によって窒化チタンからなる膜を形成した後、これがデータ線６ａ上にのみ残存するように、パターニング処理を実施する（図１０の工程（８）における符号４１ＴＮ参照）。ただし、該窒化チタンからなる層をシールド層用中継層６ａ１及び第２中継層６ａ２上にも残存するように形成してよいし、場合によってはＴＦＴ基板１０の全面に関して残存するように形成してもよい。また、アルミニウムの成膜時に同時に成膜して、一括してエッチングしても良い。
【０１１９】
次に、図１０の工程（９）に示すように、データ線６ａ等の上を覆うように、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、好ましくは低温成膜できるプラズマＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第３層間絶縁膜４３を形成する（ステップＳ１３）。この第３層間絶縁膜４３の膜厚は、例えば約５００〜３５００ｎｍ程度とする。
【０１２０】
次に、ステップＳ１４において、図５に示すように、第３層間絶縁膜４３を例えばＣＭＰを用いて平坦化する。
【０１２１】
次に、ステップＳ１５において、第３層間絶縁膜４３に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８０３及び８０４を開孔する。この際、コンタクトホール８０３は前記のシールド層用中継層６ａ１に通ずるように、また、コンタクトホール８０４は第２中継層６ａ２に通ずるように、それぞれ形成されることになる。
【０１２２】
次に、ステップＳ１６において、第３層間絶縁膜４３の上には、スパッタリング法、或いはプラズマＣＶＤ法等により、シールド層４００を形成する。ここでまず、第３層間絶縁膜４３の直上には、例えばアルミニウム等の低抵抗な材料から下層膜を形成し、次いで、この下層膜上に、例えば窒化チタン等その他後述の画素電極９ａを構成するＩＴＯと電蝕を生じない材料から上層膜を形成し、最後に、下層膜及び上層膜をともにパターニングすることで、２層構造を有するシールド層４００が形成される。なお、この際、シールド層４００とともに、第３中継電極４０２もまた形成される。
【０１２３】
次に、例えばＴＥＯＳガス等を用いた常圧又は減圧ＣＶＤ法により、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等からなる第４層間絶縁膜４４を形成する（ステップＳ１７）。この第４層間絶縁膜４４の膜厚は、例えば約５００〜１５００ｎｍ程度とする。
【０１２４】
次に、ステップＳ１８において、図５に示すように、第４層間絶縁膜４４を例えばＣＭＰを用いて平坦化する。本実施の形態においては、次のステップＳ１９において、図１０の工程（９）に示すように、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、画素電極９ａの形成領域に対応して溝部１１１を形成する。
【０１２５】
この溝部１１１の形成工程においては、溝部１１１端部において画素電極９ａとなるＩＴＯ膜のカバレッジ不良を生じさせるように、異方性が強い酸化膜エッチングを実施し、溝部１１１の端部を例えば垂直又は逆テーパ形状としてもよい。このようなドライエッチングとしては、ＣＦ４及びＯ２の混合ガスを用いた方法やＣＨＦ３、ＣＦ４及びＡｒの混合ガスをエッチングガスとして用いた方法を採用することができる。
【０１２６】
次いで、第４層間絶縁膜４４に対する反応性イオンエッチング、反応性イオンビームエッチング等のドライエッチングにより、コンタクトホール８９を開孔する（ステップＳ２０）。この際、コンタクトホール８９は前記の第３中継電極４０２に通ずるように形成されることになる。
【０１２７】
次に、溝部１１１が形成された第４層間絶縁膜４４上に、スパッタ処理等により、ＩＴＯ膜等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積する。そして、フォトリソグラフィ及びエッチングにより、画素電極９ａを形成する（ステップＳ２１）。この場合には、上述したように、溝部１１１端部はカバレッジ不良が生じやすくなっており、溝部１１１の端部において、ＩＴＯ膜のアンダーエッチングが生じることはない。
【０１２８】
更に、スパッタ処理の条件を適宜設定することによって、溝部１１１の端部の段差部分において、カバレッジ不良を生じやすくすることも可能である。例えば、溝部１１１の端部の段差部分において、スパッタ処理のスキャンスピードを他の部分よりも早くする方法を採用することができる。
【０１２９】
また、ＩＴＯ膜のパターニングに際したフォトマスクの合わせずれを考慮して、溝部１１１よりも狭い画素電極９ａを形成するようにしてもよい。
【０１３０】
なお、ＩＴＯ膜のエッチング工程において等方性が比較的強いエッチングを行った場合には、サイドエッチングによってカバレッジ不良による盛り上がり部分を除去することができる。しかし、ＩＴＯ膜のエッチング工程において異方性が比較的強いエッチングを実施する場合には、フォトマスクを溝部１１１よりも小さくしないとカバレッジ不良により局所的に厚くなる部分が生じてしまう。そこで、ＩＴＯ膜に対するフォトリソグラフィ工程におけるフォトマスクとしては、等方性が強いＩＴＯ膜のエッチングを行う場合には溝部１１１の溝パターンと同じサイズのＩＴＯマスクを用い、異方性が強いＩＴＯ膜のエッチングを行う場合には溝部１１１の溝パターンよりも小さいＩＴＯマスクを用いる。
【０１３１】
なお、当該電気光学装置を、反射型として用いる場合には、ＡＬ等の反射率の高い不透明な材料によって画素電極９ａを形成してもよい。次に、画素電極９ａの上に、ポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜１６が形成される。
【０１３２】
一方、対向基板２０については、ガラス基板等がまず用意され、額縁としての遮光膜５３が、例えば金属クロムをスパッタした後、フォトリソグラフィ及びエッチングを経て形成される。なお、これらの遮光膜５３は、導電性である必要はなく、Ｃｒ、Ｎｉ、ＡＬ等の金属材料のほか、カーボンやＴｉをフォトレジストに分散した樹脂ブラック等の材料から形成してもよい。
【０１３３】
次に、対向基板２０の全面にスパッタ処理等により、ＩＴＯ等の透明導電性膜を、約５０〜２００ｎｍの厚さに堆積することにより、対向電極２１を形成する。さらに、対向電極２１の全面にポリイミド系の配向膜の塗布液を塗布した後、所定のプレティルト角をもつように、かつ所定方向でラビング処理を施すこと等により、配向膜２２が形成される。
【０１３４】
最後に、図２及び図３に示すように、各層が形成されたＴＦＴ基板１０と対向基板２０とは、例えば対向基板２０の４辺に沿ってシール材５２を形成すると共に、シール材５２の４隅に上下導通材１０６を形成して、配向膜１６及び２２が対面するようにシール材５２により貼り合わされる。これにより、上下導通材１０６は下端においてＴＦＴ基板１０の上下導通端子１０７に接触し、上端において対向基板２０の共通電極２１に接触する。
【０１３５】
そして、真空吸引等により、両基板間の空間に、例えば複数種のネマテッィク液晶を混合してなる液晶が吸引されて、所定層厚の液晶層５０が形成される。
【０１３６】
なお、シール材５２は、両基板を貼り合わせるため、例えば紫外線硬化樹脂、熱硬化樹脂等からなり、紫外線、加熱等により硬化させられたものである。また、このシール材５２中には、本実施形態における液晶装置を、液晶装置がプロジェクタ用途のように小型で拡大表示を行う液晶装置に適用するのであれば、両基板間の距離（基板間ギャップ）を所定値とするためのグラスファイバ、あるいはガラスビーズ等のキャップ材（スペーサ）が散布されている。あるいは、当該液晶装置を液晶ディスプレイや液晶テレビのように大型で等倍表示を行う液晶装置に適用するのであれば、このようなギャップ材は、液晶層５０中に含まれてよい。
【０１３７】
なお、走査線１１ａ及びゲート電極３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでもよいことは言うまでもない。また、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【０１３８】
また、ＴＦＴ基板１０上には、これらのデータ線駆動回路１０１、走査線駆動回路１０４等に加えて、複数のデータ線６ａに画像信号を所定のタイミングで印加するサンプリング回路、複数のデータ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して各々供給するプリチャージ回路、製造途中や出荷時の当該電気光学装置の品質、欠陥等を検査するための検査回路等を形成してもよい。
【０１３９】
また、上述した各実施形態においては、データ線駆動回路１０１及び走査線駆動回路１０４をＴＦＴ基板１０上に設ける代わりに、例えばＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）基板上に実装された駆動用ＬＳＩに、ＴＦＴ基板１０の周辺部に設けられた異方性導電フィルムを介して電気的及び機械的に接続するようにしてもよい。また、対向基板２０の投射光が入射する側及びＴＦＴ基板１０の出射光が出射する側には、それぞれ、例えばＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌｌｙ Ａｌｉｇｎｅｄ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ Ｄｉｓｐｅｒｓｅｄ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）モード等の動作モードや、ノーマリーホワイトモード・ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光板等が所定の方向で配置される。
【０１４０】
また、上記実施の形態おいては、電気光学装置としてＴＦＴ液晶装置の例について説明したが、ＴＦＤ液晶装置やパッシブ方式の液晶装置にも適用することができ、更に、有機エレクトロルミネッセンス装置や無機エレクトロルミネッセンス装置のエレクトロルミネッセンス装置、電気泳動装置等にも適用できることは言うまでも無い。
【０１４１】
また、上記実施の形態においては、第３及び第４層間絶縁膜４３，４４を平坦化した例について説明したが、これらの一方又は両方を平坦化しないものにも適用可能である。図１２は平坦化していない液晶装置に適用させた例を示している。
【０１４２】
図１２に示すように、第４層間絶縁膜４４を平坦化しない場合においても、第４層間絶縁膜４４に溝部１１１を形成し、この溝部１１１内に埋め込むように画素電極９ａを形成する。従って、隣接する画素の画素電極９ａ相互間には溝がなく、導電性のゴミ等が画素電極９ａ相互間に残留することはない。また、配向膜１６に対するラビング処理時においても、画素電極９ａの端部で段を有しておらず画素電極９ａと第４層間絶縁膜４４とが面一になっていることから、画素電極９ａの膜剥がれが生じることはなく、剥がれたＩＴＯ膜のゴミが画素電極９ａ相互間に残留することもない。また、画素電極９ａの相互間、即ち、画素電極９ａの側面同士の間には、第４層間絶縁膜４４が介在していることから、液晶装置完成後において、隣接する画素電極９ａ同士による横電界の発生を抑制することができる。また、画素電極９ａは溝部１１１内に形成することから、画素電極９ａのパターン形成に際して、各画素電極９ａの端部におけるアンダーエッチングを防止して、隣接する画素の画素電極９ａ相互間の短絡を防止することができる。
【０１４３】
なお、上記実施の形態においては、画素電極９ａの厚さは溝部１１１の深さに一致させて、画素電極９ａが形成されていない第４層間絶縁膜４４の表面と画素電極９ａの表面とを面一に形成したが、画素電極９ａの上面が第４層間絶縁膜４４表面から多少盛り上がっていてもよく、また、逆に、画素電極９ａの表面が第４層間絶縁膜４４表面よりも多少低くなっていてもよい。画素電極９ａを溝部１１１内に完全に埋め込んだ場合には、横電界の発生を一層抑制することができると共に、画素電極９ａの端部におけるアンダーエッチングを一層効果的に防止して、隣接する画素の画素電極９ａ相互間の短絡を防ぐことができる。
【０１４４】
（電子機器）
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１３は、投射型カラー表示装置の図式的断面図である。
【０１４５】
図１３において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【０１４６】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴う電気光学装置及びその製造方法並びに電子機器もまた、本発明の技術的範囲に含まれるものである。電気光学装置としては、電気泳動装置やＥＬ（エレクトロルミネッセンス）装置等に適用できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る電気光学装置の隣接する２画素の画素電極近傍の構造を示す説明図。
【図２】本実施の形態における電気光学装置である液晶装置をその上に形成された各構成要素と共に対向基板側から見た平面図。
【図３】素子基板と対向基板とを貼り合わせて液晶を封入する組立工程終了後の液晶装置を、図２のＨ−Ｈ’線の位置で切断して示す断面図。
【図４】液晶装置の画素領域を構成する複数の画素における各種素子、配線等の等価回路図。
【図５】液晶装置の画素構造を詳細に示す断面図。
【図６】液晶装置の画素構造を詳細に示す断面図。
【図７】素子基板上に形成する隣接した複数の画素について各層の成膜パターンを示す平面図。
【図８】画素電極端部のエッチングを説明するための説明図。
【図９】電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図。
【図１０】電気光学装置である液晶装置の製造方法を断面図によって工程順に示す工程図。
【図１１】図９及び図１０に対応したフローチャート。
【図１２】平坦化していない液晶装置に適用させた例を示す断面図。
【図１３】電気光学装置をライトバルブとして用いた電子機器の一例を示す図式的断面図である。
【図１４】従来例の問題点を説明するための説明図。
【符号の説明】
９ａ…画素電極、４４…第４層間絶縁膜、１１１…溝部。
Claims (12)
- 基板上に層状に形成された成膜パターンを分離する層間膜と、
前記層間膜上に形成される溝部と、
前記溝部内に形成される画素電極とを具備したことを特徴とする電気光学装置用基板。 - 前記画素電極は、平面的な形状及び寸法並びに厚さが前記溝部の平面的な形状及び寸法並びに深さと一致し、
前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一に形成されることを特徴とする請求項１に記載の電気光学装置用基板。 - 前記画素電極が形成されていない前記層間膜の表面と前記画素電極の表面とは面一で且つ平坦に形成されることを特徴とする請求項１に記載の電気光学装置用基板。
- 前記画素電極は、平面的な寸法が前記溝部の平面的な寸法よりも小さく形成されることを特徴とする請求項１に記載の電気光学装置用基板。
- 前記画素電極は、厚さが前記溝部の深さよりも小さく形成されることを特徴とする請求項１に記載の電気光学装置用基板。
- 前記層間膜は、平坦化されていることを特徴とする請求項１に記載の電気光学装置用基板。
- 前記溝部は、端部において垂直又は逆テーパ形状を有することを特徴とする請求項１に記載の電気光学装置用基板。
- 基板上に形成された成膜パターン上に層間膜を形成する工程と、
前記層間膜上に溝部を形成する工程と、
前記溝部内に画素電極を形成する工程とを具備したことを特徴とする電気光学装置用基板の製造方法。 - 前記溝部を形成する工程は、前記溝部の端部において垂直又は逆テーパ形状を有するように、エッチング処理を実施されることを特徴とする請求項８に記載電気光学装置用基板の製造方法。
- 前記溝部を形成する工程は、ドライエッチングによって前記端部において垂直又は逆テーパ形状を形成することを特徴とする請求項９に記載電気光学装置用基板の製造方法。
- 前記画素電極を形成する工程は、前記溝部の端部において、カバーレッジ不良を生じさせるように成膜処理が実施されることを特徴とする請求項８に記載の電気光学装置用基板の製造方法。
- 前記請求項１乃至７のいずれか１つに記載の電気光学装置用基板を用いて構成したことを特徴とする電気光学装置。
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Cited By (4)
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2003
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008009444A (ja) * | 2007-07-31 | 2008-01-17 | Sony Corp | 電気光学装置 |
| JP2013003200A (ja) * | 2011-06-13 | 2013-01-07 | Japan Display Central Co Ltd | 液晶表示装置及びその製造方法 |
| US8885129B2 (en) | 2011-06-13 | 2014-11-11 | Japan Display Inc. | Liquid crystal display device and method of manufacturing the same |
| US9395587B2 (en) | 2011-06-13 | 2016-07-19 | Japan Display Inc. | Liquid crystal display device and method of manufacturing the same |
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| CN105607364A (zh) * | 2014-11-19 | 2016-05-25 | 株式会社日本显示器 | 显示装置 |
| CN105607364B (zh) * | 2014-11-19 | 2019-05-17 | 株式会社日本显示器 | 显示装置 |
| WO2017045224A1 (zh) * | 2015-09-15 | 2017-03-23 | 深圳市华星光电技术有限公司 | 阵列基板以及液晶面板 |
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