JP2004281982A - Semiconductor device and its manufacturing process - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device in which semiconductor chips of different sizes can be stacked easily, and to provide its manufacturing process. <P>SOLUTION: The semiconductor device comprises a contact pad 12a formed on the same layer as the lowermost wiring layer in a first semiconductor chip 6, a connecting means 13a formed on the contact pad, a first electrode take-out pad 7a formed on the connecting means, a first metal post 8a formed on the pad 7a to be exposed from the surface of the first semiconductor chip, a hole 6a formed in the rear surface of the first semiconductor chip at a position shifted from the position facing the first metal post beneath the contact pad, a second electrode take-out pad 7b formed on a second semiconductor chip 9, and a second metal post 8b formed on the pad 7b to be exposed from the surface of the second semiconductor chip and inserted into the hole in order to be connected with the contact pad 12a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）レベルに小型化された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、携帯電話や情報端末機器類の小型化に伴い、プリント回路基板等への搭載部品の小型、軽量化が要求され、ＬＳＩ等の半導体装置も、チップ積層構造でＣＳＰレベルの高密度実装が要求される。
そこで最近は、電極貫通型の３次元スタックＣＳＰ型半導体装置が提案されている。この半導体装置は次のように製造される。
【０００３】
半導体チップの表面からシリコン基板まで到達する垂直な細くて深い孔（深さ７０〜１００μｍ／太さ約３０μｍ）をエッチングにより形成し、この深い孔内に絶縁層、メタル密着層、シード層、更にメッキによるＣｕ層等を埋め込むことで該深い孔内に貫通電極を形成し、更に裏面から研削又はエッチングにより前記貫通電極の頭出しを行うことにより半導体チップが作製される。このようにして作製された半導体チップを３次元に積層し、この積層した半導体チップの相互間を貫通電極で接続することにより、各々の半導体チップの導通をとる。そして、これら積層した半導体チップをインターポーザ基板上に配置し、インターポーザ基板の上面と共に樹脂により封止することで、電極貫通型の３次元スタックＣＳＰ型半導体装置が製造される。
【０００４】
【発明が解決しようとする課題】
しかしながら、このようなＣＳＰ型半導体装置は、同じ位置に貫通電極を形成した同じ大きさの半導体チップを複数枚積層したものであり、異なる大きさの半導体チップを複数枚積層する場合には不向きであり、また困難であった。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、異なる大きさの半導体チップを容易に積層できる半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、基板の表面上にフェイスダウンで第１の半導体チップが配置され、第１の半導体チップの裏面上にフェイスダウンで前記第１の半導体チップとは大きさの異なる第２の半導体チップが配置された半導体装置であって、
前記第１の半導体チップに形成され、最下層の配線層と同一層に形成された接触パッドと、
前記接触パッド上に形成された接続手段と、
前記接続手段上に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１の半導体チップ表面から露出した第１の導電ポストと、
前記第１の半導体チップの裏面に形成され、前記第１の導電ポストに対向する位置からずれた位置に形成され、前記接触パッド下に形成されたホールと、
前記第２の半導体チップに形成された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２の半導体チップ表面から露出し且つ前記ホール内に挿入され、前記接触パッドに接続された第２の導電ポストと、
前記基板の表面に形成され、前記第１の導電ポストに接続された配線パターンと、
前記基板の表面上、第１及び第２の半導体チップが封止された樹脂と、
前記基板の裏面に形成され、前記配線パターンに電気的に接続された実装用外部端子と、を具備する。
【０００７】
上記半導体装置によれば、第１の半導体チップの裏面に導電ポストに対向する位置からずれた位置にホールを形成している。このようにホールを導電ポストに対向する位置からずらして形成することにより、レイアウトの自由度が増し、第１の半導体チップとは大きさが異なる第２の半導体チップをフェイスダウンボンディングにより第１の半導体チップの裏面上に積み重ねることが容易となる。つまり、異なる大きさの半導体チップを容易に積層することが可能となる。
【０００８】
また、本発明に係る半導体装置においては、前記ホール内の形状及び前記導電ポストの外形状が五角形以上の多角形であることも可能である。
また、本発明に係る半導体装置においては、前記接触パッドと前記第２の導電ポストとはハンダボール、銀ペースト又は金ペーストを介して接続されていることも可能である。
【０００９】
本発明に係る半導体装置の製造方法は、表面に形成された配線パターンと、裏面に形成され、前記配線パターンに電気的に接続された実装用外部端子と、を有する基板と、前記基板の表面上にフェイスダウンで配置された第１の半導体チップと、前記第１の半導体チップの裏面上にフェイスダウンで配置された前記第１の半導体チップとは大きさが異なる第２の半導体チップと、を備えた半導体装置の製造方法であって、
第１の半導体チップ領域の最下層の配線層と同一層に接触パッドを形成し、前記接触パッド上に接続手段を形成し、前記接続手段上に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１の半導体チップ領域の表面から露出する第１の導電ポストを形成し、前記第１の半導体チップ領域の裏面に、前記第１の導電ポストに対向する位置からずれた位置のホールをエッチング加工又はレーザ加工により形成することにより前記接触パッドを露出させて第１の半導体チップを作製する工程と、
第２の半導体チップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２の半導体チップ領域の表面から露出する第２の導電ポストを形成することにより第２の半導体チップを作製する工程と、
前記第２の半導体チップをフェイスダウンで前記第１の半導体チップの裏面上に配置し、前記第２の導電ポストを前記ホール内に挿入し、前記第２の導電ポストを前記接触パッドに接続し、前記第１の半導体チップを基板の表面上にフェイスダウンで配置し、前記第１の導電ポストを前記配線パターンに接続する工程と、
前記基板の表面上、第１及び第２の半導体チップを樹脂で封止する工程と、を具備する。
【００１０】
また、本発明に係る半導体装置の製造方法において、前記エッチング加工は、前記第１の半導体チップの裏面にマスクパターンを形成し、前記マスクパターンをマスクとして第１の半導体チップの単結晶Ｓｉ部分を、アルカリ系水溶液を用いてウエットエッチングすることにより前記ホールを形成するものであることが好ましい。
【００１１】
また、本発明に係る半導体装置の製造方法においては、前記第２の導電ポストを前記接触パッドに接続する際、前記ホール内の前記接触パッドにインクジェットプリンター機構を用いて銀ペースト又は金ペーストを転写しておき、前記銀ペースト又は金ペーストを介して前記第２の導電ポストを前記接触パッドに接続することも可能である。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明に係る実施の形態による半導体装置を概略的に示す断面図である。
この半導体装置はインターポーザ基板１を有しており、このインターポーザ基板１の上面には配線パターン２が形成されている。インターポーザ基板１の下面にはパッド４が形成されており、パッド４の下には実装用外部端子としてのハンダバンプ３が配置されている。ハンダバンプ３はパッド４に接続されており、パッド４は接続部材５を介して配線パターン２に電気的に接続されている。
【００１３】
インターポーザ基板１の上面上にはフェイスダウンボンディングにより第１の半導体チップ６が配置されている。第１の半導体チップ６の能動面下（下面）には電極取り出し用パッド７ａが配置されており、電極取り出し用パッド７ａの下には外部端子としての金属ポスト（導電ポスト）８ａが形成されている。この金属ポスト８ａはインターポーザ基板１の配線パターン２に接続されている。
【００１４】
前記電極取り出し用パッド７ａの上には裏面への引き出し専用の接続手段１３ａを介して接触パッド１２ａが配置されている。第１の半導体チップ６の裏面（能動面と逆側の面）には金属ポスト８ａに対向する位置からずれた位置（即ち金属ポスト８ａと対向しない位置又は金属ポスト８ａと対向する位置に隣接する位置）にホール（深い孔）６ａが形成されている。このホール６ａによって接触パッド１２ａが露出している。尚、金属ポスト８ａは素子の無い領域に配置しても良い。このように金属ポストと素子との距離を保つことで、デバイスへのダメージを避けることができる。
【００１５】
第１の半導体チップ６の裏面上にはフェイスダウンボンディングにより第２の半導体チップ９が配置されている。第２の半導体チップ９は第１の半導体チップ６とは大きさが異なるチップである。第２の半導体チップ９の能動面下（下面）には電極取り出し用パッド７ｂが配置されており、電極取り出し用パッド７ｂの下には外部端子としての金属ポスト（導電ポスト）８ｂが形成されている。この金属ポスト８ｂは第１の半導体チップ６のホール（深い孔）６ａによって露出した接触パッド１２ａに接続されている。前記電極取り出し用パッド７ｂの上には裏面への引き出し専用の接続手段１３ｂを介して接触パッド１２ｂが配置されている。第２の半導体チップ９の裏面には金属ポスト８ｂに対向する位置からずれた位置（即ち金属ポスト８ｂに対向しない位置又は金属ポスト８ｂと対向する位置に隣接する位置）にホール６ａが形成されている。このホール６ａによって接触パッド１２ｂが露出している。尚、金属ポスト８ｂは素子の無い領域に配置しても良い。
【００１６】
第２の半導体チップ９の裏面上にはフェイスダウンボンディングにより第３の半導体チップ１０が配置されている。第３の半導体チップ１０は第２の半導体チップ９とは大きさが異なるチップである。第３の半導体チップ１０の能動面下（下面）には電極取り出し用パッド７ｃが配置されており、電極取り出し用パッド７ｃの下には外部端子としての金属ポスト（導電ポスト）８ｃが形成されている。この金属ポスト８ｃは第２の半導体チップ９のホール（深い孔）６ａによって露出した接触パッド１２ｂに接続されている。
【００１７】
インターポーザ基板１の上面上、第１〜第３の半導体チップ６，９，１０及び金属ポスト８ａ〜８ｃは封止樹脂１１によりモールド成形されている。
尚、本実施の形態では、金属ポスト８ａ〜８ｃを用いているが、金属以外の導電物からなる導電ポストを用いることも可能である。
【００１８】
次に、図１に示す半導体装置を製造する方法について図２を参照しつつ説明する。図２は、図１に示す第１〜第３の半導体チップの金属ポスト及び接触パッドの付近を部分的に拡大した断面図である。
まず、図２に示すように、第１の半導体基板（半導体ウエーハ）１１４を準備する。第１の半導体基板１１４の内部には、ＭＯＳトランジスタ等の半導体素子、これと電気的に接続された各種金属配線、層間絶縁膜などが形成されている。
【００１９】
次いで、第１の半導体基板１１４の上にスパッタリングにより密着層（バリア層）を形成し、この密着層上に第１のＡｌ合金膜を堆積する。次いで、第１のＡｌ合金膜及び密着層をパターニングすることにより、第１の半導体基板１１４の上には最下層の配線層である第１のＡｌ合金配線１１２ａ及び接触パッド１２ａが形成される。
次いで、第１のＡｌ合金配線１１２ａ及び接触パッド１２ａの上にシリコン酸化膜からなる第１の層間絶縁膜１１５をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、第１の層間絶縁膜１１５をエッチングすることにより、第１の層間絶縁膜１１５には第１のＡｌ合金配線１１２ａ及び接触パッド１２ａそれぞれの上に位置する接続孔が形成される。
【００２０】
次に、前記接続孔内及び第１の層間絶縁膜１１５上にＴｉ，ＴａやＷ等もしくはその合金もしくはその窒化膜でなる密着層（図示せず）をスパッタリングし、更にＣＶＤ法によりＷ膜を堆積する。次いで、第１の層間絶縁膜１１５上に存在するＷ膜と密着層をＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により研磨除去する。これにより、前記接続孔内にはＷ膜が埋め込まれたＷプラグ１１６ａ，１１６ｂが形成される。Ｗプラグ１１６ａは接触パッド１２ａに電気的に接続され、Ｗプラグ１１６ｂは第１のＡｌ合金配線１１２ａに電気的に接続される。
【００２１】
この後、Ｗプラグ１１６ａ，１１６ｂ及び第１の層間絶縁膜１１５の上に第２のＡｌ合金膜をスパッタリングにより堆積し、第２のＡｌ合金膜をパターニングすることにより、Ｗプラグ１１６ａ，１１６ｂの上には第２のＡｌ合金配線１１７ａ，１１７ｂが形成される。
次いで、第２のＡｌ合金配線１１７ａ，１１７ｂ及び第１の層間絶縁膜１１５の上にシリコン酸化膜からなる第２の層間絶縁膜１１８をＣＶＤ法により形成する。次いで、第２の層間絶縁膜１１８をエッチングすることにより、第２の層間絶縁膜１１８には第２のＡｌ合金配線１１７ａ，１１７ｂそれぞれの上に位置する接続孔が形成される。
【００２２】
次に、前記接続孔内及び第２の層間絶縁膜１１８上にＴｉ，ＴａやＷ等もしくはその合金もしくはその窒化膜でなる密着層（図示せず）をスパッタリングし、更にＣＶＤ法によりＷ膜を堆積する。次いで、第２の層間絶縁膜１１８上に存在するＷ膜と密着層をＣＭＰにより研磨除去する。これにより、前記接続孔内にはＷ膜が埋め込まれたＷプラグ１１９ａ，１１９ｂが形成される。Ｗプラグ１１９ａは第２のＡｌ合金配線１１７ａに電気的に接続され、Ｗプラグ１１９ｂは第２のＡｌ合金配線１１７ｂに電気的に接続される。
【００２３】
この後、Ｗプラグ１１９ａ，１１９ｂ及び第２の層間絶縁膜１１８の上に第３のＡｌ合金膜をスパッタリングにより堆積し、第３のＡｌ合金膜をパターニングすることにより、Ｗプラグ１１９ａ，１１９ｂの上には第３のＡｌ合金配線１２０ａ，１２０ｂが形成される。第３のＡｌ合金配線１２０ａ，１２０ｂそれぞれはＷプラグ１１９ａ，１１９ｂに電気的に接続される。
【００２４】
次いで、第３のＡｌ合金配線１２０ａ，１２０ｂ及び第２の層間絶縁膜１１８の上にシリコン酸化膜からなる第３の層間絶縁膜１２１をＣＶＤ法により形成する。次いで、第３の層間絶縁膜１２１をエッチングすることにより、第３の層間絶縁膜１２１には第３のＡｌ合金配線１２０ａ，１２０ｂそれぞれの上に位置する接続孔が形成される。
【００２５】
次に、前記接続孔内及び第３の層間絶縁膜１２１上にＴｉ，ＴａやＷ等もしくはその合金もしくはその窒化膜でなる密着層をスパッタリングし、更にＣＶＤ法によりＷ膜を堆積する。次いで第３の層間絶縁膜１２１上に存在するＷ膜と密着層をＣＭＰにより研磨除去する。これにより、前記接続孔内にはＷ膜が埋め込まれたＷプラグ１２２ａ，１２２ｂが形成される。Ｗプラグ１２２ａは第３のＡｌ合金配線１２０ａに電気的に接続され、Ｗプラグ１２２ｂは第３のＡｌ合金配線１２０ｂに電気的に接続される。
【００２６】
この後、Ｗプラグ１２２ａ，１２２ｂ及び第３の層間絶縁膜１２１の上に第４のＡｌ合金膜をスパッタリングにより堆積し、第４のＡｌ合金膜をパターニングすることにより、Ｗプラグ１２２ａ，１２２ｂの上には第４のＡｌ合金配線１２３ａ，１２３ｂが形成される。第４のＡｌ合金配線１２３ａ，１２３ｂそれぞれはＷプラグ１２２ａ，１２２ｂに電気的に接続される。
【００２７】
次いで、第４のＡｌ合金配線１２３ａ，１２３ｂ及び第３の層間絶縁膜１２１の上にシリコン酸化膜からなる絶縁膜１２６をＣＶＤ法により形成する。次いで、絶縁膜１２６をエッチングすることにより、該絶縁膜１２６には第４のＡｌ合金配線１２３ａ，１２３ｂそれぞれの上に位置する接続孔が形成される。
次いで、前記接続孔内及び絶縁膜１２６の上にＣｒやＴｉＷ等の密着層をスパッタリングにより形成し、この密着層上にＣｕシード層をスパッタリングにより形成する。次いで、このＣｕシード層上にレジスト（図示せず）を形成し、このレジストをマスクとしてＣｕを選択メッキして引き出し用の再配線層を形成する。再配線層の厚みをＡｌ合金配線より厚くすることが好ましい。これにより、組み立て強度を増すことができ、信頼性の向上を図ることができる。
【００２８】
次に、再配線層の上に新たなレジスト（図示せず）を形成し、このレジストをマスクとして厚いＣｕ層を選択メッキして、金属ポスト（Ｃｕポスト）８ａを形成する。尚、Ｃｕメッキ膜からなる金属ポストは厚みや寸法の制御が比較的に容易である。次いで、金属ポスト８ａ上にメッキ法によりＮｉ又はＡｕなどからなる異種金属キャップ１２５を形成する。次に、前記レジストを剥離した後、再配線層をマスクにシード層、密着層をエッチング除去すると、各々分離した再配線からなる電極取り出し用パッド７ａが形成される。電極取り出し用パッド７ａは第４のＡｌ合金配線１２３ａ，１２３ｂに電気的に接続される。
【００２９】
このようにして電極取り出し用パッド７ａは、裏面への引き出し専用の接続手段１３ａを介して接触パッド１２ａに電気的に接続される。接続手段１３ａは、Ｗプラグ１１６ａ，１１９ａ，１２２ａ、第２〜第４のＡｌ合金配線１１７ａ，１２０ａ，１２３ａによって構成されている。但し、このような構成の引き出し専用の接続手段１３ａは単なる一例であり、適宜変更して実施することも可能である。例えば、Ｗプラグの部分をＡｌ合金膜とすることも可能である。
【００３０】
次に、金属ポスト８ａを含む全表面を保護テープ（図示せず）で覆い、半導体ウエーハ１１４の裏面を研削して該ウエーハを所定の厚みにする。次いで、半導体ウエーハ１１４の裏面上に感光性のポリイミド膜（図示せず）を塗布し、このポリイミド膜を露光、現像することにより、ウエーハ１１４の裏面側の金属ポスト８ａに対向する位置に開孔部を有するポリイミドパターンが形成される。
【００３１】
次いで、このポリイミドパターンをマスクとして単結晶Ｓｉ部分をアルカリ系水溶液（例えばＫＯＨ）によりウエットエッチング又はＣｌ_２ガス、ＨＢｒガス、ＳＦ_６ガス又はこれらの混合ガスを用いてドライエッチングする。これにより、ウエーハ１１４の裏面には深い孔６ａが形成され、この深い孔６ａによって接触パッド１２ａが露出される。このようにしてウエーハレベルでチップ表面に金属ポスト８ａを形成し、チップ裏面に深い孔６ａを形成した後、電気特性をチェックする。この後、ウエーハをダイシング工程でチップ毎に分割する。このようにして第１の半導体チップ６が形成される。
【００３２】
上述したように単結晶Ｓｉ部分をウエットエッチングするとテーパー状のホールが形成されるので、金属ポストの配置マージンを増やすことができ、Ｓｉと金属ポストのショートを防ぐことができる。従って、歩留まりを向上させることができる。
【００３３】
尚、本実施の形態では、深い孔６ａを形成する際、エッチングマスクとしてポリイミド膜を用いているが、これに限定されるものではなく、他のエッチングマスク、例えば両面アライナーを用いた厚いフォトシートをマスクとして用いても良いし、酸化膜などのハードマスクを用いても良いし、他の加工方法、例えばレーザを用いて深い孔を形成しても良い。但し、酸化膜などのハードマスクを用いる場合、このハードマスクをパターニングするためのフォトリソグラフィ工程及びエッチング工程の分だけ工程数が多くなる。また、レーザを用いて深い孔を形成する場合はマスクレスで加工することが可能である。
【００３４】
次に、第２の半導体チップ９を第１の半導体チップ６とほぼ同様の方法を用いて作製する。
この後、第３の半導体チップ１０を次の方法で作製する。
半導体基板（半導体ウエーハ）２１４を準備し、この半導体基板２１４の上に最下層の配線層である第１のＡｌ合金配線２１２ａが形成される。
【００３５】
次いで、第１のＡｌ合金配線２１２ａの上にシリコン酸化膜からなる第１の層間絶縁膜２１５をＣＶＤ法により形成する。次いで、第１の層間絶縁膜２１５をエッチングすることにより、第１の層間絶縁膜２１５には第１のＡｌ合金配線２１２ａ上に位置する接続孔が形成される。
次に、前記接続孔内にＷ膜が埋め込まれたＷプラグ２１６ｂが形成される。Ｗプラグ２１６ｂは第１のＡｌ合金配線２１２ａに電気的に接続される。
【００３６】
この後、Ｗプラグ２１６ｂ及び第１の層間絶縁膜２１５の上に第２のＡｌ合金配線２１７ｂが形成される。次いで、第２のＡｌ合金配線２１７ｂ及び第１の層間絶縁膜２１５の上にシリコン酸化膜からなる第２の層間絶縁膜２１８をＣＶＤ法により形成する。次いで、第２の層間絶縁膜２１８に第２のＡｌ合金配線２１７ｂ上に位置する接続孔が形成される。
【００３７】
次に、前記接続孔内にＷ膜が埋め込まれたＷプラグ２１９ｂを形成する。Ｗプラグ２１９ｂは第２のＡｌ合金配線２１７ｂに電気的に接続される。この後、Ｗプラグ２１９ｂ及び第２の層間絶縁膜２１８の上に第３のＡｌ合金配線２２０ｂを形成する。第３のＡｌ合金配線２２０ｂはＷプラグ２１９ｂに電気的に接続される。
【００３８】
次いで、第３のＡｌ合金配線２２０ｂ及び第２の層間絶縁膜２１８の上にシリコン酸化膜からなる第３の層間絶縁膜２２１をＣＶＤ法により形成する。次いで、第３の層間絶縁膜２２１に第３のＡｌ合金配線２２０ｂ上に位置する接続孔を形成する。次に、前記接続孔内にＷ膜が埋め込まれたＷプラグ２２２ｂを形成する。Ｗプラグ２２２ｂは第３のＡｌ合金配線２２０ｂに電気的に接続される。
【００３９】
この後、Ｗプラグ２２２ｂ及び第３の層間絶縁膜２２１の上に電極取り出し用パッド７ｃが形成される。電極取り出し用パッド７ｃはＷプラグ２２２ｂに電気的に接続される。
次に、電極取り出し用パッド７ｃを含む全面上にシリコン窒化膜からなるパッシベーション膜２２６をＣＶＤ法により形成する。次いで、パッシベーション膜２２６をエッチングすることにより、パッシベーション膜２２６には電極取り出し用パッド７ｃ上に位置する開孔部が形成される。
【００４０】
次いで、開孔部内及びパッシベーション膜２２６上にＴｉ、Ｔａ、Ｗ等の高融点金属、その合金もしくはその窒化膜からなる密着層２２３をスパッタリングにより形成する。次いで、この密着層２２３の上に続けてＣｕシード層２２４をスパッタリングする。
この後、Ｃｕシード層２２４及び密着層２２３の上にフォトレジスト膜（図示せず）を塗布、もしくはフォトフィルム（図示せず）を貼り、これらを露光、現像することにより、Ｃｕシード層２２４上にはポスト領域が開孔されたレジストパターンが形成される。次いで、このレジストパターンをマスクとして開孔内のＣｕシード層２２４上にＣｕ層を選択メッキ法により形成する。これにより、Ｃｕシード層上にはＣｕ層からなる金属ポスト８ｃが形成される。次いで、金属ポスト８ｃ上にメッキ法によりＮｉ又はＡｕなどからなる異種金属キャップ２２５を形成する。次に、レジストパターンを剥離した後、金属ポスト８ｃ及びＣｕシード層２２４をマスクとして密着層２２３をエッチングする。
【００４１】
次に、第１の半導体チップを作製する際と同様の方法により、半導体ウエーハ２１４の裏面を研削して該ウエーハを所定の厚みにし、電気特性をチェックし、ウエーハをダイシング工程でチップ毎に分割する。このようにして第３の半導体チップ１０を作製する。但し、第３の半導体チップ１０の裏面には深い孔６ａを形成していない。
【００４２】
この後、第１〜第３の半導体チップ６，９，１０を重ねて積み上げる。つまり、図１に示すように、第１〜第３の半導体チップ６，９，１０を重ね、第１の半導体チップ６のホール６ａ内に第２の半導体チップ９の金属ポスト８ｂを挿入し、この金属ポスト８ｂを第１の半導体チップの接触パッド１２ａに接続し、第２の半導体チップ９のホール６ａ内に第３の半導体チップ１０の金属ポスト８ｃを挿入し、この金属ポスト８ｃを第２の半導体チップの接触パッド１２ｂに接続する。接触パッド１２ａ，１２ｂと金属ポスト８ｂ，８ｃとを接続した状態は図２に示されている。尚、接触パッド１２の下側に形成されている密着層（バリア層）は、金属ポストをＡｌ等との低温共晶で接着する場合には除去することが好ましい。また、半導体チップ６、９、１０間に絶縁接着剤や接着シート（図示せず）を配置すれば、チップ間のストレス緩衝、補強もしくは水分の侵入を防ぎ信頼性向上も図る事が出来る。
【００４３】
次いで、図１に示すインターポーザ基板１を準備し、第１の半導体チップ６の金属ポスト８ａをインターポーザ基板１の配線パターン２に接続する。次いで、第１〜第３の半導体チップ６，９，１０及びインターポーザ基板１の上面を封止樹脂１１によりモールド成形する。次いで、インターポーザ基板１の下面のパッド４にハンダバンプ３を取り付ける。このようにして半導体装置が形成される。
【００４４】
上記実施の形態によれば、第１の半導体チップ６の裏面に金属ポスト８ａに対向する位置からずれた位置、即ち金属ポスト８ａと対向しない位置又は金属ポスト８ａと対向する位置に隣接する位置にホール６ａを形成している。このようにホール６ａを金属ポスト８ａに対向する位置からずらして形成することにより、レイアウトの自由度が増し、第１の半導体チップ６とは大きさが異なる第２の半導体チップ９をフェイスダウンボンディングにより第１の半導体チップ６の裏面上に積み重ねることが可能となる。また、第２の半導体チップ９においてもホール６ａを金属ポスト８ｂに対向する位置からずらして形成することにより、レイアウトの自由度が増し、第２の半導体チップ９とは大きさが異なる第３の半導体チップ１０をフェイスダウンボンディングにより第２の半導体チップの裏面上に積み重ねることが可能となる。従って、異なる大きさの半導体チップを容易に積層することが可能となる。
【００４５】
また、本実施の形態では、第１及び第２の半導体チップ６，９において半導体基板１１４，２１４の上の最下層の配線層と同一層に接触パッド１２ａ，１２ｂを形成し、この接触パッドの上に裏面への引き出し専用の接続手段１３ａ，１３ｂを形成し、この接続手段の上に電極取り出し用パッド７ａ，７ｂを形成し、電極取り出し用パッドの上に外部端子として金属ポスト８ａ，８ｂを形成している。このため、半導体基板の裏面に深い孔６ａを設ける際、接触パッドが露出するまで半導体基板をエッチングすれば良く、接触パッド１より上の絶縁膜をエッチングする必要がない。このため、何段、何種類にもなる絶縁膜の開孔工程を減らすことができ、従来の半導体装置のようにＳｉ基板のサイドエッチで層間絶縁膜のひさしが発生することも無い。従って、深い孔６ａを寸法精度、形状精度良くエッチング加工することが可能となり、加工マージンを増加させることができる。よって、歩留まりを向上でき、コストを低減できる。
【００４６】
また、本実施の形態では、接触パッド１２ａ，１２ｂを裏面への引き出し専用の接続手段１３と電極取り出し用パッド７によって金属ポスト８ａ，８ｂに接続している。このため、第１の半導体チップ６の深い孔６ａ内の接触パッド１２ａに第２の半導体チップ９の金属ポスト８ｂを直接接続させることができ、第２の半導体チップ９の深い孔６ａ内の接触パッド１２ｂに第３の半導体チップ１０の金属ポスト８ｃを直接接続させることができる。つまり、半導体チップの裏面から接触パッドまで到達する深い孔６ａを形成し、他の半導体チップ表面の金属ポストを接触パッドに接触させるように積み上げることができる。従って、第１〜第３の半導体チップの相互間の導通をとりながら各々の半導体チップを同じ方向に重ね合わせた積層３次元ＣＳＰを形成することができる。
【００４７】
尚、上記実施の形態では、第１〜第３の半導体チップ６，９，１０に金属ポストをメッキ膜により形成しているが、これに限定されるものではなく、第１〜第３の半導体チップに金属ポストをハンダボールにより形成することも可能である。
また、本実施の形態では、インターポーザ基板１の上に３つの半導体チップを積層した半導体装置としているが、インターポーザ基板の上に２つ又は４つ以上の半導体チップを積層した半導体装置とすることも可能である。
【００４８】
図３は、図１に示す半導体装置を製造する他の方法を示す断面図であり、図３は、図１に示す第１の半導体チップの金属ポスト及び接触パッドの付近を部分的に拡大した断面図である。
まず、図２に示す半導体基板（半導体ウエーハ）１１４と同様のものを準備する。
【００４９】
次いで、前記半導体基板１１４の上にＣＶＤ法により例えばシリコン窒化膜からなる第１のエッチングストッパー膜１２９を形成し、第１のエッチングストッパー膜１２９上にＣＶＤ法によりシリコン酸化膜からなる第１の層間絶縁膜１３０を形成する。次いで、第１の層間絶縁膜１３０及び第１のエッチングストッパー膜１２９をエッチングする。これにより、第１の層間絶縁膜１３０には配線用溝及びパッド用溝が形成される。
【００５０】
次いで、配線用溝内、パッド用溝内及び第１の層間絶縁膜１３０上にＴａＮ、ＴｉＷ又はＴｉＮからなる密着層（バリア層）１３１をスパッタリングにより形成する。次いで、この密着層１３１上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝内及びパッド用溝内に電解メッキ法によりＣｕ層を形成する。
【００５１】
この後、第１の層間絶縁膜１３０上に存在するＣｕ層、Ｃｕシード層及び密着層１３１をＣＭＰ法により研磨除去する。これにより、第１の層間絶縁膜１３１の配線用溝内及びパッド用溝内にＣｕ層が埋め込まれ、配線用溝内には最下層の配線層であるＣｕ配線１３２ａが形成され、パッド用溝内には接触パッド１３２ｂが形成される。この接触パッド１３２ｂは図１に示す接触パッド１２ａに相当するものである。
【００５２】
次いで、接触パッド１３２ｂ及びＣｕ配線１３２ａの上にＣＶＤ法により例えばシリコン窒化膜からなる第２のエッチングストッパー膜１３３を形成する。次いで、第２のエッチングストッパー膜１３３上にＣＶＤ法によりシリコン酸化膜からなる第２の層間絶縁膜１３４を堆積し、第２の層間絶縁膜１３４上にＣＶＤ法によりシリコン窒化膜からなる第３のエッチングストッパー膜１３５を形成する。この後、第３のエッチングストッパー膜１３５の上にシリコン酸化膜からなる第３の層間絶縁膜１３６を堆積する。
【００５３】
次に、第３の層間絶縁膜１３６、第３のエッチングストッパー膜１３５及び第２の層間絶縁膜１３４をエッチングする。これにより、第２、第３の層間絶縁膜１３４，１３６及びエッチングストッパー膜１３５には接続孔が形成される。この後、第２及び第３のエッチングストッパー膜１３３，１３５をストッパーとして第３の層間絶縁膜１３６をエッチングする。これにより、第３の層間絶縁膜１３６には配線用溝が形成され、配線用溝は前記接続孔に繋げられる。
【００５４】
次に、第２及び第３のエッチングストッパー膜１３３，１３５をエッチングした後、接続孔内、配線用溝内及び第３の層間絶縁膜１３６上に密着層（バリア層）１３７をスパッタリングにより形成する。次いで、この密着層１３７上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝内及び接続孔内に電解メッキ法によりＣｕ層を形成する。
【００５５】
この後、第３の層間絶縁膜１３６上に存在するＣｕ層、Ｃｕシード層及び密着層１３７をＣＭＰ法により研磨除去する。これにより、第２の層間絶縁膜１３４の接続孔内及び第３の層間絶縁膜１３６の配線用溝内にＣｕ層が埋め込まれ、配線用溝内にはＣｕ配線１３８ａ，１３８ｂが形成される。
【００５６】
次いで、Ｃｕ配線１３８ａ，１３８ｂの上にＣＶＤ法により例えばシリコン窒化膜からなる第４のエッチングストッパー膜１４５を形成する。次いで、第４のエッチングストッパー膜上にＣＶＤ法によりシリコン酸化膜からなる第４の層間絶縁膜１４６を堆積し、第４の層間絶縁膜１４６上にＣＶＤ法によりシリコン窒化膜からなる第５のエッチングストッパー膜１４７を形成する。この後、第５のエッチングストッパー膜１４７の上にシリコン酸化膜からなる第５の層間絶縁膜１４８を堆積する。
【００５７】
次に、第５の層間絶縁膜１４８、第５のエッチングストッパー膜１４７及び第４の層間絶縁膜１４６をエッチングする。これにより、第４、第５の層間絶縁膜１４６，１４８及びエッチングストッパー膜１４７には接続孔が形成される。この後、第４及び第５のエッチングストッパー膜をストッパーとして第５の層間絶縁膜をエッチングする。これにより、第５の層間絶縁膜には配線用溝が形成され、配線用溝は前記接続孔に繋げられる。
【００５８】
次に、第４及び第５のエッチングストッパー膜１４５，１４７をエッチングした後、接続孔内、配線用溝内及び第５の層間絶縁膜１４８上に密着層（バリア層）１４９をスパッタリングにより形成する。次いで、この密着層１４９上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝内及び接続孔内に電解メッキ法によりＣｕ層を形成する。
【００５９】
この後、第５の層間絶縁膜１４８上に存在するＣｕ層、Ｃｕシード層及び密着層１４９をＣＭＰ法により研磨除去する。これにより、第４の層間絶縁膜１４６の接続孔内及び第５の層間絶縁膜１４８の配線用溝内にＣｕ層が埋め込まれ、配線用溝内にはＣｕ配線１５０ａ，１５０ｂが形成される。このようにして接触パッド１３２ｂ上には裏面への引き出し専用の接続手段１３ａが形成される。
【００６０】
次に、Ｃｕ配線１５０ａ，１５０ｂを含む全面上にシリコン窒化膜からなる第６のエッチングストッパー膜１３９をプラズマＣＶＤ法により形成する。次いで、第６のエッチングストッパー膜１３９上にＣＶＤ法によりシリコン酸化膜からなる第６の層間絶縁膜１４０を堆積し、第６の層間絶縁膜１４０上にＣＶＤ法によりシリコン窒化膜からなる第７のエッチングストッパー膜１４１を形成する。この後、第７のエッチングストッパー膜１４１の上にシリコン酸化膜からなる第７の層間絶縁膜１４２を堆積する。
【００６１】
次に、第５の層間絶縁膜１４２、第７のエッチングストッパー膜１４１及び第６の層間絶縁膜１４０をエッチングする。これにより、第６、第７の層間絶縁膜１４０，１４２及びエッチングストッパー膜１４１には接続孔が形成される。この後、第６及び第７のエッチングストッパー膜１３９，１４１をストッパーとして第７の層間絶縁膜１４２をエッチングする。これにより、第７の層間絶縁膜１４２にはパッド用溝が形成され、パッド用溝は前記接続孔に繋げられる。
【００６２】
次に、第６及び第７のエッチングストッパー膜１３９，１４１をエッチングした後、接続孔内、パッド用溝内及び第７の層間絶縁膜１４２上に密着層（バリア層）１４３をスパッタリングにより形成する。次いで、この密着層１４３上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、パッド用溝内及び接続孔内に電解メッキ法によりＣｕ層を形成する。
【００６３】
この後、第７の層間絶縁膜１４２上に存在するＣｕ層、Ｃｕシード層及び密着層１４３をＣＭＰ法により研磨除去する。これにより、第６の層間絶縁膜１４０の接続孔内及び第７の層間絶縁膜１４２のパッド用溝内にＣｕ層が埋め込まれ、パッド用溝内には電極取り出し用パッド７ａが形成される。電極取り出し用パッド７ａは接続手段１３ａに電気的に接続されると共にＣｕ配線１５０ａに電気的に接続される。
【００６４】
次に、電極取り出し用パッド７ａを含む全面上にシリコン窒化膜からなるパッシベーション膜１４４をＣＶＤ法により形成する。次いで、パッシベーション膜１４４をエッチングすることにより、パッシベーション膜１４４には電極取り出し用パッド７ａ上に位置する開孔部が形成される。次いで、開孔部内及びパッシベーション膜１４４上にＴｉ、Ｔａ、Ｗ等の高融点金属、その合金もしくはその窒化膜からなる密着層１２３をスパッタリングにより形成する。次いで、この密着層１２３の上に続けてＣｕシード層１２４をスパッタリングする。
【００６５】
この後、Ｃｕシード層１２４及び密着層１２３の上にフォトレジスト膜（図示せず）を塗布、もしくはフォトフィルム（図示せず）を貼り、これらを露光、現像することにより、Ｃｕシード層１２４上にはポスト領域が開孔されたレジストパターンが形成される。次いで、このレジストパターンをマスクとして開孔内のＣｕシード層１２４上にＣｕ層を選択メッキ法により形成する。これにより、Ｃｕシード層上にはＣｕ層からなる金属ポスト８ａが形成される。次いで、金属ポスト８ａ上にメッキ法によりＮｉ又はＡｕなどからなる異種金属キャップ１２５を形成する。次に、レジストパターンを剥離した後、金属ポスト８ａ及びＣｕシード層１２４をマスクとして密着層１２３をエッチングする。
【００６６】
次に、半導体ウエーハ１１４の裏面を研削して該ウエーハを所定の厚みにする。次いで、実施の形態と同様の方法で、ウエーハ１１４の裏面には深い孔６ａが形成され、この深い孔６ａによって接触パッド１３２ｂ下の密着層１３１が露出される。次いで、電気特性をチェックし、ウエーハをダイシング工程でチップ毎に分割する。このようにして第１の半導体チップ６を作製する。
【００６７】
次に、第２の半導体チップ９を第１の半導体チップ６とほぼ同様の方法を用いて作製する。
この後、第３の半導体チップ１０を次の方法で作製する。
図２に示す半導体基板（半導体ウエーハ）１１４と同様のものを準備する。
【００６８】
次いで、前記半導体基板１１４の上にＣＶＤ法により第１のエッチングストッパー膜２２９を形成し、第１のエッチングストッパー膜２２９上にＣＶＤ法により第１の層間絶縁膜２３０を形成する。次いで、第１の層間絶縁膜２３０及び第１のエッチングストッパー膜２２９をエッチングする。これにより、第１の層間絶縁膜２３０には配線用溝及びパッド用溝が形成される。
【００６９】
次いで、配線用溝内、パッド用溝内及び第１の層間絶縁膜２３０上に密着層２３１をスパッタリングにより形成する。次いで、この密着層２３１上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝内及びパッド用溝内に電解メッキ法によりＣｕ層を形成する。
【００７０】
この後、第１の層間絶縁膜２３０上に存在するＣｕ層、Ｃｕシード層及び密着層２３１をＣＭＰ法により研磨除去する。これにより、第１の層間絶縁膜２３１配線用溝内には最下層の配線層であるＣｕ配線２３２ａが形成される。
次いで、Ｃｕ配線２３２ａの上にＣＶＤ法により第２のエッチングストッパー膜２３３を形成する。次いで、第２のエッチングストッパー膜２３３上にＣＶＤ法により第２の層間絶縁膜２３４を堆積し、第２の層間絶縁膜２３４上にＣＶＤ法により第３のエッチングストッパー膜２３５を形成する。この後、第３のエッチングストッパー膜２３５の上に第３の層間絶縁膜２３６を堆積する。
【００７１】
次に、第３の層間絶縁膜２３６、第３のエッチングストッパー膜２３５及び第２の層間絶縁膜２３４をエッチングする。これにより、第２、第３の層間絶縁膜２３４，２３６及びエッチングストッパー膜２３５には接続孔が形成される。この後、第２及び第３のエッチングストッパー膜２３３，２３５をストッパーとして第３の層間絶縁膜２３６をエッチングする。これにより、第３の層間絶縁膜２３６には配線用溝が形成され、配線用溝は前記接続孔に繋げられる。
【００７２】
次に、第２及び第３のエッチングストッパー膜２３５，２３５をエッチングした後、接続孔内、配線用溝内及び第３の層間絶縁膜２３６上に密着層２３７をスパッタリングにより形成する。次いで、この密着層２３７上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、配線用溝内及び接続孔内に電解メッキ法によりＣｕ層を形成する。
【００７３】
この後、第３の層間絶縁膜２３６上に存在するＣｕ層、Ｃｕシード層及び密着層２３７をＣＭＰ法により研磨除去する。これにより、第２の層間絶縁膜２３４の配線用溝内にはＣｕ配線２３８ａが形成される。
次いで、Ｃｕ配線２３８ａの上に第４のエッチングストッパー膜２４５を形成する。次いで、第４のエッチングストッパー膜上に第４の層間絶縁膜２４６を堆積し、第４の層間絶縁膜２４６上に第５のエッチングストッパー膜２４７を形成する。この後、第５のエッチングストッパー膜２４７の上に第５の層間絶縁膜２４８を堆積する。
【００７４】
次に、第５の層間絶縁膜２４８、第５のエッチングストッパー膜２４７及び第４の層間絶縁膜２４６をエッチングする。これにより、第４、第５の層間絶縁膜２４６，２４８及びエッチングストッパー膜２４７には接続孔が形成される。この後、第４及び第５のエッチングストッパー膜をストッパーとして第５の層間絶縁膜をエッチングする。これにより、第５の層間絶縁膜にはパッド用溝が形成され、パッド用溝は前記接続孔に繋げられる。
【００７５】
次に、第４及び第５のエッチングストッパー膜２４５，２４７をエッチングした後、接続孔内、パッド用溝内及び第５の層間絶縁膜２４８上に密着層２４９をスパッタリングにより形成する。次いで、この密着層２４９上に電解メッキ用のＣｕシード層（図示せず）をスパッタリングにより形成する。次いで、このＣｕシード層上、パッド用溝内及び接続孔内に電解メッキ法によりＣｕ層を形成する。
【００７６】
この後、第５の層間絶縁膜２４８上に存在するＣｕ層、Ｃｕシード層及び密着層２４９をＣＭＰ法により研磨除去する。これにより、第４の層間絶縁膜２４６の接続孔内及び第５の層間絶縁膜１４８のパッド用溝内にＣｕ層が埋め込まれ、パッド用溝内には電極取り出し用パッド７ｃが形成される。
次に、電極取り出し用パッド７ｃを含む全面上にシリコン窒化膜からなるパッシベーション膜２４４を形成する。次いで、パッシベーション膜２４４をエッチングすることにより、パッシベーション膜２４４には電極取り出し用パッド７ｃ上に位置する開孔部が形成される。次いで、開孔部内及びパッシベーション膜２４４上に密着層２２３をスパッタリングにより形成する。次いで、この密着層２２３の上に続けてＣｕシード層２２４をスパッタリングする。
【００７７】
この後、Ｃｕシード層２２４及び密着層２２３の上にフォトレジスト膜（図示せず）を塗布、もしくはフォトフィルム（図示せず）を貼り、これらを露光、現像することにより、Ｃｕシード層２２４上にはポスト領域が開孔されたレジストパターンが形成される。次いで、このレジストパターンをマスクとして開孔内のＣｕシード層２２４上にＣｕ層を選択メッキ法により形成する。これにより、Ｃｕシード層上にはＣｕ層からなる金属ポスト８ｃが形成される。次いで、金属ポスト８ｃ上にメッキ法により異種金属キャップ２２５を形成する。次に、レジストパターンを剥離した後、金属ポスト８ｃ及びＣｕシード層２２４をマスクとして密着層２２３をエッチングする。
【００７８】
次に、半導体ウエーハ１１４の裏面を研削して該ウエーハを所定の厚みにする。次いで、電気特性をチェックし、ウエーハをダイシング工程でチップ毎に分割する。
上記の方法においても図１に示す半導体装置と同様のものを製造することができ、同様の作用効果を得ることができる。
【００７９】
図４は、図３の半導体チップの第１変形例を示す断面図であり、図３と同一部分には同一符号を付す。
金属ポスト８ａの外形及びホール６ａの内形それぞれを六角柱、八角柱などの五角以上の多角柱とする。この点以外の構成は図３と同一である。
【００８０】
上記第１変形例においても実施の形態と同様の効果を得ることができる。
本変形例では、金属ポストの外形及びホールの内形それぞれを五角以上の多角柱としているため、四角柱とした場合に比べて、バリア膜やシード層を良好に付き回るようにすることができる。その結果、金属ポストの形成不良が生じることを抑制できる。また、組み立て時に、金属ポストとホールが相対的に回転方向にずれてもショートを起こしにくくすることができ、歩留まり及び信頼性を向上できる。
【００８１】
図５は、図３の半導体チップの第２変形例を示す断面図であり、図３と同一部分には同一符号を付す。
金属ポスト８ａ上にハンダボール１４を搭載し、このハンダボール１４を用いて接触パッドと金属ポストとを接着する。この点以外の構成は図３と同一である。
上記第２変形例においても実施の形態と同様の効果を得ることができる。
本変形例では、組み立てが容易となる。
【００８２】
第２変形例のハンダボールに代えて、金属ポスト８ａ上にＡｇ−Ｓｎ等のハンダメッキ（電解メッキでも無電解メッキでも良い）を施し、このハンダメッキと接触パッド１３２ｂとを溶着することとしても良い。
【００８３】
図６は、図３の半導体チップの第３変形例を示す断面図であり、図３と同一部分には同一符号を付す。
半導体チップの裏面からホール６ａ内で露出した接触パッド１３２ｂに、インクジェットプリンター機構を用いてＡｇペースト１５又はＡｕペーストを転写し、これと接触パッド１３２ｂとを接着する。この接着は常温に近い温度で行うことが可能である。この点以外の構成は図３と同一である。
【００８４】
上記第３変形例においても実施の形態と同様の効果を得ることができる。
また、本変形例では、インクジェットプリンター機構を用いるため、高い精度でＡｇペーストなどを転写することができ、Ａｇペーストなどのはみ出しによるホール内Ｓｉとのショートが発生することを抑制でき、接着強度も向上できる。
【００８５】
尚、本発明は上記の実施の形態に限定されず、種々変更して実施することが可能である。例えば、上述した半導体装置はメモリーやロジックなどの種々のＬＳＩに適用することが可能である。また、前記半導体装置を搭載する一例として電子機器のプリント基板が挙げられ、このプリント基板には半導体装置の回路に応じて配線がパターニングされており、この半導体装置は実装工程でプリント基板の必要位置に搭載される。
【図面の簡単な説明】
【図１】実施の形態による半導体装置を概略的に示す断面図。
【図２】図１の半導体チップの金属ポスト及び接触パッドの拡大断面図。
【図３】図１の半導体チップの金属ポスト及び接触パッドの拡大断面図。
【図４】図３の半導体チップの第１変形例を示す断面図。
【図５】図３の半導体チップの第２変形例を示す断面図。
【図６】図３の半導体チップの第３変形例を示す断面図。
【符号の説明】
１…インターポーザ基板、２…配線パターン、３…ハンダバンプ、４…パッド、５…接続部材、６…第１の半導体チップ、６ａ…深い孔（ホール）、７ａ〜７ｃ…電極取り出し用パッド、８ａ〜８ｃ…金属ポスト、９…第２の半導体チップ、１０…第３の半導体チップ、１１…封止樹脂、１２ａ，１２ｂ…接触パッド、１３ａ，１３ｂ…接続手段、１４…ハンダボール、１５…Ａｇペースト、１１２ａ，２１２ａ…第１のＡｌ合金配線、１１４，２１４…半導体基板（半導体ウエーハ）、１１５，２１５…第１の層間絶縁膜、１１６ａ，１１６ｂ，２１６ｂ…Ｗプラグ、１１７ａ，１１７ｂ，２１７ｂ…第２のＡｌ合金配線、１１８，２１８…第２の層間絶縁膜、１１９ａ，１１９ｂ，２１９ｂ…Ｗプラグ、１２０ａ，１２０ｂ，２２０ｂ…Ｗプラグ、１２１，２２１…第３の層間絶縁膜、１２２ａ，１２２ｂ，２２２ｂ…Ｗプラグ、１２３，２２３…密着層、１２４，２２４…Ｃｕシード層、１２５，２２５…異種金属キャップ、１２６，２２６…絶縁膜、１２９，２２９…第１のエッチングストッパー膜、１３０，２３０…第１の層間絶縁膜、１３１，２３１…密着層（バリア層）、１３２ａ，２３２ａ…Ｃｕ配線、１３２ｂ…接触パッド、１３３，２３３…第２のエッチングストッパー膜、１３４，２３４…第２の層間絶縁膜、１３５，２３５…第３のエッチングストッパー膜、１３６，２３６…第３の層間絶縁膜、１３７，２３７…密着層（バリア層）、１３８ａ，１３８ｂ，２３８ａ…Ｃｕ配線、１３９…第６のエッチングストッパー膜、１４０…第６の層間絶縁膜、１４１…第７のエッチングストッパー膜、１４２…第７の層間絶縁膜、１４３…密着層（バリア層）、１４４…パッシベーション膜、１４５，２４５…第４のエッチングストッパー膜、１４６，２４６…第４の層間絶縁膜、１４７，２４７…第５のエッチングストッパー膜、１４８，２４８…第５の層間絶縁膜、１４９，２４９…密着層（バリア層）、１５０ａ，１５０ｂ…Ｃｕ配線[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device reduced to a CSP (Chip Size Package) level and a method of manufacturing the same.
[0002]
[Prior art]
In recent years, with the miniaturization of mobile phones and information terminal devices, the size and weight of components mounted on printed circuit boards and the like have been required to be reduced. Required.
Therefore, recently, a through-electrode type three-dimensional stacked CSP type semiconductor device has been proposed. This semiconductor device is manufactured as follows.
[0003]
Vertical thin and deep holes (depth 70 to 100 μm / thickness about 30 μm) reaching the silicon substrate from the surface of the semiconductor chip are formed by etching, and an insulating layer, a metal adhesion layer, a seed layer, and a By embedding a Cu layer or the like by plating, a through electrode is formed in the deep hole, and further, the through electrode is caught from the back surface by grinding or etching to manufacture a semiconductor chip. The semiconductor chips manufactured as described above are three-dimensionally stacked, and the semiconductor chips thus stacked are connected to each other by through electrodes, thereby achieving conduction of each semiconductor chip. Then, these stacked semiconductor chips are arranged on an interposer substrate, and sealed with a resin together with the upper surface of the interposer substrate, whereby a three-dimensional stacked CSP type semiconductor device of a through-electrode type is manufactured.
[0004]
[Problems to be solved by the invention]
However, such a CSP type semiconductor device is formed by laminating a plurality of semiconductor chips of the same size with through electrodes formed at the same position, and is not suitable for stacking a plurality of semiconductor chips of different sizes. Yes, it was difficult.
[0005]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device capable of easily stacking semiconductor chips of different sizes and a method of manufacturing the same.
[0006]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device according to the present invention includes a first semiconductor chip arranged face-down on a front surface of a substrate, and the first semiconductor chip arranged face-down on a back surface of the first semiconductor chip. Is a semiconductor device in which a second semiconductor chip having a different size is arranged,
A contact pad formed on the first semiconductor chip and formed on the same layer as a lowermost wiring layer;
Connecting means formed on the contact pad,
A first electrode extraction pad formed on the connection means;
A first conductive post formed on the first electrode extraction pad and exposed from a surface of the first semiconductor chip;
A hole formed on the back surface of the first semiconductor chip, formed at a position shifted from a position facing the first conductive post, and formed under the contact pad;
A second electrode extraction pad formed on the second semiconductor chip;
A second conductive post formed on the second electrode extraction pad, exposed from the surface of the second semiconductor chip, inserted into the hole, and connected to the contact pad;
A wiring pattern formed on the surface of the substrate and connected to the first conductive post;
A resin in which first and second semiconductor chips are sealed on the surface of the substrate;
External terminals for mounting formed on the back surface of the substrate and electrically connected to the wiring pattern.
[0007]
According to the semiconductor device, the hole is formed on the back surface of the first semiconductor chip at a position shifted from the position facing the conductive post. By forming the holes shifted from the position facing the conductive post in this way, the degree of freedom of layout is increased, and the second semiconductor chip having a size different from that of the first semiconductor chip is formed by face-down bonding to the first semiconductor chip. This facilitates stacking on the back surface of the semiconductor chip. That is, semiconductor chips of different sizes can be easily stacked.
[0008]
Further, in the semiconductor device according to the present invention, it is possible that the shape in the hole and the outer shape of the conductive post are polygons of pentagon or more.
Further, in the semiconductor device according to the present invention, the contact pad and the second conductive post may be connected via a solder ball, a silver paste, or a gold paste.
[0009]
A method of manufacturing a semiconductor device according to the present invention includes a substrate having a wiring pattern formed on a front surface, and mounting external terminals formed on a back surface and electrically connected to the wiring pattern, and a front surface of the substrate. A first semiconductor chip arranged face-down above, a second semiconductor chip different in size from the first semiconductor chip arranged face-down on the back surface of the first semiconductor chip, A method for manufacturing a semiconductor device comprising:
Forming a contact pad on the same layer as the lowermost wiring layer of the first semiconductor chip region, forming connection means on the contact pad, forming a first electrode extraction pad on the connection means, A first conductive post exposed from a surface of the first semiconductor chip region is formed on a first electrode extraction pad, and a first conductive post facing the first conductive post is formed on a back surface of the first semiconductor chip region. Forming a first semiconductor chip by exposing the contact pad by forming a hole at a position deviated from a position to be formed by etching or laser processing;
Forming a second electrode take-out pad in the second semiconductor chip region, and forming a second conductive post exposed from the surface of the second semiconductor chip region on the second electrode take-out pad; Producing a second semiconductor chip by
Disposing the second semiconductor chip face down on the back surface of the first semiconductor chip, inserting the second conductive post into the hole, and connecting the second conductive post to the contact pad; Arranging the first semiconductor chip face-down on the surface of a substrate, and connecting the first conductive post to the wiring pattern;
Sealing the first and second semiconductor chips with a resin on the surface of the substrate.
[0010]
In the method of manufacturing a semiconductor device according to the present invention, in the etching, a mask pattern is formed on a back surface of the first semiconductor chip, and a single crystal Si portion of the first semiconductor chip is formed using the mask pattern as a mask. Preferably, the hole is formed by wet etching using an alkaline aqueous solution.
[0011]
In the method of manufacturing a semiconductor device according to the present invention, when the second conductive post is connected to the contact pad, a silver paste or a gold paste is transferred to the contact pad in the hole using an inkjet printer mechanism. In addition, it is also possible to connect the second conductive post to the contact pad via the silver paste or the gold paste.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is a sectional view schematically showing a semiconductor device according to an embodiment of the present invention.
This semiconductor device has an interposer substrate 1, and a wiring pattern 2 is formed on an upper surface of the interposer substrate 1. Pads 4 are formed on the lower surface of the interposer substrate 1, and solder bumps 3 as external terminals for mounting are arranged below the pads 4. The solder bump 3 is connected to a pad 4, and the pad 4 is electrically connected to the wiring pattern 2 via a connection member 5.
[0013]
A first semiconductor chip 6 is arranged on the upper surface of the interposer substrate 1 by face-down bonding. Under the active surface (lower surface) of the first semiconductor chip 6, an electrode take-out pad 7a is arranged. Under the electrode take-out pad 7a, a metal post (conductive post) 8a as an external terminal is formed. I have. The metal post 8a is connected to the wiring pattern 2 of the interposer substrate 1.
[0014]
A contact pad 12a is arranged on the electrode take-out pad 7a via a connection means 13a dedicated to drawing out to the back surface. The rear surface of the first semiconductor chip 6 (the surface opposite to the active surface) is adjacent to a position shifted from a position facing the metal post 8a (that is, a position not facing the metal post 8a or a position facing the metal post 8a). (A position), a hole (deep hole) 6a is formed. The contact pad 12a is exposed by the hole 6a. Note that the metal post 8a may be arranged in a region where no element is provided. By keeping the distance between the metal post and the element in this way, damage to the device can be avoided.
[0015]
A second semiconductor chip 9 is arranged on the back surface of the first semiconductor chip 6 by face-down bonding. The second semiconductor chip 9 is a chip different in size from the first semiconductor chip 6. Under the active surface (lower surface) of the second semiconductor chip 9, an electrode take-out pad 7b is arranged. Under the electrode take-out pad 7b, a metal post (conductive post) 8b as an external terminal is formed. I have. The metal post 8b is connected to the contact pad 12a exposed by the hole (deep hole) 6a of the first semiconductor chip 6. A contact pad 12b is arranged on the electrode take-out pad 7b via a connection means 13b dedicated to drawing out to the back surface. A hole 6a is formed on the back surface of the second semiconductor chip 9 at a position shifted from a position facing the metal post 8b (that is, a position not facing the metal post 8b or a position adjacent to the position facing the metal post 8b). I have. The contact pad 12b is exposed by the hole 6a. Note that the metal post 8b may be arranged in a region where no element is provided.
[0016]
A third semiconductor chip 10 is arranged on the back surface of the second semiconductor chip 9 by face-down bonding. The third semiconductor chip 10 is a chip different in size from the second semiconductor chip 9. Below the active surface (lower surface) of the third semiconductor chip 10, an electrode take-out pad 7c is arranged. Under the electrode take-out pad 7c, a metal post (conductive post) 8c as an external terminal is formed. I have. The metal post 8c is connected to the contact pad 12b exposed by the hole (deep hole) 6a of the second semiconductor chip 9.
[0017]
On the upper surface of the interposer substrate 1, the first to third semiconductor chips 6, 9, 10 and the metal posts 8a to 8c are molded with a sealing resin 11.
In the present embodiment, the metal posts 8a to 8c are used, but a conductive post made of a conductive material other than metal can be used.
[0018]
Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIG. FIG. 2 is a partially enlarged cross-sectional view showing the vicinity of metal posts and contact pads of the first to third semiconductor chips shown in FIG.
First, as shown in FIG. 2, a first semiconductor substrate (semiconductor wafer) 114 is prepared. Inside the first semiconductor substrate 114, a semiconductor element such as a MOS transistor, various metal wirings electrically connected to the semiconductor element, an interlayer insulating film, and the like are formed.
[0019]
Next, an adhesion layer (barrier layer) is formed on the first semiconductor substrate 114 by sputtering, and a first Al alloy film is deposited on the adhesion layer. Next, by patterning the first Al alloy film and the adhesion layer, the first Al alloy wiring 112a as the lowermost wiring layer and the contact pad 12a are formed on the first semiconductor substrate 114.
Next, a first interlayer insulating film 115 made of a silicon oxide film is formed on the first Al alloy wiring 112a and the contact pad 12a by a CVD (Chemical Vapor Deposition) method. Next, by etching the first interlayer insulating film 115, a connection hole located on each of the first Al alloy wiring 112a and the contact pad 12a is formed in the first interlayer insulating film 115.
[0020]
Next, an adhesion layer (not shown) made of Ti, Ta, W or the like or an alloy thereof or a nitride film thereof is sputtered in the connection holes and on the first interlayer insulating film 115, and a W film is formed by a CVD method. accumulate. Next, the W film and the adhesive layer present on the first interlayer insulating film 115 are polished and removed by CMP (chemical mechanical polishing). Thus, W plugs 116a and 116b in which a W film is embedded are formed in the connection holes. W plug 116a is electrically connected to contact pad 12a, and W plug 116b is electrically connected to first Al alloy wiring 112a.
[0021]
After that, a second Al alloy film is deposited on the W plugs 116a and 116b and the first interlayer insulating film 115 by sputtering, and the second Al alloy film is patterned to form a film on the W plugs 116a and 116b. Are formed second Al alloy wirings 117a and 117b.
Next, a second interlayer insulating film 118 made of a silicon oxide film is formed on the second Al alloy wirings 117a and 117b and the first interlayer insulating film 115 by a CVD method. Next, by etching the second interlayer insulating film 118, a connection hole located on each of the second Al alloy wirings 117a and 117b is formed in the second interlayer insulating film 118.
[0022]
Next, an adhesion layer (not shown) made of Ti, Ta, W or the like or an alloy thereof or a nitride film thereof is sputtered in the connection holes and on the second interlayer insulating film 118, and a W film is formed by a CVD method. accumulate. Next, the W film and the adhesive layer existing on the second interlayer insulating film 118 are polished and removed by CMP. As a result, W plugs 119a and 119b in which a W film is embedded are formed in the connection holes. W plug 119a is electrically connected to second Al alloy wiring 117a, and W plug 119b is electrically connected to second Al alloy wiring 117b.
[0023]
Thereafter, a third Al alloy film is deposited on the W plugs 119a and 119b and the second interlayer insulating film 118 by sputtering, and the third Al alloy film is patterned, thereby forming a film on the W plugs 119a and 119b. Are formed with third Al alloy wirings 120a and 120b. Third Al alloy wirings 120a and 120b are electrically connected to W plugs 119a and 119b, respectively.
[0024]
Next, a third interlayer insulating film 121 made of a silicon oxide film is formed on the third Al alloy wirings 120a and 120b and the second interlayer insulating film 118 by a CVD method. Next, by etching the third interlayer insulating film 121, a connection hole located on each of the third Al alloy wirings 120a and 120b is formed in the third interlayer insulating film 121.
[0025]
Next, an adhesion layer made of Ti, Ta, W or the like or an alloy thereof or a nitride film thereof is sputtered in the connection holes and on the third interlayer insulating film 121, and a W film is deposited by a CVD method. Next, the W film and the adhesive layer present on the third interlayer insulating film 121 are polished and removed by CMP. As a result, W plugs 122a and 122b in which a W film is embedded are formed in the connection holes. W plug 122a is electrically connected to third Al alloy wiring 120a, and W plug 122b is electrically connected to third Al alloy wiring 120b.
[0026]
Thereafter, a fourth Al alloy film is deposited on the W plugs 122a and 122b and the third interlayer insulating film 121 by sputtering, and the fourth Al alloy film is patterned, thereby forming a film on the W plugs 122a and 122b. Are formed with fourth Al alloy wirings 123a and 123b. Fourth Al alloy wirings 123a and 123b are electrically connected to W plugs 122a and 122b, respectively.
[0027]
Next, an insulating film 126 made of a silicon oxide film is formed on the fourth Al alloy wirings 123a and 123b and the third interlayer insulating film 121 by a CVD method. Next, by etching the insulating film 126, a connection hole located on each of the fourth Al alloy wirings 123a and 123b is formed in the insulating film 126.
Next, an adhesion layer of Cr, TiW, or the like is formed in the connection hole and on the insulating film 126 by sputtering, and a Cu seed layer is formed on the adhesion layer by sputtering. Next, a resist (not shown) is formed on the Cu seed layer, and Cu is selectively plated using the resist as a mask to form a lead-out rewiring layer. It is preferable that the thickness of the rewiring layer be larger than that of the Al alloy wiring. Thereby, the assembling strength can be increased, and the reliability can be improved.
[0028]
Next, a new resist (not shown) is formed on the redistribution layer, and a thick Cu layer is selectively plated using this resist as a mask to form a metal post (Cu post) 8a. The thickness and size of the metal post made of a Cu plating film can be controlled relatively easily. Next, a dissimilar metal cap 125 made of Ni or Au is formed on the metal post 8a by a plating method. Next, after the resist is peeled off, the seed layer and the adhesion layer are removed by etching using the rewiring layer as a mask, thereby forming an electrode extraction pad 7a composed of separated rewiring. The electrode extraction pad 7a is electrically connected to the fourth Al alloy wirings 123a and 123b.
[0029]
In this way, the electrode take-out pad 7a is electrically connected to the contact pad 12a via the connection means 13a dedicated to drawing out to the back surface. The connecting means 13a includes W plugs 116a, 119a, 122a and second to fourth Al alloy wirings 117a, 120a, 123a. However, the connection means 13a for exclusive use of the drawer having such a configuration is merely an example, and can be implemented by appropriately changing. For example, the portion of the W plug can be made of an Al alloy film.
[0030]
Next, the entire surface including the metal post 8a is covered with a protective tape (not shown), and the back surface of the semiconductor wafer 114 is ground to a predetermined thickness. Next, a photosensitive polyimide film (not shown) is applied on the back surface of the semiconductor wafer 114, and the polyimide film is exposed and developed to form a hole at a position facing the metal post 8a on the back surface side of the wafer 114. A polyimide pattern having a portion is formed.
[0031]
Then, using this polyimide pattern as a mask, the single-crystal Si portion is wet-etched or ₂ Gas, HBr gas, SF ₆ Dry etching is performed using a gas or a mixed gas thereof. As a result, a deep hole 6a is formed on the back surface of the wafer 114, and the contact pad 12a is exposed by the deep hole 6a. After the metal posts 8a are formed on the chip surface at the wafer level and the deep holes 6a are formed on the chip back surface, the electrical characteristics are checked. Thereafter, the wafer is divided into chips in a dicing process. Thus, the first semiconductor chip 6 is formed.
[0032]
As described above, when the single-crystal Si portion is wet-etched, a tapered hole is formed. Therefore, the arrangement margin of the metal post can be increased, and short-circuit between Si and the metal post can be prevented. Therefore, the yield can be improved.
[0033]
In the present embodiment, when forming the deep hole 6a, a polyimide film is used as an etching mask. However, the present invention is not limited to this, and other etching masks, for example, a thick photosheet using a double-sided aligner are used. May be used as a mask, a hard mask such as an oxide film may be used, or deep holes may be formed by another processing method, for example, using a laser. However, when a hard mask such as an oxide film is used, the number of steps is increased by a photolithography step and an etching step for patterning the hard mask. When a deep hole is formed by using a laser, it is possible to perform processing without using a mask.
[0034]
Next, the second semiconductor chip 9 is manufactured using substantially the same method as the first semiconductor chip 6.
After that, the third semiconductor chip 10 is manufactured by the following method.
A semiconductor substrate (semiconductor wafer) 214 is prepared, and a first Al alloy wiring 212a as a lowermost wiring layer is formed on the semiconductor substrate 214.
[0035]
Next, a first interlayer insulating film 215 made of a silicon oxide film is formed on the first Al alloy wiring 212a by a CVD method. Next, by etching the first interlayer insulating film 215, a connection hole located on the first Al alloy wiring 212a is formed in the first interlayer insulating film 215.
Next, a W plug 216b in which a W film is embedded in the connection hole is formed. W plug 216b is electrically connected to first Al alloy wiring 212a.
[0036]
After that, a second Al alloy wiring 217b is formed on the W plug 216b and the first interlayer insulating film 215. Next, a second interlayer insulating film 218 made of a silicon oxide film is formed on the second Al alloy wiring 217b and the first interlayer insulating film 215 by a CVD method. Next, a connection hole located on the second Al alloy wiring 217b is formed in the second interlayer insulating film 218.
[0037]
Next, a W plug 219b in which a W film is embedded in the connection hole is formed. W plug 219b is electrically connected to second Al alloy wiring 217b. Thereafter, a third Al alloy wiring 220b is formed on the W plug 219b and the second interlayer insulating film 218. Third Al alloy wiring 220b is electrically connected to W plug 219b.
[0038]
Next, a third interlayer insulating film 221 made of a silicon oxide film is formed on the third Al alloy wiring 220b and the second interlayer insulating film 218 by a CVD method. Next, a connection hole located on the third Al alloy wiring 220b is formed in the third interlayer insulating film 221. Next, a W plug 222b in which a W film is embedded in the connection hole is formed. W plug 222b is electrically connected to third Al alloy wiring 220b.
[0039]
Thereafter, an electrode extraction pad 7c is formed on the W plug 222b and the third interlayer insulating film 221. The electrode extraction pad 7c is electrically connected to the W plug 222b.
Next, a passivation film 226 made of a silicon nitride film is formed on the entire surface including the electrode extraction pad 7c by the CVD method. Next, by etching the passivation film 226, an opening portion located on the electrode extraction pad 7c is formed in the passivation film 226.
[0040]
Next, an adhesion layer 223 made of a refractory metal such as Ti, Ta, W, or the like, an alloy thereof, or a nitride film thereof is formed in the opening and on the passivation film 226 by sputtering. Next, a Cu seed layer 224 is sputtered on the adhesion layer 223.
Thereafter, a photoresist film (not shown) is applied or a photo film (not shown) is applied on the Cu seed layer 224 and the adhesion layer 223, and these are exposed and developed, so that the Cu seed layer 224 is exposed. Is formed with a resist pattern in which a post region is opened. Next, a Cu layer is formed by selective plating on the Cu seed layer 224 in the opening using the resist pattern as a mask. Thus, a metal post 8c made of a Cu layer is formed on the Cu seed layer. Next, a dissimilar metal cap 225 made of Ni or Au is formed on the metal post 8c by plating. Next, after removing the resist pattern, the adhesion layer 223 is etched using the metal posts 8c and the Cu seed layer 224 as a mask.
[0041]
Next, the back surface of the semiconductor wafer 214 is ground to a predetermined thickness by a method similar to that used for manufacturing the first semiconductor chip, the electrical characteristics are checked, and the wafer is divided into chips in a dicing process. I do. Thus, the third semiconductor chip 10 is manufactured. However, no deep hole 6a is formed on the back surface of the third semiconductor chip 10.
[0042]
Thereafter, the first to third semiconductor chips 6, 9, and 10 are stacked and stacked. That is, as shown in FIG. 1, the first to third semiconductor chips 6, 9, and 10 are stacked, and the metal post 8 b of the second semiconductor chip 9 is inserted into the hole 6 a of the first semiconductor chip 6, The metal post 8b is connected to the contact pad 12a of the first semiconductor chip, the metal post 8c of the third semiconductor chip 10 is inserted into the hole 6a of the second semiconductor chip 9, and the metal post 8c is To the contact pads 12b of the semiconductor chip. FIG. 2 shows a state in which the contact pads 12a and 12b and the metal posts 8b and 8c are connected. Note that the adhesion layer (barrier layer) formed below the contact pad 12 is preferably removed when the metal post is bonded by low-temperature eutectic with Al or the like. In addition, if an insulating adhesive or an adhesive sheet (not shown) is arranged between the semiconductor chips 6, 9, 10, stress buffering between the chips, reinforcement or prevention of water intrusion can be prevented, and reliability can be improved.
[0043]
Next, the interposer substrate 1 shown in FIG. 1 is prepared, and the metal posts 8a of the first semiconductor chip 6 are connected to the wiring patterns 2 of the interposer substrate 1. Next, the upper surfaces of the first to third semiconductor chips 6, 9, 10 and the interposer substrate 1 are molded with a sealing resin 11. Next, the solder bumps 3 are attached to the pads 4 on the lower surface of the interposer substrate 1. Thus, a semiconductor device is formed.
[0044]
According to the above-described embodiment, the back surface of the first semiconductor chip 6 is located at a position shifted from the position facing the metal post 8a, that is, at a position not facing the metal post 8a or a position adjacent to the position facing the metal post 8a. A hole 6a is formed. By forming the hole 6a shifted from the position facing the metal post 8a in this manner, the degree of freedom of layout is increased, and the second semiconductor chip 9 different in size from the first semiconductor chip 6 is face-down bonded. Accordingly, it is possible to stack on the back surface of the first semiconductor chip 6. Also, in the second semiconductor chip 9, the holes 6 a are formed so as to be shifted from the position facing the metal posts 8 b, so that the degree of freedom in layout is increased, and the third semiconductor chip 9 is different in size from the second semiconductor chip 9. The semiconductor chips 10 can be stacked on the back surface of the second semiconductor chip by face-down bonding. Therefore, semiconductor chips of different sizes can be easily stacked.
[0045]
In the present embodiment, the contact pads 12a and 12b are formed in the first and second semiconductor chips 6 and 9 in the same layer as the lowermost wiring layer above the semiconductor substrates 114 and 214, and the contact pads 12a and 12b are formed. Connection means 13a, 13b exclusively for drawing out to the back surface are formed on the upper surface, and pads 7a, 7b for taking out electrodes are formed on the connection means, and metal posts 8a, 8b as external terminals are provided on the pad for taking out electrodes. Has formed. Therefore, when providing the deep hole 6a on the back surface of the semiconductor substrate, the semiconductor substrate may be etched until the contact pad is exposed, and the insulating film above the contact pad 1 does not need to be etched. Therefore, it is possible to reduce the number of steps and types of insulating film opening steps, and it is possible to prevent eaves of the interlayer insulating film from being generated by side etching of the Si substrate unlike a conventional semiconductor device. Therefore, the deep hole 6a can be etched with high dimensional accuracy and shape accuracy, and the processing margin can be increased. Therefore, the yield can be improved and the cost can be reduced.
[0046]
Further, in the present embodiment, the contact pads 12a and 12b are connected to the metal posts 8a and 8b by the connection means 13 exclusively for drawing out to the back surface and the electrode extracting pad 7. Therefore, the metal post 8b of the second semiconductor chip 9 can be directly connected to the contact pad 12a in the deep hole 6a of the first semiconductor chip 6, and the contact pad 12a in the deep hole 6a of the second semiconductor chip 9 can be connected. The metal post 8c of the third semiconductor chip 10 can be directly connected to the pad 12b. That is, a deep hole 6a reaching the contact pad from the back surface of the semiconductor chip can be formed, and the metal posts on the other semiconductor chip surface can be stacked so as to contact the contact pad. Therefore, it is possible to form a stacked three-dimensional CSP in which the semiconductor chips are stacked in the same direction while maintaining conduction between the first to third semiconductor chips.
[0047]
In the above embodiment, the metal posts are formed on the first to third semiconductor chips 6, 9, and 10 by a plating film. However, the present invention is not limited to this. It is also possible to form a metal post on the chip by solder balls.
Further, in the present embodiment, a semiconductor device in which three semiconductor chips are stacked on the interposer substrate 1 is described. However, a semiconductor device in which two or four or more semiconductor chips are stacked on the interposer substrate may be used. It is possible.
[0048]
FIG. 3 is a cross-sectional view showing another method of manufacturing the semiconductor device shown in FIG. 1, and FIG. 3 is a partially enlarged view of the vicinity of a metal post and a contact pad of the first semiconductor chip shown in FIG. It is sectional drawing.
First, a substrate similar to the semiconductor substrate (semiconductor wafer) 114 shown in FIG. 2 is prepared.
[0049]
Next, a first etching stopper film 129 made of, for example, a silicon nitride film is formed on the semiconductor substrate 114 by a CVD method, and a first interlayer made of a silicon oxide film is formed on the first etching stopper film 129 by a CVD method. An insulating film 130 is formed. Next, the first interlayer insulating film 130 and the first etching stopper film 129 are etched. Thereby, a wiring groove and a pad groove are formed in the first interlayer insulating film 130.
[0050]
Next, an adhesion layer (barrier layer) 131 made of TaN, TiW or TiN is formed by sputtering in the wiring groove, the pad groove, and on the first interlayer insulating film 130. Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 131 by sputtering. Next, a Cu layer is formed on the Cu seed layer in the wiring groove and the pad groove by an electrolytic plating method.
[0051]
After that, the Cu layer, the Cu seed layer, and the adhesion layer 131 existing on the first interlayer insulating film 130 are polished and removed by the CMP method. As a result, the Cu layer is buried in the wiring groove and the pad groove of the first interlayer insulating film 131, and the Cu wiring 132a, which is the lowermost wiring layer, is formed in the wiring groove. A contact pad 132b is formed therein. This contact pad 132b corresponds to the contact pad 12a shown in FIG.
[0052]
Next, a second etching stopper film 133 made of, for example, a silicon nitride film is formed on the contact pad 132b and the Cu wiring 132a by a CVD method. Next, a second interlayer insulating film 134 made of a silicon oxide film is deposited on the second etching stopper film 133 by the CVD method, and a third interlayer insulating film 134 made of the silicon nitride film is formed on the second interlayer insulating film 134 by the CVD method. An etching stopper film 135 is formed. Thereafter, a third interlayer insulating film 136 made of a silicon oxide film is deposited on the third etching stopper film 135.
[0053]
Next, the third interlayer insulating film 136, the third etching stopper film 135, and the second interlayer insulating film 134 are etched. As a result, connection holes are formed in the second and third interlayer insulating films 134 and 136 and the etching stopper film 135. Thereafter, the third interlayer insulating film 136 is etched using the second and third etching stopper films 133 and 135 as stoppers. Thus, a wiring groove is formed in the third interlayer insulating film 136, and the wiring groove is connected to the connection hole.
[0054]
Next, after the second and third etching stopper films 133 and 135 are etched, an adhesion layer (barrier layer) 137 is formed in the connection hole, the wiring groove, and the third interlayer insulating film 136 by sputtering. . Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 137 by sputtering. Next, a Cu layer is formed on the Cu seed layer, in the wiring groove, and in the connection hole by electrolytic plating.
[0055]
Thereafter, the Cu layer, the Cu seed layer, and the adhesion layer 137 existing on the third interlayer insulating film 136 are polished and removed by the CMP method. As a result, the Cu layer is buried in the connection holes of the second interlayer insulating film 134 and in the wiring grooves of the third interlayer insulating film 136, and Cu wirings 138a and 138b are formed in the wiring grooves.
[0056]
Next, a fourth etching stopper film 145 made of, for example, a silicon nitride film is formed on the Cu wirings 138a and 138b by a CVD method. Next, a fourth interlayer insulating film 146 made of a silicon oxide film is deposited on the fourth etching stopper film by a CVD method, and a fifth etching made of a silicon nitride film is formed on the fourth interlayer insulating film 146 by a CVD method. A stopper film 147 is formed. Thereafter, a fifth interlayer insulating film 148 made of a silicon oxide film is deposited on the fifth etching stopper film 147.
[0057]
Next, the fifth interlayer insulating film 148, the fifth etching stopper film 147, and the fourth interlayer insulating film 146 are etched. As a result, connection holes are formed in the fourth and fifth interlayer insulating films 146 and 148 and the etching stopper film 147. After that, the fifth interlayer insulating film is etched using the fourth and fifth etching stopper films as stoppers. Thereby, a wiring groove is formed in the fifth interlayer insulating film, and the wiring groove is connected to the connection hole.
[0058]
Next, after the fourth and fifth etching stopper films 145 and 147 are etched, an adhesion layer (barrier layer) 149 is formed in the connection hole, the wiring groove, and the fifth interlayer insulating film 148 by sputtering. . Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 149 by sputtering. Next, a Cu layer is formed on the Cu seed layer, in the wiring groove, and in the connection hole by electrolytic plating.
[0059]
Thereafter, the Cu layer, the Cu seed layer, and the adhesion layer 149 existing on the fifth interlayer insulating film 148 are polished and removed by the CMP method. As a result, the Cu layer is buried in the connection holes of the fourth interlayer insulating film 146 and in the wiring grooves of the fifth interlayer insulating film 148, and Cu wirings 150a and 150b are formed in the wiring grooves. In this way, the connection means 13a dedicated to drawing out to the back surface is formed on the contact pad 132b.
[0060]
Next, a sixth etching stopper film 139 made of a silicon nitride film is formed on the entire surface including the Cu wirings 150a and 150b by a plasma CVD method. Next, a sixth interlayer insulating film 140 made of a silicon oxide film is deposited on the sixth etching stopper film 139 by the CVD method, and a seventh interlayer insulating film 140 made of the silicon nitride film is formed on the sixth interlayer insulating film 140 by the CVD method. An etching stopper film 141 is formed. Thereafter, a seventh interlayer insulating film 142 made of a silicon oxide film is deposited on the seventh etching stopper film 141.
[0061]
Next, the fifth interlayer insulating film 142, the seventh etching stopper film 141, and the sixth interlayer insulating film 140 are etched. As a result, connection holes are formed in the sixth and seventh interlayer insulating films 140 and 142 and the etching stopper film 141. Thereafter, the seventh interlayer insulating film 142 is etched using the sixth and seventh etching stopper films 139 and 141 as stoppers. Thus, a pad groove is formed in the seventh interlayer insulating film 142, and the pad groove is connected to the connection hole.
[0062]
Next, after etching the sixth and seventh etching stopper films 139 and 141, an adhesion layer (barrier layer) 143 is formed by sputtering in the connection hole, in the pad groove, and on the seventh interlayer insulating film 142. . Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 143 by sputtering. Next, a Cu layer is formed on the Cu seed layer, in the pad groove, and in the connection hole by an electrolytic plating method.
[0063]
Thereafter, the Cu layer, the Cu seed layer, and the adhesion layer 143 present on the seventh interlayer insulating film 142 are polished and removed by the CMP method. As a result, the Cu layer is buried in the connection hole of the sixth interlayer insulating film 140 and the pad groove of the seventh interlayer insulating film 142, and the electrode extraction pad 7a is formed in the pad groove. The electrode extraction pad 7a is electrically connected to the connection means 13a and also electrically connected to the Cu wiring 150a.
[0064]
Next, a passivation film 144 made of a silicon nitride film is formed on the entire surface including the electrode extraction pad 7a by a CVD method. Next, by etching the passivation film 144, an opening located on the electrode extraction pad 7a is formed in the passivation film 144. Next, an adhesion layer 123 made of a refractory metal such as Ti, Ta, W or the like, an alloy thereof, or a nitride film thereof is formed in the opening and on the passivation film 144 by sputtering. Next, a Cu seed layer 124 is sputtered continuously on the adhesion layer 123.
[0065]
Thereafter, a photoresist film (not shown) is applied on the Cu seed layer 124 and the adhesion layer 123, or a photo film (not shown) is applied, and these are exposed and developed, so that the Cu seed layer 124 is exposed. Is formed with a resist pattern in which a post region is opened. Next, using this resist pattern as a mask, a Cu layer is formed by selective plating on the Cu seed layer 124 in the opening. As a result, a metal post 8a made of a Cu layer is formed on the Cu seed layer. Next, a dissimilar metal cap 125 made of Ni or Au is formed on the metal post 8a by a plating method. Next, after removing the resist pattern, the adhesion layer 123 is etched using the metal posts 8a and the Cu seed layer 124 as a mask.
[0066]
Next, the back surface of the semiconductor wafer 114 is ground to a predetermined thickness. Next, in the same manner as in the embodiment, a deep hole 6a is formed on the back surface of the wafer 114, and the adhesive layer 131 below the contact pad 132b is exposed by the deep hole 6a. Next, electrical characteristics are checked, and the wafer is divided into chips in a dicing process. Thus, the first semiconductor chip 6 is manufactured.
[0067]
Next, the second semiconductor chip 9 is manufactured using substantially the same method as the first semiconductor chip 6.
After that, the third semiconductor chip 10 is manufactured by the following method.
A substrate similar to the semiconductor substrate (semiconductor wafer) 114 shown in FIG. 2 is prepared.
[0068]
Next, a first etching stopper film 229 is formed on the semiconductor substrate 114 by a CVD method, and a first interlayer insulating film 230 is formed on the first etching stopper film 229 by a CVD method. Next, the first interlayer insulating film 230 and the first etching stopper film 229 are etched. Thus, a wiring groove and a pad groove are formed in the first interlayer insulating film 230.
[0069]
Next, an adhesion layer 231 is formed by sputtering in the wiring groove, the pad groove, and over the first interlayer insulating film 230. Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 231 by sputtering. Next, a Cu layer is formed on the Cu seed layer in the wiring groove and the pad groove by an electrolytic plating method.
[0070]
Thereafter, the Cu layer, the Cu seed layer, and the adhesion layer 231 existing on the first interlayer insulating film 230 are polished and removed by the CMP method. Thus, the Cu wiring 232a, which is the lowermost wiring layer, is formed in the first interlayer insulating film 231 wiring groove.
Next, a second etching stopper film 233 is formed on the Cu wiring 232a by a CVD method. Next, a second interlayer insulating film 234 is deposited on the second etching stopper film 233 by a CVD method, and a third etching stopper film 235 is formed on the second interlayer insulating film 234 by a CVD method. After that, a third interlayer insulating film 236 is deposited on the third etching stopper film 235.
[0071]
Next, the third interlayer insulating film 236, the third etching stopper film 235, and the second interlayer insulating film 234 are etched. As a result, connection holes are formed in the second and third interlayer insulating films 234 and 236 and the etching stopper film 235. After that, the third interlayer insulating film 236 is etched using the second and third etching stopper films 233 and 235 as stoppers. Thus, a wiring groove is formed in the third interlayer insulating film 236, and the wiring groove is connected to the connection hole.
[0072]
Next, after the second and third etching stopper films 235 and 235 are etched, an adhesion layer 237 is formed by sputtering in the connection holes, in the wiring grooves, and on the third interlayer insulating film 236. Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 237 by sputtering. Next, a Cu layer is formed on the Cu seed layer, in the wiring groove, and in the connection hole by electrolytic plating.
[0073]
Thereafter, the Cu layer, the Cu seed layer, and the adhesion layer 237 existing on the third interlayer insulating film 236 are polished and removed by the CMP method. As a result, the Cu wiring 238a is formed in the wiring groove of the second interlayer insulating film 234.
Next, a fourth etching stopper film 245 is formed on the Cu wiring 238a. Next, a fourth interlayer insulating film 246 is deposited over the fourth etching stopper film, and a fifth etching stopper film 247 is formed over the fourth interlayer insulating film 246. After that, a fifth interlayer insulating film 248 is deposited on the fifth etching stopper film 247.
[0074]
Next, the fifth interlayer insulating film 248, the fifth etching stopper film 247, and the fourth interlayer insulating film 246 are etched. As a result, connection holes are formed in the fourth and fifth interlayer insulating films 246 and 248 and the etching stopper film 247. After that, the fifth interlayer insulating film is etched using the fourth and fifth etching stopper films as stoppers. Thus, a pad groove is formed in the fifth interlayer insulating film, and the pad groove is connected to the connection hole.
[0075]
Next, after the fourth and fifth etching stopper films 245 and 247 are etched, an adhesion layer 249 is formed in the connection hole, the pad groove, and the fifth interlayer insulating film 248 by sputtering. Next, a Cu seed layer (not shown) for electrolytic plating is formed on the adhesion layer 249 by sputtering. Next, a Cu layer is formed on the Cu seed layer, in the pad groove, and in the connection hole by an electrolytic plating method.
[0076]
After that, the Cu layer, the Cu seed layer, and the adhesion layer 249 existing on the fifth interlayer insulating film 248 are polished and removed by the CMP method. As a result, the Cu layer is buried in the connection holes of the fourth interlayer insulating film 246 and in the pad grooves of the fifth interlayer insulating film 148, and the electrode extraction pads 7c are formed in the pad grooves.
Next, a passivation film 244 made of a silicon nitride film is formed on the entire surface including the electrode extraction pad 7c. Next, by etching the passivation film 244, an opening is formed in the passivation film 244 on the electrode extraction pad 7c. Next, an adhesion layer 223 is formed in the opening and on the passivation film 244 by sputtering. Next, a Cu seed layer 224 is sputtered on the adhesion layer 223.
[0077]
Thereafter, a photoresist film (not shown) is applied or a photo film (not shown) is applied on the Cu seed layer 224 and the adhesion layer 223, and these are exposed and developed, so that the Cu seed layer 224 is exposed. Is formed with a resist pattern in which a post region is opened. Next, a Cu layer is formed by selective plating on the Cu seed layer 224 in the opening using the resist pattern as a mask. Thus, a metal post 8c made of a Cu layer is formed on the Cu seed layer. Next, a dissimilar metal cap 225 is formed on the metal post 8c by a plating method. Next, after removing the resist pattern, the adhesion layer 223 is etched using the metal posts 8c and the Cu seed layer 224 as a mask.
[0078]
Next, the back surface of the semiconductor wafer 114 is ground to a predetermined thickness. Next, electrical characteristics are checked, and the wafer is divided into chips in a dicing process.
Also in the above method, the same device as the semiconductor device shown in FIG. 1 can be manufactured, and the same function and effect can be obtained.
[0079]
FIG. 4 is a sectional view showing a first modification of the semiconductor chip of FIG. 3, and the same parts as those of FIG.
Each of the outer shape of the metal post 8a and the inner shape of the hole 6a is a polygonal prism having a pentagon or more, such as a hexagonal prism and an octagonal prism. The configuration other than this is the same as FIG.
[0080]
In the first modification, the same effect as that of the embodiment can be obtained.
In this modification, the outer shape of the metal post and the inner shape of the hole are each a polygonal prism having five or more angles, so that the barrier film and the seed layer can be satisfactorily wrapped around as compared with the case of a quadrangular prism. . As a result, it is possible to suppress the occurrence of poor formation of the metal posts. Further, even when the metal post and the hole are relatively displaced in the rotation direction during assembly, a short circuit can be prevented from occurring, and the yield and reliability can be improved.
[0081]
FIG. 5 is a sectional view showing a second modification of the semiconductor chip of FIG. 3, and the same parts as those of FIG.
The solder ball 14 is mounted on the metal post 8a, and the contact pad and the metal post are bonded using the solder ball 14. The configuration other than this is the same as FIG.
In the second modification, the same effect as that of the embodiment can be obtained.
In the present modified example, assembly becomes easy.
[0082]
Instead of the solder ball of the second modified example, solder plating (either electrolytic plating or electroless plating) such as Ag-Sn may be performed on the metal post 8a, and this solder plating may be welded to the contact pad 132b. good.
[0083]
FIG. 6 is a sectional view showing a third modification of the semiconductor chip of FIG. 3, and the same parts as those of FIG.
The Ag paste 15 or the Au paste is transferred to the contact pad 132b exposed from the back surface of the semiconductor chip in the hole 6a by using an ink jet printer mechanism, and the Ag paste 15 or the Au paste is bonded to the contact pad 132b. This bonding can be performed at a temperature close to room temperature. The configuration other than this is the same as FIG.
[0084]
In the third modification, the same effect as that of the embodiment can be obtained.
Further, in the present modification, since the ink jet printer mechanism is used, it is possible to transfer Ag paste or the like with high accuracy, it is possible to suppress occurrence of short circuit with Si in the hole due to protrusion of the Ag paste or the like, and the bonding strength is improved. Can be improved.
[0085]
The present invention is not limited to the above embodiment, but can be implemented with various modifications. For example, the above-described semiconductor device can be applied to various LSIs such as a memory and a logic. An example of mounting the semiconductor device is a printed circuit board of an electronic device. Wiring is patterned on the printed circuit board in accordance with a circuit of the semiconductor device. Mounted on
[Brief description of the drawings]
FIG. 1 is a sectional view schematically showing a semiconductor device according to an embodiment;
FIG. 2 is an enlarged sectional view of a metal post and a contact pad of the semiconductor chip of FIG. 1;
FIG. 3 is an enlarged sectional view of a metal post and a contact pad of the semiconductor chip of FIG. 1;
FIG. 4 is a sectional view showing a first modification of the semiconductor chip of FIG. 3;
FIG. 5 is a sectional view showing a second modification of the semiconductor chip of FIG. 3;
FIG. 6 is a sectional view showing a third modification of the semiconductor chip of FIG. 3;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Interposer board, 2 ... Wiring pattern, 3 ... Solder bump, 4 ... Pad, 5 ... Connection member, 6 ... First semiconductor chip, 6a ... Deep hole (hole), 7a-7c ... Electrode take-out pad, 8a- 8c: metal post, 9: second semiconductor chip, 10: third semiconductor chip, 11: sealing resin, 12a, 12b: contact pad, 13a, 13b: connecting means, 14: solder ball, 15: Ag paste , 112a, 212a... First Al alloy wiring, 114, 214... Semiconductor substrate (semiconductor wafer), 115, 215... First interlayer insulating film, 116a, 116b, 216b... W plug, 117a, 117b, 217b. .., A second interlayer insulating film, 119a, 119b, 219b... W plugs, 120a, 120b, 220b. Plug, 121, 221: third interlayer insulating film, 122a, 122b, 222b: W plug, 123, 223: adhesion layer, 124, 224: Cu seed layer, 125, 225: dissimilar metal cap, 126, 226: insulation Films, 129, 229: First etching stopper film, 130, 230: First interlayer insulating film, 131, 231: Adhesion layer (barrier layer), 132a, 232a: Cu wiring, 132b: Contact pad, 133, 233 ... Second etching stopper film, 134, 234 ... Second interlayer insulating film, 135, 235 ... Third etching stopper film, 136, 236 ... Third interlayer insulating film, 137, 237 ... Adhesion layer (barrier layer) 138a, 138b, 238a: Cu wiring, 139: sixth etching stopper film, 140: sixth interlayer insulating film, 1 DESCRIPTION OF SYMBOLS 1 ... Seventh etching stopper film, 142 ... Seventh interlayer insulating film, 143 ... Adhesion layer (barrier layer), 144 ... Passivation film, 145, 245 ... Fourth etching stopper film, 146, 246 ... Fourth Interlayer insulating films, 147, 247: fifth etching stopper film, 148, 248: fifth interlayer insulating film, 149, 249: adhesion layers (barrier layers), 150a, 150b: Cu wiring

Claims (6)

基板の表面上にフェイスダウンで第１の半導体チップが配置され、第１の半導体チップの裏面上にフェイスダウンで前記第１の半導体チップとは大きさの異なる第２の半導体チップが配置された半導体装置であって、
前記第１の半導体チップに形成され、最下層の配線層と同一層に形成された接触パッドと、
前記接触パッド上に形成された接続手段と、
前記接続手段上に形成された第１の電極取り出し用パッドと、
前記第１の電極取り出し用パッド上に形成され、前記第１の半導体チップ表面から露出した第１の導電ポストと、
前記第１の半導体チップの裏面に形成され、前記第１の導電ポストに対向する位置からずれた位置に形成され、前記接触パッド下に形成されたホールと、
前記第２の半導体チップに形成された第２の電極取り出し用パッドと、
前記第２の電極取り出し用パッド上に形成され、前記第２の半導体チップ表面から露出し且つ前記ホール内に挿入され、前記接触パッドに接続された第２の導電ポストと、
前記基板の表面に形成され、前記第１の導電ポストに接続された配線パターンと、
前記基板の表面上、第１及び第２の半導体チップが封止された樹脂と、
前記基板の裏面に形成され、前記配線パターンに電気的に接続された実装用外部端子と、を具備する半導体装置。A first semiconductor chip is arranged face down on the front surface of the substrate, and a second semiconductor chip having a size different from the first semiconductor chip is arranged face down on the back surface of the first semiconductor chip. A semiconductor device,
A contact pad formed on the first semiconductor chip and formed on the same layer as a lowermost wiring layer;
Connecting means formed on the contact pad,
A first electrode extraction pad formed on the connection means;
A first conductive post formed on the first electrode extraction pad and exposed from a surface of the first semiconductor chip;
A hole formed on the back surface of the first semiconductor chip, formed at a position shifted from a position facing the first conductive post, and formed under the contact pad;
A second electrode extraction pad formed on the second semiconductor chip;
A second conductive post formed on the second electrode extraction pad, exposed from the surface of the second semiconductor chip, inserted into the hole, and connected to the contact pad;
A wiring pattern formed on the surface of the substrate and connected to the first conductive post;
A resin in which first and second semiconductor chips are sealed on the surface of the substrate;
And a mounting external terminal formed on the back surface of the substrate and electrically connected to the wiring pattern. 前記ホール内の形状及び前記導電ポストの外形状が五角形以上の多角形である請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein a shape in the hole and an outer shape of the conductive post are pentagons or more. 前記接触パッドと前記第２の導電ポストとはハンダボール、銀ペースト又は金ペーストを介して接続されている請求項１又は２に記載の半導体装置。The semiconductor device according to claim 1, wherein the contact pad and the second conductive post are connected via a solder ball, a silver paste, or a gold paste. 表面に形成された配線パターンと、裏面に形成され、前記配線パターンに電気的に接続された実装用外部端子と、を有する基板と、前記基板の表面上にフェイスダウンで配置された第１の半導体チップと、前記第１の半導体チップの裏面上にフェイスダウンで配置された前記第１の半導体チップとは大きさが異なる第２の半導体チップと、を備えた半導体装置の製造方法であって、第１の半導体チップ領域の最下層の配線層と同一層に接触パッドを形成し、前記接触パッド上に接続手段を形成し、前記接続手段上に第１の電極取り出し用パッドを形成し、前記第１の電極取り出し用パッド上に、前記第１の半導体チップ領域の表面から露出する第１の導電ポストを形成し、前記第１の半導体チップ領域の裏面に、前記第１の導電ポストに対向する位置からずれた位置のホールをエッチング加工又はレーザ加工により形成することにより前記接触パッドを露出させて第１の半導体チップを作製する工程と、
第２の半導体チップ領域に第２の電極取り出し用パッドを形成し、前記第２の電極取り出し用パッド上に、前記第２の半導体チップ領域の表面から露出する第２の導電ポストを形成することにより第２の半導体チップを作製する工程と、
前記第２の半導体チップをフェイスダウンで前記第１の半導体チップの裏面上に配置し、前記第２の導電ポストを前記ホール内に挿入し、前記第２の導電ポストを前記接触パッドに接続し、前記第１の半導体チップを基板の表面上にフェイスダウンで配置し、前記第１の導電ポストを前記配線パターンに接続する工程と、
前記基板の表面上、第１及び第２の半導体チップを樹脂で封止する工程と、を具備する半導体装置の製造方法。A substrate having a wiring pattern formed on the front surface, and mounting external terminals formed on the back surface and electrically connected to the wiring pattern; and a first substrate arranged face-down on the front surface of the substrate. A method for manufacturing a semiconductor device, comprising: a semiconductor chip; and a second semiconductor chip having a size different from that of the first semiconductor chip disposed face-down on a back surface of the first semiconductor chip. Forming a contact pad on the same layer as the lowermost wiring layer of the first semiconductor chip region, forming a connection means on the contact pad, and forming a first electrode extraction pad on the connection means; Forming a first conductive post exposed from a surface of the first semiconductor chip region on the first electrode extraction pad, and forming a first conductive post on a back surface of the first semiconductor chip region; Opposite A step of preparing a first semiconductor chip holes in a position shifted from that position to expose the contact pads by forming by etching or laser processing,
Forming a second electrode take-out pad in the second semiconductor chip region, and forming a second conductive post exposed from the surface of the second semiconductor chip region on the second electrode take-out pad; Producing a second semiconductor chip by
Disposing the second semiconductor chip face down on the back surface of the first semiconductor chip, inserting the second conductive post into the hole, and connecting the second conductive post to the contact pad; Arranging the first semiconductor chip face-down on the surface of a substrate, and connecting the first conductive post to the wiring pattern;
Sealing the first and second semiconductor chips on the surface of the substrate with a resin. 前記エッチング加工は、前記第１の半導体チップの裏面にマスクパターンを形成し、前記マスクパターンをマスクとして第１の半導体チップの単結晶Ｓｉ部分を、アルカリ系水溶液を用いてウエットエッチングすることにより前記ホールを形成するものである請求項４に記載の半導体装置の製造方法。The etching is performed by forming a mask pattern on the back surface of the first semiconductor chip, and wet-etching the single-crystal Si portion of the first semiconductor chip with an alkaline aqueous solution using the mask pattern as a mask. The method for manufacturing a semiconductor device according to claim 4, wherein a hole is formed. 前記第２の導電ポストを前記接触パッドに接続する際、前記ホール内の前記接触パッドにインクジェットプリンター機構を用いて銀ペースト又は金ペーストを転写しておき、前記銀ペースト又は金ペーストを介して前記第２の導電ポストを前記接触パッドに接続する請求項４又は５に記載の半導体装置の製造方法。When connecting the second conductive post to the contact pad, a silver paste or a gold paste is transferred to the contact pad in the hole using an ink jet printer mechanism, and the silver paste or the gold paste is transferred through the silver paste or the gold paste. The method of manufacturing a semiconductor device according to claim 4, wherein a second conductive post is connected to the contact pad.

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