JP2004281625A - 半導体装置 - Google Patents

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Abstract

【課題】接地用ワイヤのばらつきの影響を受けることなく小型・軽量化及び低コスト化を実現した、バランス型整合回路を備えた半導体装置を提供する。
【解決手段】入力整合回路（１２）と出力整合回路（１５）間に増幅器用半導体チップ（ＦＥＴ４）が接続され、各整合回路は入力信号から発生する信号の位相が１８０度異なるバランス型回路を備えたＩＰＤに設けられ、両整合回路を結線してできる仮想接地点（ＶＥ）をＲＦ特性に敏感な接地点に用いた。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、８００ＭＨｚ以上の高周波帯にて使用されるバランス型回路を有する半導体装置に関するものである。
【０００２】
【従来の技術】
従来、複数のＩＣチップを１つのパッケージに搭載した半導体装置として、ＩＣチップ間の電気的接合をとるのに、中間に中継電極部を設け、この中継電極部を介してＩＣチップ間の電気的接続を行うとともに、外部との接続も行い、中継電極部を絶縁基板上に対称形状に配置し、絶縁基板の表面に各種回路パターンが固着形成され、各回路パターンには複数の半導体チップが半田などで接続実装されている。
【０００３】
従来の高周波・高出力用半導体装置として、例えば、プッシュプル型大電力増幅器を用いたものが提案されている（例えば、特許文献１及び特許文献２参照）。図１４は従来の半導体装置の一例を示す上面図、図１５は図１４に示すプッシュプル型大電力増幅器の等価回路図である。この従来例では、移動体通信の基地局用プッシュプル型大電力増幅器が開示されており、主として０．８〜２．４ＧＨｚでの高周波数帯で使用される。
【０００４】
図１４，１５において符号１はＰＣＢ絶縁性基板であり、この基板上に全ての回路部品が実装され、半導体チップ部品等を配線上に半田付で実装している。入力信号は入力側のバラン２により１８０度位相の異なる２つの信号成分に分割され、各々半導体チップ（例えば、電界効果トランジスタＦＥＴ）４により増幅されて、右側の出力側バラン２により合成される。このようなプッシュプル型構成を用いることにより、ＦＥＴ４にて発生する歪成分がキャンセルされ、歪による不良を低減している。
【０００５】
図中の符号６、６’は２段構成の内部整合回路基板を示し、各ＦＥＴ４の低インピーダンスを高インピーダンスに変換している。１１は金属線等の導電性ワイヤ、３はパッケージ、５はパッケージのリードである。ＰＣＢ基板１には、配線１０が形成され、配線上にチップ容量部であるキャパシタ９やチップ抵抗８を実装している。また、基板内に設けられたスルーホール配線７により基板上面の各電極と裏面の接地電極を結線している。
【０００６】
【特許文献１】
特開平６−６１５１号公報（段落００２２、図１）
【特許文献２】
特開平７−２６３６３４号公報（段落００１１、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のような従来のプッシュプル型大電力増幅器では、ＰＣＢ基板１上で回路部品の大部分を形成しているので、装置サイズ及び重量が大きく、コスト高になるといった問題があった。また、チップ部品等を配線上に半田で実装しているため、位置合わせの誤差が大きく、高周波特性（ＲＦ特性）のばらつきが大きくなるといった問題もあった。特に、バランからパッケージリードまでの部分のリアクタＬやキャパシタＣ等により構成される整合回路部では、チップ容量部９（キャパシタＣ）の位置がずれると等価的にリアクタＬの値が変わり、整合がずれていまい、その結果、大電力増幅器の特性が大きくずれてしまうといった問題があった。
【０００８】
本発明は、上記課題を解決するためになされたもので、半導体装置を小型・軽量化できるとともに低コスト化を可能とし、部品の位置合わせ誤差によるＲＦ特性のばらつきを低減した半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、入力整合回路と出力整合回路間に接続された増幅器用半導体チップを有し、各整合回路は入力信号から発生する信号の位相が１８０度異なる一対のバランス型回路を備える。この一対のバランス型回路間は結線で接続されてＩＰＤに設けられる。
【００１０】
上記構成により、各整合回路の両バランス型回路間を結線してできる仮想接地点をＲＦ特性に敏感な接地点に用いることができ、接地インダクタンスのばらつきを解消し、接地用ワイヤのばらつきの影響を受けることなくＩＰＤに整合回路を構成できるので、半導体装置を小型・軽量化でき、低コスト化を実現できるとともに、部品の位置合わせ精度によるＲＦ特性のばらつきを低減できる。
【００１１】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態について説明する。ただし、本発明の実施の形態では図示の半導体装置を用いた場合を例示して説明しているが、本発明はこれに限定されるものではなく、他の半導体チップを１つのパッケージに搭載した他の複合半導体装置を用いた場合にも適用可能である。なお、各図において共通する要素には同一の符号を付し、重複する説明については省略している。
【００１２】
（実施の形態１）
本発明の実施の形態１について図１乃至図３を参照して以下に説明する。図１は本発明の実施の形態１に係る半導体装置の上面図、図２はその出力側バランス型整合回路の上面図、図３はその等価回路図を示す。
【００１３】
図示の構成例は、プッシュプル型大電力増幅器を用いた場合について説明するものであり、主として０．８〜２．４ＧＨｚでの高周波数帯で使用される。図中の参照符号１はＰＣＢ基板（絶縁性基板）の筐体であり、この基板上に回路部品が実装される。２はバラン（ｂａｌｕｎ）であり、平衡線路から不平衡線路への接続（変換）またはその逆の接続（変換）に用いられる受動分布定数回路である。３はパッケージ、４は高周波増幅用半導体チップで各々電界効果トランジスタ（以後、ＦＥＴと呼ぶ）により構成されている。
【００１４】
入力信号は入力側（図中、左側）の電力分配器を兼ねた端子部のバラン２により１８０度位相の異なる２つの信号成分に分割される。分割された信号成分は各々後述するＩＰＤ１２を介してＦＥＴ４に入力され、ＦＥＴ４により増幅された後、後述するＩＰＤ１５を介して出力側（図中、右側）の電力合成器を兼ねた端子部のバラン２により合成される。このようなプッシュプル型構成を用いることにより、ＦＥＴ４にて発生する信号の歪成分がキャンセルされ、歪不良を低減している。
【００１５】
図中の符号５はパッケージのリード、６は内部整合回路基板であって、ＦＥＴ４の低インピーダンスを高インピーダンスに変換している。１０は基板上に形成された配線、１１はインダクタ要素を含む金属線等の導電性ワイヤである。１２は入力側ＩＰＤ、１３はＭＩＭキャパシタ（Ｃ）、１４はＩＰＤの絶縁性基板、１５は出力側ＩＰＤ、１６は接地用ワイヤである。この接地用ワイヤによりＩＰＤ基板上面の電極とパッケージ側の接地電極を結線している。
【００１６】
ここで、ＩＰＤとは、ガラス基板またはＳｉＯ２酸化膜を有するＳｉ基板上にＭＩＭキャパシタ、配線、抵抗等を一体に形成した高周波受動素子（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）であって、ビアホール（Ｖｉａ ｈｏｌｅ）を有さないデバイスのことを意味する。本実施の形態では、入力側ＩＰＤ１２及び出力側ＩＰＤ１５は、パッケージ３内部に実装されている。
【００１７】
図３に示す出力側ＩＰＤ１５の等価回路構成では、バランス型回路の各直列接続されたインダクタンスＬ１，Ｌ２，Ｌ３と接地容量Ｃ１，Ｃ２により、ＦＥＴ４の出力側内部整合回路基板６のインピーダンスを出力側バラン２のインピーダンスに変換している。このように各ＩＰＤは２段のＬＣ型整合回路を設けることにより、従来構成よりも内部整合回路基板６を一段減らした構成で、ＰＣＢ基板１上のパッケージ内に整合回路を設けている。
【００１８】
一般にＩＰＤの製造では、シリコン（Ｓｉ）ウェハプロセスと同等のプロセスが用いられるため、配線の精度は２ミクロン以下、ＭＩＭキャパシタ１３の容量精度や抵抗の抵抗値精度は５〜１０％以下の高精度で形成することができる。チップ部品に比べてパターンの形成精度が高く、微細加工が可能であるので小型化が可能であり、その結果、低コスト化が実現できる。本実施の形態では、従来数センチオーダーであったＰＣＢ基板上の回路を、数ミリオーダーの大きさに小型化できる。さらに、ＩＰＤではＳｉ基板に比べて基板の抵抗が高いため、高周波帯での損失が少ないといった利点もある。また、複数の回路要素をモノリシックに形成することで、回路要素間の距離を一定に形成でき、ＲＦ特性が安定するといった効果が得られる。
【００１９】
しかしながら、ＩＰＤでは低コスト化のためにビアホールを設けないのが一般的である。そのため、接地電極には接地用ワイヤを介してパッケージ側の接地電極と結線する必要がある。接地用ワイヤ長さはワイヤボンダの組立精度により５０〜１００ミクロン以上のばらつきが発生する。また、ワイヤの形状についても組立ばらつきが大きく、特に、成形（モールド）する場合には、樹脂封止時にワイヤ形状が変化し、安定したＲＦ特性が得られない一因となっている。高周波帯ではワイヤ長さ・形状の変動により寄生インダクタンス成分が変化してＲＦ特性が大きく変動してしまうといった問題が生じ、その中でも特にＬＣ整合回路に用いる接地容量Ｃ１，Ｃ２の部分は、半導体装置のＲＦ特性に大きな影響を与える。
【００２０】
このため、本実施の形態では、バランス型回路の両チャンネル回路を同一のＩＰＤ内に形成し、両チャンネル間を並列接続する部分に接地容量Ｃ１と、互いに対向接続した一対の接地容量Ｃ２とを設けたので、Ｃ１の中心部と２個のＣ２間の結線部がいわゆる仮想接地点ＶＥ（ＧＮＤ）となる。従って、接地用ワイヤ１６の長さ・形状等に関係なく（ワイヤ１６を用いなくても）理想的な接地電極が得られ、組立ばらつきのないＩＰＤ型整合回路を実現することができる。
【００２１】
図４は、各チャンネルの整合回路を別々のＩＰＤ（１２ａ，１２ｂ；１５ａ，１５ｂ）で構成した比較例を示し、図５はその出力側ＩＰＤ１５ａ，１５ｂの上面図、図６はその等価回路図を示す。図６の比較例ではインダクタＬ１とＬ２間の結線に設けられたキャパシタの接地容量を図３のキャパシタＣ１の２倍にすることにより、回路としては、図３と同等の回路を実現している。この比較例では、ＩＰＤ１５ａ，１５ｂをそれぞれバランス回路に別々に設け、両チャンネル間を接続する部分がなく、図３に示すような仮想電極（ＶＥ）は用いていない。そのため、接地容量２Ｃ１，Ｃ２，Ｃ３の接地（ＧＮＤ）側はすべて接地用ワイヤ１６によりＩＰＤ基板の下部にあるパッケージ３の接地電極に接続している。
【００２２】
しかしながら、このような比較例では、バランス型回路の各クチャンネル整合回路（ＬＣ回路）を別々のＩＰＤ１５ａ，１５ｂに設け、図６の（ａ）と（ｂ）の両整合回路を結んだ仮想接地点を設けていないため、接地用ワイヤ１６の影響を受けてしまう。このような回路構成では、Ｌ１，Ｌ２，Ｌ３及び２Ｃ１，Ｃ２によりインピーダンスを変換する整合回路であるため、特に２Ｃ１，Ｃ２に接続される接地ワイヤ１６の長さ及び形状のばらつきの影響を大きく受け、半導体装置のＲＦ特性が著しくばらついてしまう。
【００２３】
これに対して本実施の形態１では、図１〜３に示すように、バランス型回路の整合回路を一体構成のＩＰＤに設け、両整合回路を結線してできる仮想接地点ＶＥをＲＦ特性に特に敏感な接地点に用いることにより、ＩＰＤの課題である接地インダクタンスのばらつきを解消している。従って、接地用ワイヤのばらつきの影響を受けることなく一体構成のＩＰＤにより整合回路を構成できるので、半導体装置を小型・軽量化でき、低コスト化を実現できるとともに、部品の位置合わせ精度によるＲＦ特性のばらつきを低減できる。
【００２４】
なお、本実施の形態１では、図１〜３に示すように、一対の接地容量Ｃ２間の接続点を仮想接地点ＶＥ（ＧＮＤ）として用い、接地用ワイヤ１６により接地電極に接続しているが、高周波特性の観点では前述したように仮想接地点を敢えて接地電極に接続する必要はない。しかしながら、この仮想接地電極ＶＥの電位は２つのキャパシタＣ２によりＤＣ的に遮断されているので、ＤＣ的には浮遊した電位となる。そのため、外部より静電気等により電荷が供給されると高電位となり、ＭＩＭキャパシタの耐圧を越えてしまい、破壊に至ってしまうという問題がある。このような静電破壊を防止するために、ワイヤ１６により電荷を逃がす目的で仮想接地点を接地電極に接続している。
【００２５】
この場合、ＲＦ特性の観点からは、仮想接地点を形成しているので、ワイヤ１６の長さ・形状ばらつきがある場合でもＲＦ特性への影響はない。一方、ＤＣ的には、接地用ワイヤ１６を設けることにより静電気等の電荷を逃がすことができ、静電破壊を防止する効果がある。なお、本実施の形態では仮想接地点ＶＥをワイヤ１６により接地しているが、ＦＥＴの供給電源に接続しても同等の効果がある。または、高抵抗を介して接地またはＦＥＴの供給電源に接続しても同等の効果がある。
【００２６】
なお、本実施の形態では増幅器としてＦＥＴ４の増幅器を用いた場合を例示して説明したが、本発明はこれに限定されるものではなく、ヘテロ接合バイポーラトランジスタＨＢＴ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）等の他のトランジスタを用いた構成としてもよい。
【００２７】
（実施の形態２）
本発明の実施の形態２について図７及び図８を参照して以下に説明する。図７は本発明の実施の形態２に係る半導体装置の出力側ＩＰＤの上面図、図８はその等価回路図を示す。実施の形態１では、整合回路を直列のＬ１，Ｌ２，Ｌ３と接地容量Ｃ１，Ｃ２により構成していたが、本実施の形態２では整合回路を直列の容量Ｃ４と接地インダクタＬ５により構成し、インダクタＬ５は両チャンネル整合回路間を接続している。
【００２８】
図７及び図８に示す構成において、上部回路と下部回路の位相が１８０度異なるバランス型回路を用いているので、両整合回路を接続しているインダクタＬ５の中点が仮想接地点となり、Ｌ５の半分のインダクタンスで接地したように動作する。これにより、高周波的に理想的な接地となり、接地ワイヤ１６を用いることなく、ＩＰＤ上に接地回路を形成しているので、ＩＰＤの課題である接地インダクタンスのばらつきを解消できる。
【００２９】
また、ＩＰＤにより半導体装置の整合回路を小型・軽量化でき、コストを下げることができるとともに、部品の位置合わせ精度によるＲＦ特性のばらつきを低減できる。
【００３０】
なお、本実施の形態の回路構成では、インダクタＬ５の部分が、ＭＩＭキャパシタ１３（Ｃ４）によりＤＣ的に遮断されることにより、ＤＣ的に浮遊した電位となる不都合が考えられる。これを防止するために、数ＭΩの高抵抗３０を設けてＦＥＴの供給電源に接続している。この抵抗３０は高抵抗であるためＲＦ特性への影響はないが、ＤＣ的には静電破壊を防止する効果がある。
【００３１】
（実施の形態３）
本発明の実施の形態３について図９乃至図１１を参照して以下に説明する。図９は本発明の実施の形態３に係る半導体装置の上面図を示し、図１０はその出力側バラン内蔵ＩＰＤの上面図、図１１は図１０の等価回路図を示す。
本実施の形態３では、図９乃至図１１において、２０は入力側バラン内蔵ＩＰＤ、２１は出力側バラン内蔵ＩＰＤであり、入力側及び出力側においてバラン２をそれぞれＩＰＤ２０及び２１内に含めた構成としている。
【００３２】
このようにバラン２をＩＰＤ内の基板上に形成することにより、実施の形態１の場合より、さらに小型・軽量化、低コスト化が可能となる。また、上記構成によりＰＣＢ基板１上にはバランや整合回路を直接設ける必要がなく、これらのバランや整合回路等の素子をパッケージ３に実装した半導体装置をＰＣＢ基板１上に実装すればよい。このため部品点数が削減でき、実装コストも低減できる。さらに、パッケージに実装した半導体装置においてもバランス型整合回路とバラン２をワイヤを介さずに直接ＩＰＤ基板上の配線で結線できるため、ワイヤのばらつきによる両回路間の位相のばらつきを解消できる効果もある。
【００３３】
また、仮想接地点がＤＣ的に浮遊した電位となることを防止するために、実施の形態２の場合と同様に、仮想接地点は数ＭΩの高抵抗３０を介してＦＥＴのドレイン側給電配線と結線され、ＦＥＴの供給電源に接続している。
【００３４】
なお、本実施の形態ではバランを内蔵したＩＰＤの回路構成としたが、本発明はこれに限定されるものではなく、ＢＴＬ回路やハイブリッド回路等、１入力から発生する両回路の位相を１８０度ずらせる回路であって、ＩＰＤの基板上にモノリシックに形成できる回路であれば任意のものが使用可能である。
【００３５】
（実施の形態４）
本発明の実施の形態４について図１２及び図１３を参照して以下に説明する。図１２は本発明の実施の形態４に係る半導体装置の上面図、図１３はその隣合うＩＰＤ部分の拡大上面図を示す。本実施の形態４では、バランス型回路のＩＰＤ２０，２１を複数個並列接続して合成することを特徴としている。
【００３６】
図１２に示すように、参照符号１７，１８は各々バランにより分配された信号の位相が０度の信号と１８０度の信号が給電される信号部分を表し、１９、１９’は入力側及び出力側にそれぞれ設けられた電力分配回路及び電力合成回路である。この入力側電力分配回路１９により入力電力を分配して各々の入力側バラン内蔵ＩＰＤ２０に給電し、ＦＥＴ４により増幅される。増幅された給電信号（１７，１８）は、各々の出力側バラン内蔵ＩＰＤ２１を介して出力側電力合成回路１９’に給電され合成される。
【００３７】
これらバランス型回路のＩＰＤ２０，２１を複数個並列接続して合成することにより、各ＦＥＴの大きさ・パワーを小さくできるため、ＦＥＴのインピーダンスを高くすることができ、入出力側のインピーダンス整合回路のインピーダンス変換比を下げることができ、整合回路の損失を低減できる。また、各ＩＰＤのＲＦ電力も小さくなり、微細なＬ，Ｃ，Ｒにより整合回路を構成でき、ＩＰＤを小さくできる。
【００３８】
図１３において、ＭＩＭキャパシタにより挟まれた仮想接地点は高抵抗３０によりドレイン側給電配線と結線され、ＤＣ的に浮遊状態とならないようにして静電破壊を防止している。また、ドレイン側の給電はドレインバイアス用ワイヤ３２により全て接続され、半導体装置の両側より給電される。
【００３９】
隣接ＩＰＤ間については、各信号線路から抵抗３１を介して隣のＩＰＤの同相信号線路とワイヤ１１を介して接続されている。本来、両信号線路は同相信号であるので、両信号線路の電位は同じであり、抵抗３１には電流は流れない。しかしながら、いわゆる奇モードが発生した場合には逆相となるので、抵抗３１に電流が流れて逆相信号が減衰する効果がある。この効果により、寄生発振となる奇モードを抑圧でき、発振し難い安定した半導体装置が得られる。
【００４０】
また、本実施の形態に係る半導体装置では、各ＦＥＴの組毎にプッシュプル構成としたので、単なる並列合成した場合に比べてＦＥＴにて発生する歪成分を抑制する効果もある。さらに、ＩＰＤをＦＥＴ４の入出力部に用いているので、半導体装置を小型・軽量化でき、コストを下げることができるとともに、部品の位置合わせ精度によるＲＦ特性のばらつきを低減できる。
【００４１】
【発明の効果】
以上説明したように、本発明によれば、一対のバランス型回路構成の整合回路を各ＩＰＤに設け、両整合回路を結線してできる仮想接地点をＲＦ特性に敏感な接地点に用いたことにより、接地インダクタンスのばらつきを解消し、接地用ワイヤのばらつきの影響を受けることなくＩＰＤ内に整合回路を構成できるので、半導体装置を小型・軽量化でき、低コスト化を実現できるとともに、部品の位置合わせ精度によるＲＦ特性のばらつきを低減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の上面図である。
【図２】図１の出力側バランス型整合回路の上面図である。
【図３】図２の等価回路図をである。
【図４】各整合回路を別々のＩＰＤで構成した比較例を示す半導体装置の上面図である。
【図５】図４の出力側ＩＰＤの上面図である。
【図６】図５の等価回路図である。
【図７】本発明の実施の形態２に係る半導体装置の出力側ＩＰＤの上面図である。
【図８】図７の等価回路図である。
【図９】本発明の実施の形態３に係る半導体装置の上面図である。
【図１０】図９の出力側バラン内蔵ＩＰＤの上面図である。
【図１１】図１０の等価回路図である。
【図１２】本発明の実施の形態４に係る半導体装置の上面図である。
【図１３】図１２の隣合うＩＰＤ部分の拡大上面図である。
【図１４】従来の半導体装置の一例を示す上面図である。
【図１５】図１４の等価回路図である。
【符号の説明】
１ ＰＣＢ基板、 ２ バラン、 ３ パッケージ、 ４ ＦＥＴ、５ リード、 ６ 内部整合回路基板、 １０ 配線、 １１ 導電性ワイヤ、 １２，１５，２０，２１ ＩＰＤ、 １３ ＭＩＭキャパシタ、 １４ ＩＰＤの絶縁性基板、 １６ 接地用ワイヤ、 Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５ インダクタンス、 Ｃ１，Ｃ２，Ｃ３ 容量、 ３０，３１ 抵抗、 ３２ ドレインバイアス用ワイヤ

Claims (9)

  1. 入力整合回路と出力整合回路間に接続された増幅器用半導体チップを有する半導体装置において、前記入力整合回路と前記出力整合回路の各整合回路は入力信号から発生する信号の位相が１８０度異なる一対のバランス型回路を備え、前記一対のバランス型回路間を結線で接続したことを特徴とする半導体装置。
  2. 前記整合回路はインダクタと接地容量が直列接続された１８０度位相の異なる一対のバランス型回路を備え、前記一対のバランス型回路の接地容量間の結線は仮想接地点に接地されている請求項１記載の半導体装置。
  3. 前記整合回路は接地インダクタと容量が直列接続された１８０度位相の異なる一対のバランス型回路を備え、前記一対のバランス型回路の接地インダクタの結線は仮想接地点に接地されている請求項１記載の半導体装置。
  4. さらに、平衡線路から不平衡線路への変換用の入力側バランとその逆の変換用の出力側バランを有し、入力信号は前記入力側バランにより１８０度位相の異なる２つの信号成分に分割され、前記半導体チップにより増幅された後、前記出力側バランにより合成される請求項１記載の半導体装置。
  5. 前記各整合回路内にハイブリッドを内蔵し、１つの入力から該ハイブリッドを介して分割されたバランス型整合回路を構成した請求項１記載の半導体装置。
  6. 前記各整合回路と前記半導体チップを１つのパッケージ内に収めた請求項１記載の半導体装置。
  7. 前記バランス型回路を複数個並列に合成した請求項１記載の半導体装置。
  8. 前記複数個のバランス型回路の各隣接するバランス型回路の信号位相が同一となるように配列し、該隣接するバランス型回路の信号間を抵抗を介したて接続した請求項７記載の半導体装置。
  9. 前記位相の異なるバランス型回路間を結ぶ直列接続された前記容量またはインダクタの中心点を仮想接地点とし、該仮想接地点と接地電極または供給電源とを抵抗を介して接続した請求項２または３記載の半導体装置。
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