JP2004273556A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】リソグラフィ工程数の低減を図りつつ、適正な特性を有するゲート上シリサイド膜を備えた半導体装置及びその製造方法を提供する。
【解決手段】第１回目のシリサイド工程で、拡散層上シリサイド膜１１２ａと、ゲート上のダミーシリサイド膜１１２ｂとを形成する。第１の層間絶縁膜１４５を堆積した後、ＣＭＰにより、ダミーシリサイド膜１１２ｂを除去して、第１の層間絶縁膜１４５とポリシリコン電極１２２，１３２とを共に平坦化する。その後、リフラクトリ金属膜であるＣｏ膜を堆積して、熱処理を行なって、ポリシリコン電極１２２，１３２の上部をシリサイド化してなるゲート上シリサイド膜を形成する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関わり、特にシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体デバイスの微細化が進むに伴って、ロジック用素子及びＤＲＡＭ用素子の双方を共通の基板上に形成するＤＲＡＭ混載技術の必要性が益々強まって来ている。しかし、ＤＲＡＭメモリセルの形成時には８００℃前後の高温熱処理が数時間実行されるため、ＤＲＡＭ部に先立ちロジック部のトランジスタを先に形成するには、通常、そのような高温熱処理に耐えられる半導体装置の熱的安定性が求められる。
【０００３】
一方、ロジック部のトランジスタの高性能化を図るため、ロジック部にはシリサイド膜を有するトランジスタを形成する（Ｉ／Ｏ部には用いない）のが一般的であるが、通常のシリサイド膜は多結晶でありシリコンとは大きく異なる熱膨張係数を持っている。このため、シリサイド膜は高温熱処理時に凝集を起こし易く、断線し易くなる。
【０００４】
従来、一般的に行なわれてきたサリサイド工程では、ゲート酸化膜，ゲート電極，絶縁膜サイドウォール，ＬＤＤ拡散層，ソース・ドレイン拡散層などを形成した後、ソース・ドレイン拡散層とポリシリコンゲート電極とに接触する高融点金属膜を形成し、熱処理を行なって、ソース・ドレイン拡散層の上部と、ポリシリコンゲート電極の上部とを同時にシリサイド化する方法を採用している。
【０００５】
この場合、シリサイド形成は２回の熱処理で行なうのが通例であるが、第１回目の熱処理温度が高い程、シリサイド膜厚は厚く形成され、ゲート電極上は凝集し難い高耐熱性を持つシリサイド膜を形成することができる。しかし、第１回目の熱処理温度が高いと拡散層上に形成されるシリサイド膜は、結晶欠陥や異常成長が発生し易く接合リークが悪化する恐れがあり、第１回目の熱処理温度は低い方が好ましい。一方、第２回目の熱処理温度が高い程、拡散層上では結晶欠陥が回復する為なのか接合リークは低減するが、ゲート電極上シリサイド膜は断線が発生し易くなる。つまり、接合リークとゲート抵抗（又は断線）とはトレードオフの関係にあり、接合リークを低減し、且つ、ゲート抵抗を低抵抗化することが課題になっている。
【０００６】
そこで、拡散層上とゲート電極上において適正な特性を有するシリサイド膜を形成するために、以下のような技術が知られている。
【０００７】
（第１の従来例）
図６（ａ）〜（ｄ）は、第１の従来例に係る半導体装置の製造工程を示す断面図である。この第１の従来例は、特許文献１に記載されているように、サリサイド技術を用いて拡散層上及びゲート電極上にシリサイド膜を同時に形成するための技術である。
【０００８】
まず、図６（ａ）に示す工程で、シリコン基板１００１に、活性領域を囲む素子分離領域となるシャロートレンチ１００２を形成した後、活性領域上にゲート酸化膜１００３，ポリシリコンゲート電極１００４及び酸化膜サイドウォール１００６を形成する。ただし、シリコン基板１００１内に、酸化膜サイドウォール１００６の形成前に、ポリシリコンゲート電極１００４に自己整合的に低濃度ソース・ドレイン領域（図示せず）を形成した後、酸化膜サイドウォール１００６を形成した後に、ゲート電極１００４及び酸化膜サイドウォール１００６に自己整合的にソース・ドレイン拡散層１００７を形成する。
【０００９】
そして、基板上に、Ｔｉ膜とＴｉＮ膜１００９とを堆積した後、熱処理を行なって、ソース・ドレイン拡散層１００７及びポリシリコンゲート１００４の上部をシリサイド化して、シリサイド膜１０１０を形成する。これにより、シリサイド膜１０１０とポリシリコンゲート電極１００４からなるゲート電極１００５が形成される。
【００１０】
次に、図６（ｂ）に示す工程で、フォトリソグラフィー工程と反応性イオンエッチングとを行なって、ＴｉＮ膜１００９のうちゲート電極１００５上に位置する部分のみを除去する。
【００１１】
次に、図６（ｃ）に示す工程で、基板上に高融点金属膜１０１９を堆積した後、熱処理によってポリシリコン電極１００４の上部を再びシリサイド化し、シリサイド膜１０１４を形成する。
【００１２】
その後、図６（ｄ）に示す工程で、未反応のＴｉ膜とＴｉＮ膜及び高融点金属膜１０１９を選択的に除去する。その後、基板上に、層間絶縁膜１０１１を堆積した後、層間絶縁膜１０１１を貫通してソース・ドレイン拡散層１００７上のシリサイド膜１０１０に到達するコンタクトホールを形成する。さらに、コンタクトホールに金属などの導体膜を埋め込んで、コンタクト１０１２を形成する。
【００１３】
この方法により、ソース・ドレイン拡散層１００７上のシリサイド膜１０１０とは異なる条件で、ポリシリコン電極１００４上のシリサイド膜１０１４を形成することができるので、両者の要求される特性に適合したシリサイド膜１０１０，１０１４を形成することができる。
【００１４】
（第２の従来例）
また、従来より、先にポリシリコン膜の上部をシリサイド化しておいて、その後、ポリシリコン膜をパターニングすることにより、ポリシリコンゲート電極及びシリサイド膜からなるゲート電極を形成することも行なわれている。図７（ａ）〜（ｅ）は、このような第２の従来例の半導体装置の製造工程を示す断面図である。
【００１５】
まず、図７（ａ）に示す工程で、シリコン基板２００１に、活性領域を囲む素子分離領域となるシャロートレンチ２００２を形成した後、活性領域上に、熱酸化膜であるシリコン酸化膜２００３を形成し、さらに、シリコン酸化膜２００３の上にポリシリコン膜を堆積する。そして、ポリシリコン膜のうちＮＭＩＳＦＥＴ形成領域Ｒｎｔに位置する部分にはＮ型不純物（例えばヒ素）を注入してＮ型ポリシリコン膜２００４ｎを形成する一方、ポリシリコン膜のうちＰＭＩＳＦＥＴ形成領域Ｒに位置する部分にはＰ型不純物（ボロン）を注入してＰ型ポリシリコン膜２００４ｐを形成する。
【００１６】
次に、各ポリシリコン膜２００４ｎ，２００４ｐの上に高融点金属膜（例えばＴｉ膜）及びＴｉＮ膜を順に堆積して、熱処理を行なうことにより、各ポリシリコン膜２００４ｎ，２００４ｐの上部をシリサイド膜２０１０にする。
【００１７】
次に、図７（ｂ）に示す工程で、シリサイド膜２０１０の上に窒化膜２０１１を堆積する。
【００１８】
次に、図７（ｃ）に示す工程で、窒化膜２０１１，シリサイド膜２０１０，各ポリシリコン膜２００４ｎ，２００４ｐ及びシリコン酸化膜２００３をパターニングする。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、ゲート酸化膜２０２１と、シリサイド膜及びＮ型ポリシリコン膜からなるゲート電極２０２２と、ゲート上部保護膜２０２４とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、ゲート酸化膜２０３１と、シリサイド膜及びＰ型ポリシリコン膜からなるゲート電極２０３２と、ゲート上部保護膜２０３４とを形成する。
【００１９】
その後、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に低濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ゲート電極２０２２に自己整合的にＮ型低濃度ソース・ドレイン拡散層２００６ａを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ゲート電極２０３２に自己整合的にＰ型低濃度ソース・ドレイン拡散層２００７ａ（エクステンション層又はＬＤＤ層）を形成する。
【００２０】
その後、基板上に窒化膜を堆積した後、異方性エッチングにより窒化膜をエッチバックして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ゲート酸化膜２０２１，ゲート電極２０２２及びゲート上部保護膜２０２４の各側面を覆うサイドウォール２０２３を形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ゲート酸化膜２０３１，ゲート電極２０３２及びゲート上部保護膜２０３４の各側面を覆うサイドウォール２０３３を形成する。
【００２１】
さらに、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、サイドウォール２０２３に自己整合的にソース・ドレイン拡散層２００６ｂを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、サイドウォール２０３３に自己整合的にソース・ドレイン拡散層２００７ｂを形成する。
【００２２】
次に、図７（ｄ）に示す工程で、基板上に、高融点金属膜２０１４とＴｉＮ膜２０１５とを堆積する。
【００２３】
次に、図７（ｅ）に示す工程で、２回の熱処理を行なって、ソース・ドレイン拡散層２００６ｂ，２００７ｂの上部をシリサイド化して、シリサイド膜２０１２を形成する。このとき、第１回目の熱処理と第２回目の熱処理の間に、未反応の高融点金属膜２０１４と，ＴｉＮ膜２０１５とを除去する。
【００２４】
この方法により、ソース・ドレイン拡散層２００６ｂ，２００７ｂ上のシリサイド膜２０１２とは異なる条件で、ポリシリコン膜２００４ｎ，２００４ｐ上のシリサイド膜２０１０を形成することができるので、両者の要求される特性に適合したシリサイド膜２０１０，２０１２を形成することができる。
【００２５】
また、特許文献２に開示されるように、高濃度ソース・ドレイン拡散層のうちコンタクトホールの開口領域のみにシリサイド膜を形成し、ゲート電極に近い領域にはシリサイド膜を形成しない，非サリサイド型ＭＩＳトランジスタと呼ばれる構造を有するトランジスタもある。非サリサイド型ＭＩＳトランジスタにおいては、ゲート電極の近傍にはシリサイド膜が形成されないので、高耐圧化が図れ、接合リークを抑制することができる。
【００２６】
【特許文献１】
特開２０００−１９６０７６号公報（要約書）
【特許文献２】
特開２００２−２０３８１２号公報（要約書）
【００２７】
【発明が解決しようとする課題】
しかし、上記第１の従来例の技術では、図６（ｂ）に示す工程で、ＴｉＮ膜１００９のうちゲート電極１００５上に位置する部分のみを除去するために、リソグラフィー工程が余分に必要となり、製造工程数の増大による製造コストの増大を招くという不具合があった。
【００２８】
また、上記第２の従来例の技術では、図７（ａ）に示す工程で、Ｐ型ポリシリコン膜２００４ｐに注入されたボロンが、その後熱履歴を経ることによって拡散し、シリコン基板２００１内に侵入し、ＭＩＳトランジスタのしきい値電圧をシフトさせるなどの不具合があった。
【００２９】
本発明の目的は、製造工程数の増大や製造工程の複雑化を招くことなく、ソース・ドレイン拡散層上とポリシリコンゲート電極上とにそれぞれ所望の特性を有するシリサイド膜を備えた半導体装置及びその製造方法を提供することである。
【００３０】
【課題を解決するための手段】
本発明の半導体装置は、半導体層と、上記半導体層上に形成されたポリシリコンゲート電極と、上記半導体層内における上記ポリシリコンゲート電極の両側方に位置する領域に設けられた不純物拡散層と、上記不純物拡散層を覆い上記ポリシリコンゲート電極の周囲を埋める，上面が平坦化された第１の層間絶縁膜と、上記第１の層間絶縁膜と共に平坦化されたポリシリコンゲート電極の上部をシリサイド化して形成されたゲート上部シリサイド膜とを備えている。
【００３１】
これにより、ゲート上部シリサイド膜の電気的抵抗の増大や断線を防止して、特性を適正に調整することが可能になる。しかも、ゲート上部シリサイド膜を形成するに際して、リソグラフィ工程を追加する必要のない構造なので、製造コストの増大や製造の困難性を招くこともない。
【００３２】
上記不純物拡散層の上に形成され、上記ゲート上部シリサイド膜とは異なる条件で形成された拡散層上シリサイド膜をさらに備えていることにより、ゲート上部シリサイド膜と拡散上シリサイド膜との特性を共に適正に調整することが容易になる。
【００３３】
上記第１の層間絶縁膜及び上記ゲート上部シリサイド膜を覆う第２の層間絶縁膜と、上記第１及び第２の層間絶縁膜を貫通して上記拡散層上シリサイド膜に到達するプラグとをさらに備えていることができる。
【００３４】
その場合には、上記拡散上シリサイド膜は、上記不純物拡散層の一部の上に設けられていることにより、接合リークを抑制することができる。特に、上記拡散層上シリサイド膜が、半導体装置の入出力部（Ｉ／Ｏ部）に配置されるトランジスタに設けられていることにより、著効を発揮することができる。
【００３５】
上記ゲート電極の側面を覆う絶縁性サイドウォールをさらに備え、上記絶縁性サイドウォールが、上記第１の層間絶縁膜と共に平坦化されていることにより、低濃度ソース・ドレイン拡散層やエクステンション拡散層を備えた半導体装置に適した構造となる。
【００３６】
上記ゲート上部シリサイド膜は、チタンシリサイド膜，コバルトジシリサイド膜及びニッケルシリサイド膜から選ばれるいずれか１つのシリサイド膜であることにより、安定した特性を有するゲート上部シリサイド膜が得られる。
【００３７】
本発明の半導体装置の製造方法は、半導体層と、上記半導体層の上方に形成されたポリシリコンゲート電極と、上記半導体層内における上記ポリシリコンゲート電極の両側方に位置する領域に設けられた不純物拡散層とが設けられた基板を準備する工程（ａ）と、上記不純物拡散層及びポリシリコンゲート電極の上方に第１の層間絶縁膜を堆積する工程（ｂ）と、上記第１の層間絶縁膜及び上記ポリシリコンゲート電極を同時に平坦化して、上記ポリシリコンゲート電極を露出させる工程（ｃ）と、上記工程（ｃ）の後で、上記ポリシリコンゲート電極の上部をシリサイド化して、ゲート上シリサイド膜を形成する工程（ｄ）とを含んでいる。
【００３８】
この方法により、リソグラフィ工程を追加することなく、ゲート上部シリサイド膜を形成することができるので、工程数の増大や工程の複雑化を招くことなく、かつ、ポリシリコンゲート電極中の不純物が半導体層に侵入するのを抑制しつつ、高抵抗化や断線のない適正な特性を有するゲート上部シリサイド膜を形成することができる。
【００３９】
上記工程（ｂ）の前に、上記工程（ｄ）とは異なる条件で上記不純物拡散層の上部をシリサイド化してなる拡散層上シリサイド膜を形成する工程（ｅ）をさらに備えていることにより、拡散上シリサイド膜の特性をゲート上部シリサイド膜の特性とは個別に調整することができ、両者の特性の適正化を図ることができる。
【００４０】
上記工程（ｅ）では、上記ポリシリコン電極の上部をシリサイド化してなるダミーのシリサイド膜を上記拡散層上シリサイド膜と共に形成し、上記工程（ｃ）では、上記ダミーのシリサイド膜を除去することにより、一般的なサリサイド工程を利用して、容易に拡散層上シリサイド膜とゲート上部シリサイド膜とを形成することができる。
【００４１】
上記工程（ａ）では、半導体層の上方にポリシリコン膜及び絶縁膜を順次堆積した後、上記絶縁膜及び上記ポリシリコン膜をパターニングすることにより、上記ポリシリコンゲート電極とともにゲート上保護膜を形成し、上記工程（ｃ）では、上記ゲート上保護膜を除去することもできる。
【００４２】
上記工程（ｅ）の前に、上記不純物拡散層を覆うシリサイド化防止用絶縁膜を形成した後、シリサイド化防止用絶縁膜に上記不純物拡散層の一部を開口させる開口部を形成する工程を含み、上記工程（ｅ）では、上記不純物拡散層のうち上記シリサイド化防止用絶縁膜の開口部の底面に露出している部分のみをシリサイド化することにより、Ｉ／Ｏ部に適したトランジスタを形成することができる。
【００４３】
上記工程（ｄ）では、上記ゲート上シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜及びニッケルシリサイド膜から選ばれるいずれか１つのシリサイド膜を形成することにより、安定した特性を有するゲート上部シリサイド膜を形成することができる。
【００４４】
【発明の実施の形態】
（第１の実施形態）
図１（ａ）〜図２（ｃ）は、高濃度ソース・ドレイン拡散層及びゲート電極の各上部がシリサイド化された半導体装置に係る第１の実施形態の製造工程を示す断面図である。図１（ａ）〜図２（ｃ）のうち左半分はＮチャネル型ＭＩＳトランジスタを形成する領域であるＮＭＩＳＦＥＴ領域Ｒｎｔを、右半分にＰチャネル型ＭＩＳトランジスタを形成する領域であるＰＭＩＳＦＥＴ形成領域Ｒｐｔをそれぞれ示している。
【００４５】
まず、図１（ａ）に示す工程で、少なくとも上部が半導体層となっているシリコン基板１００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１１１を形成する。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、膜厚が５ｎｍのゲート酸化膜１２１と、膜厚が１００ｎｍのＮ型ポリシリコン膜からなるポリシリコンゲート電極１２２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１２３とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、膜厚が５ｎｍのゲート酸化膜１３１と、膜厚が１００ｎｍのＰ型ポリシリコン膜からなるポリシリコンゲート電極１３２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１３３とを形成する。なお、シリコン基板１００は、基板全体が半導体で構成されたバルクのシリコン基板であってもよいし、上部が半導体層で構成され、上部の半導体層の下方領域全体が絶縁層で構成されているか、半導体基板の中間部に絶縁層が形成され、絶縁層の上方に半導体層が設けられているＳＯＩ基板であってもよい。
【００４６】
ただし、各ゲート酸化膜１２１，１３１及び各ポリシリコンゲート電極１２２，１３２を形成した後、絶縁性サイドウォール１２３，１３３を形成する前に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に低濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ポリシリコンゲート電極１２２に自己整合的に低濃度ソース・ドレイン拡散層１０１ａ（エクステンション層又はＬＤＤ層）を形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ポリシリコンゲート電極１３２に自己整合的に低濃度ソース・ドレイン拡散層１０２ａ（エクステンション層又はＬＤＤ層）を形成する。その後、各絶縁性サイドウォール１２３，１３３を形成した後に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、絶縁性サイドウォール１２３に自己整合的に高濃度ソース・ドレイン拡散層１０１ｂを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、絶縁性サイドウォール１３３に自己整合的に高濃度ソース・ドレイン拡散層１０２ｂを形成する。
【００４７】
また、ＮＭＩＳＦＥＴのポリシリコン電極１２２には、ポリシリコン膜の状態でヒ素，リンなどのＮ型不純物をイオン注入によってドープしてもよい。ただし、高濃度ソース・ドレイン拡散層形成のためのイオン注入により、各ポリシリコンゲート電極１２２，１３２には、それぞれＮ型不純物（ヒ素又はリン），Ｐ型不純物（ボロン）がドープされる。
【００４８】
次に、図１（ｂ）に示す工程で、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。Ｃｏスパッタチャンバ内で、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件でスパッタを行なって、ウエハ上に、膜厚が７ｎｍのＣｏ膜１１４を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が２０ｎｍのＴｉＮ膜１１５を堆積し、その後、ウエハを大気曝露させる。
【００４９】
次に、図１（ｃ）に示す工程で、ＲＴＡ装置によって、ＴｉＮ膜１１５の堆積後に大気曝露されたウエハに、４７０℃，６０秒の条件で第１回目のＲＴＡ処理を施し、未反応のＣｏ膜１１４とＴｉＮ膜１１５とを選択的に除去する。この未反応のＣｏ膜１１４とＴｉＮ膜１１５との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、８５０℃，６０秒の条件で２回目のＲＴＡ処理を施し、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂの上部を占める拡散層上シリサイド膜１１６ａと、ポリシリコンゲート電極上のダミーシリサイド膜１１６ｂとを形成する。拡散層上シリサイド膜１１６ａは、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂと共にソース・ドレイン領域として機能する。
【００５０】
本実施形態では、Ｃｏ膜１１４の膜厚は７ｎｍと通常よりも薄く形成されており、しかも、第１回目の熱処理条件は、４７０℃，６０秒と通常よりも低温条件で行なわれる。また、第２回目のＲＴＡは８５０℃，６０秒と通常よりも高温条件で行なわれる。したがって、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂの上には、薄く結晶欠陥の少ない拡散層上シリサイド膜１１６ａが形成される。しかし、この条件で形成されたダミーシリサイド膜１１６ｂは薄く断線し易いと予想される。
【００５１】
次に、図１（ｄ）に示す工程で、基板上に、膜厚が５０ｎｍのシリコン窒化膜１１７と、膜厚が４００ｎｍのＢＰＳＧ膜１１８とからなる第１の層間絶縁膜１４５を形成する。
【００５２】
次に、図１（ｅ）に示す工程で、ＣＭＰ法により、ポリシリコンゲート電極１２２，１３２上のシリコン窒化膜１１７，ＢＰＳＧ膜１１８及びゲート上部シリサイド膜１１６ｂを除去すると共に、ポリシリコンゲート電極１２２，１３２及び第１の層間絶縁膜１４５を平坦化して、ポリシリコンゲート電極１２２，１３２の上面をウエハ上に露出させる。
【００５３】
次に、図２（ａ）に示す工程で、Ｃｏ膜の堆積前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ，基板バイアス−１２０Ｖ，エッチング時間３秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバまで搬送し、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件で、ウエハ上に、膜厚が１２ｎｍのＣｏ膜１４０を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が１５ｎｍのＴｉＮ膜１４１を堆積し、その後、ウエハを大気曝露させる。
【００５４】
次に、図２（ｂ）に示す工程で、大気曝露されたウエハをＲＴＡ装置によって、５５０℃，６０秒の条件で第１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１４０と、ＴｉＮ膜１４１とを選択的に除去する。この未反応のＣｏ膜１４０と、ＴｉＮ膜１４１との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、７５０℃，６０秒の条件で第２回目のＲＴＡ処理を施し、コバルトジシリサイド膜からなるゲート上部シリサイド膜１１６ｃを形成する。これにより、ポリシリコンゲート電極１２２又は１３２とシリサイド膜１１６ｃとにより、ＮＭＩＳＦＥＴ又はＰＭＩＳＦＥＴのゲート電極がそれぞれ構成される。この第２回目の熱処理温度は通常条件よりも低温条件であるので、ゲート上部シリサイド膜１１６ｃの高抵抗化や断線などを有効に防止することができる。
【００５５】
そして、ゲート上部シリサイド膜１１６ｃのほとんどの部分は、第１の層間絶縁膜１１８の上面よりも下方に存在するが、ゲート上部シリサイド膜１１６ｃの上部は第１の層間絶縁膜１１８よりも上方にわずかに突出している。
【００５６】
本実施形態の構成によると、ゲート上部シリサイド膜上には、シリコン窒化膜が形成されないため、シリコン窒化膜の存在に起因するストレスが低減される。したがって、従来の半導体装置のごとくゲート上部シリサイド膜をシリコン窒化膜が覆っているものに比べ、断線しがたいゲート上部シリサイド膜を形成することができる。
【００５７】
このシリサイド化工程では、膜厚が１２ｎｍのＣｏ膜１４０は通常よりも厚く形成されており、５５０℃，６０秒の第１回目のＲＴＡは、通常よりも高温条件で行なわれる。また、７５０℃，６０秒の第２回目のＲＴＡは、通常よりも低温条件で行なわれる。したがって、本実施形態の方法により、厚く断線し難いゲートシリサイド膜１１６ｃが形成される。
【００５８】
次に、図２（ｃ）に示す工程で、ウエハ上に、厚さ３００ｎｍのＢＰＳＧ膜からなる第２の層間絶縁膜１４２を堆積した後、ＣＭＰ法により、第２の層間絶縁膜１４２の平坦化を行なう。その後、フォトリソグラフィーとドライエッチングにより、第２の層間絶縁膜１４２と第１の層間絶縁膜１１８とを貫通して拡散層上シリサイド膜１１６ａに到達する接続孔を形成し、さらに、接続孔内にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、タングステンプラグ１４３を形成する。
【００５９】
本実施形態の製造方法によると、図１（ｂ），（ｃ）に示すサリサイド工程では、拡散層シリサイド膜１１６ａを適正な条件で形成しているので、このとき同時に形成されるゲート上部シリサイド膜１１６ｂ（ダミーのシリサイド膜）はそのままでは断線しやすいものである。しかし、その後、ゲート上部シリサイド膜１１６ｂはＣＭＰによって除去するので、不具合は生じない。そして、図２（ａ），図２（ｂ）に示すゲートシリサイド化工程で、断線や高抵抗化を抑制しうる，適正な特性を有するゲート上部シリサイド膜１１６ｃを形成する。よって、本実施形態の製造工程によって形成された半導体装置においては、接合リークの抑制とゲート細線抵抗の抑制とを併せて実現することができる。
【００６０】
しかも、本実施形態の製造方法によると、第１の従来例のように、シリサイド膜を形成するためにリソグラフィ工程を追加する必要はないので、製造工程数の増大を招くことがない。また、本実施形態の製造方法では、ポリシリコン膜の状態でボロンを注入する必要はなく、図１（ａ）に示す工程における高濃度ソース・ドレイン拡散層１０２ｂを形成するためのボロンのイオン注入によって、ＰＭＩＳＦＥＴのポリシリコン電極１３２にボロンが注入される。そして、図１（ａ）に示す工程の後においては、比較的高温かつ長時間の熱処理が行なわれないので、ポリシリコン電極１３２中のボロンが拡散してシリコン基板１００に侵入するのを抑制することができる。
【００６１】
本実施形態のゲート上部シリサイド膜１１６ｃを形成する工程では、第１回目のＲＴＡ処理（５５０℃，６０秒）と、第２回目のＲＴＡ処理（７５０℃，６０秒）という２回のＲＴＡ処理を行なったが、コバルトジシリサイド膜となる熱処理温度（例えば５５０℃）以上、かつ、拡散層上シリサイド膜形成の第２回目のＲＴＡ処理温度（例えば８００℃）以下の温度範囲で、１回だけのＲＴＡ処理によってシリサイド化工程を行なっても、本実施形態と同じ効果を得ることができる。
【００６２】
なお、以上の発明において、シリサイド膜としてコバルトシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜など、コバルト以外の金属のシリサイド膜を用いる場合においても、本実施形態と同じ効果を発揮することができる。
【００６３】
−第１の実施形態の変形例−
図３（ａ）〜（ｅ）は、高濃度ソース・ドレイン拡散層及びポリシリコンゲート電極の各上部がシリサイド化された半導体装置に係る第１の実施形態の変形例の製造工程を示す断面図である。図３（ａ）〜（ｅ）のうち左半分はＮチャネル型ＭＩＳトランジスタを形成する領域であるＮＭＩＳＦＥＴ領域Ｒｎｔを、右半分にＰチャネル型ＭＩＳトランジスタを形成する領域であるＰＭＩＳＦＥＴ形成領域Ｒｐｔをそれぞれ示している。
【００６４】
まず、図３（ａ）に示す工程で、シリコン基板１００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１１１を形成する。そして、ＮＭＩＳＦＥＴ形成領域Ｒｎｔには、膜厚が５ｎｍのゲート酸化膜１２１と、膜厚が１００ｎｍのＮ型ポリシリコン膜からなるポリシリコンゲート電極１２２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１２３と、膜厚が７０ｎｍのシリコン窒化膜からなるゲート上部保護膜１２４とを形成する。ＰＭＩＳＦＥＴ形成領域Ｒｐｔには、膜厚が５ｎｍのゲート酸化膜１３１と、膜厚が１００ｎｍのポリシリコン膜からなるポリシリコンゲート電極１３２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１３３と、膜厚が７０ｎｍのシリコン窒化膜からなるゲート上部保護膜１３４とを形成する。ただし、各ゲート酸化膜１２１，１３１，各ポリシリコンゲート電極１２２，１３２及び各ゲート上部保護膜１２４，１３４を形成した後、絶縁性サイドウォール１２３，１３３を形成する前に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に低濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、ポリシリコンゲート電極１２２に自己整合的に低濃度ソース・ドレイン拡散層１０１ａ（エクステンション層又はＬＤＤ層）を形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、ポリシリコンゲート電極１３２に自己整合的に低濃度ソース・ドレイン拡散層１０２ａ（エクステンション層又はＬＤＤ層）を形成する。その後、各絶縁性サイドウォール１２３，１３３を形成した後に、ＮＭＩＳＦＥＴ形成領域ＲｎｔとＰＭＩＳＦＥＴ形成領域Ｒｐｔとで個別に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴ形成領域Ｒｎｔにおいては、絶縁性サイドウォール１２３に自己整合的に高濃度ソース・ドレイン拡散層１０１ｂを形成し、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいては、絶縁性サイドウォール１３３に自己整合的に高濃度ソース・ドレイン拡散層１０２ｂを形成する。なお、シリコン基板１００は、基板全体が半導体で構成されたバルクのシリコン基板であってもよいし、上部が半導体層で構成され、上部の半導体層の下方領域全体が絶縁層で構成されているか、半導体基板の中間部に絶縁層が形成され、絶縁層の上方に半導体層が設けられているＳＯＩ基板であってもよい。
【００６５】
なお、この変形例では、ゲート上部保護膜１２４，１３４があるために、高濃度ソース・ドレイン拡散層形成のためのイオン注入の際に、各ポリシリコンゲート電極１２２，１３２には、それぞれＮ型不純物，Ｐ型不純物がドープされない。そこで、ＮＭＩＳＦＥＴのポリシリコン電極１２２には、ポリシリコン膜の状態でヒ素，リンなどのＮ型不純物をイオン注入によってドープしておく。また、ＰＭＩＳＦＥＴのポリシリコン電極１３２には、その後図１（ｅ）に示す工程で、Ｐ型不純物（ボロン）をドープする。
【００６６】
次に、図３（ｂ）に示す工程で、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。
【００６７】
そして、Ｃｏスパッタチャンバ内で、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件でスパッタを行なって、ウエハ上に、膜厚が７ｎｍのＣｏ膜１１４を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が２０ｎｍのＴｉＮ膜１１５を堆積し、その後、ウエハを大気曝露させる。
【００６８】
次に、図３（ｃ）に示す工程で、ＲＴＡ装置によって、ＴｉＮ膜１１５の堆積後に大気曝露されたウエハに、４７０℃，６０秒の条件で第１回目のＲＴＡ処理を施し、未反応のＣｏ膜１１４とＴｉＮ膜１１５とを選択的に除去する。この未反応のＣｏ膜１１４とＴｉＮ膜１１５との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、８５０℃，６０秒の条件で２回目のＲＴＡ処理を施し、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂの上部をシリサイド化して拡散層上シリサイド膜１１６ａを形成する。拡散層上シリサイド膜１１６ａは、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂと共にソース・ドレイン領域として機能する。
【００６９】
本変形例においても、Ｃｏ膜１１４の膜厚は７ｎｍと通常よりも薄く形成されており、しかも、第１回目の熱処理条件は、４７０℃，６０秒と通常よりも低温条件で行なわれる。また、第２回目のＲＴＡは８５０℃，６０秒と通常よりも高温条件で行なわれる。よって、本変形例の製造方法によっても、第１の実施形態と同様に、高濃度ソース・ドレイン拡散層１０１ｂ，１０２ｂの上には、薄く結晶欠陥の少ない拡散層上シリサイド膜１１６ａが形成される。一方、ゲート上部保護膜１２４，１３４があるために、ポリシリコンゲート電極１２２，１３２の上部はシリサイド化されない。
【００７０】
次に、図３（ｄ）に示す工程で、基板上に、層間絶縁膜として、膜厚が５０ｎｍのシリコン窒化膜１１７と、膜厚が４００ｎｍのＢＰＳＧ膜１１８とを形成する。
【００７１】
次に、図３（ｅ）に示す工程で、ＣＭＰ法により、層間絶縁膜の一部とゲート上部保護膜１２４，１３４とを除去して、ポリシリコンゲート電極１２２，１３２をウエハの上面に露出させる。
【００７２】
その後、ＰＭＩＳＦＥＴ形成領域Ｒｐｔにおいて、高濃度のＰ型不純物であるボロン又はフッ化ボロンのイオン注入を行なって、ＰＭＩＳＦＥＴのポリシリコン電極１３２中にボロンをドープする。
【００７３】
その後の工程の図示は省略するが、図２（ａ）〜（ｃ）に示す工程と同じ処理を行なって、ゲート電極の上部を占めるゲート上部シリサイド膜１１６ｃを形成し、その後、第２の層間絶縁膜やタングステンプラグなどを形成する。
【００７４】
つまり、図３（ｂ），（ｃ）に示す第１回目のサリサイド工程は、拡散層シリサイド膜１１６ａを適正な条件で形成している。そして、その後、ポリシリコンゲート電極の上部をシリサイド化する工程（第１の実施形態における図２（ａ），図２（ｂ）に示す工程と同じ工程）で、断線や高抵抗化を防止しうる，適正な特性を有するゲート上部シリサイド膜を形成する。これにより、接合リークの抑制と、ゲートの高抵抗化や断線の防止とを併せて実現することができる。
【００７５】
また、この変形例の方法によっても、第１の従来例のように、シリサイド膜を形成するためにリソグラフィ工程を追加する必要はないので、製造工程の増大又は製造工程数の増大を招くことがない。また、本変形例の方法では、ポリシリコン膜の状態でボロンを注入する必要はなく、図３（ｅ）に示す工程において、ボロンのイオン注入によって、ＰＭＩＳＦＥＴのポリシリコン電極１３２にボロンが注入される。そして、図３（ｅ）に示す工程の後においては、第１の実施形態の工程よりもさらに熱履歴が低減するので、ポリシリコン電極１３２中のボロンが拡散してシリコン基板１００に侵入するのを第１の実施形態よりも有効に抑制することができる。
【００７６】
なお、この変形例では、図３（ａ）に示す工程における，ゲート上部保護膜１２４，１３４の膜厚を７０ｎｍとしたが、５〜１０ｎｍと薄く形成してもよい。このように、ゲート上部保護膜１２４，１３４の膜厚を薄くした場合には、高濃度ソース・ドレイン拡散層形成のためのイオン注入によって、各ポリシリコンゲート電極の低抵抗化が可能である。さらに、拡散層上シリコン酸化膜１１６ａを形成する際に、ポリシリコンゲート電極１２２，１３２の上部はシリサイド化されないので、図３（ｅ）に示す工程においては、ポリシリコンゲート電極の上部をＣＭＰによって除去することなく、ゲート上部シリサイド膜を形成することができる。
【００７７】
（第２の実施形態）
図４（ａ）〜図５（ｄ）は、本発明の第２の実施形態についてのＩ／Ｏ部などに配置される非サリサイドトランジスタの製造工程を示す断面図である。図４（ａ）〜図５（ｄ）においては、Ｎチャネル型ＭＩＳトランジスタのみが図示されており、本実施形態においては、Ｎチャネル型ＭＩＳトランジスタの製造方法についてのみ説明する。
【００７８】
まず、図４（ａ）に示す工程で、シリコン基板１００（ウエハ）上に、活性領域を囲む素子分離領域であるシャロートレンチ１１１を形成する。そして、活性領域に、膜厚が５ｎｍのゲート酸化膜１５１と、膜厚が１００ｎｍのＮ型ポリシリコン膜からなるポリシリコンゲート電極１５２と、横方向厚さが７０ｎｍの窒化膜からなる絶縁性サイドウォール１５３とを形成する。ただし、ゲート酸化膜１５１及びポリシリコンゲート電極１５２を形成した後、絶縁性サイドウォール１５３を形成する前に、活性領域に低濃度不純物のイオン注入を行なって、ポリシリコンゲート電極１５２に自己整合的に低濃度ソース・ドレイン拡散層１５０ａ（エクステンション層又はＬＤＤ層）を形成する。その後、絶縁性サイドウォール１５３を形成した後に、活性領域に高濃度不純物のイオン注入を行なって、ＮＭＩＳＦＥＴの絶縁性サイドウォール１５３に自己整合的に高濃度ソース・ドレイン拡散層１５０ｂを形成する。その後、プラズマＣＶＤにより、高濃度ソース・ドレイン拡散層１５０ａの上に膜厚が５０ｎｍのシリコン酸化膜からなるシリサイドプロテクション膜１６２を形成する。なお、このとき、シャロートレンチ１１１上にもシリサイドプロテクション膜１６２が堆積されるが、図面の複雑化を避けるため、以下の工程を示す図では、シャロートレンチ１１１上におけるシリサイドプロテクション膜１６２の図示を省略する。なお、シリコン基板１００は、基板全体が半導体で構成されたバルクのシリコン基板であってもよいし、上部が半導体層で構成され、上部の半導体層の下方領域全体が絶縁層で構成されているか、半導体基板の中間部に絶縁層が形成され、絶縁層の上方に半導体層が設けられているＳＯＩ基板であってもよい。
【００７９】
次に、図４（ｂ）に示す工程で、シリサイドプロテクション膜１５２の上に、後に形成されるタングステンプラグがコンタクトする部分よりも広い範囲を開口したレジスト膜１６３を形成する。
【００８０】
次に、図４（ｃ）に示す工程で、２０：１バッファード弗酸により、シリサイドプロテクション膜１６２のうちレジスト膜１６３の開口に位置する部分を除去して、ソース・ドレイン拡散層１５０ａの一部を露出させる。その後、レジスト膜１６３を除去する。
【００８１】
次に、図４（ｄ）に示す工程で、シリサイドプロテクション膜１６２の開口内に露出している高濃度ソース・ドレイン拡散層１５０ａの一部をシリサイド化して、拡散層上シリサイド膜１５５を形成する。拡散層上シリサイド膜１５５は、高濃度ソース・ドレイン拡散層１５０ａと共にソース・ドレイン領域として機能する。リソグラフィ工程のマスクの位置合わせ精度を考慮すると、拡散層上シリサイド膜１５５の径は、後に形成されるタングステンプラグ（図５（ｄ）に示すタングステンプラグ１６２）の径の５倍以上であることが好ましい。具体的には、タングステンプラグの径が０．２μｍで拡散層層上シリサイド膜１５５の径が１μｍ以上であることが好ましい。
【００８２】
このとき、Ｃｏ膜を形成する前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ、基板バイアス−１２０Ｖ，エッチング時間５秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバに搬送する。Ｃｏスパッタチャンバ内で、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件でスパッタを行なって、ウエハ上に、膜厚が７ｎｍのＣｏ膜を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送して、Ｔｉスパッタチャンバ内で、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が２０ｎｍのＴｉＮ膜を堆積し、その後、ウエハを大気曝露させる。
【００８３】
その後、ＲＴＡ装置によって、４７０℃，６０秒の条件で第１回目のＲＴＡ処理を施し、未反応のＣｏ膜とＴｉＮ膜とを選択的に除去する。この未反応のＣｏ膜とＴｉＮ膜との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、８５０℃，６０秒の条件で第２回目のＲＴＡ処理を施す。
【００８４】
本実施形態では、Ｃｏ膜１１４の膜厚は７ｎｍと通常よりも薄く形成されており、しかも、第１回目の熱処理条件は、４７０℃，６０秒と通常よりも低温条件で行なわれる。また、第２回目のＲＴＡは８５０℃，６０秒と通常よりも高温条件で行なわれる。したがって、高濃度ソース・ドレイン拡散層１５０ｂの上には、薄く結晶欠陥の少ない拡散層上シリサイド膜１５４が形成される。
【００８５】
次に、図４（ｅ）に示す工程で、トランジスタ及びシリサイドプロテクション膜１６２を覆う，膜厚が５０ｎｍのシリコン窒化膜１５６と膜厚が４００ｎｍのＢＰＳＧ膜１５７とからなる第１の層間絶縁膜１６５を堆積する。このとき、シリサイドプロテクション膜１６２の開口部に露出している拡散層上シリサイド膜１５５もシリコン窒化膜１５６によって覆われる。
【００８６】
次に、図５（ａ）に示す工程で、ＣＭＰ法により、第１の層間絶縁膜１６５（ＢＰＳＧ膜１５７及びシリコン窒化膜１５６）の上面を平坦化するとともに、ポリシリコンゲート電極１５２を露出させる。
【００８７】
次に、図５（ｂ）に示す工程で、Ｃｏ膜の堆積前に、アルゴンプラズマ（圧力０．４ｍＴｏｒｒ，プラズマパワー４００Ｗ，バイアスパワー２６０Ｗ，基板バイアス−１２０Ｖ，エッチング時間３秒）によるスパッタエッチングを行ない、アルゴンイオンの物理的スパッタによって自然酸化膜を除去する。
【００８８】
その後、スパッタエッチングが終了すると、ウエハを真空中でＣｏスパッタチャンバまで搬送し、圧力２．０ｍＴｏｒｒ，ＤＣパワー１００Ｗの条件で、ウエハ上に、膜厚が１２ｎｍのＣｏ膜１５８を堆積する。引き続き、ウエハを真空中でＴｉスパッタチャンバまで搬送し、リアクティブスパッタ法により、圧力４．５ｍＴｏｒｒ，ＤＣパワー７２００Ｗ，アルゴン流量／窒素流量＝２／３の条件で、ウエハ上に膜厚が１５ｎｍのＴｉＮ膜１５９を堆積し、その後、ウエハを大気曝露させる。
【００８９】
次に、図５（ｃ）に示す工程で、大気曝露されたウエハをＲＴＡ装置によって、５５０℃，６０秒の条件で第１回目のＲＴＡ処理を行なった後、未反応のＣｏ膜１５８と、ＴｉＮ膜１５９とを選択的に除去する。この未反応のＣｏ膜１５８と、ＴｉＮ膜１５９との除去は、例えば、硫酸或いは塩酸と過酸化水素水とを混合させた酸性薬液や、水酸化アンモニウムと過酸化水素水とを混合させたアルカリ性薬液を用いて行なうことができる。その後、ウエハに、７５０℃，６０秒の条件で第２回目のＲＴＡ処理を施し、コバルトジシリサイド膜からなるゲート上部シリサイド膜１６０を形成する。これにより、ポリシリコンゲート電極１５２とシリサイド膜１６０とにより、ＭＩＳトランジスタのゲート電極が構成される。そして、ゲート上部シリサイド膜１６０のほとんどの部分は、第１の層間絶縁膜１６５の上面よりも下方に存在するが、ゲート上部シリサイド膜１６０の上部は第１の層間絶縁膜１６５よりも上方にわずかに突出している。
【００９０】
なお、この工程は、第１の実施形態又は変形形態で説明したＮＭＩＳＦＥＴ形成領域Ｒｎｔ又はＰＭＩＳＦＥＴ形成領域Ｒｐｔにおけるゲート上部シリサイド膜１１６ｃの形成と同時に行なうことができる。
【００９１】
次に、図５（ｄ）に示す工程で、第１の層間絶縁膜１６５の上に厚さ３００ｎｍのＢＰＳＧ膜からなる第２の層間絶縁膜１６１を形成し、ＣＭＰ法により平坦化を行ない、フォトリソグラフィーとドライエッチングにより、第２の層間絶縁膜１６１と第１の層間絶縁膜１６５とを貫通してシリサイド膜１５５に到達する接続孔を形成し、さらに、接続孔内にＴｉ膜，ＴｉＮ膜及びＷ膜を埋め込んで、タングステンプラグ１６２を形成する。
【００９２】
本実施形態の半導体装置の製造方法によると、図４（ｃ）に示す拡散層シリサイド化工程では、拡散層シリサイド膜１５５を適正な条件で形成し、図５（ｂ），図５（ｃ）に示すゲートシリサイド化工程で、断線や高抵抗化を抑制しうる，適正な特性を有するゲート上部シリサイド膜１６０を形成する。これにより、非サリサイド型ＭＩＳトランジスタのゲート電極の上部をロジック部のサリサイド型ＭＩＳトランジスタのゲート電極の上部と同等にシリサイド化することができるため、Ｉ／Ｏ部のゲート抵抗の増大に起因するＡＣ的遅延を回避することが実現できる。
【００９３】
なお、以上の発明において、シリサイド膜としてシリサイド膜を形成したが、チタンシリサイド膜、ニッケルシリサイド膜など、コバルト以外の金属のシリサイド膜を用いる場合においても、本実施形態と同じ効果を発揮することができる。
【００９４】
また、本実施形態においても、第１の実施形態の変形例と同様に、図４（ａ）に示す工程では、ポリシリコンゲート電極１５３の上にゲート上部保護膜を設けて置いて、その後、図５（ａ）に示す平坦化工程で、ゲート上部保護膜を除去してから、ゲート上部シリサイド膜の形成を行なってもよい。
【００９５】
また、図５（ｃ）に示す工程では、コバルトジシリサイド膜となる熱処理温度（例えば５５０℃）以上、かつ、拡散層上シリサイド膜形成の第２回目のＲＴＡ処理温度（例えば８００℃）以下の温度範囲で、１回だけのＲＴＡ処理によってシリサイド化工程を行なっても、本実施形態と同じ効果を得ることができる。
【００９６】
【発明の効果】
本発明の半導体装置又はその製造方法によると、リソグラフィ工程の増大を招くことなく、ポリシリコンゲート電極上に適正な特性を有するシリサイド膜を形成することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態の変形例に係る半導体装置の製造工程の前半部分を示す断面図である。
【図４】（ａ）〜（ｅ）は、第２の実施形態に係る半導体装置の製造工程の前半部分を示す断面図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造工程の後半部分を示す断面図である。
【図６】（ａ）〜（ｄ）は、第１の従来例に係る半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｅ）は、第２の従来例に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
１００ シリコン基板
１０１ａ 低濃度ソース・ドレイン拡散層
１０１ｂ 高濃度ソース・ドレイン拡散層
１０２ａ 低濃度ソース・ドレイン拡散層
１０２ｂ 高濃度ソース・ドレイン拡散層
１１１ シャロートレンチ
１１４ Ｃｏ膜
１１５ ＴｉＮ膜
１１６ａ 拡散層上シリサイド膜
１１６ｂ ダミーシリサイド膜
１１６ｃ ゲート上部シリサイド膜
１１７ ＬＰ−ＳｉＮ膜
１１８ ＢＰＳＧ膜
１２１ ゲート酸化膜
１２２ ポリシリコンゲート電極
１２３ 絶縁性サイドウォール
１２４ ゲート上保護膜
１３１ ゲート酸化膜
１３２ ポリシリコンゲート電極
１３３ 絶縁性サイドウォール
１３４ ゲート上保護膜
１４０ Ｃｏ膜
１４１ ＴｉＮ膜
１４２ ＢＰＳＧ膜
１４３ タングステンプラグ
１４５ 第１の層間絶縁膜
１５０ａ 低濃度ソース・ドレイン拡散層
１５０ｂ 高濃度ソース・ドレイン拡散層
１５１ ゲート酸化膜
１５２ ポリシリコンゲート電極
１５３ 絶縁性サイドウォール
１５４ 開口
１５５ 拡散層上シリサイド膜
１５６ ＬＰ−ＳｉＮ膜
１５７ ＢＰＳＧ膜
１５８ Ｃｏ膜
１５９ ＴｉＮ膜
１６０ ゲート上シリサイド膜
１６１ ＢＰＳＧ膜
１６２ タングステンプラグ
１６３ レジスト膜
１６５ 第２の層間絶縁膜

Claims (13)

1. 半導体層と、
   上記半導体層上に形成されたポリシリコンゲート電極と、
   上記半導体層内における上記ポリシリコンゲート電極の両側方に位置する領域に設けられた不純物拡散層と、
   上記不純物拡散層を覆い上記ポリシリコンゲート電極の周囲を埋める，上面が平坦化された第１の層間絶縁膜と、
   上記第１の層間絶縁膜と共に平坦化されたポリシリコンゲート電極の上部をシリサイド化して形成されたゲート上部シリサイド膜と
   を備えている半導体装置。
2. 請求項１記載の半導体装置において、
   上記不純物拡散層の上に形成され、上記ゲート上部シリサイド膜とは異なる条件で形成された拡散層上シリサイド膜をさらに備えている，半導体装置。
3. 請求項２記載の半導体装置において、
   上記第１の層間絶縁膜及び上記ゲート上部シリサイド膜を覆う第２の層間絶縁膜と、
   上記第１及び第２の層間絶縁膜を貫通して上記拡散層上シリサイド膜に到達するプラグとをさらに備えている，半導体装置。
4. 請求項２記載の半導体装置において、
   上記拡散上シリサイド膜は、上記不純物拡散層の一部の上に設けられている，半導体装置。
5. 請求項４に記載の半導体装置において、
   上記拡散層上シリサイド膜は、半導体装置の入出力部（Ｉ／Ｏ部）に配置されるトランジスタに設けられている，半導体装置。
6. 請求項１〜５のうちいずれか１つに記載の半導体装置において、
   上記ゲート電極の側面を覆う絶縁性サイドウォールをさらに備え、
   上記絶縁性サイドウォールは、上記第１の層間絶縁膜と共に平坦化されている，半導体装置。
7. 請求項１〜６のうちいずれか１つに記載の半導体装置において、
   上記ゲート上部シリサイド膜は、チタンシリサイド膜，コバルトジシリサイド膜及びニッケルシリサイド膜から選ばれるいずれか１つのシリサイド膜である，半導体装置。
8. 半導体層と、上記半導体層の上方に形成されたポリシリコンゲート電極と、上記半導体層内における上記ポリシリコンゲート電極の両側方に位置する領域に設けられた不純物拡散層とが設けられた基板を準備する工程（ａ）と、
   上記不純物拡散層及びポリシリコンゲート電極の上方に第１の層間絶縁膜を堆積する工程（ｂ）と、
   上記第１の層間絶縁膜及び上記ポリシリコンゲート電極を同時に平坦化して、上記ポリシリコンゲート電極を露出させる工程（ｃ）と、
   上記工程（ｃ）の後で、上記ポリシリコンゲート電極の上部をシリサイド化して、ゲート上シリサイド膜を形成する工程（ｄ）と
   を含む，半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   上記工程（ｂ）の前に、上記工程（ｄ）とは異なる条件で上記不純物拡散層の上部をシリサイド化してなる拡散層上シリサイド膜を形成する工程（ｅ）をさらに備えている，半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    上記工程（ｅ）では、上記ポリシリコン電極の上部をシリサイド化してなるダミーのシリサイド膜を上記拡散層上シリサイド膜と共に形成し、
    上記工程（ｃ）では、上記ダミーのシリサイド膜を除去する，半導体装置の製造方法。
11. 請求項９記載の半導体装置の製造方法において、
    上記工程（ａ）では、半導体層の上方にポリシリコン膜及び絶縁膜を順次堆積した後、上記絶縁膜及び上記ポリシリコン膜をパターニングすることにより、上記ポリシリコンゲート電極とともにゲート上保護膜を形成し、
    上記工程（ｃ）では、上記ゲート上保護膜を除去する，半導体装置の製造方法。
12. 請求項９〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｅ）の前に、上記不純物拡散層を覆うシリサイド化防止用絶縁膜を形成した後、シリサイド化防止用絶縁膜に上記不純物拡散層の一部を開口させる開口部を形成する工程を含み、
    上記工程（ｅ）では、上記不純物拡散層のうち上記シリサイド化防止用絶縁膜の開口部の底面に露出している部分のみをシリサイド化する，半導体装置の製造方法。
13. 請求項９〜１２のうちいずれか１つに記載の半導体装置の製造方法において、
    上記工程（ｄ）では、上記ゲート上シリサイド膜として、チタンシリサイド膜、コバルトシリサイド膜及びニッケルシリサイド膜から選ばれるいずれか１つのシリサイド膜を形成する，半導体装置の製造方法。

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