JP2004273538A

JP2004273538A - 半導体装置及びその製造方法

Info

Publication number: JP2004273538A
Application number: JP2003058662A
Authority: JP
Inventors: Teruo Takizawa; 照夫瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-05
Filing date: 2003-03-05
Publication date: 2004-09-30

Abstract

【課題】安定した電源を確保しつつ、平滑コンデンサをさらに微細化できるようにした半導体装置及びその製造方法を提供する。
【解決手段】電磁誘導によってコイルアンテナ１に生じる交流電圧を直流電圧に整流するブリッジ整流回路３と、このブリッジ整流回路３によって整流される直流電圧を定電圧に平滑化する平滑コンデンサ５とを備え、この平滑コンデンサ５の誘電体は、ＳＢＴやＰＺＴ等のペロブスカイト結晶構造を有する金属酸化物で構成されている。安定した電源を確保しつつ、平滑コンデンサをさらに微細化することができる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＩＣ（ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）カード等に内蔵される装置であって、ブリッジ整流回路、平滑コンデンサ、不揮発性メモリ、ＣＰＵ（ｃｅｎｔｒａｌｐｒｏｃｅｓｓｉｎｇｕｎｉｔ）等が１チップ化された半導体デバイスに適用して好適な半導体デバイスとその製造方法に関するものである。
【０００２】
【従来の技術】
近年、高度情報社会の高まりに伴い、ＩＣカードが個人認証用や、電子マネーとして使われ始めている。この種のＩＣカードには、コイルアンテナ、ブリッジ整流回路、平滑コンデンサ、不揮発性メモリ、ＣＰＵ等が１チップ化された半導体デバイスが内蔵されている。
【０００３】
この半導体デバイスは、電磁誘導によって不揮発性メモリやＣＰＵ等の電源を得るものである。例えば、ＩＣカードの外部から磁界を受けることによってコイルアンテナに交流の起電力を生じ、この起電力をブリッジ整流回路で直流に整流し、整流した電圧を平滑コンデンサで定電圧に平滑化する。その後、この平滑化した直流電圧をＣＰＵや不揮発性メモリ等に電源として供給する。
【０００４】
このような半導体デバイスでは、ＣＰＵの演算処理や、不揮発性メモリへの書き込み処理など、その動作信頼性を保証するために、ブリッジ整流回路で整流した電圧をできるだけ定電圧に平滑化する必要がある。そのために、このような平滑コンデンサの容量は、通常、０．１ｎＦ以上の大容量に設計される。従来、平滑コンデンサには、シリコン酸化膜を誘電体とするＭＯＳ（ｍｅｔａｌｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタや、ＭＩＭ（ｍｅｔａｌｉｎｓｕｌａｔｏｒｍｅｔａｌ）キャパシタ等が用いられてきた。
【０００５】
【特許文献１】
特開２０００−２０１４４２号公報
【０００６】
【発明が解決しようとする課題】
ところで、従来例に係る半導体デバイスによれば、直流に整流した電圧を定電圧に平滑化する平滑コンデンサには、シリコン酸化膜を誘電体とするＭＯＳキャパシタや、ＭＩＭキャパシタ等を用いてきた。
しかしながら、このようなＭＯＳキャパシタや、ＭＩＭキャパシタの誘電体として使用されるシリコン酸化膜の比誘電率は３．９程度である。このため、平滑コンデンサに０．１ｎＦ以上の大容量を持たせるためには、シリコン酸化膜の膜厚を極めて薄くするか、或いは、このシリコン酸化膜のうち誘電体として有効な部分の面積（以下で、有効面積という）を広く確保するしかなかった。また、実際には、シリコン酸化膜の薄膜化はプロセス上の限界があるので、平滑コンデンサの容量を大容量にするには、シリコン酸化膜の有効面積を広く確保するしかなかった。
【０００７】
このため、平滑コンデンサを微細化することができず、１ウエーハに形成できるチップ数を増大できないという問題があった。ウエーハ当たりのチップ収量を増大できないと、チップコストを低減することはできない。
そこで、この発明はこのような問題を解決したものであって、安定した電源を確保しつつ、平滑コンデンサをさらに微細化できるようにした半導体装置及びその製造方法の提供を目的とする。
【０００８】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置は、所定の交流電圧を直流電圧に整流する整流回路と、この整流回路によって整流される直流電圧を定電圧に平滑化する平滑コンデンサとを備え、この平滑コンデンサの誘電体は、強誘電体膜で構成されていることを特徴とするものである。
【０００９】
ここで、強誘電体膜とは、外部から電界を加えたときに結晶内部で電気分極がおき、電界を取り去った後もこの電気分極が残留するような材料膜のことを指す。この種の強誘電体膜は、誘電率が非常に大きく、かつ残留分極するので、従来から、不揮発性メモリの１セルを構成するキャパシタの誘電体として使われてきた。
【００１０】
その一方で、強誘電体膜は残留分極するので、この強誘電体膜を誘電体とするコンデンサでは、コンデンサの端子間の電圧（以下で、端子電圧という）と、蓄積電荷量とがヒステリシスの関係にある。即ち、この強誘電体膜を誘電体とするコンデンサでは、１回目の充電時と２回目の充電時に、端子間にそれぞれ同じ電圧を印加したとしても、その端子間に蓄積される電荷量は１回目と２回目とでは必ずしも同じ量になるとは限らない。このコンデンサでは、端子電圧と蓄積電荷量との関係が過去の充電履歴によって変動してしまう。
【００１１】
そのため、このようなコンデンサを電子回路に直列、または並列に接続すると、この電子回路に流れる電流値の再現性が悪くなるので、強誘電体膜を誘電体とするコンデンサを不揮発性メモリ以外の用途に用いることは一般的でなかった。本発明は、整流回路によって直流に整流された電圧（以下で、整流電圧という）をコンデンサで定電圧に平滑化する場合には、端子電圧と蓄積電荷間のヒステリシスの関係は整流電圧の平滑化にあまり影響せず、むしろ、コンデンサの容量の大小が整流電圧の平滑化に大きく影響する点を見出し、平滑コンデンサの誘電体を強誘電体膜で構成したものである。
【００１２】
本発明に係る第２の半導体装置は、上述した第１の半導体装置において、整流回路に接続されるコイルアンテナを備え、電磁誘導によってコイルアンテナに交流電圧が発生し、当該交流電圧が整流回路に供給されることを特徴とするものである。
本発明に係る第３の半導体装置は、上述した第１、第２の半導体装置において、平滑コンデンサによって定電圧に平滑化される直流電圧を電源にして所定の情報を記憶する不揮発性メモリを備え、平滑コンデンサの誘電体と、この不揮発性メモリの誘電体は、同一種類の強誘電体膜で構成されていることを特徴とするものである。
【００１３】
本発明に係る第４の半導体装置は、上述した第１〜第３の半導体装置において、強誘電体膜は、ペロブスカイト結晶構造を有する金属酸化物で、比誘電率が１００以上であることを特徴とするものである。
本発明に係る第１〜第４の半導体装置によれば、平滑コンデンサの容量を維持したまま、誘電体の有効面積を縮小することができる。従って、安定した電源を確保しつつ、平滑コンデンサをさらに微細化することができる。
【００１４】
本発明に係る半導体装置の製造方法は、所定の交流電圧を整流回路で直流電圧に整流し、整流された直流電圧を平滑コンデンサで定電圧に平滑化する半導体装置の製造方法において、この平滑コンデンサの誘電体に強誘電体膜を使用することを特徴とするものである。
本発明に係る半導体装置の製造方法によれば、安定した電源を確保しつつ、平滑コンデンサをさらに微細化することができ、チップコストの低減に寄与することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は、本発明の実施形態に係る半導体デバイス１００の構成例を示す回路図である。この半導体デバイス１００は、例えば非接触式のＩＤカード等に内蔵されるものであり、電磁誘導によって得られる交流電圧を直流電圧に変換すると共に、この直流電圧を電源（Ｖｄｄ）に用いて所定の演算処理を実行したり、記憶したりする装置である。
【００１６】
この半導体デバイス１００は、コイルアンテナ１に接続するブリッジ整流回路３と、このブリッジ整流回路３に接続する平滑コンデンサ５と、ブリッジ整流回路３及び平滑コンデンサ５の両方と接続するＣＰＵや不揮発性メモリ（図示せず）等とから構成されている。
図１において、給電装置５０はＩＣカードの外部にある機器であり、この給電装置５０のコイルに所定の電流を流すことによって磁界を発生する。コイルアンテナ１は、この磁界を受けて交流の起電力を発生する。この起電力は、図５（Ａ）に示すように、正電位と負電位とを繰り返す正弦波形を有している。
【００１７】
ブリッジ整流回路３は、図５（Ａ）に示した交流電圧を図５（Ｂ）に示すように全波整流するものである。このブリッジ整流回路３は、例えばコイルアンテナ１で得られた交流電圧の負の波形を正の波形に反転させて、交流電圧を正の直流電圧に変換する。
図１に示すように、このブリッジ整流回路３は、例えば４個のＰＮ接合ダイオード３ａ〜３ｄで構成されている。このブリッジ整流回路３への入力電圧が正の波形の場合は、ＰＮ接合ダイオード３ａ、３ｄを通って電流が流れ、平滑コンデンサ５の両端に正の波形が現れる。また、このブリッジ整流回路３への入力電圧が負の波形の場合は、ダイオード３ｂ、３ｃを通って電流が流れ、平滑コンデンサ５の両端にやはり正の波形が現れる。
【００１８】
平滑コンデンサ５は、ブリッジ整流回路３によって正の波形に整流された整流電圧を受けて充放電を繰り返し、図５（Ｃ）の２点鎖線で示すように、整流電圧を定電圧に平滑化するものである。
即ち、図５（Ｃ）において、区間Ａ−Ｂでは、平滑コンデンサ５は整流電圧によって充電され、この平滑コンデンサ５の端子間に所定量の電荷が蓄えられる。また、区間Ｂ−Ｃでは、整流電圧は平滑コンデンサ５の端子電圧よりも低くなり、平滑コンデンサ５は充電されない。この区間Ｂ−Ｃでは、平滑コンデンサ５に蓄えられた電荷は負荷抵抗Ｒ２等を通じて緩やかに放電し、平滑コンデンサ５の端子電圧は減少していく。
【００１９】
区間Ｃ−Ｄでは、整流電圧は平滑コンデンサ５の端子電圧よりも高くなるので、平滑コンデンサ５は充電される。そして、区間Ｄ−Ｅでは、整流電圧は平滑コンデンサ５の端子電圧よりも低くなるので、平滑コンデンサ５に蓄えられた電荷は負荷抵抗Ｒ２等を通じて緩やかに放電する。つまり、この半導体デバイス１００では、平滑コンデンサ５に蓄えられた電荷の放電によって、整流電圧の周期的に低下する電位を補っている。
【００２０】
図１に示すＶｄｄ端子には、図示しないＣＰＵや不揮発性メモリ等が接続されている。平滑コンデンサ５によって定電圧に平滑化された整流電圧はＶｄｄ端子に供給され、ＣＰＵや不揮発性メモリの電源として用いられる。この半導体デバイス１００では、ブリッジ整流回路３と、平滑コンデンサ５と、図示しないＣＰＵや不揮発性メモリ等が１チップ化されている。
【００２１】
図２は、半導体デバイス１００の構成例を示す断面図である。この図２において、図１に対応する部分には同一符号を付している。これらの中で、ＰＮ接合ダイオード３ａは、ブリッジ整流回路３（図１参照）を構成するダイオード群のうちの１つである。図示しないが、他の３つのダイオード３ｂ〜３ｄ（図１参照）も同一のシリコン基板１１上に設けられている。
【００２２】
また、ｎＭＯＳトランジスタ４５は、不揮発性メモリの読み出し、書き込み用のトランジスタである。このｎＭＯＳトランジスタ４５と、キャパシタ４７とで、不揮発性メモリの１セルを構成している。図２において、ゲート電極２３は不揮発性メモリのワード線であり、第１Ａｌ配線３１Ｄ及び３１Ｅは不揮発性メモリのビット線である。
【００２３】
以下で、図２に示すように、ブリッジ整流回路３や平滑コンデンサ５が設けられたシリコン基板１１の左側の領域を整流回路形成領域といい、不揮発性メモリ４０が設けられたシリコン基板１１の右側の領域をメモリ形成領域という。
ところで、この半導体デバイス１００では、整流回路形成領域に設けられた平滑コンデンサ５の誘電体３５Ａが、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）やＰＺＴ（ジルコン酸チタン酸鉛：Ｐｂ（Ｚｒ_１−ｘＴｉ_ｘ）Ｏ_３）等のペロブスカイト結晶構造を有する金属酸化物で構成されている。
【００２４】
ＳＢＴの比誘電率は２００であり、ＰＺＴの比誘電率は１０００程度である。このため、平滑コンデンサ５の誘電体３５Ａを、例えばＳＢＴで構成する場合には、その膜厚を１２０ｎｍ、有効面積を１００００μｍ^２とすることで、０．１５ｎＦの大容量を得ることができる。従来のＭＩＭ型と比べて、誘電体３５Ａの有効面積を１／５０にすることができる。
【００２５】
また、平滑コンデンサ５の誘電体３５Ａを、例えばＰＺＴで構成する場合には、その膜厚を１２０ｎｍ、有効面積を１００００μｍ^２とすることで、０．７５ｎＦの大容量を得ることができる。従来のＭＩＭ型と比べて、誘電体３５Ａの有効面積を１／２５０にすることができる。
このように、平滑コンデンサ５の誘電体３５ＡをＳＢＴやＰＺＴ等の強誘電体膜で構成することで、小さな面積でも十分に大きな容量をえることができ、平滑コンデンサ５の容量を例えば０．１ｎＦ以上に維持したまま、誘電体の有効面積１００００μｍ^２程度に縮小することができる。
【００２６】
従って、リップルの少ない安定した電源電圧を確保しつつ、平滑コンデンサ５を微細化することができ、半導体デバイス１００のチップ面積を低減することができる。これにより、１ウエーハに形成できるチップ数を増大することができ、チップコストを低減することができる。それゆえ、安価なＩＣカードを提供することができる。この実施形態では、ブリッジ整流回路３が本発明の整流回路に対応し、半導体デバイス１００が本発明の半導体装置に対応している。
【００２７】
次に、この半導体デバイス１００の製造方法について説明する。
図３（Ａ）〜図４（Ｂ）は本発明の実施形態に係る半導体デバイス１００の製造方法を示す工程図である。ここでは、図２に示した半導体デバイス１００を図３（Ａ）〜図４（Ｂ）に沿って製造する場合を想定する。従って、図３（Ａ）〜図４（Ｂ）において図２に対応する部分には、同一符号を付し、その詳細説明は省略する。
【００２８】
まず始めに、図３（Ａ）において、シリコン基板１１上に素子分離領域１３を形成する。この素子分離領域１３の形成は、例えばＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎｏｆｓｉｌｉｃｏｎ）法により行なう。次に、このシリコン基板１１の整流回路形成領域にＮ型のウェル拡散層（以下で、Ｎウェル層という）１５を形成し、シリコン基板１１のメモリ形成領域にＰ型のウェル拡散層（以下で、Ｐウェル層という）１７を形成する。このＮウェル層１５と、Ｐウェル層１７の形成は、フォトリソグラフィ技術とイオン注入技術によって行なう。
【００２９】
次に、素子分離領域１３下から露出したＮウェル層１５の一部と、Ｐウェル層１７の全面にＰ型不純物拡散層（以下で、Ｐ型拡散層という）１９Ａ及び１９Ｂをそれぞれ形成する。そして、このＰ型不純物拡散層１９Ａ及び１９Ｂを形成したシリコン基板１１を熱酸化してゲート酸化膜２１を形成する。
ゲート酸化膜２１を形成したあと、シリコン基板１上にリン等のｎ型不純物を含むポリシリコン膜を形成し、このポリシリコン膜をパターニングして、図３（Ｂ）に示すように、Ｐ型拡散層１９Ｂ上にゲート電極２３を形成する。さらに、このゲート電極２３を含むシリコン基板１１上にＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）によってシリコン酸化膜を堆積し、このシリコン酸化膜をエッチバックして、ゲート電極２３の側壁にサイドウォール２５を形成する。
【００３０】
次に、シリコン基板１１のメモリ形成領域のみを露出し、他の領域を覆うようにレジストパターン（図示せず）を形成する。そして、このレジストパターンとゲート電極２３、サイドウォール２５をマスクにして、リンやヒ素等のｎ型不純物をＰ型拡散層１９Ｂに注入し、ソース拡散層及びドレイン拡散層（以下で、ソース・ドレイン拡散層という）２７を形成する。その後、シリコン基板１１上にシリコン酸化膜等からなる第１層間絶縁膜２７を形成し、この層間絶縁膜２７の上面をＣＭＰ（ｃｈｅｍｉｃａｌｍｅｃｈａｎｉｃａｌｐｏｌｉｓｈ）等で平坦化する。
【００３１】
次に、整流回路形成領域のＮウェル層１５上及び、メモリ形成領域のソース・ドレイン拡散層２７上の層間絶縁膜２７をドライエッチングにより除去して、コンタクトホールを形成する。そして、このコンタクトホールを埋め込むようにシリコン基板１１上に第１のＡｌ膜を堆積し、このＡｌ膜をパターニングして、図４（Ａ）に示すように、第１Ａｌ配線３１Ａ〜３１Ｅを形成する。
【００３２】
次に、このシリコン基板１１上の全面に、例えば誘電体の構成材となるＳＢＴ膜を約１２０ｎｍ形成する。このＳＢＴ膜の形成は、例えばスパッタリングや、ＭＯＣＶＤによって行なう。そして、このＳＢＴ膜を、フォトリソグラフィとドライエッチングによってパターニングして、図４（Ｂ）に示すように、例えばＡｌ配線３１Ｃ上と、Ａｌ配線３１Ｅ上にそれぞれ誘電体３５Ａ及び３５Ｂを形成する。
【００３３】
次に、誘電体３５Ａ及び３５Ｂが形成されたシリコン基板１１の全面に第２層間絶縁膜３７（図２参照）を形成し、この層間絶縁膜３７の上面をＣＭＰ等で平坦化する。そして、誘電体３５Ａ及び３５Ｂ上の層間絶縁膜３７をドライエッチングにより除去して、コンタクトホールを形成する。さらに、このコンタクトホールを埋め込むようにシリコン基板１上に第２のＡｌ膜を堆積する。そして、このＡｌ膜をパターニングして第２Ａｌ配線３３Ａ及び３３Ｂ（図２参照）をそれぞれ形成する。これにより、図２に示した半導体デバイス１００を完成させる。
【００３４】
この半導体デバイス１００の製造方法では、平滑コンデンサ５の誘電体３５Ａと、不揮発性メモリ４０の誘電体３５Ｂを、ＳＢＴ膜の堆積とパターニングによって一括して形成しているので、誘電体３５Ａをシリコン酸化膜等で形成するような従来方式と比べて、半導体デバイス１００の製造プロセスをコンパクトにすることができる。
【００３５】
尚、この実施形態では、平滑コンデンサ５の誘電体３５Ａを、ＳＢＴやＰＺＴ等のペロブスカイト結晶構造を有する金属酸化物で構成する場合について説明した。しかしながら、誘電体３５Ａを構成する強誘電体膜は、ペロブスカイト結晶構造に限られることはない。例えば、ペロブスカイト結晶構造のほかに、体心立法構造や面心立法構造等の任意の強誘電体膜を、平滑コンデンサ５の誘電体３５Ａに用いても良い。
【００３６】
また、強誘電体膜には、その粒径が小さくなるにつれて残留分極が大きくなるという傾向がある。このため、誘電体３５Ａを構成する強誘電体膜の粒径を、誘電体３５Ｂを構成する強誘電体膜の粒径よりも大きくして、誘電体３５Ａの残留分極を誘電体３５Ｂの残留分極よりも小さくすると良い。具体的には、誘電体３５Ｂを構成する強誘電体膜にのみＮ_２等をイオン注入して、アモルファス状にし、誘電体３５Ａと誘電体３５Ｂの粒径を異ならせる。または、誘電体３５Ａを構成する強誘電体膜にのみレーザアニールを施して、その粒径を大きくする。このような処理により、平滑コンデンサ５におけるヒステリシスの影響を低減することができ、平滑コンデンサ３５の充電特性を向上することができる。
【図面の簡単な説明】
【図１】半導体デバイス１００の構成例を示す回路図。
【図２】半導体デバイス１００の構成例を示す断面図。
【図３】半導体デバイス１００の製造方法（その１）を示す工程図。
【図４】半導体デバイス１００の製造方法（その２）を示す工程図。
【図５】起電力の整流及び平滑の一例を示す概念図。
【符号の説明】
１コイルアンテナ、３ブリッジ整流回路、３ａ、３ｂ、３ｃ、３ｄＰＮ接合ダイオード、５平滑コンデンサ、１１シリコン基板、１３素子分離層、１５Ｎウェル層、１７Ｐウェル層、１９Ａ、１９ＢＰ型拡散層、２１ゲート酸化膜、２３ゲート電極、２５サイドウォール、２７ソース・ドレイン拡散層、２９第１層間絶縁膜、３１Ａ、３１Ｂ、３１Ｃ、３１Ｄ第１Ａｌ配線、３３Ａ、３３Ｂ第２Ａｌ配線、３５Ａ、３５Ｂ誘電体、３７第２層間絶縁膜、４０不揮発性メモリ、４５ｎＭＯＳトランジスタ、５０給電部、１００半導体デバイス

Claims

所定の交流電圧を直流電圧に整流する整流回路と、
前記整流回路によって整流される直流電圧を定電圧に平滑化する平滑コンデンサとを備え、
前記平滑コンデンサの誘電体は、強誘電体膜で構成されていることを特徴とする半導体装置。
前記整流回路に接続されるコイルアンテナを備え、
電磁誘導によって前記コイルアンテナに交流電圧が発生し、当該交流電圧が前記整流回路に供給されることを特徴とする請求項１に記載の半導体装置。
前記平滑コンデンサによって定電圧に平滑化される直流電圧を電源にして所定の情報を記憶する不揮発性メモリを備え、
前記平滑コンデンサの誘電体と、前記不揮発性メモリの誘電体は、
同一種類の強誘電体膜で構成されていることを特徴とする請求項１または２に記載の半導体装置。
前記強誘電体膜は、ペロブスカイト結晶構造を有する金属酸化物で、比誘電率が１００以上であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
所定の交流電圧を整流回路で直流電圧に整流し、整流された直流電圧を平滑コンデンサで定電圧に平滑化する半導体装置の製造方法において、
前記平滑コンデンサの誘電体に強誘電体膜を使用することを特徴とする半導体装置の製造方法。