JP2004260352A

JP2004260352A - Signal waveform automatic correction circuit

Info

Publication number: JP2004260352A
Application number: JP2003046510A
Authority: JP
Inventors: Tatsuya Saito; 達也齊藤; Hiroki Yamashita; 寛樹山下; Fumio Yuki; 文夫結城; Takanari Baba; 貴成馬場
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2003-02-24
Filing date: 2003-02-24
Publication date: 2004-09-16
Anticipated expiration: 2023-02-24
Also published as: JP4309676B2

Abstract

<P>PROBLEM TO BE SOLVED: To properly set up the characteristics, even if noise superposes on the output of a waveform equalizer, etc. <P>SOLUTION: The correction circuit has a filter circuit 101 for varying the waveform of an input signal Sin, a waveform detector circuit 102 for detecting the waveform information thereof with the input of an output signal Sout fed from the filter circuit 101, and a characteristic control circuit 103 for outputting a characteristic control signal Vcm of the filter circuit 101 with the input of a waveform detection result signal Vtn fed from the waveform detector circuit 102. The waveform detector circuit 102 has a signal sampling circuit 104 and an edge phase detector circuit 105. The sampling circuit 104 determines the signal levels at N phase time points with the input of the signal Sout to output a sampling result signal Vsn (1≤n≤N). The edge phase detector circuit 105 detects the switching timing Te from the sampling result signal Vsn to the signal Sout to output a detection result signal Vtn (1≤n≤N). The characteristic control circuit 103 generates and outputs an optimum characteristic control signal Vcm from the detection result signal Vtn. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路（ＬＳＩ）等の論理回路に入力される信号波形を整形し正常なデジタル信号波形に復元する技術に関し、特に、高速で動作可能な論理回路間において信号伝送を行う際に用いられる信号伝送路の伝送特性により発生する符号間干渉量に応じてそれを自動的に補正し、正常な信号伝送を実現する技術に関する。
【０００２】
【従来の技術】
電子計算機や電子交換機などに用いられる論理回路装置においては、複数の論理回路を信号伝送路により相互に接続し、デジタルデータ信号の送受信を行う。この際、例えば、上記信号伝送路に用いられる信号導体の表皮効果や絶縁体の誘電体損失等により、信号伝送路は低周波数成分の減衰量よりも高周波成分の減衰量の方が大きい伝送特性を有する。従って、符号間干渉が発生しデジタルデータ信号中の、特に論理値ローレベル（Ｌ）からハイレベル（Ｈ）への遷移波形及びハイレベル（Ｈ）からローレベル（Ｌ）への遷移波形が歪み、正常な信号伝送が困難になるという問題がある。
【０００３】
そこで、上記伝送路の伝送特性に自動的に適応するフィルタ回路を用い、その特性を補償して波形歪みを補正する方法が用いられている。このような先行技術としては、データ識別装置を用いた方法が開示されている。
【０００４】
図１３は、従来から用いられている信号波形自動補正回路の一構成例を示した図である。図１３に示す信号波形自動補正回路は、入力信号Ｓｉｎの波形を変化させるフィルタ回路を含む波形等化部１３０１と、波形等化部１３０１の出力信号の零交差点のタイミングからその位相を計算する位相計算部１３０２と、位相計算部１３０２の出力から再生クロック信号と位相誤差信号とを生成する位相同期部１３０３と、波形等化部１３０１の出力と再生クロック信号とから再生信号を生成するレベル判定部１３０４と、位相誤差信号を評価し波形等化部１３０１のタップ係数を決定するタップ係数決定部１３０５と、決定したタップ係数を保持するタップ係数記憶部１３０６と、を有している。
【０００５】
図１３に示す回路構成例では、波形等化部１３０１の等化特性を評価し最適に設定するために、上記位相誤差信号の絶対値和又は自乗和を評価値として用い、それが最小となるよう波形等化部１３０１のタップ係数を決定し、タップ係数記憶部１３０６に記憶する（例えば特許文献１参照）。
【特許文献１】
特開昭６１−２６４９２５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記の回路においては、位相計算部１３０２において、波形等化部１３０１の出力信号の零交差点のタイミングからその位相を計算しているため、外部からの擾乱によりその出力信号にパルス性のノイズが重畳した場合などにおいては、計算されるクロック位相信号に変動が生じてしまうという問題がある。すなわち、波形信号の差分として捉えられる電荷量に相当する差信号に相当する差信号で次の周波数を制御しているため、ノイズの影響を直接受けてしまう。
【０００７】
図１４は、図１３に示す回路の動作タイミングを説明するためのタイミングチャート図である。図１４を参照して、図１３に示す回路の問題点について、回路が正常動作を行う場合（図１４（Ａ））と、ノイズが重畳して誤った動作を行う場合（図１４（Ｂ））との例を示すことにより説明する。この際、図１３も適宜参照して説明する。
【０００８】
図１４（Ａ）において、グラフＳｏ１は波形等化部１３０１の正常な出力信号であり、グラフＳｐ１は位相計算部１３０２において計算された正常な位相信号であり、グラフＳｃ１は位相同期部１３０３において生成された再生クロック信号であり、グラフＳｄ１は同じく位相同期部１３０３において生成された正常な位相誤差信号である。図１４（Ａ）に示すように、位相信号Ｓｐ１及び位相誤差信号Ｓｄ１が正常に生成される場合は、例えば。この例では出力信号Ｓｏ１の周波数の変動がないため、位相信号Ｓｐ１はある一定の電圧レベルＶ１、位相誤差信号もある一定の電圧レベルＶ２となる。
【０００９】
次に、入力信号にパルス性のノイズが重畳し、位相誤差信号に誤った信号が生じる場合について図１４（Ｂ）を参照して説明する。図１４（Ｂ）に示すように、グラフＳｏ２は、ノイズＮｐ１が重畳した場合の波形等化部１３０１の出力信号であり、グラフＳｐ２はその結果、位相計算部１３０２で計算された誤りを含む位相信号であり、グラフＳｃ２は位相同期部１３０３において生成された再生クロック信号であり、グラフＳｄ２は、その結果として位相同期部１３０３において生成された誤り位相誤差信号である。波形等化部１３０１の出力信号にパルス状のノイズが重畳した場合に、その影響により位相信号Ｓｐ２に誤った電圧レベルＶ３が生じ、位相誤差信号Ｓｄ２にも誤った電圧レベルＶ４が生じる。その結果、タップ係数決定部１３０５での評価値に誤りが生じ、波形等化部１３０１のタップ係数として誤った値を選択してしまう可能性がある。
【００１０】
本発明の目的は、外部からの擾乱等により波形等化部１３０１の出力信号にノイズが重畳した場合においても、正しく波形等化部の特性を検出しその特性を最適に設定することができる技術を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一観点によれば、入力信号の波形を自動的に補正して信号を出力する信号波形自動補正回路であって、前記入力信号の周波数成分毎にその増幅率を変化させることにより前記入力信号の波形を変化させて出力するとともに、フィルタ特性を外部から制御するための特性制御信号を受ける特性制御信号入力端子を有するフィルタ回路と、該フィルタ回路の出力信号を入力し、その波形情報を検出する波形検出回路であって、検出された複数の位相時点での信号レベルをサンプリングする信号サンプリング回路と、サンプリングの結果から前記出力信号の切り替わるタイミングを検出する信号エッジ位相出力検出回路とを有する波形検出回路と、前記信号エッジ位相検出回路による検出結果に基づいて前記フィルタ回路の特性を変化させる信号を前記特性制御信号入力端子に出力する特性制御回路とを有する信号波形自動補正回路が提供される。
【００１２】
上記信号波形自動補正回路によれば、複数の位相時点での信号レベルをサンプリングし、そのサンプリングの結果から前記出力信号の切り替わるタイミングを検出するため、信号波形を正常なデジタル信号波形に整形し復元する際の精度が良くなる。
【００１３】
さらに、前記信号エッジ位相検出出力回路による信号エッジ位相検出結果を複数回にわたって記憶するエッジ位相記憶回路を設けると良い。
上記エッジ位相記憶回路を設けると、該エッジ位相記憶回路に記憶されている前記信号エッジ位相検出結果に基づいて、前記特性制御回路が前記フィルタ回路の特性を変化させ、前記出力信号の波形を自動的に補正する際に、複数の検出結果に基づいて補正するため、補正の精度が向上するという利点がある。
【００１４】
【発明の実施の形態】
本発明に係る信号波形自動補正回路は、複数の位相時点で出力信号レベルをサンプリングし、そのサンプリング結果から出力信号の切り替わるタイミングを検出する点に特徴を有している。
【００１５】
以下、本発明の実施の形態による信号波形自動補正回路について、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態による信号波形自動補正回路の基本構成例を示すブロック図である。図１において、符号１０１は入力信号Ｓｉｎの波形を変化させるフィルタ回路であり、符号１０２はフィルタ回路１０１の出力信号Ｓｏｕｔを入力しその波形情報を検出する波形検出回路であり、符号１０３は波形検出回路１０２からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）を入力しフィルタ回路１０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する特性制御回路である。
【００１６】
図１に示す信号波形自動波形回路の特徴的な構成である波形検出回路１０２は、信号サンプリング回路１０４と、エッジ位相検出回路１０５と、を有している。信号サンプリング回路１０４は、フィルタ回路１０１の出力信号Ｓｏｕｔを入力しＮ個（Ｎは２以上の自然数）の異なる位相時点においてその信号レベルを判定し（求め）、そのサンプリング結果信号Ｖｓｎ（１≦ｎ≦Ｎ）を出力する。エッジ位相検出回路１０５は、上記サンプリング結果信号Ｖｓｎに基づいて出力信号Ｓｏｕｔが例えばＨからＬ又はＬからＨに切り替わるタイミング（エッジ位相）Ｔｅを検出し、検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ）を出力する。特性制御回路１０３は、この検出結果信号Ｖｔｎから最適な特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を生成し出力する。詳細な動作については後述する。
【００１７】
次に、本実施の形態による波形検出回路１０２の具体的な回路構成例について図２を参照しつつ説明する。適宜、図１も参照する。尚、図２に示す回路では、出力信号Ｓｏｕｔをサンプリングする位相の数Ｎ＝８、特性制御信号の数Ｍ＝１の場合を例にして説明するが他の場合でも同様である。図２に示すように、信号サンプリング回路１０４は、８個のフリップフロップ回路２０１〜２０８と、フリップフロップ回路２０１〜２０８にそれぞれ与えられる８相のクロック信号ＣＫ１〜ＣＫ８を基準クロック信号ＣＫＳから生成するクロック位相生成回路（多相クロック信号発生器）２０９とを有している。
【００１８】
尚、クロック位相生成回路２０９は、例えば公知のＰＬＬ回路などを用いることにより構成することができる。また、エッジ位相検出回路１０５は、８個の排他的論理和回路２１０〜２１７と、８個のフリップフロップ回路２１８〜２２５とを有している。それぞれのフリップフロップ回路２１８〜２２５には、８相のクロック信号ＣＫ２〜ＣＫ８、ＣＫ１（次のクロック信号）がそれぞれ与えられる。
【００１９】
本実施の形態による波形検出回路１０２が、信号Ｓｏｕｔの波形情報を検出する際の動作について、上記回路における動作のタイミングチャート図である図３を参照して説明する。適宜図１及び図２も参照する。図３に示すように、出力信号Ｓｏｕｔの周波数に対し基準クロック信号ＣＫＳの周波数が２倍である場合を例にして説明するが、信号Ｓｏｕｔの周波数に対し基準クロック信号ＣＫＳの周波数がそれ以上、又はそれ以下であっても構成可能である。
【００２０】
信号サンプリング回路１０４は、クロック位相生成回路２０９により基準クロック信号ＣＫＳから８相のクロック信号ＣＫ１〜ＣＫ８を生成する。この８相のクロック信号ＣＫ１〜ＣＫ８のそれぞれに同期して（立ち上がり又は立ち下がりにおいて、図３中の矢印参照）、フリップフロップ回路２０１〜２０８により信号Ｓｏｕｔの信号レベル（Ｌ，Ｈ）をサンプリングし、そのサンプリング結果信号Ｖｓ１〜Ｖｓ８を出力する。
【００２１】
また、エッジ位相検出回路１０５では、排他的論理和回路２１０、２１１、２１２、２１３、２１４、２１５、２１６、２１７のそれぞれにより、サンプリング結果信号Ｖｓ８−Ｖｓ１間、Ｖｓ１−Ｖｓ２間、Ｖｓ２−Ｖｓ３間、Ｖｓ３−Ｖｓ４間、Ｖｓ４−Ｖｓ５間、Ｖｓ５−Ｖｓ６間、Ｖｓ６−Ｖｓ７間、Ｖｓ７−Ｖｓ８間の比較を行う。それぞれの比較の結果、両者が等しい場合には論理ローレベル（Ｌ）を出力し、比較の結果として両者が異なる場合には論理ハイレベル（Ｈ）を、それぞれ検出結果信号Ｖｔ１、Ｖｔ２、Ｖｔ３、Ｖｔ４、Ｖｔ５、Ｖｔ６、Ｖｔ７、Ｖｔ８として出力する。
【００２２】
上記の動作により、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅ１に対応する信号Ｖｔ５のみがＨ、他の信号がＬとなる検出結果信号が得られる。以上の動作により、本実施の形態による回路を用いることにより精度良くかつ簡単にＳｏｕｔの切り替わる（立ち上がる）タイミング（エッジ位相）Ｔｅ１を検出することができるという利点がある。立ち下がりにおけるタイミング（Ｔｅ２）の検出動作についても同様である。
【００２３】
尚、上記波形検出回路１０２の説明においては、Ｎ＝８個のフリップフロップを用いて８個のサンプリング結果を同時に取得する場合を例に説明したが、フリップフロップ回路を時分割で用いることによって（すなわち、フリップフロップに与えるクロック信号の位相を順次８通りに変化させることによって）、より回路規模の少ない方法で本回路を実現することも可能である。このような変形例について、以下に、図１５を参照して波形検出回路について説明する。
【００２４】
図１５に示す波形検出回路（図２に示す波形検出出回路に対応させるために、同様の構成要素については同じ符号を付す。）は、信号サンプリング回路１０４と、エッジ位相検出回路１０５と、を含んでおり、信号サンプリング回路１０４は、３個のフリップフロップ回路１５０１〜１５０３と、８相のクロック信号ＣＫ１〜ＣＫ８を基準クロック信号ＣＫＳから生成するクロック位相生成回路１５０９と、セレクト信号ＳＥＬＸによりそれら８相のクロック信号ＣＫ１〜ＣＫ８から１相の信号を選択する４個のセレクタ回路１５１０〜１５１３と、を含んで構成される。エッジ位相検出回路１０５は、排他的論理和回路１５０４、１５０５と、フリップフロップ回路１５０６、１５０７と、を含んで構成される。
【００２５】
図１５に示す構成を有する回路を用いることにより、４個のセレクタ回路１５１０〜１５１３のいずれを選択するかを指示するセレクト信号ＳＥＬＸにより、フリップフロップ１５０１、１５０２、１５０３、及び１５０６、１５０７に与えるクロック信号の位相をＸ＝１からＸ＝８へ順次８通りに変化させ、８個のサンプリング結果を得ることが容易に可能である。尚、上記例においては、Ｘ＝０とＸ＝８とは同義である。
【００２６】
上記の本実施の形態による信号波形自動補正回路を用いることにより、外部からの擾乱により出力信号Ｓｏｕｔにパルス性のノイズが重畳した場合にも、正常に出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを検出する動作について図４を参照して説明する。図４は、出力信号Ｓｏｕｔにノイズが重畳した場合に、本実施の形態による信号波形自動補正回路が波形情報を検出する動作について説明した図である。適宜図１及び図２も参照する。
【００２７】
図３と同様に、信号サンプリング回路１０４では、８相のクロック信号ＣＫ１〜ＣＫ８の立ち上がり（又は立ち下がり）のエッジ位相に同期して、フリップフロップ回路により出力信号Ｓｏｕｔの信号レベルをサンプリングする。従って、図１３で説明した従来の回路構成例の動作（図１４）とは異なり、図４に示すように、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅ１時点においてノイズ成分Ｎｐ１が重畳する場合においても、サンプリング結果信号Ｖｓ１〜Ｖｓ８はその影響を受けずに、ノイズ成分が重畳しない図３に示す動作の場合と同様に、正常なサンプリング結果を出力することができる。従って、エッジ位相検出回路１０５では、図３と同様に正常な検出結果信号Ｖｔ１〜Ｖｔ８を出力することができる。
【００２８】
すなわち、本実施の形態による信号波形自動補正回路においては、信号Ｓｏｕｔにパルス性のノイズが重畳した場合にも、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅに対応する信号Ｖｔ５のみがＨ、他の信号がＬとなる検出結果信号を得ることができ、正常にＳｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを検出することができる。すなわち、図１に示す回路では、波形検出回路１０２により出力信号Ｓｏｕｔの波形情報を検出し、波形検出結果信号Ｖｔｎとして直接特性制御回路１０３に入力する構成を採っているため、出力信号Ｓｏｕｔの波形変化を直接反映させて特性制御信号Ｖｃｍを生成し、これに基づいてフィルタ回路１０１の特性を制御することができ、回路をより高速で動作させることもできる。
【００２９】
次に、図１に示す特性制御回路１０３の動作について図１〜図４までを参照して説明する。特性制御回路１０３には、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを反映した検出結果信号Ｖｔｎ（（１≦ｎ≦Ｎ）が、基準クロック信号ＣＫＳの１サイクル毎に入力される。このため、現在の検出結果信号Ｖｔｎの値と、次のサイクルの検出結果信号Ｖｔｎの値とを比較することにより、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの変化量を求めることができる。例えばＮ＝８の場合、現在の検出結果信号が、Ｖｔ１＝０、Ｖｔ２＝０、Ｖｔ３＝０、Ｖｔ４＝１、Ｖｔ５＝０、Ｖｔ６＝０、Ｖｔ７＝０、Ｖｔ８＝０であり、基準クロック信号ＣＫＳの次のサイクルの検出結果信号がＶｔ１＝０、Ｖｔ２＝０、Ｖｔ３＝０、Ｖｔ４＝０、Ｖｔ５＝０、Ｖｔ６＝１、Ｖｔ７＝０、Ｖｔ８＝０である例では、その８ｂｉｔの差分の絶対値を下記の式（１）に示すように求めることで、Ｔｅの変化量を求めることができる。
【００３０】
｜０００１００００・０００００１００｜＝００００１１００（１）
（１）式により求められた値を、現在の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）に対応するＴｅの変化量検出結果として記憶する。一般に、信号Ｓｏｕｔの符号間干渉量が多くなり信号波形の歪みが大きくなると、この切り替わるタイミング（エッジ位相）Ｔｅの変化量は大きくなる。このため、Ｔｅの値が小さくなる方向に、より好ましくは最小となる方向にフィルタ回路１０１の特性を制御する特性制御信号Ｖｃｍの値を切り替えることにより、符号間干渉の補正特性を改善し、自動的に信号波形の歪みを補正することが可能となる。
【００３１】
例えば、特性制御信号Ｖｃｍを切り替えて再度Ｔｅの変化量検出を行い、その新たな検出結果を記憶している元の検出結果と比較し、値が小さい方の特性制御信号Ｖｃｍを採用することにより、より適当な補正特性を選択することができる。これを繰り返すことによって、最適な補正特性を維持することが可能となる。
【００３２】
尚、図１に示す本発明の実施の形態による信号波形自動補正回路の基本構成の説明及び図５に示す本発明の第２の実施の形態による信号波形自動補正回路の構成例の説明（後述する）において、フィルタ回路に入力されるデータパターンについて特に限定していない。すなわち、信号波形の自動補正の動作に際して特定のデータパターンを用いる必要はなく、任意のデータを伝送している任意の時点において波形情報の取得を行い、フィルタ回路の特性制御信号の切り替えを行えばよい。
【００３３】
次に、本実施の形態によるフィルタ回路の具体的な構成例について説明する。図９は、特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは自然数）を１本だけ持つ（Ｍ＝１）、インピーダンス可変型フィルタ回路の回路構成例である。図９に示す回路において、符号Ｔｒ１〜Ｔｒ３はＭＯＳトランジスタ素子であり、Ｒ１、Ｒ２は抵抗素子であり、Ｃ１、Ｃ２は容量素子であり、Ｉ１は定電流回路である。またＩｎ１、Ｉｎ２は相補信号入力端子であり、Ｏｕｔ１、Ｏｕｔ２は相補信号出力端子であり、Ｖｃ１は特性制御信号入力端子である。さらに、ＶＤＤ、ＶＳＳは電源端子である。図９に示す回路において、Ｖｃ１が論理ローレベル（Ｌ）の場合はＴｒ３が非導通状態となるため、この回路の増幅率Ｇ１は以下の（４）式で示されるようになる。
【００３４】
Ｇ１≒Ｒｃ／Ｒｅ≒Ｒ１｛ｊｗ（２×Ｃ１）Ｒ２＋１｝／Ｒ２（４）
また、Ｖｃ１が論理ハイレベル（Ｈ）の場合は、Ｔｒ３が導通状態となるため、この回路の増幅率Ｇ２は以下の（５）式のようになる。
【００３５】
Ｇ１≒Ｒｃ／Ｒｅ
≒Ｒ１｛ｊｗ（２×Ｃ１＋２×Ｃ２）Ｒ２＋１｝／Ｒ２（５）
図１０は、横軸に周波数をとり、縦軸に増幅率をとり、図９に示すフィルタ回路の増幅率Ｇ１（Ｖｃ１＝Ｌ）、Ｇ２（Ｖｃ１＝Ｈ）の変化を示したグラフである。このように、本構成を取ることにより、Ｖｃ１を切り替えることでフィルタ特性を変化させることが容易に可能である。尚、ここでは、特性制御信号Ｖｃｍが１本（Ｍ＝１）の場合を例にとして示したが、本フィルタ回路のＴＲ３、Ｃ２の個数を増やすことにより、容易にＭ≧２以上の構成を取ることが可能である。上記インピーダンス可変型フィルタ回路を用いると、回路の小型化が可能であるという利点がある。
【００３６】
図１１は、特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは自然数）を１本だけ持つ（Ｍ＝１）トランスバーサル型フィルタ回路の構成例である。図１１において、Ｉｎ１は信号入力端子、Ｏｕｔ１は信号出力端子であり、Ｄ１は遅延量Ｔ１の遅延素子、Ｄ２は遅延量Ｔ２の遅延素子である。Ｓは２入力（Ｉｓ１、Ｉｓ２）、遅延時間Ｔｓのセレクタ回路である。また、Ａは信号増幅率ａの増幅回路であり、Ｂは信号増幅率Ｂの増幅回路であり、Ｘは信号減算回路である。
【００３７】
図１１に示す回路において、特性制御信号Ｖｃ１が論理ロー・レベル（Ｌ）の場合は、セレクタ回路Ｓは入力Ｉｓ１を選択するため、入力信号Ｓｉｎは遅延素子Ｄ１を通過しＤ２をバイパスする。この場合の、このトランスバーサル型フィルタ回路の増幅率Ｇ３は、（６）式のようになる。
【００３８】
Ｇ３＝ａ＋ｂｅｘｐ｛―ｊω（Ｔ１＋Ｔｓ）｝（６）
また、Ｖｃ１が論理ハイレベル（Ｈ）の場合は、セレクタ回路Ｓは入力Ｉｓ２を選択するため、入力信号Ｓｉｎは遅延素子Ｄ１、Ｄ２の両方を通過する。この回路の、このトランスバーサル型フィルタ回路の増幅率Ｇ４は（７）式のようになる。
【００３９】
Ｇ４＝ａ＋ｂｅｘｐ｛―ｊω（Ｔ１＋＋Ｔ２＋Ｔｓ）｝（７）
図１２は、横軸に周波数、縦軸に増幅率を取って、図１１のフィルタ回路の増幅率Ｇ３（Ｖｃ１＝Ｌ）、Ｇ４（Ｖｃ１＝Ｈ）の変化を示したグラフである。図１１に示すように、Ｖｃ１が“Ｌ”の際の増幅率Ｇ１とＶｃ１が“Ｈ”の際の増幅率Ｇ２との周波数特性が異なっており、例えば増幅率Ｇ１は周波数１／２（Ｔ１＋Ｔｓ）において最大増幅率ａ＋ｂをとり、例えば増幅率Ｇ２は周波数１／２（Ｔ１＋Ｔ２＋Ｔｓ）において最大増幅率ａ＋ｂをとる。図１０に示す回路構成を用い、Ｖｃ１を切り替えることにより、フィルタ特性を変化させることができる。
【００４０】
尚、本実施の形態においては、特性制御信号Ｖｃｍが１本（Ｍ＝１）の場合を例にして説明したが、上記トランスバーサルフィルタ回路は、遅延回路の個数を増やすことによって、或いは、増幅回路の増幅率ａ、ｂの値の種類を増やすことによって、容易にＭ≧２以上の構成を取ることが可能である。
【００４１】
トランスバーサル型フィルタ回路を用いると、回路は大きくなりがちであるがより高周波数での動作が可能という利点がある。
尚、上記の各回路は、後述する第２の実施の形態による信号波形自動補正回路にも適用可能である。
【００４２】
次に、本発明の第２の実施の形態による信号波形自動補正回路について図面を参照しつつ説明する。本実施の形態による信号波形自動補正回路は、信号Ｓｏｕｔの波形情報を複数回に渡って記憶し、記憶された波形情報に基づいてフィルタ回路１０１の特性を制御する。この回路を用いると、動作に関しては本発明の第１の実施の形態による信号波形自動補正回路の場合よりも遅くなる方向になるが、波形情報をより精度よく検出することが可能となり、信号伝送エラー率をより低減し、安定な信号伝送が可能となるという利点がある。
【００４３】
図５は、本発明の第２の実施の形態による信号波形自動補正回路の構成例を示す機能ブロック図である。図５に示すように、本実施の形態による信号波形自動補正回路は、信号Ｓｏｕｔの波形情報を複数回に渡って記憶する機能を設けている。図５において、符号５０１はフィルタ回路、符号５０２は波形検出回路である。波形検出回路５０２は、信号サンプリング回路５０４と、エッジ位相検出回路５０５と、を有する。Ｖｓｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）はサンプリング結果信号、Ｖｔｎ（１≦ｎ≦Ｎ）は検出結果信号である。この構成例では、波形検出回路５０２にエッジ位相記憶回路５０６を設けているが、波形検出回路５０２とは独立に設けても良い。
【００４４】
エッジ位相記憶回路５０６は、エッジ位相検出回路５０５からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ）を入力し、波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）として出力する。波形記録信号Ｖｒｎは特性制御回路５０３の入力信号に用いる。特性制御回路５０３はフィルタ回路５０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する。
【００４５】
図６に、図５に示されるエッジ位相記憶回路５０６の具体的な回路構成例を示す。ここでは、信号Ｓｏｕｔをサンプリングする位相の数Ｎ＝８の場合を例にして説明する。入力される検出結果信号Ｖｔ１は、Ｌビット（Ｌは１以上の自然数）のカウンタ回路６０１の入力Ｄに入力される。カウンタ回路６０１には基準クロック信号ＣＫＳが与えられている。同様にカウンタ回路６０１に入力するリセット信号ＲＳＴは、カウント開始時にカウンタを０にリセットするための信号である。
【００４６】
図７に、図６に示すカウンタ回路６０１の真理値表を示す。基準クロック信号ＣＫＳの立ち上がりエッジ時点において入力Ｄが論理ハイレベル（Ｈ）の場合、カウンタ回路６０１のカウント値Ｑが１加算される（Ｑ＋１）。基準クロック信号ＣＫＳの立ち上がりエッジ時点において入力Ｄがローレベル（Ｌ）の場合、カウンタ回路６０１のカウント値Ｑは変化しない。従って、所定の時間の間に検出結果信号Ｖｔｎがハイレベルとなった回数をカウントする。カウント結果は、Ｌｂｉｔの波形記録信号Ｖｒ１として出力する。他の検出結果信号Ｖｔ２、Ｖｔ３、Ｖｔ４、Ｖｔ５、Ｖｔ６、Ｖｔ７、Ｖｔ８についても同様の構成を有しており、カウンタ回路６０２、６０３、６０４、６０５、６０６、６０７、６０８によりハイレベルとなった回数をカウントし、このカウント値をＬｂｉｔの波形記録信号として出力する。このＮ個×Ｌｂｉｔの情報（本実施の形態ではＮ＝８）は、出力信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの分布を表す情報である。尚、各カウンタのビット数Ｌは、上記所望の情報を得るためのカウント値がオーバーフローしないよう設計すれば良い。
【００４７】
次に、図５の本発明の第２の構成例における特性制御回路５０３の動作について説明する。この特性制御回路５０３では、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅを複数回記録した波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）が入力される。この波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）は、信号Ｓｏｕｔの切り替わるタイミング（エッジ位相）Ｔｅの分布を表しているため、その統計的諸量を求めることにより、Ｔｅの変動幅を求めることが容易に可能である。例えばＮ＝８、Ｌ＝５、Ｖｔ１＝０、Ｖｔ２＝１、Ｖｔ３＝４、Ｖｔ４＝１０、Ｖｔ５＝４、Ｖｔ６＝１、Ｖｔ７＝０、Ｖｔ８＝０の場合には、その分布の平均値と分散はそれぞれ式（２）（３）のように求められる。
【００４８】
平均値 μ＝（２×１＋３×４＋４×１０＋５×４＋６×１）／（１＋４＋１０＋４＋１）（２）
【００４９】
分散 σ２＝（２−４）２×１＋（３−４）２×４＋（５−４）２×４＋（６―４）２×１＝１６（３）
【００５０】
これらの値を、現在の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）に対応するＴｅの変動幅検出結果として記憶する。
一般に、信号Ｓｏｕｔの符号間干渉量が多くなり信号波形の歪みが大きくなると、この切り替わるタイミング（エッジ位相）Ｔｅの変動幅は大きくなる。このため、エッジ位相の検出結果の分散の値が小さくなる方向、好ましくは最小となる方向にフィルタ回路５０１の特性を制御する特性制御信号Ｖｃｍの値を切り替えることにより、符号間干渉の補正特性を改善し自動的に信号波形の歪みを補正することが可能となる。例えば、特性制御信号Ｖｃｍを切り替えて再度Ｔｅの変動幅検出を行い、その新たな検出結果と、記憶している元の検出結果と、を比較し、変動幅の値が小さい方の特性制御信号Ｖｃｍを採用することにより、より適切な補正特性を選択することができる。これらの動作を繰り返すことにより、最適な補正特性を維持することが可能となる。
【００５１】
次に本発明の第３の実施の形態による信号波形自動補正回路について図面を参照して説明する。本実施の形態による信号波形自動補正回路では、フィルタ回路の出力信号のデータパターンを検出するパターン検出回路が設けられている。このパターン検出回路を設けることにより、伝送するデータが特定のパターンである時にのみ、波形検出回路または特性制御回路を動作させる構成を採ることが容易になる。パターン検出回路は、複数の位相時点において出力信号のサンプリングを行う期間として適しているか否かを検出するための回路であり、このパターン検出回路の検出結果に基づいて、サンプリングを行う期間として適していれば、サンプリングを行ってフィルタ調整を行う。
【００５２】
図８は、本実施の形態による信号波形自動補正回路の構成例を示すブロック図でありパターン検出回路を有する回路例である。図８に示すように、符号８０１は入力信号Ｓｉｎの波形を変化させるフィルタ回路であり、符号８０２はフィルタ回路８０１の出力信号Ｓｏｕｔを入力しその波形情報を検出する波形検出回路であり、符号８０３は波形検出回路８０２からの波形検出結果信号Ｖｔｎ（１≦ｎ≦Ｎ、Ｎは２以上の自然数）又は波形記録信号Ｖｒｎ（１≦ｎ≦Ｎ）を入力しフィルタ回路８０１の特性制御信号Ｖｃｍ（１≦ｍ≦Ｍ、Ｍは１以上の自然数）を出力する特性制御回路である。パターン検出回路８０７は、出力信号Ｓｏｕｔを入力し、出力信号Ｓｏｕｔと、予め記憶してあるアイドルパターンやテストパターン等のビット列と、を比較し、両者が不一致の場合には補正動作信号Ａｄｏｐｔをディスエーブル状態にし、両者が一致した場合にのみＡｄｏｐｔをイネーブル状態にする。
【００５３】
図８に示す例では、波形検出回路８０２と特性制御回路８０３との両方に補正動作信号Ａｄｏｐｔが入力される構成を有しているが、補正動作信号Ａｄｏｐｔがいずれか一方にのみ入力する構成にすることも可能である。波形検出回路８０２及び特性制御回路８０３は、補正動作信号Ａｄｏｐｔがイネーブル状態の時のみ動作し、ディスエーブル状態の時は直前の状態を保持し続ける。これにより、信号波形の自動補正動作、すなわちフィルタ回路特性の切替動作は、通常のデータ伝送時に行われることがなくなり、アイドルパターンやテストパターン等の誤りが生じても問題とならない信号を伝送している間に、自動的に信号波形の自動補正動作を行うことが可能となるとともに、正常な信号伝送を行うことができる。
【００５４】
以上説明したように、本発明の各実施の形態による信号波形自動補正回路によれば、ＬＳＩ等の論理回路に入力される信号波形を整形し正常なデジタル信号波形を復元すること、特に論理回路間で信号伝送を行う際に、用いる信号伝送路の伝送特性により発生する符号間干渉量に応じてそれを自動的に補正し、正常な信号伝送を実現することが可能である。また、外部からの擾乱等により、波形等化部の出力信号にノイズが重畳する可能性がある場合においても、正しく波形等化部の特性を検出し、その特性を最適に設定することの可能になる。
【００５５】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【００５６】
【発明の効果】
以上述べたように本発明の信号波形自動補正回路によれば、信号波形を整形して正常なデジタル信号波形を復元することができる。また、外部からの擾乱等により、波形等化部の出力信号にノイズが重畳する可能性がある場合においても、正しく波形等化部の特性を検出し、その特性を最適に設定することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による信号波形自動補正回路の基本構成例を示すブロック図である。
【図２】図１の信号波形自動補正回路に含まれる波形検出回路の具体的な回路構成例を示す図である。
【図３】図２に示す波形検出回路の動作を示すタイミングチャート図である。
【図４】図２に示す波形検出回路の入力信号にパルス状ノイズが重畳した場合の動作を示すタイミングチャート図である。
【図５】本発明の第２の実施の形態による信号波形自動補正回路の構成例を示す図である。
【図６】本発明の第２の実施の形態による信号波形自動補正回路におけるエッジ位相記憶回路の回路構成例を示す図である。
【図７】図６に示すエッジ位相記憶回路に設けられたカウンタ回路の真理値表である。
【図８】本発明の第３の実施の形態による信号波形自動補正回路であり、出力信号のデータパターンを検出する回路を設けた回路の構成例を示すブロック図である。
【図９】本発明の各実施の形態による信号波形自動補正回路におけるフィルタ回路としてインピーダンス可変型フィルタ回路を用いた場合のフィルタ回路の構成例を示す図である。
【図１０】図９のインピーダンス可変型フィルタ回路の増幅率の周波数依存性のＶｃ１による変化例を示すグラフである。
【図１１】本発明の各実施の形態による信号波形自動補正回路におけるフィルタ回路としてトランスバーサル型フィルタ回路を用いた場合のフィルタ回路の構成例を示す図である。
【図１２】図１１に示すトランスバーサル型フィルタ回路の増幅率の周波数依存性のＶｃ１による変化例を示すグラフである。
【図１３】従来の信号波形自動補正回路の一構成例である。
【図１４】図１３の信号波形自動補正回路の動作タイミングを説明する図であり、図１４（Ｂ）は図１４（Ａ）に示す動作において波形等化部の出力信号にノイズが乗った場合の誤動作の様子を示す図である。
【図１５】本発明の信号波形自動補正回路に含まれる波形検出回路の変形例による回路構成例を示す図である。
【符号の説明】
１０１，５０１，８０１フィルタ回路
１０２，５０２，８０２波形検出回路
１０３，５０３，８０３特性制御回路
１０４，５０４信号サンプリング回路
１０５，５０５エッジ位相検出回路
５０６エッジ位相記憶回路
８０７パターン検出回路
Ｓｉｎ入力信号
Ｓｏｕｔ出力信号
Ｖｓｎサンプリング結果信号
Ｖｔｎ検出結果信号
Ｖｒｎ波形記録信号
Ｖｃｍ特性制御信号
Ａｄｏｐｔ補正動作信号
２０１，２０２，２０３，２０４，２０５，２０６，２０７，２０８フリップフロップ回路
２０９クロック位相生成回路
２１０，２１１，２１２，２１３，２１４，２１５，２１６，２１７排他的論理和回路
２１８，２１９，２２０，２２１，２２２，２２３，２２４，２２５フリップフロップ回路
ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４，ＣＫ５，ＣＫ６，ＣＫ７，ＣＫ８，ＣＫＳクロック信号
Ｖｓ１，Ｖｓ２，Ｖｓ３，Ｖｓ４，Ｖｓ５，Ｖｓ６，Ｖｓ７，Ｖｓ８サンプリング結果信号
Ｖｔ１，Ｖｔ２，Ｖｔ３，Ｖｔ４，Ｖｔ５，Ｖｔ６，Ｖｔ７，Ｖｔ８検出結果信号
Ｖｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖｒ５，Ｖｒ６，Ｖｒ７，Ｖｒ８波形記録信号
Ｈ論理ハイレベル
Ｌ論理ローレベル
Ｔｅ信号Ｓｏｕｔが切り替わるタイミング（エッジ位相）
Ｎｐ１パルス性のノイズ
６０１，６０２，６０３，６０４，６０５，６０６，６０７，６０８カウンタ回路
Ｄカウンタ回路の入力信号
ＲＳＴカウンタ回路のリセット信号
Ｑカウンタ回路の出力信号
Ｔｒ１，Ｔｒ２，Ｔｒ３ＭＯＳトランジスタ素子
Ｒ１，Ｒ２抵抗素子
Ｃ１，Ｃ２容量素子
Ｉ１定電流回路
Ｉｎ１，Ｉｎ２信号入力端子
Ｏｕｔ１，Ｏｕｔ２信号出力端子
ＶＤＤ，ＶＳＳ電源端子
Ｇ１，Ｇ２，ａ，ｂ増幅率
Ｄ１，Ｄ２遅延素子
Ｓセレクタ回路
Ｉｓ１，Ｉｓ２セレクタ回路の入力
Ｔ１，Ｔ２，Ｔｓ遅延量
Ａ，Ｂ増幅回路
Ｘ信号減算回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for shaping a signal waveform input to a logic circuit such as a large-scale integrated circuit (LSI) and restoring the waveform to a normal digital signal waveform, and in particular, performs signal transmission between logic circuits that can operate at high speed. The present invention relates to a technique for automatically correcting an intersymbol interference amount generated due to a transmission characteristic of a signal transmission line used at the time of the correction to realize normal signal transmission.
[0002]
[Prior art]
2. Description of the Related Art In a logic circuit device used in an electronic computer, an electronic exchange, or the like, a plurality of logic circuits are connected to each other by a signal transmission line to transmit and receive a digital data signal. At this time, for example, due to the skin effect of the signal conductor used in the signal transmission line and the dielectric loss of the insulator, the signal transmission line has a transmission characteristic in which the attenuation of the high frequency component is larger than that of the low frequency component. Having. Therefore, intersymbol interference occurs, and particularly the transition waveform from the low level (L) to the high level (H) and the transition waveform from the high level (H) to the low level (L) in the digital data signal are distorted. However, there is a problem that normal signal transmission becomes difficult.
[0003]
Therefore, a method has been used in which a filter circuit that automatically adapts to the transmission characteristics of the transmission path is used, and the waveform distortion is corrected by compensating the characteristics. As such prior art, a method using a data identification device is disclosed.
[0004]
FIG. 13 is a diagram showing an example of the configuration of a conventionally used signal waveform automatic correction circuit. The signal waveform automatic correction circuit shown in FIG. 13 includes a waveform equalizer 1301 including a filter circuit for changing the waveform of the input signal Sin, and a phase for calculating the phase from the timing of the zero crossing point of the output signal of the waveform equalizer 1301. Calculation section 1302, phase synchronization section 1303 for generating a reproduction clock signal and a phase error signal from the output of phase calculation section 1302, and level determination section for generating a reproduction signal from the output of waveform equalization section 1301 and the reproduction clock signal. 1304, a tap coefficient determination unit 1305 that evaluates a phase error signal and determines a tap coefficient of the waveform equalization unit 1301, and a tap coefficient storage unit 1306 that holds the determined tap coefficients.
[0005]
In the circuit configuration example shown in FIG. 13, in order to evaluate and equalize the equalization characteristics of the waveform equalizer 1301, the sum of absolute values or the sum of squares of the phase error signal is used as an evaluation value, and the sum is minimized. The tap coefficient of the waveform equalizing unit 1301 is determined and stored in the tap coefficient storage unit 1306 (for example, see Patent Document 1).
[Patent Document 1]
JP-A-61-264925
[0006]
[Problems to be solved by the invention]
However, in the above-described circuit, since the phase is calculated from the timing of the zero crossing point of the output signal of the waveform equalization unit 1301 in the phase calculation unit 1302, the output signal may have a pulse noise due to external disturbance. For example, when the clock phase signal is superimposed, there is a problem that the calculated clock phase signal fluctuates. That is, since the next frequency is controlled by the difference signal corresponding to the difference signal corresponding to the amount of electric charge captured as the difference between the waveform signals, it is directly affected by noise.
[0007]
FIG. 14 is a timing chart for explaining the operation timing of the circuit shown in FIG. Referring to FIG. 14, regarding the problems of the circuit shown in FIG. 13, when the circuit performs a normal operation (FIG. 14A) and when the circuit performs an incorrect operation due to superimposition of noise (FIG. 14B) ) Will be described. At this time, description will be made with reference to FIG.
[0008]
14A, a graph So1 is a normal output signal of the waveform equalization unit 1301, a graph Sp1 is a normal phase signal calculated by the phase calculation unit 1302, and a graph Sc1 is generated by the phase synchronization unit 1303. The graph Sd1 is a normal phase error signal generated by the phase synchronization unit 1303 in the same manner. When the phase signal Sp1 and the phase error signal Sd1 are normally generated as shown in FIG. In this example, since the frequency of the output signal So1 does not change, the phase signal Sp1 has a certain voltage level V1 and the phase error signal has a certain voltage level V2.
[0009]
Next, a case where pulse noise is superimposed on an input signal and an erroneous signal occurs in a phase error signal will be described with reference to FIG. As shown in FIG. 14B, a graph So2 is an output signal of the waveform equalization unit 1301 when the noise Np1 is superimposed, and the graph Sp2 has a phase including an error calculated by the phase calculation unit 1302 as a result. The graph Sc2 is a reproduced clock signal generated by the phase synchronization unit 1303, and the graph Sd2 is an error phase error signal generated by the phase synchronization unit 1303 as a result. When pulse-like noise is superimposed on the output signal of the waveform equalizer 1301, an erroneous voltage level V3 occurs in the phase signal Sp2 due to the influence thereof, and an erroneous voltage level V4 also occurs in the phase error signal Sd2. As a result, there is a possibility that an error occurs in the evaluation value in the tap coefficient determination unit 1305 and an erroneous value is selected as the tap coefficient in the waveform equalization unit 1301.
[0010]
An object of the present invention is to provide a technology that can accurately detect the characteristics of a waveform equalizer and optimally set the characteristics even when noise is superimposed on an output signal of the waveform equalizer 1301 due to external disturbance or the like. It is to provide.
[0011]
[Means for Solving the Problems]
According to one aspect of the present invention, there is provided a signal waveform automatic correction circuit that automatically corrects a waveform of an input signal and outputs a signal, wherein the amplification factor is changed for each frequency component of the input signal. A filter circuit having a characteristic control signal input terminal for receiving a characteristic control signal for externally controlling a filter characteristic while changing and outputting a waveform of an input signal; inputting an output signal of the filter circuit; A signal sampling circuit that samples signal levels at a plurality of detected phase points, and a signal edge phase output detection circuit that detects a timing at which the output signal is switched from a result of the sampling. Having a waveform detection circuit, and changing characteristics of the filter circuit based on a detection result by the signal edge phase detection circuit. Signal waveform automatic compensation circuit having a characteristic control circuit for outputting a signal to said characteristic control signal input terminal is provided.
[0012]
According to the automatic signal waveform correction circuit, the signal levels at a plurality of phases are sampled, and the timing at which the output signal is switched is detected from the sampling result. The accuracy when doing is improved.
[0013]
Further, it is preferable to provide an edge phase storage circuit for storing a signal edge phase detection result by the signal edge phase detection output circuit a plurality of times.
When the edge phase storage circuit is provided, the characteristic control circuit changes the characteristic of the filter circuit based on the signal edge phase detection result stored in the edge phase storage circuit, and automatically changes the waveform of the output signal. Since the correction is performed based on a plurality of detection results when performing the correction, there is an advantage that the accuracy of the correction is improved.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
The signal waveform automatic correction circuit according to the present invention is characterized in that the output signal level is sampled at a plurality of phase points, and the timing at which the output signal is switched is detected from the sampling result.
[0015]
Hereinafter, a signal waveform automatic correction circuit according to an embodiment of the present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing a basic configuration example of the signal waveform automatic correction circuit according to the first embodiment of the present invention. In FIG. 1, reference numeral 101 denotes a filter circuit that changes the waveform of an input signal Sin, reference numeral 102 denotes a waveform detection circuit that receives an output signal Sout of the filter circuit 101 and detects waveform information thereof, and reference numeral 103 denotes a waveform detection circuit. A waveform detection result signal Vtn (1 ≦ n ≦ N, where N is a natural number of 2 or more) from the circuit 102 is input, and a characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number of 1 or more) of the filter circuit 101 is output. This is a characteristic control circuit.
[0016]
A waveform detection circuit 102 which is a characteristic configuration of the automatic signal waveform circuit shown in FIG. 1 includes a signal sampling circuit 104 and an edge phase detection circuit 105. The signal sampling circuit 104 receives the output signal Sout of the filter circuit 101, determines (determines) its signal level at N (N is a natural number of 2 or more) different phase points, and obtains a sampling result signal Vsn (1 ≦ n). ≦ N). The edge phase detection circuit 105 detects a timing (edge phase) Te at which the output signal Sout switches from H to L or from L to H based on the sampling result signal Vsn, and detects the detection result signal Vtn (1 ≦ n ≦ N). Is output. The characteristic control circuit 103 generates and outputs an optimum characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number of 1 or more) from the detection result signal Vtn. The detailed operation will be described later.
[0017]
Next, a specific circuit configuration example of the waveform detection circuit 102 according to the present embodiment will be described with reference to FIG. Reference is also made to FIG. 1 as appropriate. In the circuit shown in FIG. 2, the case where the number of phases for sampling the output signal Sout is N = 8 and the number of characteristic control signals is M = 1 will be described as an example, but the same applies to other cases. As shown in FIG. 2, the signal sampling circuit 104 generates eight flip-flop circuits 201 to 208 and eight-phase clock signals CK1 to CK8 respectively supplied to the flip-flop circuits 201 to 208 from the reference clock signal CKS. And a clock phase generation circuit (multi-phase clock signal generator) 209.
[0018]
Note that the clock phase generation circuit 209 can be configured by using, for example, a known PLL circuit or the like. Further, the edge phase detection circuit 105 has eight exclusive OR circuits 210 to 217 and eight flip-flop circuits 218 to 225. Eight-phase clock signals CK2 to CK8 and CK1 (next clock signal) are supplied to the flip-flop circuits 218 to 225, respectively.
[0019]
The operation when the waveform detection circuit 102 according to the present embodiment detects the waveform information of the signal Sout will be described with reference to FIG. 3 which is a timing chart of the operation of the circuit. Reference is also made to FIGS. 1 and 2 as appropriate. As shown in FIG. 3, a case where the frequency of the reference clock signal CKS is twice the frequency of the output signal Sout will be described as an example, but the frequency of the reference clock signal CKS is higher than the frequency of the signal Sout. Or, it can be configured even if it is less than that.
[0020]
The signal sampling circuit 104 generates eight-phase clock signals CK1 to CK8 from the reference clock signal CKS by the clock phase generation circuit 209. The signal levels (L, H) of the signal Sout are sampled by the flip-flop circuits 201 to 208 in synchronization with each of the eight-phase clock signals CK1 to CK8 (at the rising or falling, see the arrow in FIG. 3). , And outputs the sampling result signals Vs1 to Vs8.
[0021]
In the edge phase detection circuit 105, the exclusive OR circuits 210, 211, 212, 213, 214, 215, 216, and 217 respectively use the sampling result signals Vs8-Vs1, Vs1-Vs2, and Vs2-Vs3. , Vs3-Vs4, Vs4-Vs5, Vs5-Vs6, Vs6-Vs7, and Vs7-Vs8. As a result of each comparison, if both are equal, a logical low level (L) is output. If both are different as a result of the comparison, a logical high level (H) is output, and the detection result signals Vt1, Vt2, Vt3, Output as Vt4, Vt5, Vt6, Vt7, Vt8.
[0022]
By the above operation, a detection result signal is obtained in which only the signal Vt5 corresponding to the timing (edge phase) Te1 at which the signal Sout switches is H and the other signals are L. According to the above operation, there is an advantage that the timing (edge phase) Te1 at which Sout switches (rises) can be detected accurately and easily by using the circuit according to the present embodiment. The same applies to the detection operation of the timing (Te2) at the fall.
[0023]
In the description of the waveform detection circuit 102, the case where eight sampling results are simultaneously obtained using N = 8 flip-flops has been described as an example. However, by using the flip-flop circuits in a time division manner ( That is, by sequentially changing the phase of the clock signal to be applied to the flip-flop in eight ways), the present circuit can be realized by a method with a smaller circuit scale. Such a modified example will be described below with reference to FIG.
[0024]
The waveform detection circuit shown in FIG. 15 (similar components are denoted by the same reference numerals in order to correspond to the waveform detection output circuit shown in FIG. 2) includes a signal sampling circuit 104 and an edge phase detection circuit 105. The signal sampling circuit 104 includes three flip-flop circuits 1501 to 1503, a clock phase generation circuit 1509 that generates eight-phase clock signals CK1 to CK8 from the reference clock signal CKS, and a select signal SELX. And four selector circuits 1510 to 1513 for selecting one phase signal from the phase clock signals CK1 to CK8. The edge phase detection circuit 105 includes exclusive OR circuits 1504 and 1505 and flip-flop circuits 1506 and 1507.
[0025]
By using a circuit having the configuration shown in FIG. 15, a clock supplied to flip-flops 1501, 1502, 1503, and 1506 and 1507 by a select signal SELX instructing which of the four selector circuits 1510 to 1513 is to be selected. It is possible to easily obtain eight sampling results by sequentially changing the signal phase from X = 1 to X = 8 in eight ways. In the above example, X = 0 and X = 8 are synonymous.
[0026]
By using the signal waveform automatic correction circuit according to the present embodiment, even when pulse noise is superimposed on the output signal Sout due to external disturbance, the timing (edge phase) Te at which the output signal Sout switches normally. Will be described with reference to FIG. FIG. 4 is a diagram illustrating an operation in which the signal waveform automatic correction circuit according to the present embodiment detects waveform information when noise is superimposed on the output signal Sout. Reference is also made to FIGS. 1 and 2 as appropriate.
[0027]
Similarly to FIG. 3, the signal sampling circuit 104 samples the signal level of the output signal Sout by the flip-flop circuit in synchronization with the rising (or falling) edge phase of the eight-phase clock signals CK1 to CK8. Therefore, unlike the operation of the conventional circuit configuration example described with reference to FIG. 13 (FIG. 14), as shown in FIG. 4, when the noise component Np1 is superimposed at the timing Te1 at which the output signal Sout switches (edge phase). Also, the sampling result signals Vs1 to Vs8 are not affected, and a normal sampling result can be output as in the case of the operation shown in FIG. 3 in which the noise component is not superimposed. Therefore, the edge phase detection circuit 105 can output normal detection result signals Vt1 to Vt8 as in FIG.
[0028]
That is, in the signal waveform automatic correction circuit according to the present embodiment, even when pulse noise is superimposed on the signal Sout, only the signal Vt5 corresponding to the switching timing (edge phase) Te of the signal Sout is H, and the other signal Vt5 is H. A detection result signal in which the signal becomes L can be obtained, and the timing (edge phase) Te at which Sout switches normally can be detected. That is, the circuit shown in FIG. 1 employs a configuration in which the waveform information of the output signal Sout is detected by the waveform detection circuit 102 and is directly input to the characteristic control circuit 103 as the waveform detection result signal Vtn. The characteristic control signal Vcm is generated by directly reflecting the change, and based on this, the characteristic of the filter circuit 101 can be controlled, and the circuit can be operated at higher speed.
[0029]
Next, the operation of the characteristic control circuit 103 shown in FIG. 1 will be described with reference to FIGS. The detection result signal Vtn ((1 ≦ n ≦ N)) reflecting the switching timing (edge phase) Te of the output signal Sout is input to the characteristic control circuit 103 every cycle of the reference clock signal CKS. By comparing the value of the current detection result signal Vtn with the value of the detection result signal Vtn in the next cycle, the change amount of the switching timing (edge phase) Te of the output signal Sout can be obtained, for example, N. = 8, the current detection result signals are Vt1 = 0, Vt2 = 0, Vt3 = 0, Vt4 = 1, Vt5 = 0, Vt6 = 0, Vt7 = 0, Vt8 = 0, and the reference clock signal CKS. , The detection result signal of the next cycle is Vt1 = 0, Vt2 = 0, Vt3 = 0, Vt4 = 0 , Vt5 = 0, Vt6 = 1, Vt7 = 0, and Vt8 = 0, the absolute value of the 8-bit difference is obtained as shown in the following equation (1) to obtain the amount of change in Te. Can be.
[0030]
| 0000000 • 00000100 | = 0000100 (1)
The value obtained by the equation (1) is stored as a Te change amount detection result corresponding to the current characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number of 1 or more). Generally, when the amount of intersymbol interference of the signal Sout increases and the distortion of the signal waveform increases, the amount of change in the switching timing (edge phase) Te increases. Therefore, by switching the value of the characteristic control signal Vcm for controlling the characteristic of the filter circuit 101 in a direction in which the value of Te decreases, and more preferably in a direction in which the value of Te decreases, the correction characteristic of the intersymbol interference is improved, This makes it possible to correct the distortion of the signal waveform.
[0031]
For example, the characteristic control signal Vcm is switched, the change amount of Te is detected again, the new detection result is compared with the original detection result which is stored, and the characteristic control signal Vcm having a smaller value is adopted. , More appropriate correction characteristics can be selected. By repeating this, it is possible to maintain the optimum correction characteristics.
[0032]
Note that the basic configuration of the signal waveform automatic correction circuit according to the embodiment of the present invention shown in FIG. 1 and the configuration example of the signal waveform automatic correction circuit according to the second embodiment of the present invention shown in FIG. ), There is no particular limitation on the data pattern input to the filter circuit. That is, it is not necessary to use a specific data pattern in the operation of automatic correction of a signal waveform, and if waveform information is obtained at any time during transmission of any data and the characteristic control signal of the filter circuit is switched, Good.
[0033]
Next, a specific configuration example of the filter circuit according to the present embodiment will be described. FIG. 9 is an example of a circuit configuration of a variable impedance type filter circuit having only one characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number) (M = 1). In the circuit shown in FIG. 9, reference numerals Tr1 to Tr3 are MOS transistor elements, R1 and R2 are resistance elements, C1 and C2 are capacitance elements, and I1 is a constant current circuit. In1 and In2 are complementary signal input terminals, Out1 and Out2 are complementary signal output terminals, and Vc1 is a characteristic control signal input terminal. Further, VDD and VSS are power supply terminals. In the circuit shown in FIG. 9, when Vc1 is at a logic low level (L), Tr3 is turned off, and the amplification factor G1 of this circuit is expressed by the following equation (4).
[0034]
G1 ≒ Rc / Re ≒ R1 ｛jw (2 × C1) R2 + 1｝ / R2 (4)
When Vc1 is at a logic high level (H), Tr3 is turned on, and the amplification factor G2 of this circuit is expressed by the following equation (5).
[0035]
G1 ≒ Rc / Re
{R1} jw (2 × C1 + 2 × C2) R2 + 1} / R2 (5)
FIG. 10 is a graph showing changes in the gains G1 (Vc1 = L) and G2 (Vc1 = H) of the filter circuit shown in FIG. 9, with the horizontal axis representing the frequency and the vertical axis representing the amplification factor. Thus, by adopting this configuration, it is possible to easily change the filter characteristics by switching Vc1. Here, the case where the number of the characteristic control signal Vcm is one (M = 1) is shown as an example. However, by increasing the number of TR3 and C2 of the present filter circuit, it is possible to easily realize a configuration of M ≧ 2 or more. It is possible to take. The use of the variable impedance filter circuit has an advantage that the circuit can be reduced in size.
[0036]
FIG. 11 shows a configuration example of a transversal filter circuit having only one characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number) (M = 1). In FIG. 11, In1 is a signal input terminal, Out1 is a signal output terminal, D1 is a delay element with a delay amount T1, and D2 is a delay element with a delay amount T2. S is a selector circuit having two inputs (Is1, Is2) and a delay time Ts. A is an amplifier circuit with a signal amplification factor a, B is an amplifier circuit with a signal amplification factor B, and X is a signal subtraction circuit.
[0037]
In the circuit shown in FIG. 11, when the characteristic control signal Vc1 is at a logic low level (L), the selector circuit S selects the input Is1, so that the input signal Sin passes through the delay element D1 and bypasses D2. In this case, the gain G3 of the transversal filter circuit is expressed by the following equation (6).
[0038]
G3 = a + bexp {-jω (T1 + Ts)} (6)
When Vc1 is at the logical high level (H), the selector circuit S selects the input Is2, so that the input signal Sin passes through both the delay elements D1 and D2. In this circuit, the amplification factor G4 of the transversal filter circuit is as shown in equation (7).
[0039]
G4 = a + bexp {-jω (T1 ++ T2 + Ts)} (7)
FIG. 12 is a graph showing changes in the gains G3 (Vc1 = L) and G4 (Vc1 = H) of the filter circuit in FIG. 11, with the horizontal axis representing the frequency and the vertical axis representing the amplification factor. As shown in FIG. 11, the frequency characteristics of the gain G1 when Vc1 is "L" and the gain G2 when Vc1 is "H" are different. For example, the gain G1 has a frequency of 1/2 (T1 + Ts). ) Takes the maximum amplification factor a + b. For example, the amplification factor G2 takes the maximum amplification factor a + b at the frequency 1/2 (T1 + T2 + Ts). By using the circuit configuration shown in FIG. 10 and switching Vc1, the filter characteristics can be changed.
[0040]
In this embodiment, the case where the characteristic control signal Vcm is one (M = 1) has been described as an example. However, the above-mentioned transversal filter circuit can increase the number of delay circuits or increase the number of delay circuits. By increasing the types of amplification factors a and b of the circuit, it is possible to easily adopt a configuration of M ≧ 2 or more.
[0041]
When a transversal filter circuit is used, the circuit tends to be large, but there is an advantage that operation at a higher frequency is possible.
Each of the above circuits can be applied to a signal waveform automatic correction circuit according to a second embodiment described later.
[0042]
Next, a signal waveform automatic correction circuit according to a second embodiment of the present invention will be described with reference to the drawings. The signal waveform automatic correction circuit according to the present embodiment stores the waveform information of the signal Sout a plurality of times and controls the characteristics of the filter circuit 101 based on the stored waveform information. When this circuit is used, the operation becomes slower than that of the signal waveform automatic correction circuit according to the first embodiment of the present invention, but it becomes possible to detect the waveform information more accurately, and There is an advantage that the error rate can be further reduced and stable signal transmission can be performed.
[0043]
FIG. 5 is a functional block diagram showing a configuration example of the signal waveform automatic correction circuit according to the second embodiment of the present invention. As shown in FIG. 5, the signal waveform automatic correction circuit according to the present embodiment has a function of storing the waveform information of the signal Sout a plurality of times. In FIG. 5, reference numeral 501 denotes a filter circuit, and reference numeral 502 denotes a waveform detection circuit. The waveform detection circuit 502 has a signal sampling circuit 504 and an edge phase detection circuit 505. Vsn (1 ≦ n ≦ N, N is a natural number of 2 or more) is a sampling result signal, and Vtn (1 ≦ n ≦ N) is a detection result signal. In this configuration example, the edge phase storage circuit 506 is provided in the waveform detection circuit 502, but may be provided independently of the waveform detection circuit 502.
[0044]
The edge phase storage circuit 506 receives the waveform detection result signal Vtn (1 ≦ n ≦ N) from the edge phase detection circuit 505 and outputs it as a waveform recording signal Vrn (1 ≦ n ≦ N). The waveform recording signal Vrn is used as an input signal of the characteristic control circuit 503. The characteristic control circuit 503 outputs a characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number of 1 or more) of the filter circuit 501.
[0045]
FIG. 6 shows a specific circuit configuration example of the edge phase storage circuit 506 shown in FIG. Here, a case where the number N of phases for sampling the signal Sout is N = 8 will be described as an example. The input detection result signal Vt1 is input to an L-bit (L is a natural number of 1 or more) input D of the counter circuit 601. The counter circuit 601 is supplied with the reference clock signal CKS. Similarly, a reset signal RST input to the counter circuit 601 is a signal for resetting the counter to 0 at the start of counting.
[0046]
FIG. 7 shows a truth table of the counter circuit 601 shown in FIG. When the input D is at the logical high level (H) at the rising edge of the reference clock signal CKS, the count value Q of the counter circuit 601 is incremented by 1 (Q + 1). When the input D is at the low level (L) at the rising edge of the reference clock signal CKS, the count value Q of the counter circuit 601 does not change. Therefore, the number of times that the detection result signal Vtn has changed to the high level during the predetermined time is counted. The count result is output as the Lbit waveform recording signal Vr1. The other detection result signals Vt2, Vt3, Vt4, Vt5, Vt6, Vt7, and Vt8 have the same configuration, and are set to the high level by the counter circuits 602, 603, 604, 605, 606, 607, and 608. The number of times is counted, and this count value is output as an Lbit waveform recording signal. The information of N × L bits (N = 8 in the present embodiment) is information indicating the distribution of the switching timing (edge phase) Te of the output signal Sout. The number L of bits of each counter may be designed so that the count value for obtaining the desired information does not overflow.
[0047]
Next, the operation of the characteristic control circuit 503 in the second configuration example of the present invention in FIG. 5 will be described. The characteristic control circuit 503 receives a waveform recording signal Vrn (1 ≦ n ≦ N) in which the switching timing (edge phase) Te of the signal Sout is recorded a plurality of times. Since the waveform recording signal Vrn (1 ≦ n ≦ N) represents the distribution of the timing (edge phase) Te at which the signal Sout switches, it is possible to determine the variation width of Te by determining its statistical quantities. It is easily possible. For example, if N = 8, L = 5, Vt1 = 0, Vt2 = 1, Vt3 = 4, Vt4 = 10, Vt5 = 4, Vt6 = 1, Vt7 = 0, Vt8 = 0, the average value of the distribution And variance are obtained as in equations (2) and (3), respectively.
[0048]
Average value μ = (2 × 1 + 3 × 4 + 4 × 10 + 5 × 4 + 6 × 1) / (1 + 4 + 10 + 4 + 1) (2)
[0049]
Variance σ2 = (2-4) 2 × 1 + (3-4) 2 × 4 + (5-4) 2 × 4 + (6-4) 2 × 1 = 16 (3)
[0050]
These values are stored as Te fluctuation range detection results corresponding to the current characteristic control signal Vcm (1 ≦ m ≦ M, M is a natural number of 1 or more).
In general, as the amount of intersymbol interference of the signal Sout increases and the distortion of the signal waveform increases, the fluctuation width of the switching timing (edge phase) Te increases. Therefore, by switching the value of the characteristic control signal Vcm for controlling the characteristic of the filter circuit 501 in a direction in which the variance value of the detection result of the edge phase is reduced, preferably in a direction in which the variance is minimized, the inter-symbol interference correction characteristic is improved. It is possible to improve and automatically correct the distortion of the signal waveform. For example, the characteristic control signal Vcm is switched and the fluctuation width of Te is detected again, the new detection result is compared with the stored original detection result, and the characteristic control signal having the smaller fluctuation width value is compared. By using Vcm, a more appropriate correction characteristic can be selected. By repeating these operations, it is possible to maintain optimal correction characteristics.
[0051]
Next, a signal waveform automatic correction circuit according to a third embodiment of the present invention will be described with reference to the drawings. In the signal waveform automatic correction circuit according to the present embodiment, a pattern detection circuit for detecting the data pattern of the output signal of the filter circuit is provided. By providing this pattern detection circuit, it is easy to adopt a configuration in which the waveform detection circuit or the characteristic control circuit is operated only when the data to be transmitted has a specific pattern. The pattern detection circuit is a circuit for detecting whether or not it is suitable as a period for performing sampling of an output signal at a plurality of phase points, and is suitable as a period for performing sampling based on a detection result of the pattern detection circuit. Then, sampling is performed and filter adjustment is performed.
[0052]
FIG. 8 is a block diagram showing a configuration example of a signal waveform automatic correction circuit according to the present embodiment, which is a circuit example having a pattern detection circuit. As shown in FIG. 8, reference numeral 801 denotes a filter circuit that changes the waveform of the input signal Sin, and reference numeral 802 denotes a waveform detection circuit that receives the output signal Sout of the filter circuit 801 and detects its waveform information. Input a waveform detection result signal Vtn (1 ≦ n ≦ N, where N is a natural number of 2 or more) or a waveform recording signal Vrn (1 ≦ n ≦ N) from the waveform detection circuit 802 and input a characteristic control signal Vcm ( 1 ≦ m ≦ M, where M is a natural number of 1 or more). The pattern detection circuit 807 receives the output signal Sout, compares the output signal Sout with a bit string such as an idle pattern or a test pattern stored in advance, and if the two do not match, disables the correction operation signal Adopt. The Enable state is enabled, and the Adopt is enabled only when the two match.
[0053]
In the example shown in FIG. 8, the configuration is such that the correction operation signal Adopt is input to both the waveform detection circuit 802 and the characteristic control circuit 803, but the configuration is such that the correction operation signal Adopt is input to only one of them. It is also possible. The waveform detection circuit 802 and the characteristic control circuit 803 operate only when the correction operation signal Adopt is in the enable state, and keep the previous state when the correction operation signal Adopt is in the disable state. Thereby, the automatic correction operation of the signal waveform, that is, the switching operation of the filter circuit characteristic is not performed at the time of normal data transmission, and a signal that does not cause a problem even if an error such as an idle pattern or a test pattern occurs is transmitted. During this period, it is possible to automatically perform the automatic correction operation of the signal waveform and to perform the normal signal transmission.
[0054]
As described above, according to the signal waveform automatic correction circuit according to each embodiment of the present invention, it is possible to reshape a signal waveform input to a logic circuit such as an LSI and restore a normal digital signal waveform, When signal transmission is performed between signals, it is possible to automatically correct the inter-symbol interference generated according to the transmission characteristics of the used signal transmission path, thereby realizing normal signal transmission. In addition, even when noise may be superimposed on the output signal of the waveform equalizer due to external disturbances, etc., it is possible to correctly detect the characteristics of the waveform equalizer and set the characteristics optimally. become.
[0055]
As described above, the present invention has been described with reference to the embodiments. However, the present invention is not limited to these. It will be apparent to those skilled in the art that various other modifications, improvements, and combinations are possible.
[0056]
【The invention's effect】
As described above, according to the signal waveform automatic correction circuit of the present invention, a normal digital signal waveform can be restored by shaping the signal waveform. Further, even when noise may be superimposed on the output signal of the waveform equalization unit due to external disturbance or the like, the characteristics of the waveform equalization unit can be correctly detected and the characteristics can be optimally set. .
[Brief description of the drawings]
FIG. 1 is a block diagram illustrating a basic configuration example of a signal waveform automatic correction circuit according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a specific circuit configuration example of a waveform detection circuit included in the signal waveform automatic correction circuit of FIG. 1;
FIG. 3 is a timing chart showing an operation of the waveform detection circuit shown in FIG. 2;
FIG. 4 is a timing chart showing an operation when pulse-like noise is superimposed on an input signal of the waveform detection circuit shown in FIG. 2;
FIG. 5 is a diagram illustrating a configuration example of a signal waveform automatic correction circuit according to a second embodiment of the present invention.
FIG. 6 is a diagram illustrating a circuit configuration example of an edge phase storage circuit in an automatic signal waveform correction circuit according to a second embodiment of the present invention.
7 is a truth table of a counter circuit provided in the edge phase storage circuit shown in FIG.
FIG. 8 is a block diagram showing a configuration example of a signal waveform automatic correction circuit according to a third embodiment of the present invention, which is provided with a circuit for detecting a data pattern of an output signal.
FIG. 9 is a diagram illustrating a configuration example of a filter circuit when a variable impedance filter circuit is used as a filter circuit in the automatic signal waveform correction circuit according to each embodiment of the present invention.
10 is a graph showing an example of a change in the frequency dependence of the amplification factor of the variable impedance filter circuit of FIG. 9 due to Vc1.
FIG. 11 is a diagram showing a configuration example of a filter circuit when a transversal filter circuit is used as a filter circuit in the automatic signal waveform correction circuit according to each embodiment of the present invention.
12 is a graph illustrating an example of a change in the frequency dependence of the amplification factor of the transversal filter circuit illustrated in FIG. 11 due to Vc1.
FIG. 13 is a configuration example of a conventional signal waveform automatic correction circuit.
14 is a diagram for explaining the operation timing of the signal waveform automatic correction circuit in FIG. 13; FIG. 14B shows a case where noise is added to the output signal of the waveform equalization unit in the operation shown in FIG. 14A; FIG. 5 is a diagram showing a state of malfunction of the first embodiment.
FIG. 15 is a diagram illustrating a circuit configuration example according to a modified example of the waveform detection circuit included in the signal waveform automatic correction circuit of the present invention.
[Explanation of symbols]
101, 501, 801 filter circuit
102, 502, 802 Waveform detection circuit
103, 503, 803 Characteristic control circuit
104, 504 signal sampling circuit
105, 505 Edge phase detection circuit
506 Edge phase storage circuit
807 pattern detection circuit
Sin input signal
Sout output signal
Vsn sampling result signal
Vtn detection result signal
Vrn waveform recording signal
Vcm characteristic control signal
Adopt correction operation signal
201, 202, 203, 204, 205, 206, 207, 208 flip-flop circuits
209 Clock phase generation circuit
210, 211, 212, 213, 214, 215, 216, 217 Exclusive OR circuit
218, 219, 220, 221, 222, 223, 224, 225 flip-flop circuit
CK1, CK2, CK3, CK4, CK5, CK6, CK7, CK8, CKS clock signal
Vs1, Vs2, Vs3, Vs4, Vs5, Vs6, Vs7, Vs8 Sampling result signal
Vt1, Vt2, Vt3, Vt4, Vt5, Vt6, Vt7, Vt8 Detection result signal
Vr1, Vr2, Vr3, Vr4, Vr5, Vr6, Vr7, Vr8 Waveform recording signal
H logic high level
L logic low level
Timing at which the Te signal Sout switches (edge phase)
Np1 pulse noise
601, 602, 603, 604, 605, 606, 607, 608 Counter circuit
D Input signal of counter circuit
RST counter circuit reset signal
Output signal of Q counter circuit
Tr1, Tr2, Tr3 MOS transistor element
R1, R2 resistance element
C1, C2 Capacitor
I1 Constant current circuit
In1, In2 signal input terminals
Out1, Out2 signal output terminal
VDD, VSS power supply terminal
G1, G2, a, b Amplification rate
D1, D2 delay element
S selector circuit
Is1, Is2 Input of selector circuit
T1, T2, Ts delay amount
A, B amplifier circuit
X signal subtraction circuit

Claims

入力信号の波形を自動的に補正して信号を出力する信号波形自動補正回路であって、
前記入力信号の周波数成分毎にその増幅率を変化させることにより前記入力信号の波形を変化させて出力するとともに、フィルタ特性を外部から制御するための特性制御信号を受ける特性制御信号入力端子を有するフィルタ回路と、
該フィルタ回路の出力信号を入力し、その波形情報を検出する波形検出回路であって、検出された複数の位相時点での信号レベルをサンプリングする信号サンプリング回路と、サンプリングの結果から前記出力信号の切り替わるタイミングを検出する信号エッジ位相出力検出回路とを有する波形検出回路と、
前記信号エッジ位相検出回路による検出結果に基づいて前記フィルタ回路の特性を変化させる信号を前記特性制御信号入力端子に出力する特性制御回路と
を有する信号波形自動補正回路。A signal waveform automatic correction circuit that automatically corrects a waveform of an input signal and outputs a signal,
A characteristic control signal input terminal for receiving a characteristic control signal for externally controlling a filter characteristic while changing and outputting a waveform of the input signal by changing an amplification factor for each frequency component of the input signal. A filter circuit;
A waveform detection circuit that receives an output signal of the filter circuit and detects waveform information of the output signal, the signal sampling circuit sampling a signal level at a plurality of detected phase points; A waveform detection circuit having a signal edge phase output detection circuit for detecting a switching timing,
A characteristic control circuit for outputting a signal for changing a characteristic of the filter circuit to the characteristic control signal input terminal based on a detection result by the signal edge phase detection circuit.

前記信号サンプリング回路は、基準クロック信号に基づいてＮ相の多相クロック信号を生成する多相クロック信号生成回路と、該多相クロック信号生成回路から出力されるそれぞれのクロック信号を受けて、該クロック信号の第１のタイミングで前記出力信号をサンプリングするＮ個の第１のフリップフロップ回路と、を有しており、
前記エッジ位相検出回路は、前記サンプリングされた結果信号間の比較を行い、この比較結果が等しいか否かに基づいて異なる信号を出力するＮ個の比較回路により前記出力信号の切り替わりタイミングに関する信号を、対応する前記第１のフリップフロップ回路とは異なる第２のタイミングでラッチして出力するＮ個の第２のフリップフロップ回路と、を有していることを特徴とする
請求項１に記載の信号波形自動補正回路。The signal sampling circuit is configured to generate an N-phase multi-phase clock signal based on a reference clock signal, receive a clock signal output from the multi-phase clock signal generation circuit, N first flip-flop circuits that sample the output signal at a first timing of a clock signal;
The edge phase detection circuit performs a comparison between the sampled result signals, and outputs a signal related to a switching timing of the output signal by N comparison circuits that output different signals based on whether or not the comparison results are equal. 2. N number of second flip-flop circuits that latch and output at a second timing different from the corresponding first flip-flop circuit. Automatic signal waveform correction circuit.

前記波形検出回路は、基準クロック信号に基づいてＮ相の多相クロック信号を生成する多相クロック信号生成回路と、入力するセレクト信号により該多相クロック信号生成回路からのクロック信号のうちから１相のクロック信号を選択するＭ（Ｍ＜Ｎ）個のセレクタ回路と、前記セレクト信号により時分割されたクロック信号を受けて、前記出力信号をサンプリングするＭ個のフリップフロップ回路と、を有していることを特徴とする請求項１に記載の信号波形自動補正回路。The waveform detection circuit includes a multi-phase clock signal generation circuit that generates an N-phase multi-phase clock signal based on a reference clock signal, and one of clock signals from the multi-phase clock signal generation circuit based on an input select signal. M (M <N) selector circuits for selecting a phase clock signal, and M flip-flop circuits for receiving the clock signal time-divided by the select signal and sampling the output signal 2. The signal waveform automatic correction circuit according to claim 1, wherein:

前記特性制御回路が、前記信号エッジ位相検出回路により検出されたエッジ位相の変化量を算出し該変化量が小さくなる方向に前記フィルタ回路の特性を変化させることにより、前記出力信号の波形を自動的に補正することを特徴とする請求項１に記載の信号波形自動補正回路。The characteristic control circuit calculates the amount of change in the edge phase detected by the signal edge phase detection circuit and changes the characteristic of the filter circuit in a direction in which the amount of change is reduced, thereby automatically changing the waveform of the output signal. The signal waveform automatic correction circuit according to claim 1, wherein the signal waveform is automatically corrected.

さらに、前記出力信号のデータパターンを検出するパターン検出回路を有しており、
該パターン検出回路が特定のデータパターンを検出することにより前記波形検出回路と前記特性制御回路とを制御し、前期出力信号の波形を自動的に補正することを特徴とする請求項１に記載の信号波形自動補正回路。Furthermore, it has a pattern detection circuit for detecting the data pattern of the output signal,
2. The pattern detection circuit according to claim 1, wherein the pattern detection circuit controls the waveform detection circuit and the characteristic control circuit by detecting a specific data pattern, and automatically corrects the waveform of the output signal. Automatic signal waveform correction circuit.

前記フィルタ回路が１又は２以上の特性制御信号を有しており、前記特性制御回路により前記それぞれの制御信号を所望の値に設定した状態で、前記波形検出回路により前記出力信号の波形検出を行い、その動作を所望の回数だけ繰り返すことにより最適な制御信号を決定する回路を有していることを特徴とする請求項１に記載の信号波形自動補正回路。In the state where the filter circuit has one or more characteristic control signals, and the control signals are set to desired values by the characteristic control circuit, the waveform detection circuit detects the waveform of the output signal. 2. The signal waveform automatic correction circuit according to claim 1, further comprising a circuit for determining an optimal control signal by performing the operation and repeating the operation a desired number of times.

前記フィルタ回路としてインピーダンス可変型のフィルタ回路又はトランスバーサル型フィルタ回路を用いることを特徴とする請求項１に記載の信号波形自動補正回路。2. The automatic signal waveform correction circuit according to claim 1, wherein a variable impedance type filter circuit or a transversal type filter circuit is used as the filter circuit.

さらに、前記信号エッジ位相検出出力回路による信号エッジ位相検出結果を複数回にわたって記憶するエッジ位相記憶回路を有していることを特徴とする請求項１に記載の信号波形自動補正回路。2. The signal waveform automatic correction circuit according to claim 1, further comprising an edge phase storage circuit for storing a signal edge phase detection result by said signal edge phase detection output circuit a plurality of times.

前記特性制御回路が、記憶したエッジ位相の変動幅を算出し、該変動幅が小さくなる方向に前記フィルタ回路の特性を変化させることにより前記出力信号の波形を自動的に補正することを特徴とする請求項８に記載の信号波形補正回路。The characteristic control circuit calculates a variation width of the stored edge phase, and automatically corrects the waveform of the output signal by changing a characteristic of the filter circuit in a direction in which the variation width decreases. 9. The signal waveform correction circuit according to claim 8, wherein: