JP2004247540A - Superconductive element, method for manufacturing the same and superconductive apparatus - Google Patents

Superconductive element, method for manufacturing the same and superconductive apparatus Download PDF

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JP2004247540A JP2003036258A JP2003036258A JP2004247540A JP 2004247540 A JP2004247540 A JP 2004247540A JP 2003036258 A JP2003036258 A JP 2003036258A JP 2003036258 A JP2003036258 A JP 2003036258A JP 2004247540 A JP2004247540 A JP 2004247540A
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Naoki Harada
直樹 原田
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International Superconductivity Technology Center
Fujitsu Ltd
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International Superconductivity Technology Center
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a superconductive element capable of increasing the degree of freedom in the layout of superconductive electrode layers as compared with a conventional product, and to provide a superconductive apparatus and a method for manufacturing the superconductive element. <P>SOLUTION: The superconductive element is provided with a substrate 10, a lower superconductive electrode layer 13a formed on the surface or upper part of the substrate 10, a 1st hole 13b formed on the lower superconductive electrode layer 13a, a barrier layer 15 formed on the side surface of the 1st hole 13b, a 2nd interlayer insulating layer 14 for covering the upper surface and side face 13c of the electrode layer 13a, a 2nd hole 14a formed on the 2nd interlayer insulating layer 14 on the 1st hole 13b, and an upper superconductive electrode layer 16 extended from the upper surface or upper part of the insulating film 14 into the 1st hole 13b through the 2nd hole 14a and electrically connected to the barrier layer 15. The side face 13c of the lower superconductive electrode 13a is separated from the upper superconductive electrode layer 16 by the 2nd interlayer insulating layer 14. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、超伝導素子、超伝導機器、及び超伝導素子の製造方法に関する。
【０００２】
【従来の技術】
ジョセフソン素子を用いた超伝導単一磁束量子回路は、超高速、低エネルギーという特徴を持っており、将来の情報処理システムの構成要素として期待されている。
【０００３】
この単一磁束量子回路の基本要素は、図１に示すように、ジョセフソン接合Ｊｉと超伝導体とからなるループＡｉ（ｉ＝１、２、…）であり、隣接するループＡｉに磁束量子を転送することにより演算が行われる。これが正常な回路動作をするには、各ループＡｉの持つインダクタンスＬｉとジョセフソン接合の臨界電流Ｌｃとの間にＬｉ・Ｉｃ＝０．５Φ０なる条件が必要であることが知られている。但し、Φ０は、磁束量子（２．０７×１０−１５Ｗｂ）である。
【０００４】
このような単一磁束量子回路に用いられる高温超伝導ジョセフソン接合としては、従来、ランプエッジ型接合と積層型接合の二種類がある。
【０００５】
ランプエッジ接合では、図２の平面図に示すように、下部超伝導電極層５の上に上部超伝導電極層４が乗り上がる構造となっており、これにより超伝導ループＡが形成される。図２のＩ−Ｉ線断面においては、図３に示すように、下部超伝導電極層５の側壁がやや傾斜しており、その側面に形成された障壁層６により下部超伝導電極層５と上部超伝導電極層４との間にジョセフソン接合が形成された構造となっている。なお、この構造は、基板１、グランド層２、及び第１層間絶縁層３の積層体上に形成され、下部超伝導電極層５上には第２層間絶縁層７が形成される。
【０００６】
このランプエッジ接合の等価回路を図４に示す。図４のループＡは、図２のループＡと同じであり、そこには上部超伝導電極層４のインダクタンスＬ１、下部超伝導電極層５のインダクタンスＬ２、障壁層６によるジョセフソン接合Ｊ１、Ｊ２が含まれる。ループＡには、その他に、寄生インダクタンスＬｐ１、Ｌｐ２も含まれる。この寄生インダクタンスは、各電極４、５間の距離ｍにより生じるものであり、距離ｍを短くすれば小さくすることができるのであるが、距離ｍは作製時のマスク合わせ余裕と加工精度とにより定まるものであり、完全に零とすることはできない。このように、この種の超伝導ループでは、寄生インダクタンスＬｐ１、Ｌｐ２が必ず発生することになる。
【０００７】
ここで、図４における各々のシートインダクタンスの値をＬｓとし、ループＡの四つのコーナー部にそれぞれ０．５Ｌｓ程度のインダクタンスがあるものとすると、ループＡの全インダクタンスは６Ｌｓ程度となる。通常のプロセスを仮定した場合、Ｌｓは約１ｐＨ程度となるので、全インダクタンスは６ｐＨ程度になる。これから、Ｌ・Ｉｃ＝０．５Φ０により求められるＩｃは、Φ０＝２．０７×１０−１５Ｗｂより、１７３μＡとなる。
【０００８】
ところで、回路の誤動作確率ＰはＩｃによって決まることが知られている。例えば、接合における臨界電流と接合抵抗の積であるＩｃ・Ｒｎ積を１ｍＶ、回路中の接合数を１００００個、動作温度を２０Ｋと仮定すると、一年間に一回以上誤動作しないためには、即ちＰ＜１０−２３となるには、Ｉｃ＞３３８μＡとなる必要があることが経験的に知られている。ところが、上記のランプエッジ接合によれば、既述のようにＩｃが１７３μＡ程度なので、上記の条件を満たすことができない。よって、ランプエッジ接合を利用したのでは、回路の誤動作確率を十分に小さくすることが困難となる。
【０００９】
一方、積層型接合は、図５に示す平面構造を有し、基板１上に下部超伝導電極層４と上部超伝導電極層５とを備える。図５のＩＩ−ＩＩ断面図は図６に示す通りであり、基板１上にグランド層２と第１層間絶縁層３とがこの順に形成され、その上に下部超伝導電極層４が形成される。下部超伝導電極層４上には第２層間絶縁層７が形成されるが、その第２層間絶縁層７にはホール７ａが開口されており、その底部に障壁層６が形成される。そして、その障壁層６上と第２層間絶縁層５上とに上部超伝導電極層５が形成されて、障壁層６により下部超伝導電極層４と上部超伝導電極層５との間にジョセフソン接合が形成された構造となり、図示のループＡのような縦型の超伝導ループが形成される。
【００１０】
このような積層型接合によれば、下部超伝導電極層４と上部超伝導電極層５とが第２層間絶縁層７の膜厚分しか隔たれないため寄生インダクタンスが小さくなり、ランプエッジ接合のように寄生インダクタンスの影響を大きく受けることがない。
【００１１】
しかしながら、今まで積層型接合では、電流密度が小さく、且つＩｃ・Ｒｎ積も小さなものしか得られていない。このため、大きな電流を流そうとすると、ホール７ａを大きく開口しないといけないという不都合が生じる。
【００１２】
このように、従来例では、ランプエッジ接合、積層型接合の双方とも一長一短であり、単一磁束量子回路に適した高温超伝導ジョセフソン接合は得られない。
【００１３】
これらの点に鑑み、ランプエッジ接合と類似した構造でありながら縦型の超伝導ループが可能な構造が特許文献１において提案されている。その平面構造を図７に、そして図７のＩＩＩ−ＩＩＩ断面を図８に示す。これらの図において、上記と同様の部材には上記と同様の符号を付し、以下ではその説明を諸略する。
【００１４】
その平面構造は、図７に示されるように、積層型接合に類似している。しかしながら、断面構造は、図８に示されるように、第２層間絶縁層７のホール７ａの下の下部超伝導電極層４にホール４ａが形成され、該ホール４ａの側面に障壁層６が形成される点で異なる。
【００１５】
そのような構造によれば、ランプエッジ接合と同様に、下部超伝導電極層４の側面において上部超伝導電極層５とのジョセフソン接合が形成されるので、接合の特性としてはランプエッジ接合と同等なものが期待できる。また、図に示されるように、超伝導ループＡの経路は積層型接合と同様であり、低いループインダクタンスが期待できる。
【００１６】
なお、これと類似の構造が非特許文献１においても提案されている。
【００１７】
【特許文献１】
特開平１１−２４３２３３号公報
【非特許文献１】
Ｍ． Ｍａｔｓｕｓｈｉｔａ ａｎｄ Ｙ． Ｏｋａｂｅ， Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｐ ２５５， ２００１．
【００１８】
【発明が解決しようとする課題】
ところで、単一磁束量子回路においては、図９に示すように、上部超伝導電極層５が下部超伝導電極層４から平面的にはみ出すレイアウトが回路構成上必要になる。そのようなレイアウトとしては、上部超伝導電極層５の分岐、上部超伝導電極層５と下部超伝導電極層４との交差、上部超伝導電極層５を介した下部超伝導電極層４同士の直列接続等が考えられる。
【００１９】
しかしながら、特許文献１の構造でそのようなレイアウトを行うと、図９に示すように、上部超伝導電極層５が下部超伝導電極層４のエッジを横切る際に必ず寄生接合Ｊｐが生じてしまう。これは、特許文献１の構造では、第２層間絶縁層７が下部超伝導電極層４の上面にのみ形成され、下部超伝導電極層４の側面においては第２層間絶縁層７が形成されていないため、下部超伝導電極層４の側面において下部超伝導電極層４と上部超伝導電極層５とが障壁層６を介して電気的に接続されてしまうからである。
【００２０】
これでは、電極層のレイアウトに著しい制限が生じてしまい、単一磁束量子回路を実現することが困難となってしまう。
【００２１】
本発明は係る従来例の問題点に鑑みて創作されたものであり、従来よりも超伝導電極層のレイアウト自由度を増大させることが可能な超伝導素子、超伝導機器、及び超伝導素子の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記した課題は、基板と、前記基板の上又は上方に形成された下部超伝導電極層と、前記下部超伝導電極層に形成された第１ホールと、前記第１ホールの側面に形成された障壁層と、前記下部超伝導電極層の上面と側面とを覆う絶縁層と、前記第１ホールの上の前記絶縁層に形成された第２ホールと、前記絶縁層の上又は上方から前記第２ホールを通って前記第１ホール内に延在し、前記障壁層と電気的に接続された上部超伝導電極層と、を有し、前記下部超伝導電極層の側面と前記上部超伝導電極層とが前記絶縁層により隔てられたことを特徴とする超伝導素子によって解決する。
【００２３】
次に、本発明の作用について説明する。
【００２４】
本発明によれば、下部超伝導電極層の上面だけでなく、その側面にも絶縁層を形成するので、下部超伝導電極層の側面と上部超伝導電極層とが絶縁層によって隔てられた構造となる。これにより、基板の上から見た場合に上部超伝導電極層が下部超伝導電極層を横切るレイアウトを採用しても各電極層の間に寄生接合が生じないので、各電極層のレイアウトの自由度を増大させることが可能となる。
【００２５】
そして、この利点は、超伝導体層をパターニングして下部超伝導電極層にする工程のみを特許文献１に追加することで得られるので、工程数の増大が最小限に抑えられる。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態に係る超伝導素子について、その製造工程を追いながら説明する。図１０〜図１１は、本実施形態に係る超伝導素子の製造方法について示す断面図であり、図１２〜図１５はその平面図である。
【００２７】
まず、図１０（ａ）に示すように、ＬＳＡＴ（（ＬａＡｌＯ３）０．３（Ｓｒ（Ａｌ，Ｔａ）Ｏ３）０．７）或いはＭｇＯ等の金属酸化物よりなる基板１０上に、ＹＢＣＯ（ＹＢａＣｕＯ）等の高温超電導体薄膜をレーザーアブレーション法やスパッタ法により厚さ約２００ｎｍ程度に形成し、それをグランドプレーン１１とする。この工程が終了後の平面図は図１２（ａ）のようになり、先の図１０（ａ）は図１２（ａ）のＩＶ−ＩＶ線に沿う断面図に相当する。
【００２８】
次に、図１０（ｂ）に示すように、レーザーアブレーション法やスパッタ法によりＬＳＡＴやＣｅＯ等をグランドプレーン１１上に厚さ約２００ｎｍ程度に形成し、それを第１層間絶縁層１２とする。その後に、必要に応じてレジストパターン等のマスク材を使用しながら第１層間絶縁層１２をエッチングすることにより、図１２（ｂ）に示すようなグランドコンタクトホール１２ａを形成する。その後に、マスク材は除去される。なお、図１２（ｂ）のＶ−Ｖ線に沿う断面図は図１６のようになる。
【００２９】
続いて、図１０（ｃ）に示すように、超伝導体層１３としてＹＢＣＯ等の酸化物高温超伝導体薄膜をレーザーアブレーション法やスパッタ法により第１層間絶縁層１２上に厚さ約２００ｎｍ程度に形成する。なお、この工程が終了後の平面図は図１３（ａ）のようになり、先の図１０（ｃ）は図１３（ａ）のＩＶ−ＩＶ線に沿う断面図に相当する。図１３（ａ）に示すように、グランドコンタクトホール１２ａを形成する場合は、このグランドコンタクトホール１２ａ内にも超伝導体層１３を形成する。
【００３０】
次に、図１０（ｄ）に示す構造を得るまでの工程について説明する。まず、下部超伝導電極層形状のレジストパターン等のマスク材（不図示）を超伝導体層１３上に形成した後、Ａｒイオンミリングにより超伝導体層１３をマスク材形状にエッチングする。そして、これにより残った超伝導体層１３を下部超伝導電極層１３ａとして使用し、その後にマスク材を除去する。
【００３１】
なお、この工程を終了後の平面図は図１３（ｂ）のようになり、先の図１０（ｄ）は図１３のＩＶ−ＩＶ線に沿う断面図に相当する。図１３（ｂ）に示されるように、下部超伝導電極層１３ａはグランドコンタクトホール１２ａの上を通り、該グランドコンタクトホール１２ａを介してその下のグランドプレーン１１と電気的に接続される。
【００３２】
このように下部超伝導電極層１３ａの下方にベタ状のグランドプレーン１１を設けることで、下部超伝導電極層１３ａを流れる電流により発生する磁場がグランドプレーン１１の下方に漏れなくなり、磁場が空間的に大きく広がらなくなるので、下部超伝導電極層１３ａのインダクタンスを低減することが可能となる。
【００３３】
続いて、図１１（ａ）に示すように、ＬＳＡＴやＣｅＯ等をレーザーアブレーション法やスパッタ法により第１層間絶縁層１２上と下部超伝導電極層１３ａ上とに厚さ約２００ｎｍに形成し、それを第２層間絶縁層１４とする。このとき、下部超伝導電極層１３ａの側面１３ｃにも第２層間絶縁層１４を形成する。
【００３４】
次に、図１１（ｂ）に示す構造を得るまでの工程について説明する。まず、レジストパターン等のマスク材（不図示）を第２層間絶縁層１４上に形成し、Ａｒイオンミリングにより第２層間絶縁層１４と下部超伝導電極層１３ａとをパターニングする。これにより、下部超伝導電極層１３ａには第１ホール１３ｂが形成され、該第１ホール１３ｂ上の第２層間絶縁層１４には第２ホール１４ａが形成されることになる。この後に、マスク材は除去される。
【００３５】
なお、この工程を終了後の平面図は図１４（ａ）のようになり、先の図１１（ｂ）は図１４（ａ）のＩＶ−ＩＶ線に沿う断面図に相当する。但し、図１４（ａ）とそれ以降の平面図においては第２層間絶縁層１４を省略してある。そして、これ以降の断面図も、それに対応する平面図のＩＶ−ＩＶ線に沿うものとする。
【００３６】
次に、図１１（ｃ）に示すように、第１ホール１３ｂ内に露出する下部超伝導電極層１３ａにＡｒイオンを照射し、第１ホール１３ｂの側面における下部超伝導電極層１３ａの結晶構造を変化させて障壁層１５とする。このような方法で形成された障壁層１５を有するジョセフソン接合は表面改質型接合と称され、電気的に良好な特性を有する。
【００３７】
なお、これに代えて、第２層間絶縁層１４上と第１ホール１３ｂ内とにＰｒＢＣＯやＳｎドープＩＴＯ等の障壁材料を堆積させて障壁層１５を形成してもよい。その場合は、第１ホール１３ｂを図示のようなテーパー形状とすることで、第１ホール１３ｂの側面において障壁層１５が均一に堆積し、電気的に良好な特性を有する障壁層１５を得ることができる。
【００３８】
なお、この工程が終了後の平面図は図１４（ｂ）のようになる。
【００３９】
次に、図１１（ｄ）に示す構造を得るまでの工程について説明する。
【００４０】
まず、レーザーアブレーション法やスパッタ法によりＹＢＣＯ等の酸化物超伝導体からなる超伝導体層を第２層間絶縁層１４上、第１ホール１３ｂ内、及び障壁層１５上に形成する。次いで、上部超伝導電極層形状を有するレジストパターン等のマスク材を超伝導体層上に形成し、Ａｒイオンミリングによりその超伝導体層をパターニングして上部超伝導電極層１６とする。その後に、マスク材は除去される。これにより得られた上部超伝導電極層１６は、第２層間絶縁層１４上から第２ホール１４ａ内を通って第１ホール１３ｂ内に延在し、障壁層１５と電気的に接続された構造となる。
【００４１】
なお、この工程を終了後の平面図は図１５のようになる。図１５に示されるように、上部超伝導電極層１６は、下部超伝導電極層１３ａを横切るように延在する。
【００４２】
上記した実施形態によれば、上部超伝導電極層１６と下部超伝導電極層１３ａとは第２層間絶縁層１４の膜厚分しか隔てられないので、それらの間に生じる寄生インダクタンスを最小限に抑えることが可能となる。
【００４３】
しかも、特許文献１と異なり、下部超伝導電極層１３ａの側面１３ｃ上にも第２層間絶縁層１４を形成しているので、該側面１３ｃにおいて上部超伝導電極層１６と下部超伝導電極層１３ａとが第２層間絶縁層１４によって隔てられ、それらの間に寄生接合が形成されない。
【００４４】
これにより、図１５に示したように、上部超伝導電極層１６が下部超伝導電極層１３ａを横切るレイアウトを採用しても各電極層１５、１３ａ間に寄生接合が生じないので、上部超伝導電極層１６のレイアウトの自由度を増大させることができる。
【００４５】
更に、この利点は、超伝導体層１３をパターニングして下部超伝導電極層１３ａにする工程のみを特許文献１に追加することで得られ、工程数の増大を最小限に抑えることができる。
【００４６】
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記した超伝導体素子は、単一磁束量子回路の他に、種々の超伝導回路として利用することができるし、種々の超伝導機器に搭載して使用することも可能である。
【００４７】
【発明の効果】
以上説明したように、本発明によれば、下部超伝導電極層の側面にも絶縁層を形成するので、工程数の増大を最小限に抑えながら下部超伝導電極層と上部超伝導電極層との間に寄生接合が生じるのを防止でき、各電極層のレイアウトの自由度を増大させることができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る単一磁束量子回路の等価回路である。
【図２】図２は、従来例に係るランプエッジ型接合を利用した単一磁束量子回路の平面図である。
【図３】図３は、図２のＩ−Ｉ線に沿う断面図である。
【図４】図４は、従来例に係るランプエッジ接合を利用した単一磁束量子回路の等価回路である。
【図５】図５は、従来例に係る積層型接合を利用した単一磁束量子回路の平面図である。
【図６】図６は、図５のＩＩ−ＩＩ線に沿う断面図である。
【図７】図７は、特許文献１に記載された超伝導素子の平面図である。
【図８】図８は、特許文献１に記載された超伝導素子の断面図である。
【図９】図９は、従来例に係る単一磁束量子回路において必要な上部超伝導電極層と下部超伝導電極層とのレイアウトを示す平面図である。
【図１０】図１０（ａ）〜（ｄ）は、本発明の実施の形態に係る超伝導素子の製造方法について示す断面図（その１）である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の実施の形態に係る超伝導素子の製造方法について示す断面図（その２）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の実施の形態に係る超伝導素子の製造方法について示す平面図（その１）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の実施の形態に係る超伝導素子の製造方法について示す平面図（その２）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の実施の形態に係る超伝導素子の製造方法について示す平面図（その３）である。
【図１５】図１５は、本発明の実施の形態に係る超伝導素子の製造方法について示す平面図（その４）である。
【図１６】図１６は、図１２（ｂ）のＶ−Ｖ線に沿う断面図である。
【符号の説明】
１、１０…基板、２…グランド層、３、１２…第１層間絶縁層、４、１６…上部超伝導電極層、５、１３ａ…下部超伝導電極層、６、１５…障壁層、７、１４…第２層間絶縁層、７ａ、４ａ…ホール、１１…グランドプレーン、１３…超伝導体層、１３ｂ…第１ホール、１４ａ…第２ホール、Ａ…超伝導ループ、Ｌ１〜Ｌ３…インダクタンス、Ｊ１〜Ｊ４…ジョセフソン接合、ＬＰ１、ＬＰ２…寄生インダクタンス。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a superconducting element, a superconducting device, and a method for manufacturing a superconducting element.
[0002]
[Prior art]
A superconducting single flux quantum circuit using a Josephson device has features of ultra-high speed and low energy, and is expected as a component of a future information processing system.
[0003]
As shown in FIG. 1, the basic element of this single flux quantum circuit is a loop Ai (i = 1, 2,...) Composed of a Josephson junction Ji and a superconductor. The calculation is performed by transferring. For this to normal circuit operation, it is known that Li · Ic = 0.5Φ 0 The condition is required between the critical current Lc inductance Li and the Josephson junctions with the respective loop Ai. Here, Φ 0 is a magnetic flux quantum (2.07 × 10 −15 Wb).
[0004]
Conventionally, there are two types of high-temperature superconducting Josephson junctions used in such a single flux quantum circuit, a ramp-edge junction and a stacked junction.
[0005]
In the ramp edge bonding, as shown in the plan view of FIG. 2, the upper superconducting electrode layer 4 rides on the lower superconducting electrode layer 5, whereby a superconducting loop A is formed. In the cross section taken along the line II of FIG. 2, as shown in FIG. 3, the side wall of the lower superconducting electrode layer 5 is slightly inclined, and the lower superconducting electrode layer 5 is separated from the lower superconducting electrode layer 5 by the barrier layer 6 formed on the side surface. The structure is such that a Josephson junction is formed between the upper superconducting electrode layer 4. This structure is formed on a laminate of the substrate 1, the ground layer 2, and the first interlayer insulating layer 3, and a second interlayer insulating layer 7 is formed on the lower superconducting electrode layer 5.
[0006]
FIG. 4 shows an equivalent circuit of the ramp edge junction. Loop A in FIG. 4 is the same as loop A in FIG. 2, in which the inductance L1 of the upper superconducting electrode layer 4, the inductance L2 of the lower superconducting electrode layer 5, and the Josephson junctions J1 and J2 of the barrier layer 6 are shown. Is included. The loop A also includes the parasitic inductances Lp1 and Lp2. This parasitic inductance is caused by the distance m between the electrodes 4 and 5, and can be reduced by shortening the distance m. However, the distance m is determined by the margin for mask alignment during fabrication and the processing accuracy. And cannot be completely zero. Thus, in this type of superconducting loop, the parasitic inductances Lp1 and Lp2 always occur.
[0007]
Here, assuming that the value of each sheet inductance in FIG. 4 is Ls and that the four corners of the loop A have an inductance of about 0.5 Ls, the total inductance of the loop A is about 6 Ls. Assuming a normal process, since Ls is about 1 pH, the total inductance is about 6 pH. Now, Ic obtained by the L · Ic = 0.5Φ 0 is, than Φ 0 = 2.07 × 10 -15 Wb , a 173μA.
[0008]
It is known that the malfunction probability P of a circuit is determined by Ic. For example, assuming that the product of the critical current at the junction and the junction resistance, Ic · Rn product, is 1 mV, the number of junctions in the circuit is 10,000, and the operating temperature is 20 K, in order to prevent malfunctioning more than once a year, It is empirically known that Ic> 338 μA must be satisfied in order to satisfy P <10 −23 . However, according to the above-described ramp edge junction, Ic is about 173 μA as described above, so that the above condition cannot be satisfied. Therefore, it is difficult to reduce the malfunction probability of the circuit sufficiently by using the ramp edge junction.
[0009]
On the other hand, the stacked junction has a planar structure shown in FIG. 5 and includes a lower superconducting electrode layer 4 and an upper superconducting electrode layer 5 on a substrate 1. 5 is as shown in FIG. 6, wherein a ground layer 2 and a first interlayer insulating layer 3 are formed in this order on a substrate 1, and a lower superconducting electrode layer 4 is formed thereon. You. A second interlayer insulating layer 7 is formed on the lower superconducting electrode layer 4, and a hole 7a is opened in the second interlayer insulating layer 7, and a barrier layer 6 is formed at the bottom. Then, an upper superconducting electrode layer 5 is formed on the barrier layer 6 and the second interlayer insulating layer 5, and the barrier layer 6 causes Joseph between the lower superconducting electrode layer 4 and the upper superconducting electrode layer 5. The structure is such that a son junction is formed, and a vertical superconducting loop like a loop A shown in the figure is formed.
[0010]
According to such a stacked junction, the lower superconducting electrode layer 4 and the upper superconducting electrode layer 5 are separated from each other only by the thickness of the second interlayer insulating layer 7, so that the parasitic inductance is reduced, and the same as in the ramp edge junction. Is not greatly affected by the parasitic inductance.
[0011]
However, in the stacked junction, only a current density is small and an Ic · Rn product is small. For this reason, when trying to make a large current flow, there is a disadvantage that the hole 7a must be largely opened.
[0012]
Thus, in the conventional example, both the lamp edge junction and the stacked junction have advantages and disadvantages, and a high-temperature superconducting Josephson junction suitable for a single flux quantum circuit cannot be obtained.
[0013]
In view of these points, Patent Document 1 proposes a structure capable of forming a vertical superconducting loop while having a structure similar to the lamp edge junction. FIG. 7 shows the planar structure, and FIG. 8 shows a cross section taken along line III-III of FIG. In these drawings, the same members as described above are denoted by the same reference numerals, and the description thereof will be omitted below.
[0014]
Its planar structure is similar to a stacked junction, as shown in FIG. However, as shown in FIG. 8, the cross-sectional structure is such that the hole 4a is formed in the lower superconducting electrode layer 4 below the hole 7a of the second interlayer insulating layer 7, and the barrier layer 6 is formed on the side surface of the hole 4a. Is different.
[0015]
According to such a structure, a Josephson junction with the upper superconducting electrode layer 5 is formed on the side surface of the lower superconducting electrode layer 4 in the same manner as the lamp edge junction. The equivalent can be expected. Further, as shown in the figure, the path of the superconducting loop A is the same as that of the stacked junction, and a low loop inductance can be expected.
[0016]
Note that a similar structure is also proposed in Non-Patent Document 1.
[0017]
[Patent Document 1]
JP-A-11-243233 [Non-Patent Document 1]
M. Matsushita and Y. Okabe, Extended Abstracts of 8th International Superconductive Electronics Conference, P 255, 2001.
[0018]
[Problems to be solved by the invention]
By the way, in the single flux quantum circuit, as shown in FIG. 9, a layout in which the upper superconducting electrode layer 5 protrudes from the lower superconducting electrode layer 4 in a planar manner is required for the circuit configuration. Such a layout includes branching of the upper superconducting electrode layer 5, intersection of the upper superconducting electrode layer 5 and the lower superconducting electrode layer 4, and connection of the lower superconducting electrode layers 4 via the upper superconducting electrode layer 5. A series connection or the like is conceivable.
[0019]
However, when such a layout is performed in the structure of Patent Document 1, a parasitic junction Jp always occurs when the upper superconducting electrode layer 5 crosses the edge of the lower superconducting electrode layer 4, as shown in FIG. . This is because in the structure of Patent Document 1, the second interlayer insulating layer 7 is formed only on the upper surface of the lower superconducting electrode layer 4, and the second interlayer insulating layer 7 is formed on the side surface of the lower superconducting electrode layer 4. This is because the lower superconducting electrode layer 4 and the upper superconducting electrode layer 5 are electrically connected via the barrier layer 6 on the side surface of the lower superconducting electrode layer 4.
[0020]
This significantly limits the layout of the electrode layers, making it difficult to realize a single flux quantum circuit.
[0021]
SUMMARY OF THE INVENTION The present invention has been made in view of the problems of the related art, and has a superconducting element, a superconducting device, and a superconducting element capable of increasing the degree of freedom of layout of a superconducting electrode layer as compared with the related art. It is intended to provide a manufacturing method.
[0022]
[Means for Solving the Problems]
The above object is achieved by forming a substrate, a lower superconducting electrode layer formed on or above the substrate, a first hole formed in the lower superconducting electrode layer, and a side surface of the first hole. A barrier layer, an insulating layer covering an upper surface and side surfaces of the lower superconducting electrode layer, a second hole formed in the insulating layer above the first hole, and a second hole formed on or above the insulating layer. An upper superconducting electrode layer extending through the two holes into the first hole and electrically connected to the barrier layer, wherein a side surface of the lower superconducting electrode layer and the upper superconducting electrode The problem is solved by a superconducting element characterized in that the layers are separated by the insulating layer.
[0023]
Next, the operation of the present invention will be described.
[0024]
According to the present invention, since the insulating layer is formed not only on the upper surface of the lower superconducting electrode layer but also on the side surface thereof, a structure in which the side surface of the lower superconducting electrode layer and the upper superconducting electrode layer are separated by the insulating layer. It becomes. As a result, even when a layout in which the upper superconducting electrode layer crosses the lower superconducting electrode layer when viewed from above the substrate is used, no parasitic junction occurs between the electrode layers. The degree can be increased.
[0025]
This advantage can be obtained by adding only the step of patterning the superconductor layer to the lower superconducting electrode layer in Patent Document 1, so that the increase in the number of steps can be minimized.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, the superconducting element according to the embodiment of the present invention will be described while following the manufacturing process. 10 to 11 are cross-sectional views showing a method for manufacturing a superconducting element according to the present embodiment, and FIGS. 12 to 15 are plan views thereof.
[0027]
First, as shown in FIG. 10A, YBCO is deposited on a substrate 10 made of a metal oxide such as LSAT ((LaAlO 3 ) 0.3 (Sr (Al, Ta) O 3 ) 0.7 ) or MgO. A high-temperature superconductor thin film such as (YBaCuO) is formed to a thickness of about 200 nm by a laser ablation method or a sputtering method, and is used as a ground plane 11. FIG. 12A shows a plan view after this step is completed, and FIG. 10A corresponds to a cross-sectional view taken along line IV-IV in FIG.
[0028]
Next, as shown in FIG. 10B, LSAT, CeO, or the like is formed to a thickness of about 200 nm on the ground plane 11 by a laser ablation method or a sputtering method, and is used as a first interlayer insulating layer 12. Thereafter, the first interlayer insulating layer 12 is etched using a mask material such as a resist pattern if necessary, thereby forming a ground contact hole 12a as shown in FIG. Thereafter, the mask material is removed. FIG. 16 is a sectional view taken along the line VV in FIG.
[0029]
Subsequently, as shown in FIG. 10C, a high-temperature oxide superconductor thin film such as YBCO is formed as a superconductor layer 13 on the first interlayer insulating layer 12 by a laser ablation method or a sputtering method to a thickness of about 200 nm. Formed. FIG. 13A is a plan view after the completion of this step, and FIG. 10C corresponds to a cross-sectional view taken along line IV-IV in FIG. As shown in FIG. 13A, when forming the ground contact hole 12a, the superconductor layer 13 is also formed in the ground contact hole 12a.
[0030]
Next, steps required until a structure shown in FIG. First, after a mask material (not shown) such as a resist pattern in the shape of a lower superconducting electrode layer is formed on the superconductor layer 13, the superconductor layer 13 is etched into a mask material shape by Ar ion milling. Then, the remaining superconductor layer 13 is used as the lower superconducting electrode layer 13a, and thereafter, the mask material is removed.
[0031]
FIG. 13B is a plan view after the completion of this step, and FIG. 10D corresponds to a cross-sectional view taken along line IV-IV in FIG. As shown in FIG. 13B, the lower superconducting electrode layer 13a passes over the ground contact hole 12a and is electrically connected to the ground plane 11 therebelow via the ground contact hole 12a.
[0032]
By providing the solid ground plane 11 below the lower superconducting electrode layer 13a in this way, the magnetic field generated by the current flowing through the lower superconducting electrode layer 13a does not leak below the ground plane 11, and the magnetic field is spatially reduced. Therefore, the inductance of the lower superconducting electrode layer 13a can be reduced.
[0033]
Subsequently, as shown in FIG. 11A, LSAT, CeO, or the like is formed to a thickness of about 200 nm on the first interlayer insulating layer 12 and the lower superconducting electrode layer 13a by a laser ablation method or a sputtering method. Is referred to as a second interlayer insulating layer 14. At this time, the second interlayer insulating layer 14 is also formed on the side surface 13c of the lower superconducting electrode layer 13a.
[0034]
Next, steps required until a structure shown in FIG. First, a mask material (not shown) such as a resist pattern is formed on the second interlayer insulating layer 14, and the second interlayer insulating layer 14 and the lower superconducting electrode layer 13a are patterned by Ar ion milling. Accordingly, the first hole 13b is formed in the lower superconducting electrode layer 13a, and the second hole 14a is formed in the second interlayer insulating layer 14 on the first hole 13b. Thereafter, the mask material is removed.
[0035]
A plan view after this step is as shown in FIG. 14A, and FIG. 11B corresponds to a cross-sectional view taken along line IV-IV in FIG. However, the second interlayer insulating layer 14 is omitted in FIG. 14A and the plan views thereafter. Also, the subsequent cross-sectional views are taken along the line IV-IV in the corresponding plan views.
[0036]
Next, as shown in FIG. 11C, the lower superconducting electrode layer 13a exposed in the first hole 13b is irradiated with Ar ions, and the crystal structure of the lower superconducting electrode layer 13a on the side surface of the first hole 13b. Is changed to the barrier layer 15. A Josephson junction having the barrier layer 15 formed by such a method is called a surface-modified junction and has excellent electric characteristics.
[0037]
Alternatively, the barrier layer 15 may be formed by depositing a barrier material such as PrBCO or Sn-doped ITO on the second interlayer insulating layer 14 and in the first hole 13b. In this case, by forming the first hole 13b into a tapered shape as shown in the drawing, the barrier layer 15 is uniformly deposited on the side surface of the first hole 13b, and the barrier layer 15 having excellent electric characteristics can be obtained. Can be.
[0038]
A plan view after this step is completed is as shown in FIG.
[0039]
Next, steps required until a structure shown in FIG.
[0040]
First, a superconductor layer made of an oxide superconductor such as YBCO is formed on the second interlayer insulating layer 14, in the first hole 13b, and on the barrier layer 15 by a laser ablation method or a sputtering method. Next, a mask material such as a resist pattern having an upper superconducting electrode layer shape is formed on the superconducting layer, and the superconducting layer is patterned by Ar ion milling to form an upper superconducting electrode layer 16. Thereafter, the mask material is removed. The resulting upper superconducting electrode layer 16 extends from above the second interlayer insulating layer 14 through the second hole 14a into the first hole 13b, and is electrically connected to the barrier layer 15. It becomes.
[0041]
FIG. 15 is a plan view after the completion of this step. As shown in FIG. 15, the upper superconducting electrode layer 16 extends across the lower superconducting electrode layer 13a.
[0042]
According to the above-described embodiment, since the upper superconducting electrode layer 16 and the lower superconducting electrode layer 13a are separated only by the thickness of the second interlayer insulating layer 14, the parasitic inductance generated therebetween is minimized. It can be suppressed.
[0043]
Moreover, unlike the Patent Document 1, since the second interlayer insulating layer 14 is also formed on the side surface 13c of the lower superconducting electrode layer 13a, the upper superconducting electrode layer 16 and the lower superconducting electrode layer 13a are formed on the side surface 13c. Are separated by the second interlayer insulating layer 14, and no parasitic junction is formed between them.
[0044]
As a result, as shown in FIG. 15, even when the layout in which the upper superconducting electrode layer 16 crosses the lower superconducting electrode layer 13a is employed, no parasitic junction occurs between the electrode layers 15, 13a. The degree of freedom in the layout of the electrode layer 16 can be increased.
[0045]
Further, this advantage can be obtained by adding only the step of patterning the superconductor layer 13 to the lower superconducting electrode layer 13a in Patent Document 1, and an increase in the number of steps can be minimized.
[0046]
As described above, the present invention has been described in detail, but the present invention is not limited to the above embodiment. For example, the above-described superconductor element can be used as various superconducting circuits in addition to the single flux quantum circuit, and can be used by being mounted on various superconducting devices.
[0047]
【The invention's effect】
As described above, according to the present invention, since the insulating layer is also formed on the side surface of the lower superconducting electrode layer, the lower superconducting electrode layer and the upper superconducting electrode layer can be formed while minimizing the number of steps. A parasitic junction can be prevented from occurring between them, and the degree of freedom in the layout of each electrode layer can be increased.
[Brief description of the drawings]
FIG. 1 is an equivalent circuit of a single flux quantum circuit according to a conventional example.
FIG. 2 is a plan view of a single flux quantum circuit using a ramp edge type junction according to a conventional example.
FIG. 3 is a sectional view taken along line II of FIG. 2;
FIG. 4 is an equivalent circuit of a single flux quantum circuit using a ramp edge junction according to a conventional example.
FIG. 5 is a plan view of a single flux quantum circuit using a stacked junction according to a conventional example.
FIG. 6 is a sectional view taken along the line II-II in FIG. 5;
FIG. 7 is a plan view of a superconducting element described in Patent Document 1.
FIG. 8 is a cross-sectional view of a superconducting element described in Patent Document 1.
FIG. 9 is a plan view showing a layout of an upper superconducting electrode layer and a lower superconducting electrode layer required in a single flux quantum circuit according to a conventional example.
FIGS. 10A to 10D are cross-sectional views (part 1) illustrating a method for manufacturing a superconducting element according to an embodiment of the present invention.
FIGS. 11A to 11D are cross-sectional views (part 2) illustrating a method for manufacturing a superconducting element according to an embodiment of the present invention.
FIGS. 12A and 12B are plan views (part 1) illustrating a method for manufacturing a superconducting element according to an embodiment of the present invention.
FIGS. 13A and 13B are plan views (part 2) illustrating a method for manufacturing a superconducting element according to an embodiment of the present invention.
FIGS. 14A and 14B are plan views (part 3) illustrating a method for manufacturing a superconducting element according to an embodiment of the present invention.
FIG. 15 is a plan view (part 4) illustrating the method for manufacturing the superconducting element according to the embodiment of the present invention.
FIG. 16 is a sectional view taken along line VV in FIG. 12 (b).
[Explanation of symbols]
1, 10 ... substrate, 2 ... ground layer, 3, 12 ... first interlayer insulating layer, 4, 16 ... upper superconducting electrode layer, 5, 13a ... lower superconducting electrode layer, 6, 15 ... barrier layer, 7, 14 second interlayer insulating layer, 7a, 4a hole, 11 ground plane, 13 superconductor layer, 13b first hole, 14a second hole, A superconducting loop, L1 to L3 inductance J1 to J4: Josephson junction, LP1, LP2: parasitic inductance.

Claims (5)

基板と、
前記基板の上又は上方に形成された下部超伝導電極層と、
前記下部超伝導電極層に形成された第１ホールと、
前記第１ホールの側面に形成された障壁層と、
前記下部超伝導電極層の上面と側面とを覆う絶縁層と、
前記第１ホールの上の前記絶縁層に形成された第２ホールと、
前記絶縁層の上又は上方から前記第２ホールを通って前記第１ホール内に延在し、前記障壁層と電気的に接続された上部超伝導電極層と、
を有し、
前記下部超伝導電極層の側面と前記上部超伝導電極層とが前記絶縁層により隔てられたことを特徴とする超伝導素子。Board and
A lower superconducting electrode layer formed on or above the substrate,
A first hole formed in the lower superconducting electrode layer;
A barrier layer formed on a side surface of the first hole;
An insulating layer covering an upper surface and side surfaces of the lower superconducting electrode layer,
A second hole formed in the insulating layer above the first hole;
An upper superconducting electrode layer extending from above or above the insulating layer, through the second hole, into the first hole, and electrically connected to the barrier layer;
Has,
A superconducting element, wherein a side surface of the lower superconducting electrode layer and the upper superconducting electrode layer are separated by the insulating layer. 前記基板の上から見た場合に、前記上部超伝導電極層が前記下部超伝導電極層を横切ることを特徴とする請求項１に記載の超伝導素子。The superconducting device according to claim 1, wherein the upper superconducting electrode layer crosses the lower superconducting electrode layer when viewed from above the substrate. 前記下部超伝導電極層と前記上部超伝導電極層の少なくとも一方は酸化物超伝導体で構成されることを特徴とする請求項１又は請求項２のいずれかに記載の超伝導素子。3. The superconducting device according to claim 1, wherein at least one of the lower superconducting electrode layer and the upper superconducting electrode layer is made of an oxide superconductor. 請求項１乃至請求項３のいずれかに記載の超伝導素子を有する超伝導機器。A superconducting device comprising the superconducting element according to claim 1. 基板の上又は上方に超伝導体層を形成する工程と、
前記超伝導体層をパターニングして下部超伝導電極層にする工程と、
前記下部超伝導電極層の上面と側面とを覆う絶縁層を形成する工程と、
前記下部超伝導電極層の上面に形成された前記絶縁層に第１ホールを形成する工程と、
前記第１ホールの下の前記下部超伝導電極層に第２ホールを形成する工程と、
少なくとも前記第２ホールの側面に障壁層を形成する工程と、
前記下部超伝導電極層の側面を覆う前記絶縁層の上又は上方から前記第１ホール内を通って前記第２ホール内に延在し、前記障壁層と電気的に接続される上部超伝導電極層を形成する工程と、
を有することを特徴とする超伝導素子の製造方法。Forming a superconductor layer on or above the substrate,
Patterning the superconductor layer into a lower superconducting electrode layer,
Forming an insulating layer covering the upper surface and side surfaces of the lower superconducting electrode layer,
Forming a first hole in the insulating layer formed on the upper surface of the lower superconducting electrode layer;
Forming a second hole in the lower superconducting electrode layer below the first hole;
Forming a barrier layer on at least a side surface of the second hole;
An upper superconducting electrode extending from above or above the insulating layer covering the side surface of the lower superconducting electrode layer into the second hole through the first hole and electrically connected to the barrier layer; Forming a layer;
A method for manufacturing a superconducting element, comprising:
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