JP2004247459A

JP2004247459A - Semiconductor device, manufacturing method therefor, probe card, probe device and probe testing method

Info

Publication number: JP2004247459A
Application number: JP2003034906A
Authority: JP
Inventors: Ryohei Tamura; 良平田村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-02-13
Filing date: 2003-02-13
Publication date: 2004-09-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device where stable contact of an electrode terminal and a probe is possible, and also to provide a manufacturing method of the device. <P>SOLUTION: In the semiconductor device, the output terminals (mounting electrode terminals) 13a and 13b are arranged in parallel in a longitudinal direction (first direction) of an IC chip. The device is provided with: an Al pad 14a to which the output terminal 13a is electrically connected and Al wiring 16a; a gold bump for electric characteristic test 15a which is electrically connected to Al wiring 16a and is arranged adjacently to the output terminals 13a and 13b, an Al pad 14b to which the output terminal 13b is electrically connected and Al wiring 16b; and a gold bump 15b for electric characteristic test which is electrically connected to Al wiring 16b and is arranged adjacently to the gold bump for electric characteristic test 15a. The gold bumps for electric characteristic test 15a and 15b are arranged in a second direction. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハにプローブ試験を行うためのプローブカード、プローブ装置、プローブ試験方法、半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体プロセス工程で半導体ウエハ上に多数のＩＣチップを形成した場合には、その半導体ウエハのまま個々のＩＣチップについて電気的特性の検査を行い、不良品をスクリーニングするようにしている。そして、この検査には通常、プローブ装置が用いられている。このプローブ装置は半導体ウエハ上の個々のＩＣチップが有する電極端子にプローブカードのプローブ針を接触させ、プローブ針から所定の電圧を印加することにより各ＩＣチップの導通試験などの電気的検査を行って個々のＩＣチップが電気的特性を有するか否かをテスタを介して試験する装置である。
【０００３】
上記プローブ装置は、半導体ウエハ上のＩＣチップに電圧を印加する試料用電源やＩＣチップからの出力を測定部に取り込むための入力部などからなるピンエレクトロニクスを有するテストヘッドと、ＩＣチップ上の所定の電極端子に接触させるプローブ針を有するプローブカードと、テストヘッドとプローブ針とを電気的に接続させるためのポゴピンを有する接続リングとを備えている。そして、このようなプローブ装置には必要に応じてリニアマザーボードやパーフォーマンスボード等の中継基板が設けられ、これらの中継基板によりプローブカードとテスタを電気的に接続するようにしている。
【０００４】
図７（ａ）は、従来の半導体装置の一例としての液晶ドライバー用ＩＣチップを示す平面図であり、図７（ｂ）は、図７（ａ）に示す領域１０１を拡大し、領域１０１の入出力端子にプローブカードのプローブ針を接触させている様子を示す斜視図である。
プローブカードは、表面及び内部にプリント配線が設けられたプローブカード基板を有し、このプローブカード基板にはその中央部に基板開口エリアが設けられている。
【０００５】
前記プローブカード基板の下面側には前記基板開口エリアの周辺に合わせてプローブ針固定用のモールド樹脂からなる固定リングが配置されている。さらに、前記プローブカード基板の下面側には複数のプローブ針１０２〜１０６が固定リング（図示せず）の周囲に沿って固定されている。
【０００６】
プローブカードによって実際に電気的特性試験を行う場合には、図７（ａ）に示すＩＣチップ１０９がチップ毎に分割される前のウエハ状態で、図７（ｂ）に示すように、プローブ針１０２〜１０６の先端をウエハのＩＣチップ１０９の各電極端子である入力端子１０８及び出力端子１０７に接触させ、所定圧力で先端を電極端子に押圧する。これにより、プローブ針と電極端子とが電気的に接続され、ＩＣチップの電気的特性試験が行われる。
【０００７】
【発明が解決しようとする課題】
ところで、液晶ドライバー用ＩＣ製品の端子はチップ外周に１列で配置されており、特に出力端子１０７の端子数は入力端子１０８に比べて多い。このため、出力端子とプローブカードのプローブ針をコンタクトすることは一般的に困難である。そこで、従来技術においても出力端子とプローブ針とのコンタクトに工夫が施されている。即ち、図７（ｂ）に示すように、プローブ針を１層目から４層目までの多層針立て構造とし、端子数の多い出力端子に対してもプローブ針を接触させることができるようにしている。
【０００８】
しかしながら、近年、更なるＩＣの高密度化が進む中で、図７（ｂ）に示すようなプローブカード上の多層針立て構造のみでは、電極端子とプローブ針を安定してコンタクトすることが困難になりつつあり、隣接するプローブ針同士がショートするおそれがある。特に、ＩＣの高密度化に伴い、更に端子数が増えて、もともと端子数の多い出力端子が狭ピッチ化されると、出力端子とプローブカードのプローブ針をコンタクトすることが極めて困難になる。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、電極端子とプローブ針との安定したコンタクトが可能な半導体装置及びその製造方法、プローブカード、プローブ装置、プローブ試験方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置は、第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置であって、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を具備し、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されていることを特徴とする。
【００１１】
上記半導体装置によれば、第１及び第２の配線を用いて第１及び第２の実装用電極端子を第１及び第２の電気的特性試験用電極端子に引き出しているため、プローブ試験を行う際、実装用電極端子に直接プローブ針をコンタクトするのに比べて、プローブ針を電気的特性試験用電極端子に安定してコンタクトすることが可能となる。
【００１２】
また、本発明に係る半導体装置において、前記第１、第２の実装用電極端子及び前記第１及び第２の電気的特性試験用電極端子それぞれは、バンプ又はパッドであることが好ましい。
また、本発明に係る半導体装置において、前記第２の方向は、前記第１の方向に対してほぼ垂直方向であることが好ましい。
【００１３】
また、本発明に係る半導体装置において、前記第１の電気的特性試験用電極端子は第１の実装用電極端子よりプローブ針を接触させる領域が大きく形成されており、前記第２の電気的特性試験用電極端子は第２の実装用電極端子よりプローブ針を接触させる領域が大きく形成されていることも可能である。
また、本発明に係る半導体装置において、前記第１の電気的特性試験用電極端子と第２の電気的特性試験用電極端子との間隔は前記第１の実装用電極端子と第２の実装用電極端子との間隔より広く形成されていることも可能である。
【００１４】
本発明に係る半導体装置の製造方法は、絶縁膜上に、第１のパッドと該第１のパッドに繋げられた第１の配線及び第２のパッドと該第２のパッドに繋げられた第２の配線を形成する工程と、
前記第１、第２のパッド、前記第１、第２の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に前記第１、第２のパッド及び前記第１、第２の配線それぞれの上に位置する開口部を形成することにより、前記第１、第２のパッド及び前記第１、第２の配線それぞれの一部を露出させる工程と、
前記開口部内の第１、第２のパッド及び第１、第２の配線それぞれの上にアンダーバンプメタル層を形成する工程と、
前記第１、第２のパッド及び前記第１、第２の配線それぞれの上にアンダーバンプメタル層を介して第１乃至第４のバンプを形成する工程と、
を具備する半導体装置の製造方法であって、
前記第１のバンプが第１の実装用電極端子であり、前記第２のバンプが第２の実装用電極端子であり、第１及び第２の実装用電極端子が第１の方向に並べて配置され、
前記第３のバンプが第１の電気的特性試験用電極端子であり、第１の電気的特性試験用電極端子が第１及び第２の実装用電極端子の隣に配置され、
前記第４のバンプが第２の電気的特性試験用電極端子であり、第２の電気的特性試験用電極端子が第１の電気的特性試験用電極端子の隣に配置され、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されることを特徴とする。
【００１５】
本発明に係る半導体装置の製造方法は、絶縁膜上に、第１のパッドと該第１のパッドに繋げられた第１の配線及び第２のパッドと該第２のパッドに繋げられた第２の配線を形成する工程と、
前記第１、第２のパッド、前記第１、第２の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に前記第１、第２のパッド及び前記第１、第２の配線それぞれの上に位置する開口部を形成することにより、前記第１、第２のパッド及び前記第１、第２の配線それぞれの一部を露出させる工程と、
を具備する半導体装置の製造方法であって、
露出した第１のパッドが第１の実装用電極端子であり、露出した第２のパッドが第２の実装用電極端子であり、第１及び第２の実装用電極端子が第１の方向に並べて配置され、
露出した第１の配線が第１の電気的特性試験用電極端子であり、第１の電気的特性試験用電極端子が第１及び第２の実装用電極端子の隣に配置され、
露出した第２の配線が第２の電気的特性試験用電極端子であり、第２の電気的特性試験用電極端子が第１の電気的特性試験用電極端子の隣に配置され、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されることを特徴とする。
【００１６】
本発明に係るプローブカードは、第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置において、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を有し、前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置された半導体装置に対してプローブ試験を行うためのプローブカードであって、
前記第１及び第２の電気的特性試験用電極端子それぞれに接触させるプローブ針を具備することを特徴とする。
また、本発明に係るプローブ装置は、前記プローブカードを具備することを特徴とする。
【００１７】
本発明に係るプローブ試験方法は、第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置において、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を有し、前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置された半導体装置に対してプローブ試験を行う方法であって、
前記第１及び第２の電気的特性試験用電極端子それぞれにプローブ針を接触させ、前記プローブ針と第１及び第２の電気的特性試験用電極端子とを導通可能な状態にすることによりプローブ試験を行うことを特徴とする。
【００１８】
本発明に係る半導体装置は、第１乃至第３の実装用電極端子が第１の方向に並べて配置された半導体装置であって、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１乃至第３の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
前記第３の実装用電極端子が電気的に接続された第３の配線と、
前記第３の配線に電気的に接続され、第２の電気的特性試験用電極端子の隣に配置された第３の電気的特性試験用電極端子と、
を具備し、
前記第１乃至第３の電気的特性試験用電極端子は第２の方向に並べて配置されていることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（ａ）は、本発明に係る第１の実施の形態による半導体装置を示す平面図であり、図１（ｂ）は、図１（ａ）に示す領域１ｂを拡大した平面図であり、図１（ｃ）は、第１の実施の形態によるプローブカードのプローブ針を図１（ｂ）に示す電極端子に接触させた様子を概略的に示す断面図である。
【００２０】
図１（ａ）に示す半導体装置は液晶ドライバー用ＩＣチップ１１である。このＩＣチップ１１の表面には実装用金バンプからなる入力端子（実装用電極端子）１２と出力端子（実装用電極端子）１３ａ，１３ｂが配置されている。ＩＣチップ１１の長手方向（第１の方向）の一方側に複数の入力端子１２が一列に並んで配置されており、ＩＣチップ１１の長手方向の他方側には複数の出力端子１３ａ，１３ｂが一列に並んで配置されている。出力端子１３ａ，１３ｂは入力端子１２に比べて端子数が多い。
【００２１】
図１（ｂ）に示すように、出力端子１３ａはＡｌパッド１４ａ上に形成されており、このＡｌパッド１４ａはＡｌ配線１６ａと繋がっている。Ａｌ配線１６ａの端部上には電気的特性試験用金バンプ（電気的特性試験用電極端子）１５ａが形成されており、この金バンプ１５ａはＡｌ配線１６ａ及びＡｌパッド１４ａを介して出力端子１３ａに電気的に接続されている。つまり、出力端子１３ａはＡｌ配線１６ａ、電気的特性試験用金バンプ１５ａによって引き出され、この金バンプ１５ａは出力端子１３ａと出力端子１３ｂの隣に配置され、金バンプ１５ａは出力端子１３ａより大きく形成されている。
【００２２】
出力端子１３ｂはＡｌパッド１４ｂ上に形成されており、このＡｌパッド１４ｂはＡｌ配線１６ｂと繋がっている。Ａｌ配線１６ｂの端部上には電気的特性試験用金バンプ（電気的特性試験用電極端子）１５ｂが形成されており、この金バンプ１５ｂはＡｌ配線１６ｂ及びＡｌパッド１４ｂを介して出力端子１３ｂに電気的に接続されている。つまり、出力端子１３ｂはＡｌ配線１６ｂ、電気的特性試験用金バンプ１５ｂによって引き出され、この金バンプ１５ｂは電気的特性試験用金バンプ１５ａの隣に配置され、この金バンプ１５ｂは出力端子１３ｂより大きく形成されている。
【００２３】
このように出力端子１３ａ，１３ｂと電気的特性試験用金バンプ１５ａと電気的特性試験用金バンプ１５ｂを第１の方向とほぼ垂直方向の第２の方向に一列に並べて配置することにより、電気的特性試験用金バンプ１５ａ，１５ｂをスペース効率良く出力端子（実装用金バンプ）１３ａ，１３ｂより大きく形成することが可能となる。なお、Ａｌパッド又はＡｌ配線はＡｌ合金からなるパッド又はＡｌ合金からなる配線であっても良い。
【００２４】
出力端子１３ｃについても出力端子１３ａと同様の方法でＡｌ配線１６ｃ、電気的特性試験用金バンプ（電気的特性試験用電極端子）１５ｃによって引き出されている。
すなわち、出力端子１３ｃはＡｌパッド１４ｃ上に形成されており、このＡｌパッド１４ｃはＡｌ配線１６ｃと繋がっている。Ａｌ配線１６ｃの端部上には電気的特性試験用金バンプ１５ｃが形成されており、この金バンプ１５ｃはＡｌ配線１６ｃ及びＡｌパッド１４ｃを介して出力端子１３ｃに電気的に接続されている。つまり、電気的特性試験用金バンプ１５ｃは出力端子１３ｃと出力端子１３ｄの隣に配置され、金バンプ１５ｃは出力端子１３ｃより大きく形成されている。
【００２５】
出力端子１３ｄについても出力端子１３ｂと同様の方法でＡｌ配線１６ｄ、電気的特性試験用金バンプ（電気的特性試験用電極端子）１５ｄによって引き出されている。
すなわち、出力端子１３ｄはＡｌパッド１４ｄ上に形成されており、このＡｌパッド１４ｄはＡｌ配線１６ｄと繋がっている。Ａｌ配線１６ｄの端部上には電気的特性試験用金バンプ１５ｄが形成されており、この金バンプ１５ｄはＡｌ配線１６ｄ及びＡｌパッド１４ｄを介して出力端子１３ｄに電気的に接続されている。つまり、電気的特性試験用金バンプ１５ｄは電気的特性試験用金バンプ１５ｃの隣に配置され、金バンプ１５ｄは出力端子１３ｄより大きく形成されている。
【００２６】
上述したように電気的特性試験用金バンプ１５ａ〜１５ｄを出力端子１３ａ〜１３ｄより大きく形成している。このため、図１（ｃ）に示すように、プローブ試験を行う際、出力端子に直接プローブ針をコンタクトするのに比べて、プローブ針１７，１８を電気的特性試験用金バンプ１５ａ，１５ｂに安定してコンタクトすることが容易となる。なお、ここでのプローブ針は多層針立て構造を用いている。
【００２７】
つまり、電気的特性試験用金バンプ１５ａ〜１５ｄの上部面積を出力端子１３ａ〜１３ｄのそれより大きく形成しているため、隣接するプローブ針の間隔を広くとることができる。従って、電極端子が狭ピッチ化されても、隣接するプローブ針同士がショートすることがなく、プローブ針を電気的特性試験用金バンプに安定してコンタクトすることが可能となる。
【００２８】
尚、本実施の形態では、電気的特性試験用金バンプ１５ａ〜１５ｄのプローブ針を接触させる領域を出力端子１３ａ〜１３ｄのそれより大きく形成しているが、これに限定されるものではなく、隣り合う電気的特性試験用金バンプ１５ａと電気的特性試験用金バンプ１５ｂとの間隔を、隣り合う出力端子１３ａと出力端子１３ｂとの間隔より広く形成すれば、たとえ大きさが同じであっても良い。この場合でも本実施の形態と同様の作用効果を得ることができる。
【００２９】
次に、図１に示す半導体装置を製造する方法について図２及び図３を参照しつつ説明する。
図２は、図１（ｂ）に示す２−２線に沿った断面図である。
図３（ａ）〜（ｃ）は、図２に示す半導体装置の製造方法を示す断面図である。
【００３０】
まず、図３（ａ）に示すように、シリコン基板（図示せず）上にＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜などの層間絶縁膜２１を堆積する。この後、この層間絶縁膜２１上にスパッタ法によりＡｌ膜又はＡｌ合金膜を堆積する。次に、このＡｌ膜又はＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、Ａｌ膜又はＡｌ合金膜上にはレジストパターンが形成される。この後、このレジストパターンをマスクとしてＡｌ膜又はＡｌ合金膜をエッチングすることにより、層間絶縁膜２１上にはＡｌパッド１４ｄ及びＡｌ配線１６ｄが形成される。Ａｌパッド１４ｄは図示せぬ領域でＡｌ配線１６ｄに繋げられている。
【００３１】
この後、Ａｌパッド１４ｄ及び層間絶縁膜２１の上にＣＶＤ法によりシリコン窒化膜などからなるパッシベーション膜１９を堆積する。次に、このパッシベーション膜１９上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、パッシベーション膜１９上にはレジストパターン２０が形成される。
【００３２】
次に、図３（ｂ）に示すように、このレジストパターン２０をマスクとしてパッシベーション膜１９をエッチングすることにより、パッシベーション膜１９にＡｌパッド１４ｄ及びＡｌ配線１６ｄそれぞれの上に位置する開口部が形成される。次いで、レジストパターン２０を剥離した後、この開口部内及びパッシベーション膜１９を含む全面上にスパッタ法によりＴｉＷなどからなるアンダーバンプメタル層２２を形成する。
【００３３】
次に、このアンダーバンプメタル層２２の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、アンダーバンプメタル層２２上には、Ａｌパッド１４ｄ上及びＡｌ配線１６ｄ上に位置するバンプ形成領域に開口部２３ａ，２３ｂを有するレジストパターン２３が形成される。
【００３４】
この後、図３（ｃ）に示すように、このレジストパターン２３をマスクとしてアンダーバンプメタル層２２の上に金属メッキ法により電気的特性試験用金バンプ１５ｂ及び出力端子としての実装用金バンプ１３ｂを形成する。次いで、レジストパターン２３を剥離し、金バンプ１３ｂ，１５ｂをマスクとしてアンダーバンプメタル層２２をエッチングする。これにより、図２に示すように、金バンプ１３ｂ，１５ｂの下に位置するアンダーバンプメタル層２２が残され、それ以外のアンダーバンプメタル層は除去される。
【００３５】
次に、図１に示す液晶ドライバー用ＩＣチップ１１にプローブ試験を行うためのプローブ装置について説明する。
図４は、第１の実施の形態によるプローブ装置を概略的に示す構成図である。
このプローブ装置は、図示せぬ昇降機構によって昇降可能に構成されたテストヘッド３１と、このテストヘッド３１の下方で図示せぬ装置本体内に順次配設されたパフォーマンスボード３２と、このパフォーマンスボード３２と接続するようにインサートリング３３により支持された接続リング３４と、この接続リング３４の下方に配設されたプローブカード３５を備えている。
【００３６】
上記テストヘッド３１の内部には被検査体としての半導体ウエハＷ上のＩＣチップに電圧を印加する試料用電源やＩＣチップからの出力を測定部に取り込むための入力部などからなるピンエレクトロニクス３６が内蔵されている。このピンエレクトロニクス３６はパフォーマンスボード３２上に搭載された複数の電子部品回路３７に対して電気的に接続されている。これらの電子部品回路３７は、例えばマトリックス・リレー、ドライバー回路等からなる各種測定回路として構成され、各電子部品回路３７の接続リング３４との接続端子３８はパフォーマンスボード３２の本体である例えばエポキシ系樹脂製の基板３９の下面に例えば基板３９と同心円をなす４つの円周上に配列されている。
【００３７】
また、上記接続リング３４の上面には接続端子３８に対応するポゴピン４０が同心円をなすように形成された４つの円周上に配列され、その下面には各ポゴピン４０に導通するポゴピン４１が接続部材４２に対応して設けられている。この接続部材４２はプローブカード３５の下面のテスタ接続端子に下方から接続されるように構成されている。これによりテストヘッド３１は、パフォーマンスボード３２、接続リング３４及び接続部材４２を介してプローブカード３５と電気的に接続できるように構成されている。
【００３８】
また、接続リング３４の下面にはゴムなどのクッション材からなるスペーサ４３が配置されており、このスペーサ４３はプローブカード３５の上面に対応する位置に形成されている。これにより、プローブカード３５の上面の広い面積をスペーサ４３で下方へ加圧できるようになっている。その加圧の際、ポゴピン４１によって接続部材４２に電気的に接続できるようになっており、この接続部材４２はプローブカード３５のテスタ接続端子に電気的に接続されている。
【００３９】
プローブカード３５は、半導体ウエハＷにおける複数の液晶ドライバー用ＩＣチップを同時に測定することが可能なものである。プローブカード３５は、表面及び内部にプリント配線が設けられたプローブカード基板（プリント基板）を有している。このプローブカード基板の下面の外周には接続端子エリアが設けられており、この接続端子エリアにはテスタ接続端子が配置されている。プローブカード基板は、針立て面とテスタ接続端子面を同じ面（図１では下面）に配置する構造としている。従って、電気的接続のための接続部材４２も下面からコンタクトを取るような構造となっている。
【００４０】
プローブカード基板の下面側には中央部にプローブ針固定用のモールド樹脂からなる固定リングが配置されている。さらに、プローブカード基板の下面側には、複数のプローブ針１７，１８が固定リングの周囲に沿って固定されており、その固定された基端が前記プリント配線に接続されている。プリント配線はジャンパー配線（図示せず）を介してテスタ接続端子に接続されているか、または、プリント基板内のマルチワイヤー配線（登録商標）でテスタ接続端子に接続されている。
【００４１】
プローブカード３５に対して半導体ウエハＷをアライメントするアライメント機構について説明する。プローブカード３５の下方には略円形状のステージ２７が設けられ、このステージ２７の上面に配設されたウエハチャック２８により半導体ウエハＷを水平に保持するようになっている。このウエハチャック２８の内部には加熱装置２９及び冷却媒体の循環路３０が温度調整機構として設けられ、検査時に必要に応じて加熱装置２９により半導体ウエハＷを例えば１５０℃まで加熱でき、また循環路３０を流れる冷却媒体により半導体ウエハＷを例えば−１０℃まで冷却できるようになっている。
【００４２】
また、上記ステージ２７はウエハチャック２８を水平方向、上下方向及びθ方向で駆動させる駆動機構（図示せず）を有し、半導体ウエハＷのアライメント時に駆動機構の駆動によりステージ２７がレール２４，２５上でＸ、Ｙ方向へ移動すると共にウエハチャック２８がθ方向で回転し、更に、上下方向へ昇降するようになっている。更に、ウエハチャック２８にはターゲット板２６が取り付けられており、その上方に配設された光学的撮像装置４４，４５及び静電容量センサ４６によりターゲット板２６及び所定のＩＣチップを検出し、この検出信号に基づいてプローブカード３５と半導体ウエハＷ上の液晶ドライバー用ＩＣチップの位置を演算するようになっている。そして、この演算結果に基づいてステージ２７の駆動機構が駆動制御されて半導体ウエハＷ上の検査すべきＩＣチップをプローブカード３５にアライメントするようにしてある。
【００４３】
次に、動作について説明する。液晶ドライバー用ＩＣチップが複数作製された半導体ウエハＷの電気的検査を例えば１５０℃の温度下で行う場合には、加熱装置２９を作動させ半導体ウエハＷを加熱し、例えば１５０℃に温度設定し、その温度を維持する。次いで、ターゲット板２６、光学的撮像装置４４，４５及び静電容量センサ４６などから得られた検出データに基づいてステージ２７が駆動して半導体ウエハＷをプローブカード３５に対してアライメントする。
【００４４】
アライメント終了後、テストヘッド１を下降させると共にプローブカード３５及びそれと電気的に接続された接続部材４２を上昇させる。これにより、パフォーマンスボード３２下面の接続端子３８が接続リング３４上面のポゴピン４０と電気的に接続されると共に、接続部材４２が接続リング３４下面のポゴピン４１と電気的に接続される。その結果、テストヘッド３１のピンエレクトロニクス３６とパフォーマンスボード３２の電子部品回路３７が電気的に接続され、更にこれらは接続リング３４のポゴピン４０，４１及び接続部材４２を介してプローブカード３５のテスタ接続端子に電気的に接続され、ピンエレクトロニクス３６とプローブ針１７，１８とが導通可能な状態になる。
【００４５】
その後、ウエハチャック２８を上昇させて半導体ウエハＷ上のＩＣチップの各電気的特性試験用金バンプにプローブ針１７，１８の針先を接触させ、更にウエハチャック２８を所定量オーバードライブさせてプローブ針１７，１８と電気的特性試験用金バンプとを導通可能な状態にする。
【００４６】
この導通可能な状態でテストヘッド３１から所定の電気信号を送信し、パフォーマンスボード３２、接続リング３４、接続部材４２、プローブ針１７，１８及び入力端子としての金バンプ１２を介してＩＣチップに電気信号を入力すると、この入力信号に基づいた出力信号がＩＣチップの電気的特性試験用金バンプ１５ａ〜１５ｄから接続リング３４及びパフォーマンスボード３２の電子部品回路３７を介してピンエレクトロニクス３６に取り込まれ、ＩＣチップの電気的検査が行われる。
【００４７】
プローブカードのプローブ針の母材径と針立て技術の限界が見え始めている中で、ＩＣに配列されるパッドのシュリンク化にも従来技術では限界があった。本実施の形態では、ＩＣチップ上で電気的特性試験用金バンプを引き出す構造にすることにより、従来技術のような針立て限界の制約が無くなり、電極端子の更なるシュリンク化と微細パッドピッチに強い技術を確立することができた。また、従来技術のように実装用金バンプにプローブ針の跡が残らないため、実装品質をより向上させることができる。
【００４８】
図５（ａ）は、本発明に係る第２の実施の形態による半導体装置を示す平面図であり、図５（ｂ）は、図５（ａ）に示す５ｂ−５ｂ線に沿った断面図である。図５において、図１及び図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４９】
第１の実施の形態では、Ａｌパッド１４ａ〜１４ｄ及びＡｌ配線１６ａ〜１６ｄそれぞれの上にアンダーバンプメタル層を介して金バンプを形成しているが、本実施の形態では、アンダーバンプメタル層及び金バンプを形成していない。つまり、図５（ａ），（ｂ）に示すように、Ａｌパッド１４ａ〜１４ｄ及びＡｌ配線１６ａ〜１６ｄそれぞれの上には開口部４７ａ〜４７ｄ，４８ａ〜４８ｄが形成されており、これらの開口部によってＡｌパッド１４ａ〜１４ｄ及びＡｌ配線１６ａ〜１６ｄそれぞれの一部が露出した状態となる。この露出したＡｌパッドが実装用電極端子に相当し、露出したＡｌ配線が電気的特性試験用電極端子に相当する。
【００５０】
本実施の形態による半導体装置を製造する方法次の通りである。
図３に示す第１の実施の形態による半導体装置の製造工程においてアンダーバンプメタル層を形成する前の工程までを用いることにより、半導体装置を製造することができる。
【００５１】
本実施の形態による半導体装置にプローブ試験を行う際は、開口部で露出したＡｌパッド１４ａ〜１４ｄ及びＡｌ配線（Ａｌパッドに相当する部分）１６ａ〜１６ｄにプローブ針を直接接触させ、前記プローブ針とＡｌパッド及びＡｌ配線とを導通可能な状態にする。これによりプローブ試験を行う。
【００５２】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
【００５３】
図６（ａ）は、本発明に係る第２の実施の形態による半導体装置を示す平面図であり、図６（ｂ）は、プローブカードのプローブ針を図６（ａ）に示す電極端子に接触させた様子を概略的に示す断面図であり、図６（ｃ）は、図６（ａ）に示す６ｃ−６ｃ線に沿った断面図である。図６において、図１及び図２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００５４】
出力端子１３ｅはＡｌパッド１４ｅ上に形成されており、このＡｌパッド１４ｅはＡｌ配線１６ｅと繋がっている。Ａｌ配線１６ｅの端部上には電気的特性試験用金バンプ１５ｅが形成されており、この金バンプ１５ｅはＡｌ配線１６ｅ及びＡｌパッド１４ｅを介して出力端子１３ｅに電気的に接続されている。つまり、出力端子１３ｅはＡｌ配線１６ｅ、電気的特性試験用金バンプ１５ｅによって引き出され、この金バンプ１５ｅは電気的特性試験用金バンプ１５ｂの隣に配置され、この金バンプ１５ｅは出力端子１３ｅより大きく形成されている。
【００５５】
このように出力端子１３ａ，１３ｂ，１３ｅと電気的特性試験用金バンプ１５ａ，１５ｂ，１５ｅを第１の方向とほぼ垂直方向の第２の方向に一列に並べて配置することにより、電気的特性試験用金バンプ１５ａ，１５ｂ，１５ｅをスペース効率良く出力端子（実装用金バンプ）１３ａ，１３ｂ，１３ｅより大きく形成することが可能となる。
【００５６】
出力端子１３ｆについても出力端子１３ｅと同様の方法でＡｌ配線１６ｆ、電気的特性試験用金バンプ１５ｆによって引き出されている。
すなわち、出力端子１３ｆはＡｌパッド１４ｆ上に形成されており、このＡｌパッド１４ｆはＡｌ配線１６ｆと繋がっている。Ａｌ配線１６ｆの端部上には電気的特性試験用金バンプ１５ｆが形成されており、この金バンプ１５ｆはＡｌ配線１６ｆ及びＡｌパッド１４ｆを介して出力端子１３ｆに電気的に接続されている。つまり、電気的特性試験用金バンプ１５ｆは電気的特性試験用金バンプ１５ｄの隣に配置され、金バンプ１５ｆは出力端子１３ｆより大きく形成されている。
【００５７】
上述したように電気的特性試験用金バンプ１５ａ〜１５ｆを出力端子１３ａ〜１３ｆより大きく形成している。このため、図６（ｂ）に示すように、プローブ試験を行う際、出力端子に直接プローブ針をコンタクトするのに比べて、プローブ針１７，１８，４９を電気的特性試験用金バンプ１５ａ，１５ｂ，１５ｅに安定してコンタクトすることが容易となる。なお、ここでのプローブ針は多層針立て構造を用いている。
【００５８】
上記第３の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置を示す図。
【図２】図１（ｂ）に示す２−２線に沿った断面図。
【図３】（ａ）〜（ｃ）は、図２に示す半導体装置の製造方法を示す断面図。
【図４】第１の実施の形態によるプローブ装置を概略的に示す構成図。
【図５】第２の実施の形態による半導体装置を示す図。
【図６】第２の実施の形態による半導体装置を示す図。
【図７】従来の半導体装置を示す平面図。
【符号の説明】
１１…液晶ドライバー用ＩＣチップ、１２…入力端子、１３ａ〜１３ｆ…出力端子、１４ａ〜１４ｆ…Ａｌパッド、１５ａ〜１５ｆ…電気的特性試験用金バンプ、１６ａ〜１６ｆ…Ａｌ配線、１７，１８…プローブ針、１９…パッシベーション膜、２０，２３…レジストパターン、２１…層間絶縁膜、２２…アンダーバンプメタル層、２３ａ，２３ｂ…開口部、２４，２５…レール、２６…ターゲット板、２７…ステージ、２８…ウエハチャック、２９…加熱装置、３０…冷却媒体の循環路、３１…テストヘッド、３２…パフォーマンスボード、３３…インサートリング、３４…接続リング、３５…プローブカード、３６…ピンエレクトロニクス、３７…電子部品回路、３８…接続端子、３９…エポキシ系樹脂製の基板、４０，４１…ポゴピン、４２…接続部材、４３…スペーサ、４４，４５…光学的撮像装置、４６…静電容量センサ、４７ａ〜４７ｄ，４８ａ〜４８ｄ…開口部、４９…プローブ針、Ｗ…半導体ウエハ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a probe card for performing a probe test on a semiconductor wafer, a probe device, a probe test method, a semiconductor device, and a method of manufacturing the same.
[0002]
[Prior art]
When a large number of IC chips are formed on a semiconductor wafer in a semiconductor process, the individual IC chips are inspected for electrical characteristics as they are, and defective products are screened. A probe device is usually used for this inspection. This probe device performs an electrical test such as a continuity test of each IC chip by bringing a probe needle of a probe card into contact with an electrode terminal of each IC chip on a semiconductor wafer and applying a predetermined voltage from the probe needle. This is a device for testing via a tester whether each IC chip has electrical characteristics.
[0003]
The probe device includes a test head having pin electronics including a sample power supply for applying a voltage to an IC chip on a semiconductor wafer and an input unit for taking an output from the IC chip into a measurement unit, and a predetermined head on the IC chip. And a connection ring having a pogo pin for electrically connecting the test head to the probe needle. A relay board such as a linear motherboard or a performance board is provided in such a probe device as necessary, and the probe card and the tester are electrically connected by these relay boards.
[0004]
FIG. 7A is a plan view showing a liquid crystal driver IC chip as an example of a conventional semiconductor device. FIG. 7B is an enlarged view of a region 101 shown in FIG. FIG. 4 is a perspective view illustrating a state where a probe needle of a probe card is in contact with an input / output terminal.
The probe card has a probe card substrate provided with printed wiring on its surface and inside, and the probe card substrate has a substrate opening area at the center thereof.
[0005]
A fixing ring made of a molding resin for fixing the probe needles is arranged on the lower surface side of the probe card substrate so as to fit around the opening area of the substrate. Further, a plurality of probe needles 102 to 106 are fixed along the periphery of a fixing ring (not shown) on the lower surface side of the probe card substrate.
[0006]
When an electrical characteristic test is actually performed by using a probe card, as shown in FIG. 7B, a probe needle is used in a wafer state before the IC chip 109 shown in FIG. The tips of 102 to 106 are brought into contact with the input terminal 108 and the output terminal 107, which are the respective electrode terminals of the IC chip 109 on the wafer, and the tips are pressed against the electrode terminals with a predetermined pressure. As a result, the probe needle and the electrode terminal are electrically connected, and an electrical characteristic test of the IC chip is performed.
[0007]
[Problems to be solved by the invention]
By the way, the terminals of the liquid crystal driver IC product are arranged in one row on the outer periphery of the chip, and the number of output terminals 107 is particularly larger than that of the input terminals 108. For this reason, it is generally difficult to contact the output terminal with the probe needle of the probe card. Therefore, in the related art, the contact between the output terminal and the probe needle is devised. That is, as shown in FIG. 7 (b), the probe needle has a multilayer needle stand structure of the first to fourth layers so that the probe needle can be brought into contact with an output terminal having a large number of terminals. ing.
[0008]
However, in recent years, as the density of ICs has been further increased, it is difficult to make stable contact between the electrode terminal and the probe needle only with the multilayer needle stand structure on the probe card as shown in FIG. And the adjacent probe needles may be short-circuited. In particular, when the number of terminals further increases with the increase in the density of ICs and the pitch of the output terminals originally having a large number of terminals is reduced, it becomes extremely difficult to contact the output terminals with the probe needles of the probe card.
[0009]
The present invention has been made in view of the above circumstances, and has as its object to provide a semiconductor device capable of making stable contact between an electrode terminal and a probe needle, a method of manufacturing the same, a probe card, a probe device, and a probe test. It is to provide a method.
[0010]
[Means for Solving the Problems]
In order to solve the above problems, a semiconductor device according to the present invention is a semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
With
The first electrical property test electrode terminal and the second electrical property test electrode terminal are arranged side by side in a second direction.
[0011]
According to the semiconductor device, since the first and second mounting electrode terminals are drawn out to the first and second electrical characteristic test electrode terminals using the first and second wirings, a probe test can be performed. In this case, the probe needle can be stably contacted with the electrical characteristic test electrode terminal as compared with directly contacting the probe needle with the mounting electrode terminal.
[0012]
Further, in the semiconductor device according to the present invention, it is preferable that each of the first and second mounting electrode terminals and the first and second electrical characteristic testing electrode terminals is a bump or a pad.
Further, in the semiconductor device according to the present invention, it is preferable that the second direction is substantially perpendicular to the first direction.
[0013]
Further, in the semiconductor device according to the present invention, the first electrical characteristic test electrode terminal has a larger area for contacting a probe needle than the first mounting electrode terminal, and the second electrical characteristic The test electrode terminal may have a larger area for contacting the probe needle than the second mounting electrode terminal.
Further, in the semiconductor device according to the present invention, the distance between the first electrical property test electrode terminal and the second electrical property test electrode terminal is equal to the distance between the first mounting electrode terminal and the second mounting electrode terminal. It may be formed wider than the distance between the electrode terminals.
[0014]
In the method for manufacturing a semiconductor device according to the present invention, a first pad, a first wiring connected to the first pad, and a second pad and a second wiring connected to the second pad are formed on the insulating film. Forming a second wiring;
Forming a passivation film on the first and second pads, the first and second wirings, and the insulating film;
The first and second pads and the first and second pads are formed in the passivation film by forming openings located above the first and second pads and the first and second wirings, respectively. Exposing a part of each of the wiring,
Forming an under bump metal layer on each of the first and second pads and the first and second wirings in the opening;
Forming first to fourth bumps on each of the first and second pads and the first and second wirings via an under bump metal layer;
A method for manufacturing a semiconductor device comprising:
The first bump is a first mounting electrode terminal, the second bump is a second mounting electrode terminal, and the first and second mounting electrode terminals are arranged side by side in a first direction. And
The third bump is a first electrode terminal for electrical characteristic test, and the first electrode terminal for electrical characteristic test is arranged next to the first and second mounting electrode terminals;
The fourth bump is a second electrode terminal for electrical characteristic test, the second electrode terminal for electrical characteristic test is arranged next to the first electrode terminal for electrical characteristic test,
The first electrical property test electrode terminal and the second electrical property test electrode terminal are arranged side by side in a second direction.
[0015]
In the method for manufacturing a semiconductor device according to the present invention, a first pad, a first wiring connected to the first pad, and a second pad and a second wiring connected to the second pad are formed on the insulating film. Forming a second wiring;
Forming a passivation film on the first and second pads, the first and second wirings, and the insulating film;
The first and second pads and the first and second pads are formed in the passivation film by forming openings located above the first and second pads and the first and second wirings, respectively. Exposing a part of each of the wiring,
A method for manufacturing a semiconductor device comprising:
The exposed first pad is a first mounting electrode terminal, the exposed second pad is a second mounting electrode terminal, and the first and second mounting electrode terminals are in a first direction. Placed side by side,
The exposed first wiring is a first electrical property test electrode terminal, and the first electrical property test electrode terminal is arranged next to the first and second mounting electrode terminals;
The exposed second wiring is a second electrical property test electrode terminal, the second electrical property test electrode terminal is arranged next to the first electrical property test electrode terminal,
The first electrical property test electrode terminal and the second electrical property test electrode terminal are arranged side by side in a second direction.
[0016]
A probe card according to the present invention is a semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged side by side in a first direction.
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
A probe card for performing a probe test on a semiconductor device arranged in a second direction, wherein the first electrical property test electrode terminal and the second electrical property test electrode terminal are provided. And
A probe needle is provided to be in contact with each of the first and second electrode terminals for electrical characteristic test.
Further, a probe device according to the present invention includes the probe card.
[0017]
The probe test method according to the present invention is directed to a semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged side by side in a first direction.
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
Wherein the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal perform a probe test on a semiconductor device arranged side by side in a second direction. ,
A probe is provided by bringing a probe needle into contact with each of the first and second electrode terminals for electrical characteristic test and making the probe needle and the first and second electrode terminals for electrical characteristic test conductive. It is characterized by conducting a test.
[0018]
A semiconductor device according to the present invention is a semiconductor device in which first to third mounting electrode terminals are arranged side by side in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical property test electrode terminal electrically connected to the first wiring and arranged next to the first to third mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
A third wiring to which the third mounting electrode terminal is electrically connected;
A third electrical property test electrode terminal electrically connected to the third wiring and arranged next to the second electrical property test electrode terminal;
With
The first to third electrode terminals for electrical characteristic test are arranged side by side in a second direction.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1A is a plan view showing a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is an enlarged plan view of a region 1b shown in FIG. 1A. FIG. 1C is a cross-sectional view schematically showing a state where the probe needle of the probe card according to the first embodiment is brought into contact with the electrode terminal shown in FIG. 1B.
[0020]
The semiconductor device shown in FIG. 1A is an IC chip 11 for a liquid crystal driver. On the surface of the IC chip 11, input terminals (mounting electrode terminals) 12 and output terminals (mounting electrode terminals) 13a and 13b formed of mounting gold bumps are arranged. A plurality of input terminals 12 are arranged in a line on one side in the longitudinal direction (first direction) of the IC chip 11, and a plurality of output terminals 13a and 13b are arranged on the other side in the longitudinal direction of the IC chip 11. They are arranged in a line. The output terminals 13 a and 13 b have more terminals than the input terminal 12.
[0021]
As shown in FIG. 1B, the output terminal 13a is formed on an Al pad 14a, and the Al pad 14a is connected to the Al wiring 16a. A gold bump for electrical property test (electrode terminal for electrical property test) 15a is formed on the end of the Al wiring 16a, and the gold bump 15a is connected to the output terminal 13a via the Al wiring 16a and the Al pad 14a. Is electrically connected to That is, the output terminal 13a is pulled out by the Al wiring 16a and the electrical property test gold bump 15a, and the gold bump 15a is arranged next to the output terminal 13a and the output terminal 13b, and the gold bump 15a is formed larger than the output terminal 13a. Have been.
[0022]
The output terminal 13b is formed on the Al pad 14b, and this Al pad 14b is connected to the Al wiring 16b. A gold bump for electrical property test (electrode terminal for electrical property test) 15b is formed on an end of the Al wiring 16b, and the gold bump 15b is connected to the output terminal 13b via the Al wiring 16b and the Al pad 14b. Is electrically connected to That is, the output terminal 13b is drawn out by the Al wiring 16b and the electrical property test gold bump 15b, and the gold bump 15b is arranged next to the electrical property test gold bump 15a. It is formed large.
[0023]
By arranging the output terminals 13a and 13b, the electrical property test gold bump 15a, and the electrical property test gold bump 15b in a line in the second direction substantially perpendicular to the first direction, the electric terminals are electrically connected. It is possible to form the gold bumps 15a and 15b for the characteristic test larger than the output terminals (mounting bumps) 13a and 13b with good space efficiency. The Al pad or the Al wiring may be a pad made of an Al alloy or a wiring made of an Al alloy.
[0024]
The output terminal 13c is also drawn out by the Al wiring 16c and the gold bump for electrical characteristic test (electrode terminal for electrical characteristic test) 15c in the same manner as the output terminal 13a.
That is, the output terminal 13c is formed on the Al pad 14c, and the Al pad 14c is connected to the Al wiring 16c. An electrical characteristic test gold bump 15c is formed on an end of the Al wiring 16c, and the gold bump 15c is electrically connected to the output terminal 13c via the Al wiring 16c and the Al pad 14c. That is, the electrical property test gold bump 15c is disposed adjacent to the output terminal 13c and the output terminal 13d, and the gold bump 15c is formed larger than the output terminal 13c.
[0025]
The output terminal 13d is also drawn out by an Al wiring 16d and a gold bump for electrical characteristic test (electrode terminal for electrical characteristic test) 15d in the same manner as the output terminal 13b.
That is, the output terminal 13d is formed on the Al pad 14d, and the Al pad 14d is connected to the Al wiring 16d. An electrical characteristic test gold bump 15d is formed on the end of the Al wiring 16d, and the gold bump 15d is electrically connected to the output terminal 13d via the Al wiring 16d and the Al pad 14d. That is, the electrical property test gold bump 15d is arranged next to the electrical property test gold bump 15c, and the gold bump 15d is formed larger than the output terminal 13d.
[0026]
As described above, the electrical property test gold bumps 15a to 15d are formed larger than the output terminals 13a to 13d. For this reason, as shown in FIG. 1C, when performing a probe test, the probe needles 17 and 18 are connected to the electrical characteristic test gold bumps 15a and 15b as compared with a case where the probe needle is directly contacted with the output terminal. It is easy to make stable contact. In addition, the probe needle here uses a multilayer needle stand structure.
[0027]
That is, since the upper areas of the electrical property test gold bumps 15a to 15d are formed to be larger than those of the output terminals 13a to 13d, the interval between adjacent probe needles can be widened. Therefore, even if the pitch of the electrode terminals is reduced, adjacent probe needles do not short-circuit, and the probe needles can be stably contacted with the gold bumps for electrical characteristic test.
[0028]
In the present embodiment, the area of the electrical property test gold bumps 15a to 15d to be brought into contact with the probe needle is formed larger than that of the output terminals 13a to 13d. However, the present invention is not limited to this. If the distance between the adjacent electrical property test gold bumps 15a and the adjacent electrical property test gold bumps 15b is wider than the distance between the adjacent output terminals 13a and 13b, even if the size is the same, Is also good. In this case, the same operation and effect as in the present embodiment can be obtained.
[0029]
Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described with reference to FIGS.
FIG. 2 is a cross-sectional view taken along line 2-2 shown in FIG.
3A to 3C are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG.
[0030]
First, as shown in FIG. 3A, an interlayer insulating film 21 such as a silicon oxide film is deposited on a silicon substrate (not shown) by a CVD (Chemical Vapor Deposition) method. Thereafter, an Al film or an Al alloy film is deposited on the interlayer insulating film 21 by a sputtering method. Next, a photoresist film (not shown) is applied on the Al film or the Al alloy film, and the photoresist film is exposed and developed to form a resist pattern on the Al film or the Al alloy film. You. Thereafter, by etching the Al film or the Al alloy film using the resist pattern as a mask, the Al pad 14d and the Al wiring 16d are formed on the interlayer insulating film 21. The Al pad 14d is connected to the Al wiring 16d in a region (not shown).
[0031]
Thereafter, a passivation film 19 made of a silicon nitride film or the like is deposited on the Al pad 14d and the interlayer insulating film 21 by a CVD method. Next, a photoresist film is applied on the passivation film 19, and the photoresist film is exposed and developed, whereby a resist pattern 20 is formed on the passivation film 19.
[0032]
Next, as shown in FIG. 3B, the passivation film 19 is etched using the resist pattern 20 as a mask, thereby forming openings located on the Al pad 14d and the Al wiring 16d in the passivation film 19, respectively. Is done. Next, after the resist pattern 20 is removed, an under bump metal layer 22 made of TiW or the like is formed in the opening and on the entire surface including the passivation film 19 by a sputtering method.
[0033]
Next, a photoresist film is applied on the under bump metal layer 22, and the photoresist film is exposed and developed. As a result, a resist pattern 23 having openings 23a and 23b in a bump formation region located on the Al pad 14d and the Al wiring 16d is formed on the under bump metal layer 22.
[0034]
Thereafter, as shown in FIG. 3C, using the resist pattern 23 as a mask, the gold bumps 15b for electrical characteristics test and the mounting gold bumps 13b as output terminals are formed on the under bump metal layer 22 by metal plating. To form Next, the resist pattern 23 is removed, and the under bump metal layer 22 is etched using the gold bumps 13b and 15b as a mask. Thereby, as shown in FIG. 2, the under bump metal layer 22 located under the gold bumps 13b and 15b is left, and the other under bump metal layer is removed.
[0035]
Next, a probe device for performing a probe test on the liquid crystal driver IC chip 11 shown in FIG. 1 will be described.
FIG. 4 is a configuration diagram schematically showing the probe device according to the first embodiment.
The probe device includes a test head 31 configured to be able to move up and down by a lifting mechanism (not shown), a performance board 32 sequentially arranged in the apparatus body (not shown) below the test head 31, and a performance board 32. A connection ring 34 supported by an insert ring 33 so as to be connected to the probe ring 35, and a probe card 35 disposed below the connection ring 34.
[0036]
Inside the test head 31, a pin electronics 36 including a sample power supply for applying a voltage to an IC chip on a semiconductor wafer W as an object to be inspected and an input unit for taking an output from the IC chip into a measuring unit is provided. Built-in. The pin electronics 36 is electrically connected to a plurality of electronic component circuits 37 mounted on the performance board 32. These electronic component circuits 37 are configured as various measurement circuits including, for example, a matrix relay, a driver circuit, and the like. The connection terminals 38 of each of the electronic component circuits 37 with the connection ring 34 are the main body of the performance board 32, for example, an epoxy-based On the lower surface of the resin-made substrate 39, for example, it is arranged on four circles concentric with the substrate 39.
[0037]
Pogo pins 40 corresponding to the connection terminals 38 are arranged on four concentric circles on the upper surface of the connection ring 34, and a pogo pin 41 electrically connected to each of the pogo pins 40 is connected to the lower surface thereof. It is provided corresponding to the member 42. The connection member 42 is configured to be connected to a tester connection terminal on the lower surface of the probe card 35 from below. Thus, the test head 31 is configured to be electrically connected to the probe card 35 via the performance board 32, the connection ring 34, and the connection member 42.
[0038]
A spacer 43 made of a cushion material such as rubber is arranged on the lower surface of the connection ring 34, and the spacer 43 is formed at a position corresponding to the upper surface of the probe card 35. Thus, a large area on the upper surface of the probe card 35 can be pressed downward by the spacer 43. At the time of pressurization, the connection member 42 can be electrically connected to the connection member 42 by the pogo pin 41, and the connection member 42 is electrically connected to the tester connection terminal of the probe card 35.
[0039]
The probe card 35 can simultaneously measure a plurality of liquid crystal driver IC chips on the semiconductor wafer W. The probe card 35 has a probe card board (print board) provided with printed wiring on the surface and inside. A connection terminal area is provided on the outer periphery of the lower surface of the probe card substrate, and a tester connection terminal is arranged in the connection terminal area. The probe card substrate has a structure in which the needle stand surface and the tester connection terminal surface are arranged on the same surface (the lower surface in FIG. 1). Therefore, the connection member 42 for electrical connection is also structured to take contact from the lower surface.
[0040]
On the lower surface side of the probe card substrate, a fixing ring made of a mold resin for fixing the probe needle is disposed at the center. Further, a plurality of probe needles 17 and 18 are fixed along the periphery of the fixing ring on the lower surface side of the probe card substrate, and the fixed base ends are connected to the printed wiring. The printed wiring is connected to the tester connection terminal via a jumper wiring (not shown), or is connected to the tester connection terminal by a multi-wire wiring (registered trademark) in a printed circuit board.
[0041]
An alignment mechanism for aligning the semiconductor wafer W with the probe card 35 will be described. A substantially circular stage 27 is provided below the probe card 35, and the semiconductor wafer W is horizontally held by a wafer chuck 28 disposed on the upper surface of the stage 27. Inside the wafer chuck 28, a heating device 29 and a circulation path 30 for a cooling medium are provided as a temperature adjusting mechanism, and the semiconductor wafer W can be heated to, for example, 150 ° C. by the heating apparatus 29 as needed at the time of inspection. The semiconductor wafer W can be cooled to, for example, −10 ° C. by the cooling medium flowing through 30.
[0042]
The stage 27 has a driving mechanism (not shown) for driving the wafer chuck 28 in the horizontal direction, the vertical direction, and the θ direction. When the driving mechanism is driven during alignment of the semiconductor wafer W, the stage 27 moves the rails 24 and 25. The wafer chuck 28 moves in the X and Y directions, rotates in the θ direction, and moves up and down. Further, a target plate 26 is attached to the wafer chuck 28, and the target plate 26 and a predetermined IC chip are detected by optical imaging devices 44 and 45 and a capacitance sensor 46 disposed above the target plate 26. The position of the probe card 35 and the position of the liquid crystal driver IC chip on the semiconductor wafer W are calculated based on the detection signal. The drive mechanism of the stage 27 is driven and controlled based on the calculation result, so that the IC chip to be inspected on the semiconductor wafer W is aligned with the probe card 35.
[0043]
Next, the operation will be described. When the electrical inspection of the semiconductor wafer W on which a plurality of liquid crystal driver IC chips are manufactured is performed at a temperature of, for example, 150 ° C., the heating device 29 is operated to heat the semiconductor wafer W, and the temperature is set to, for example, 150 ° C. , Maintain that temperature. Next, the stage 27 is driven based on the detection data obtained from the target plate 26, the optical imaging devices 44 and 45, the capacitance sensor 46, and the like to align the semiconductor wafer W with the probe card 35.
[0044]
After the alignment is completed, the test head 1 is lowered, and the probe card 35 and the connection member 42 electrically connected thereto are raised. Thus, the connection terminals 38 on the lower surface of the performance board 32 are electrically connected to the pogo pins 40 on the upper surface of the connection ring 34, and the connection members 42 are electrically connected to the pogo pins 41 on the lower surface of the connection ring 34. As a result, the pin electronics 36 of the test head 31 and the electronic component circuit 37 of the performance board 32 are electrically connected. The terminal is electrically connected to the terminal, and the pin electronics 36 and the probe needles 17 and 18 become conductive.
[0045]
Thereafter, the wafer chuck 28 is raised to bring the tips of the probe needles 17 and 18 into contact with the gold bumps for the electrical characteristics test of the IC chips on the semiconductor wafer W, and the wafer chuck 28 is overdriven by a predetermined amount to perform the probe operation. The needles 17 and 18 and the gold bumps for electrical characteristic test are made conductive.
[0046]
In this conductive state, a predetermined electric signal is transmitted from the test head 31, and the electric signal is transmitted to the IC chip via the performance board 32, the connection ring 34, the connection member 42, the probe needles 17 and 18, and the gold bumps 12 as input terminals. When a signal is input, an output signal based on the input signal is taken into the pin electronics 36 from the gold bumps 15a to 15d for testing electrical characteristics of the IC chip via the connection ring 34 and the electronic component circuit 37 of the performance board 32, An electrical inspection of the IC chip is performed.
[0047]
As the limits of the base material diameter of the probe needle of the probe card and the needle stand technology have begun to be seen, there has been a limit in shrinking the pads arranged on the IC in the conventional technology. In the present embodiment, the structure of drawing out the gold bumps for the electrical characteristic test on the IC chip eliminates the limitation of the pinning limit as in the prior art, and further reduces the shrinkage of the electrode terminals and reduces the fine pad pitch. Strong technology could be established. Further, since the trace of the probe needle does not remain on the mounting gold bump unlike the related art, the mounting quality can be further improved.
[0048]
FIG. 5A is a plan view showing a semiconductor device according to a second embodiment of the present invention, and FIG. 5B is a cross-sectional view taken along line 5b-5b shown in FIG. It is. 5, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and only different parts will be described.
[0049]
In the first embodiment, a gold bump is formed on each of the Al pads 14a to 14d and the Al wirings 16a to 16d via an under bump metal layer. In the present embodiment, the under bump metal layer and the No gold bumps are formed. That is, as shown in FIGS. 5A and 5B, openings 47a to 47d and 48a to 48d are formed on the Al pads 14a to 14d and the Al wirings 16a to 16d, respectively. Some portions of the Al pads 14a to 14d and the Al wirings 16a to 16d are partially exposed. The exposed Al pads correspond to mounting electrode terminals, and the exposed Al wirings correspond to electrical characteristic testing electrode terminals.
[0050]
The method for manufacturing the semiconductor device according to the present embodiment is as follows.
The semiconductor device can be manufactured by using the processes up to the step before forming the under bump metal layer in the manufacturing process of the semiconductor device according to the first embodiment shown in FIG.
[0051]
When performing a probe test on the semiconductor device according to the present embodiment, the probe needle is brought into direct contact with the Al pads 14a to 14d and the Al wirings (portions corresponding to the Al pads) 16a to 16d exposed at the openings. And the Al pad and the Al wiring are made conductive. Thus, a probe test is performed.
[0052]
In the second embodiment, the same effects as in the first embodiment can be obtained.
[0053]
FIG. 6A is a plan view showing a semiconductor device according to a second embodiment of the present invention, and FIG. 6B shows a case where the probe needles of the probe card are connected to the electrode terminals shown in FIG. FIG. 6C is a cross-sectional view schematically showing a state of contact, and FIG. 6C is a cross-sectional view taken along line 6c-6c shown in FIG. 6A. 6, the same parts as those in FIGS. 1 and 2 are denoted by the same reference numerals, and only different parts will be described.
[0054]
The output terminal 13e is formed on the Al pad 14e, and this Al pad 14e is connected to the Al wiring 16e. An electrical characteristic test gold bump 15e is formed on the end of the Al wiring 16e, and the gold bump 15e is electrically connected to the output terminal 13e via the Al wiring 16e and the Al pad 14e. That is, the output terminal 13e is drawn out by the Al wiring 16e and the electrical property test gold bump 15e, and the gold bump 15e is arranged next to the electrical property test gold bump 15b, and the gold bump 15e is connected to the output terminal 13e. It is formed large.
[0055]
Thus, by arranging the output terminals 13a, 13b, 13e and the gold bumps 15a, 15b, 15e for electrical characteristic test in a line in the second direction substantially perpendicular to the first direction, the electrical characteristic test is performed. It is possible to form the gold bumps 15a, 15b, 15e larger than the output terminals (mounting gold bumps) 13a, 13b, 13e with good space efficiency.
[0056]
The output terminal 13f is also drawn out by the Al wiring 16f and the electrical property test gold bump 15f in the same manner as the output terminal 13e.
That is, the output terminal 13f is formed on the Al pad 14f, and the Al pad 14f is connected to the Al wiring 16f. An electrical characteristic test gold bump 15f is formed on an end of the Al wiring 16f, and the gold bump 15f is electrically connected to the output terminal 13f via the Al wiring 16f and the Al pad 14f. That is, the electrical property test gold bump 15f is disposed adjacent to the electrical property test gold bump 15d, and the gold bump 15f is formed larger than the output terminal 13f.
[0057]
As described above, the electrical characteristic test gold bumps 15a to 15f are formed larger than the output terminals 13a to 13f. For this reason, as shown in FIG. 6B, when performing a probe test, the probe needles 17, 18, 49 are connected to the gold bumps 15a, 15 It becomes easy to make stable contact with 15b and 15e. In addition, the probe needle here uses a multilayer needle stand structure.
[0058]
The same effects as those of the first embodiment can be obtained in the third embodiment.
It should be noted that the present invention is not limited to the above embodiment, and can be implemented with various modifications without departing from the spirit of the present invention.
[Brief description of the drawings]
FIG. 1 is a diagram showing a semiconductor device according to a first embodiment.
FIG. 2 is a sectional view taken along line 2-2 shown in FIG. 1 (b).
3A to 3C are cross-sectional views illustrating a method for manufacturing the semiconductor device illustrated in FIG. 2;
FIG. 4 is a configuration diagram schematically showing a probe device according to the first embodiment.
FIG. 5 is a diagram showing a semiconductor device according to a second embodiment.
FIG. 6 is a diagram showing a semiconductor device according to a second embodiment.
FIG. 7 is a plan view showing a conventional semiconductor device.
[Explanation of symbols]
11: IC chip for liquid crystal driver, 12: input terminal, 13a to 13f: output terminal, 14a to 14f: Al pad, 15a to 15f: gold bump for electrical characteristic test, 16a to 16f: Al wiring, 17, 18 ... Probe needle, 19: passivation film, 20, 23: resist pattern, 21: interlayer insulating film, 22: under bump metal layer, 23a, 23b: opening, 24, 25: rail, 26: target plate, 27: stage, 28: Wafer chuck, 29: Heating device, 30: Coolant circulation path, 31: Test head, 32: Performance board, 33: Insert ring, 34: Connection ring, 35: Probe card, 36: Pin electronics, 37 ... Electronic component circuit, 38 ... connection terminal, 39 ... board made of epoxy resin, 40, 41 ... pogopi , 42 ... connecting member, 43 ... spacer 44 ... optical imaging apparatus, 46 ... electrostatic capacitance sensor, 47a-47d, 48a to 48d ... opening, 49 ... probe, W ... semiconductor wafer

Claims

第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置であって、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を具備し、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されていることを特徴とする半導体装置。A semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged side by side in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
With
The semiconductor device according to claim 1, wherein the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal are arranged side by side in a second direction.

前記第１、第２の実装用電極端子及び前記第１及び第２の電気的特性試験用電極端子それぞれは、バンプ又はパッドであることを特徴とする請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, wherein each of the first and second mounting electrode terminals and the first and second electrical characteristic testing electrode terminals is a bump or a pad.

前記第２の方向は、前記第１の方向に対してほぼ垂直方向であることを特徴とする請求項１又は２に記載の半導体装置。The semiconductor device according to claim 1, wherein the second direction is substantially perpendicular to the first direction.

前記第１の電気的特性試験用電極端子は第１の実装用電極端子よりプローブ針を接触させる領域が大きく形成されており、前記第２の電気的特性試験用電極端子は第２の実装用電極端子よりプローブ針を接触させる領域が大きく形成されていることを特徴とする請求項１乃至３のうちのいずれか一項に記載の半導体装置。The first electrical characteristic test electrode terminal has a larger area for contacting the probe needle than the first mounting electrode terminal, and the second electrical characteristic test electrode terminal has a second mounting electrode terminal. 4. The semiconductor device according to claim 1, wherein a region where the probe needle contacts the electrode terminal is formed larger than the electrode terminal. 5.

前記第１の電気的特性試験用電極端子と第２の電気的特性試験用電極端子との間隔は前記第１の実装用電極端子と第２の実装用電極端子との間隔より広く形成されていることを特徴とする請求項１乃至３のうちのいずれか一項に記載の半導体装置。The distance between the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal is formed to be wider than the distance between the first mounting electrode terminal and the second mounting electrode terminal. The semiconductor device according to claim 1, wherein:

絶縁膜上に、第１のパッドと該第１のパッドに繋げられた第１の配線及び第２のパッドと該第２のパッドに繋げられた第２の配線を形成する工程と、
前記第１、第２のパッド、前記第１、第２の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に前記第１、第２のパッド及び前記第１、第２の配線それぞれの上に位置する開口部を形成することにより、前記第１、第２のパッド及び前記第１、第２の配線それぞれの一部を露出させる工程と、
前記開口部内の第１、第２のパッド及び第１、第２の配線それぞれの上にアンダーバンプメタル層を形成する工程と、
前記第１、第２のパッド及び前記第１、第２の配線それぞれの上にアンダーバンプメタル層を介して第１乃至第４のバンプを形成する工程と、
を具備する半導体装置の製造方法であって、
前記第１のバンプが第１の実装用電極端子であり、前記第２のバンプが第２の実装用電極端子であり、第１及び第２の実装用電極端子が第１の方向に並べて配置され、
前記第３のバンプが第１の電気的特性試験用電極端子であり、第１の電気的特性試験用電極端子が第１及び第２の実装用電極端子の隣に配置され、
前記第４のバンプが第２の電気的特性試験用電極端子であり、第２の電気的特性試験用電極端子が第１の電気的特性試験用電極端子の隣に配置され、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されることを特徴とする半導体装置の製造方法。Forming a first pad, a first wiring connected to the first pad, and a second pad and a second wiring connected to the second pad on the insulating film;
Forming a passivation film on the first and second pads, the first and second wirings, and the insulating film;
The first and second pads and the first and second pads are formed in the passivation film by forming openings located above the first and second pads and the first and second wirings, respectively. Exposing a part of each of the wiring,
Forming an under bump metal layer on each of the first and second pads and the first and second wirings in the opening;
Forming first to fourth bumps on each of the first and second pads and the first and second wirings via an under bump metal layer;
A method for manufacturing a semiconductor device comprising:
The first bump is a first mounting electrode terminal, the second bump is a second mounting electrode terminal, and the first and second mounting electrode terminals are arranged side by side in a first direction. And
The third bump is a first electrode terminal for electrical characteristic test, and the first electrode terminal for electrical characteristic test is arranged next to the first and second mounting electrode terminals;
The fourth bump is a second electrode terminal for electrical characteristic test, the second electrode terminal for electrical characteristic test is arranged next to the first electrode terminal for electrical characteristic test,
The method of manufacturing a semiconductor device, wherein the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal are arranged side by side in a second direction.

絶縁膜上に、第１のパッドと該第１のパッドに繋げられた第１の配線及び第２のパッドと該第２のパッドに繋げられた第２の配線を形成する工程と、
前記第１、第２のパッド、前記第１、第２の配線及び前記絶縁膜の上にパッシベーション膜を形成する工程と、
前記パッシベーション膜に前記第１、第２のパッド及び前記第１、第２の配線それぞれの上に位置する開口部を形成することにより、前記第１、第２のパッド及び前記第１、第２の配線それぞれの一部を露出させる工程と、
を具備する半導体装置の製造方法であって、
露出した第１のパッドが第１の実装用電極端子であり、露出した第２のパッドが第２の実装用電極端子であり、第１及び第２の実装用電極端子が第１の方向に並べて配置され、
露出した第１の配線が第１の電気的特性試験用電極端子であり、第１の電気的特性試験用電極端子が第１及び第２の実装用電極端子の隣に配置され、
露出した第２の配線が第２の電気的特性試験用電極端子であり、第２の電気的特性試験用電極端子が第１の電気的特性試験用電極端子の隣に配置され、
前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置されることを特徴とする半導体装置の製造方法。Forming a first pad, a first wiring connected to the first pad, and a second pad and a second wiring connected to the second pad on the insulating film;
Forming a passivation film on the first and second pads, the first and second wirings, and the insulating film;
The first and second pads and the first and second pads are formed in the passivation film by forming openings located above the first and second pads and the first and second wirings, respectively. Exposing a part of each of the wiring,
A method for manufacturing a semiconductor device comprising:
The exposed first pad is a first mounting electrode terminal, the exposed second pad is a second mounting electrode terminal, and the first and second mounting electrode terminals are in a first direction. Placed side by side,
The exposed first wiring is a first electrical property test electrode terminal, and the first electrical property test electrode terminal is arranged next to the first and second mounting electrode terminals;
The exposed second wiring is a second electrical property test electrode terminal, the second electrical property test electrode terminal is arranged next to the first electrical property test electrode terminal,
The method of manufacturing a semiconductor device, wherein the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal are arranged side by side in a second direction.

第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置において、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を有し、前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置された半導体装置に対してプローブ試験を行うためのプローブカードであって、
前記第１及び第２の電気的特性試験用電極端子それぞれに接触させるプローブ針を具備することを特徴とするプローブカード。In a semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged side by side in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
A probe card for performing a probe test on a semiconductor device arranged in a second direction, wherein the first electrical property test electrode terminal and the second electrical property test electrode terminal are provided. And
A probe card, comprising: a probe needle to be brought into contact with each of the first and second electrode terminals for electrical characteristic test.

請求項８に記載のプローブカードを具備することを特徴とするプローブ装置。A probe device comprising the probe card according to claim 8.

第１の実装用電極端子及び第２の実装用電極端子が第１の方向に並べて配置された半導体装置において、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１及び第２の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
を有し、前記第１の電気的特性試験用電極端子及び前記第２の電気的特性試験用電極端子は第２の方向に並べて配置された半導体装置に対してプローブ試験を行う方法であって、
前記第１及び第２の電気的特性試験用電極端子それぞれにプローブ針を接触させ、前記プローブ針と第１及び第２の電気的特性試験用電極端子とを導通可能な状態にすることによりプローブ試験を行うことを特徴とするプローブ試験方法。In a semiconductor device in which a first mounting electrode terminal and a second mounting electrode terminal are arranged side by side in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical characteristic test electrode terminal electrically connected to the first wiring and arranged next to the first and second mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
Wherein the first electrical characteristic test electrode terminal and the second electrical characteristic test electrode terminal perform a probe test on a semiconductor device arranged side by side in a second direction. ,
A probe is provided by bringing a probe needle into contact with each of the first and second electrode terminals for electrical characteristic test and making the probe needle and the first and second electrode terminals for electrical characteristic test conductive. A probe test method characterized by performing a test.

第１乃至第３の実装用電極端子が第１の方向に並べて配置された半導体装置であって、
前記第１の実装用電極端子が電気的に接続された第１の配線と、
前記第１の配線に電気的に接続され、第１乃至第３の実装用電極端子の隣に配置された第１の電気的特性試験用電極端子と、
前記第２の実装用電極端子が電気的に接続された第２の配線と、
前記第２の配線に電気的に接続され、第１の電気的特性試験用電極端子の隣に配置された第２の電気的特性試験用電極端子と、
前記第３の実装用電極端子が電気的に接続された第３の配線と、
前記第３の配線に電気的に接続され、第２の電気的特性試験用電極端子の隣に配置された第３の電気的特性試験用電極端子と、
を具備し、
前記第１乃至第３の電気的特性試験用電極端子は第２の方向に並べて配置されていることを特徴とする半導体装置。A semiconductor device in which first to third mounting electrode terminals are arranged in a first direction,
A first wiring to which the first mounting electrode terminal is electrically connected;
A first electrical property test electrode terminal electrically connected to the first wiring and arranged next to the first to third mounting electrode terminals;
A second wiring to which the second mounting electrode terminal is electrically connected;
A second electrical property test electrode terminal electrically connected to the second wiring and arranged next to the first electrical property test electrode terminal;
A third wiring to which the third mounting electrode terminal is electrically connected;
A third electrical property test electrode terminal electrically connected to the third wiring and arranged next to the second electrical property test electrode terminal;
With
The semiconductor device according to claim 1, wherein the first to third electrode terminals for electrical characteristic testing are arranged side by side in a second direction.