JP2004241107A - 負電圧が供給される半導体メモリ装置のメインワードラインドライバ回路 - Google Patents
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Abstract
【解決手段】 電圧供給部及び複数の出力部を備えるメインワードラインドライバ回路であって、電圧供給部は、ノードに第1電圧を供給した後第1電圧より高い第2電圧を供給する。複数の出力部は、ノードに供給された第1電圧及び第2電圧が供給されてそれぞれのメインワードライン信号を発生させる。第1電圧は負電圧であり、第2電圧は接地電圧である。メインワードラインドライバ回路は、接地電圧より低い負電圧及び接地電圧が供給されるので、低電圧動作であってもメインワードライン信号のローレベルからハイレベルへの遷移速度を減少させない。
【選択図】 図4
Description
望ましい形態によれば、前記電圧供給部は、前記ノードに前記負電圧を供給する負電圧供給部と、前記ノードに前記接地電圧を供給する接地電圧供給部とを備える。
望ましい形態によれば、前記負電圧供給部は、デコーディングされたロウアドレス信号の活性化に応答して前記ノードに前記負電圧を供給する。
望ましい形態によれば、前記デコーディングされたロウアドレス信号のうち何れか一つのデコーディングされたロウアドレス信号は、所定の時間の間に電源電圧として活性化される。
望ましい形態によれば、前記負電圧供給部は、前記デコーディングロウアドレス信号に応答してターンオン/ターンオフされる直列連結された3つのNMOSトランジスタを含み、前記NMOSトランジスタの一端子に前記負電圧が連結される。
241〜24n 出力部
250 電圧供給部
260 接地電圧供給部
261〜263 NMOSトランジスタ
270 負電圧供給部
271〜273 NMOSトランジス
Claims (6)
- 複数のメインワードラインを各々イネーブルするメインワードライン信号を発生させる半導体メモリ装置のメインワードラインドライバ回路において、
ノードに第1電圧を供給した後、前記第1電圧より高い第2電圧を供給する電圧供給部と、
前記ノードに供給された第1電圧及び第2電圧が供給され、前記それぞれのメインワードライン信号を発生させる複数の出力部と、
を備えることを特徴とする半導体メモリ装置のメインワードラインドライバ回路。 - 前記第1電圧は負電圧であり、前記第2電圧は接地電圧であることを特徴とする請求項1に記載の半導体メモリ装置のメインワードラインドライバ回路。
- 前記電圧供給部は、
前記ノードに前記負電圧を供給する負電圧供給部と、
前記ノードに前記接地電圧を供給する接地電圧供給部と、
を備えることを特徴とする請求項2に記載の半導体メモリ装置のメインワードラインドライバ回路。 - 前記負電圧供給部は、
デコーディングされたロウアドレス信号の活性化に応答して前記ノードに前記負電圧を供給することを特徴とする請求項3に記載の半導体メモリ装置のメインワードラインドライバ回路。 - 前記デコーディングされたロウアドレス信号のうち何れか一つのデコーディングされたロウアドレス信号は、所定の時間の間に電源電圧として活性化されることを特徴とする請求項4に記載の半導体メモリ装置のワードラインドライバ回路。
- 前記負電圧供給部は、
前記デコーディングされたロウアドレス信号に応答してターンオン/ターンオフされる直列連結された3つのNMOSトランジスタを含み、
前記NMOSトランジスタの一端子に前記負電圧が連結されることを特徴とする請求項5に記載の半導体メモリ装置のメインワードラインドライバ回路。
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