JP2004241107A - 負電圧が供給される半導体メモリ装置のメインワードラインドライバ回路 - Google Patents

Abstract

【課題】 低電圧動作であってもメインワードライン信号のローレベルからハイレベルへの遷移速度を減少させない半導体メモリ装置のメインワードラインドライバ回路を提供する。
【解決手段】 電圧供給部及び複数の出力部を備えるメインワードラインドライバ回路であって、電圧供給部は、ノードに第１電圧を供給した後第１電圧より高い第２電圧を供給する。複数の出力部は、ノードに供給された第１電圧及び第２電圧が供給されてそれぞれのメインワードライン信号を発生させる。第１電圧は負電圧であり、第２電圧は接地電圧である。メインワードラインドライバ回路は、接地電圧より低い負電圧及び接地電圧が供給されるので、低電圧動作であってもメインワードライン信号のローレベルからハイレベルへの遷移速度を減少させない。
【選択図】 図４

Description

本発明は半導体メモリ装置に係り、さらに詳細には、負電圧が供給される半導体メモリ装置のメインワードラインドライバ回路に関する。

ワードラインとして使われるポリシリコンの抵抗による信号遅延を減少させるために、ワードラインをメインワードライン（またはノーマルワードラインともいう）とサブワードラインとに分割して使用する階層的ワードライン構造が広く使われている。この階層的ワードライン構造は、特許文献１に記載されている。

図１は、従来技術によるメインワードラインドライバ回路を含む半導体メモリ装置を概略的に示すブロックダイヤグラムである。半導体メモリ装置１００は、コマンドデコーダ１１０、ロウデコーダ１２０、メインワードラインドライバ回路１３０、及びサブワードラインドライバ回路１９０を含む。

コマンドデコーダ１１０は、プリチャージ命令ＰＲＥＣＨ ＣＭＤをデコーディングしてメインワードラインをローレベル（すなわち、接地電圧）にプリチャージするためのプリチャージ信号ＰＲＥＣＨを発生させる。ロウデコーダ１２０は、ロウアドレスＲ＿ＡＤＤＲをデコーディングし、デコーディングされたロウアドレス信号ＤＲＡ１〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３を発生させる。

メインワードラインドライバ回路１３０は、前記プリチャージ信号ＰＲＥＣＨとデコーディングされたロウアドレス信号ＤＲＡ１〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３に応答して、前記それぞれのメインワードラインをイネーブルするメインワードライン信号ＭＷＥ１〜ＭＷＥｎを発生させる。

サブワードラインドライバ回路１９０は、前記メインワードライン信号ＭＷＥ１〜ＭＷＥｎに応答して、前記メインワードラインに対応するサブワードラインを駆動するサブワードライン信号ＳＷＬｓを発生させる。例えば、一つのメインワードラインは、メモリセル（図示せず）に連結された４つのサブワードラインに対応する。

図２は、図１のメインワードラインドライバ回路１３０をさらに詳細に示す図である。この図２を参照すれば、メインワードラインドライバ回路１３０は、複数の出力部１４１〜１４ｎ及び接地電圧供給部１５０を含む。例えば、接地電圧供給部１５０は８つの出力部に共通に連結されうる。

接地電圧供給部１５０は、直列に連結された３つのＮＭＯＳトランジスタ１５１，１５２，１５３を含み、ＮＭＯＳトランジスタ１５３のソースに接地電圧ＶＳＳが連結される。接地電圧供給部１５０は、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３の活性化に応答して、ノードＮＯＤＥ２に接地電圧ＶＳＳを供給する。

出力部１４１は、ＰＭＯＳトランジスタ１４１１、インバータ１４１２、及びＮＭＯＳトランジスタ１４１３を含み、ＰＭＯＳトランジスタ１４１１のソースには昇圧電圧ＶＰＰが連結される。

まず、第１メインワードライン信号ＭＷＥ１がローレベル（すなわち、接地電圧レベルＶＳＳ）に非活性化される動作を説明すれば、次の通りである。第１出力部１４１のＰＭＯＳトランジスタ１４１１は、プリチャージ信号ＰＲＥＣＨの活性化に応答して、ノードＮＯＤＥ１の電位をハイレベル（すなわち、昇圧電圧ＶＰＰレベル）にプルアップする。インバータ１４１２は、前記ハイレベルであるノードＮＯＤＥ１の電位をローレベルに反転させてローレベルの第１メインワードライン信号ＭＷＥ１を発生させる。

次いで、第１メインワードライン信号ＭＷＥ１がハイレベル（すなわち、昇圧電圧レベルＶＰＰ）に活性化される動作を説明すれば、次の通りである。第１出力部１４１のＮＭＯＳトランジスタ１４１３は、デコーディングされたロウアドレス信号ＤＲＡ１の活性化に応答して、接地電圧供給部１５０によってローレベル（すなわち、ＶＳＳ）にプルダウンされたノードＮＯＤＥ２の電位をノードＮＯＤＥ１に伝達する。インバータ１４１２は、前記ローレベルにプルダウンされたノードＮＯＤＥ１の電位を反転させてハイレベルの第１メインワードライン信号ＭＷＥ１を発生させる。

一方、第１出力部１４１以外の出力部１４２〜１４ｎも、第１出力部１４１の構成要素と同じ構成要素を含むので、それについての詳細な説明は、第１出力部１４１についての説明が参照される。但し、それぞれの出力部１４２〜１４ｎは、プリチャージ信号ＰＲＥＣＨ及びデコーディングされたロウアドレス信号ＤＲＡ２〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３に応答して、メインワードライン信号ＭＷＥ２〜ＭＷＥｎを発生させる。

最近では、半導体メモリ装置が低い電源電圧ＶＣＣ（例えば、２Ｖまたはそれ以下）を使用することによって、前記メインワードラインドライバ回路１３０を制御する制御信号ＤＲＡ１〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３（すなわち、デコーディングされたロウアドレス信号）の電圧も低められている。それで、前記デコーディングされたロウアドレス信号ＤＲＡ１が低い電源電圧ＶＣＣに活性化され、接地電圧供給部１５０によってノードＮＯＤＥ２に接地電圧ＶＳＳが供給される場合、第１出力部１４１のＮＭＯＳトランジスタ１４１３のソースに対するゲート電圧ＶｇｓがＮＭＯＳトランジスタ１４１３のしきい値電圧より多少大きいことがある。したがって、ノードＮＯＤＥ１をローレベルＶＳＳ（すなわち、接地電圧レベル）にプルダウンするＮＭＯＳトランジスタ１４１３の動作速度が減少する。その結果、メインワードライン信号ＭＷＥ１のローレベルからハイレベルへの遷移速度が減少する。
米国特許第５,４１６,７４８号明細書

本発明が解決しようとする技術的課題は、低い電圧でも安定した動作速度を有する半導体メモリ装置のメインワードラインドライバ回路を提供することにある。

前記課題を達成するために本発明によるメインワードラインドライバ回路は、複数のメインワードラインを各々イネーブルするメインワードライン信号を発生させる半導体メモリ装置のメインワードラインドライバ回路において、ノードに第１電圧を供給した後、前記第１電圧より高い第２電圧を供給する電圧供給部と、前記ノードに供給された第１電圧及び第２電圧が供給され、前記それぞれのメインワードライン信号を発生させる複数の出力部とを備えることを特徴とする。

望ましい形態によれば、前記第１電圧は負電圧であり、前記第２電圧は接地電圧である。
望ましい形態によれば、前記電圧供給部は、前記ノードに前記負電圧を供給する負電圧供給部と、前記ノードに前記接地電圧を供給する接地電圧供給部とを備える。
望ましい形態によれば、前記負電圧供給部は、デコーディングされたロウアドレス信号の活性化に応答して前記ノードに前記負電圧を供給する。
望ましい形態によれば、前記デコーディングされたロウアドレス信号のうち何れか一つのデコーディングされたロウアドレス信号は、所定の時間の間に電源電圧として活性化される。
望ましい形態によれば、前記負電圧供給部は、前記デコーディングロウアドレス信号に応答してターンオン／ターンオフされる直列連結された３つのＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタの一端子に前記負電圧が連結される。

本発明による半導体メモリ装置のメインワードラインドライバ回路は、接地電圧より低い負電圧及び接地電圧が供給されるので、メインワードラインドライバ回路が低電圧動作であってもメインワードラインをイネーブルするメインワードライン信号のローレベルからハイレベルへの遷移速度を減少させない。

以下、添付図面を参照して本発明の望ましい実施形態を詳細に説明する。各図において、同じ参照符号は同一部分を表す。

図３は、本発明の一実施形態によるメインワードラインドライバ回路を含む半導体メモリ装置を概略的に示すブロックダイヤグラムである。半導体メモリ装置２００は、コマンドデコーダ２１０、ロウデコーダ２２０、メインワードラインドライバ回路２３０、及びサブワードラインドライバ回路２９０を含む。

コマンドデコーダ２１０は、プリチャージ命令ＰＲＥＣＨ ＣＭＤをデコーディングしてメインワードラインをローレベル（すなわち、接地電圧）にプリチャージするためのプリチャージ信号ＰＲＥＣＨを発生させる。ロウデコーダ２２０は、ロウアドレスＲ＿ＡＤＤＲをデコーディングし、デコーディングされたロウアドレス信号ＤＲＡ１〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ４を発生させる。

メインワードラインドライバ回路２３０は、前記プリチャージ信号ＰＲＥＣＨとデコーディングされたロウアドレス信号ＤＲＡ１〜ＤＲＡｎ，ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ４とに応答して、前記それぞれのメインワードラインをイネーブルするメインワードライン信号ＭＷＥ１〜ＭＷＥｎを発生させる。

サブワードラインドライバ回路２９０は、前記メインワードライン信号ＭＷＥ１−ＭＷＥｎに応答して、前記メインワードラインに対応するサブワードラインを駆動するサブワードライン信号ＳＷＬｓを発生させる。例えば、一つのメインワードラインは、メモリセル（図示せず）に連結された４つのサブワードラインに対応する。

図４は、図３のメインワードラインドライバ回路２３０をさらに詳細に示す図である。この図４を参照すれば、メインワードラインドライバ回路２３０は、複数の出力部２４１〜２４ｎ及び電圧供給部２５０を含む。望ましくは、前記電圧供給部２５０は、８つの出力部に共通に連結される。

さらに具体的に、電圧供給部２５０は、接地電圧供給部２６０と負電圧供給部２７０とを含む。

負電圧供給部２７０は、直列に連結された３つのＮＭＯＳトランジスタ２７１〜２７３を含み、ＮＭＯＳトランジスタ２７３のソースに第１電圧の負電圧ＶＮＥＧ（例えば、−０.５Ｖ）が連結される。負電圧供給部２７０は、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ２〜ＤＲＡ＿Ｃ４の活性化に応答してノードＮＯＤＥ４に負電圧ＶＮＥＧを供給する。前記ノードＮＯＤＥ４に供給された負電圧ＶＮＥＧは、ＮＭＯＳトランジスタ２４１３のソースに対するゲート電圧Ｖｇｓを増加させてＮＭＯＳトランジスタ２４１３を通じて流れる電流を増加させる。その結果、ＮＭＯＳトランジスタ２４１３の動作速度が増加するので、ノードＮＯＤＥ３の電位は早くローレベルに遷移し、メインワードライン信号ＭＷＥ１も早く昇圧電圧ＶＰＰに活性化される。すなわち、デコーディングされたロウアドレス信号ＤＲＡ１の動作電圧が低電圧（例えば、２Ｖまたはそれ以下）であっても、ノードＮＯＤＥ４に負電圧ＶＮＥＧが供給されるのでＮＭＯＳトランジスタ２４１３の動作速度は減少しない。

接地電圧供給部２６０は、直列に連結された３つのＮＭＯＳトランジスタ２６１〜２６３を含み、ＮＭＯＳトランジスタ２６３のソースに第２電圧の接地電圧ＶＳＳが連結される。接地電圧供給部２６０は、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ３の活性化に応答してノードＮＯＤＥ４に接地電圧ＶＳＳを供給する。

第１出力部２４１は、ＰＭＯＳトランジスタ２４１１、インバータ２４１２、及びＮＭＯＳトランジスタ２４１３を含み、ＰＭＯＳトランジスタ２４１１のソースには昇圧電圧ＶＰＰが連結される。第１出力部２４１以外の出力部２４２〜２４ｎも第１出力部２４１の構成要素と同じ構成要素を含む。

まず、第１メインワードライン信号ＭＷＥ１がハイレベル（すなわち、昇圧電圧ＶＰＰ）に活性化される動作を説明すれば、次の通りである。負電圧供給部２７０は、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ２〜ＤＲＡ＿Ｃ４の活性化に応答して、ノードＮＯＤＥ４に負電圧ＶＮＥＧを所定の供給時間の間に供給する。ここで、前記デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ４は、所定の時間の間にハイレベル（すなわち、電源電圧ＶＣＣ）に活性化されるパルス信号である。負電圧ＶＮＥＧがノードＮＯＤＥ４に前記供給時間の間に供給された後、接地電圧ＶＳＳが接地電圧供給部２６０によってノードＮＯＤＥ４に供給される。したがって、第１出力部２４１のＮＭＯＳトランジスタ２４１３の動作速度が速くなる。前記ＮＭＯＳトランジスタ２４１３は、デコーディングされたロウアドレス信号ＤＲＡ１の活性化に応答して、負電圧供給部２７０及び接地電圧供給部２５０によって順次に供給されたノードＮＯＤＥ４の電位をノードＮＯＤＥ３に早く伝達する。第１出力部２４１のインバータ２４１２は、前記ノードＮＯＤＥ３の電位を反転させてハイレベルの第１メインワードライン信号ＭＷＥ１を早く発生させる。

次いで、第１メインワードライン信号ＭＷＥ１がローレベル（すなわち、接地電圧レベルＶＳＳ）に非活性化される動作を説明すれば、次の通りである。第１出力部２４１のＰＭＯＳトランジスタ２４１１は、プリチャージ信号ＰＲＥＣＨの活性化に応答して、ノードＮＯＤＥ３の電位をハイレベル（すなわち、昇圧電圧レベルＶＰＰ）にプルアップする。インバータ２４１２は、前記ハイレベルのノードＮＯＤＥ３の電位をローレベルに反転させてローレベルの第１メインワードライン信号ＭＷＥ１を発生させる。

一方、第１出力部２４１以外の出力部２４２〜２４ｎも第１出力部２４１の構成要素と同じ構成要素を含むので、それについての詳細な説明は、第１出力部２４１についての説明が参照される。但し、それぞれの出力部２４２〜２４ｎは、プリチャージ信号ＰＲＥＣＨとデコーディングされたロウアドレス信号ＤＲＡ２〜ＤＲＡｎ,ＤＲＡ＿Ｃ１〜ＤＲＡ＿Ｃ４との活性化に応答して、メインワードライン信号ＭＷＥ２〜ＭＷＥｎを早く発生させる。

図５は、図４に示されたメインワードラインドライバ回路２３０の動作を示すタイミングダイヤグラムである。付け加えて説明すれば、図５は、第１メインワードライン信号ＭＷＥ１が活性化／非活性化される動作を示すタイミングダイヤグラムである。

プリチャージ信号ＰＲＥＣＨが接地電圧ＶＳＳに活性化される時、ノードＮＯＤＥ３の電位は昇圧電圧ＶＰＰにプルアップされ、第１メインワードライン信号ＭＷＥ１は接地電圧ＶＳＳに非活性化される。

プリチャージ信号ＰＲＥＣＨが接地電圧ＶＳＳから昇圧電圧ＶＰＰに遷移した後、デコーディングされたロウアドレス信号ＤＲＡ１，ＤＲＡ＿Ｃ２，ＤＲＡ＿Ｃ３が接地電圧ＶＳＳから電源電圧ＶＣＣに遷移し、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ４が所定の時間の間に電源電圧ＶＣＣに活性化する。これにより、ノードＮＯＤＥ４の電位がハイインピーダンス状態ＨＩ−Ｚで負電圧ＶＮＥＧに遷移してノードＮＯＤＥ３の電位が急激に昇圧電圧ＶＰＰから接地電圧ＶＳＳに遷移する。その結果、第１メインワードライン信号ＭＷＥ１が接地電圧ＶＳＳから昇圧電圧ＶＰＰに早く活性化される。

デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ４が電源電圧ＶＣＣから接地電圧ＶＳＳに遷移する時、デコーディングされたロウアドレス信号ＤＲＡ＿Ｃ１が接地電圧ＶＳＳから電源電圧ＶＣＣに遷移する。これにより、ノードＮＯＤＥ４の電位は、負電圧ＶＮＥＧから接地電圧ＶＳＳに遷移し、ノードＮＯＤＥ４の電位は接地電圧に維持される。これにより、ノードＮＯＤＥ３の電位は、接地電圧ＶＳＳに維持され、第１メインワードライン信号ＭＷＥ１は昇圧電圧ＶＰＰの活性化状態を維持する。

一方、第１メインワードライン信号ＭＷＥ１以外のメインワードライン信号ＭＷＥ２〜ＭＷＥｎの活性化／非活性化動作についての説明は、前記図５を参照した第１メインワードライン信号ＭＷＥ１についての説明と類似しているので、前記第１メインワードライン信号ＭＷＥ１についての説明が参照される。

以上により最適な実施形態が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者なら、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらなければならない。

本発明によるメインワードラインドライバは、ＲＯＭ、ＳＲＡＭ、ＤＲＡＭ、ＦＬＡＳＨ、ＳＤＲＡＭのような半導体メモリ装置に利用されうる。

従来技術によるメインワードラインドライバ回路を含む半導体メモリ装置を概略的に示すブロックダイヤグラムである。 図１のメインワードラインドライバ回路をさらに詳細に示す図である。 本発明の一実施形態によるメインワードラインドライバ回路を含む半導体メモリ装置を概略的に示すブロックダイヤグラムである。 図３のメインワードラインドライバ回路をさらに詳細に示す図である。 図４に示されたメインワードラインドライバ回路の動作を示すタイミングダイヤグラムである。

符号の説明

２３０ メインワードラインドライバ回路
２４１〜２４ｎ 出力部
２５０ 電圧供給部
２６０ 接地電圧供給部
２６１〜２６３ ＮＭＯＳトランジスタ
２７０ 負電圧供給部
２７１〜２７３ ＮＭＯＳトランジス

Claims (6)

1. 複数のメインワードラインを各々イネーブルするメインワードライン信号を発生させる半導体メモリ装置のメインワードラインドライバ回路において、
   ノードに第１電圧を供給した後、前記第１電圧より高い第２電圧を供給する電圧供給部と、
   前記ノードに供給された第１電圧及び第２電圧が供給され、前記それぞれのメインワードライン信号を発生させる複数の出力部と、
   を備えることを特徴とする半導体メモリ装置のメインワードラインドライバ回路。
2. 前記第１電圧は負電圧であり、前記第２電圧は接地電圧であることを特徴とする請求項１に記載の半導体メモリ装置のメインワードラインドライバ回路。
3. 前記電圧供給部は、
   前記ノードに前記負電圧を供給する負電圧供給部と、
   前記ノードに前記接地電圧を供給する接地電圧供給部と、
   を備えることを特徴とする請求項２に記載の半導体メモリ装置のメインワードラインドライバ回路。
4. 前記負電圧供給部は、
   デコーディングされたロウアドレス信号の活性化に応答して前記ノードに前記負電圧を供給することを特徴とする請求項３に記載の半導体メモリ装置のメインワードラインドライバ回路。
5. 前記デコーディングされたロウアドレス信号のうち何れか一つのデコーディングされたロウアドレス信号は、所定の時間の間に電源電圧として活性化されることを特徴とする請求項４に記載の半導体メモリ装置のワードラインドライバ回路。
6. 前記負電圧供給部は、
   前記デコーディングされたロウアドレス信号に応答してターンオン／ターンオフされる直列連結された３つのＮＭＯＳトランジスタを含み、
   前記ＮＭＯＳトランジスタの一端子に前記負電圧が連結されることを特徴とする請求項５に記載の半導体メモリ装置のメインワードラインドライバ回路。

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