【０００１】
【発明の属する技術分野】
本発明は、電子機器で利用されるプリント基板において、構想設計と回路設計の初期段階にて、回路の基本情報から、必要なプリント基板構成を評価するプリント基板評価支援システムに関するものである。
【０００２】
【従来の技術】
従来のプリント基板構成を評価する方法としては、特許文献１及び特許文献２に記載された発明が知られている。
【０００３】
特許文献１には、プリント基板上の端子ピン総数と、部品実装面積集計から、ピン密度、基板層数、部品面積の相関関係に基づいて、基板面積と層数を評価する技術の開示があり、特許文献２には、設計事例を知識ベースとして蓄積していて、プリント基板設計仕様（層構成や設計基準）と、部品配置状態から、配線容量（面積）を算出して、指標する技術の開示がある。
【０００４】
【特許文献１】
特開２０００−０９０１４０号公報
【特許文献２】
特許第２５７６７８５号公報
【０００５】
【発明が解決しようとする課題】
このプリント基板構成を評価する方法においては、設計の見直しによる後戻りを無くすため、できるだけ早い時期に評価する事が要求されている。さらに、商品の高機能化が進むにつれ、ビルドアップ基板が新しく利用されるようになり、ビルドアップ基板に対する構成を評価する事も要求されている。
【０００６】
しかしながら従来の技術では、主要なＩＣ部品以外の受動部品や、部品配置などの情報は、配置配線などの実装設計の段階で始めて揃う情報のため、その段階で基板構成が評価できても、対策が取り難く、効果が少ないという問題を有することになる。
【０００７】
一方、ビルドアップ基板などに対しては、事例や知識がないため評価できず、ビルドアップ基板の特徴である層ごとの配線効率をシステム上で扱い、設定するのは難しく、また、その方法は述べられていない。
【０００８】
本発明は、上記従来の技術を解決するものであり、構想設計と回路設計の初期段階で揃う情報を基に、ビルドアップ基板に対する構成評価を行うことを可能とするプリント基板評価支援システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この課題を解決するために本発明は、回路設計における基本情報である主要ＩＣ部品間のピンペア数を設定する全部品ピンペア数設定部と、回路規模を類推する回路推論部と、プリント基板のサイズ、層数及び種類を設定する基板サイズ設定部と、前記プリント基板上の配線パラメータを設定する配線パラメータ設定部と、前記プリント基板のサイズ、層数及び種類を評価する評価部とで構成することで、ビルドアップ基板に対しても、基板構成を評価できるようになる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１を用いて説明する。
【００１１】
まず、回路設計の初期段階で揃う基本情報と、類推する最終回路情報とを分ける。前者を情報１群、後者を情報２群とする。そして、評価したい情報として、情報３群、経験的に分かっている各利用パラメータを情報４群とする。それぞれ、整理すると表１のようになる。
【００１２】
【表１】
【００１３】
そこで、本発明では、情報１群により、情報２群を類推し、その回路規模から、情報３群の情報が、実装設計（配置配線設計）として妥当であるかを評価する。
【００１４】
以下、図１の各ブロックを説明しながら、本発明の評価の流れを説明する。
【００１５】
設計基準設定部１０では、上記の情報３群の箔幅、ビアランド径、クリアランスの情報を入力する。なお、この部分は、ＣＡＤシステムより、それらを読み込むことも可能である。
【００１６】
配線パラメータ設定部１１では、主要ＩＣピンペア数と全部品総ピンペア数の比率、ピンペア数の仮想配線長の比率、仮想配線長と実配線長の比率を入力する。なお、この部分は、データベース、テキスト、ＣＡＤシステムより、それらを読み込むことも可能である。
【００１７】
配線効率パラメータ設定部１２では、配線利用可能面積において、経験的に分かっている冗長面積を除いた配線面積の比率を入力する。なお、この部分は、データベース、テキスト、ＣＡＤシステムより、それらを読み込むことも可能である。
【００１８】
主要ＩＣピンペア数設定部１３では、主要ＩＣピンペア数、主要ＩＣ数を入力する。設計の初期段階では、ブロック図などにより、主要バスや制御信号などを検討しているため、これらの情報は入力可能である。なお、この部分は、ＣＡＤシステムより、それらを読み込むことも可能である。
【００１９】
回路推定部１４では、主要ＩＣピンペア数設定部１３の情報を受け、全部品ピンペア数設定部１５への情報を算出する。算出式は式（１）の通りである。
【００２０】
【数１】
【００２１】
以下、情報の括りを明確にするため、情報１群をＡ＋数字、情報２群をＢ＋数字、情報３群をＣ＋数字、情報４群をＰ＋数字で表すことにする。基板層数はＮとする。
【００２２】
全部品ピンペア数設定部１５では、回路推定部１４にて算出された値が入力される。回路設計完了後には、この情報は決まるため、その時点で、改めて値を入力して、推論の精度を向上させられるようにする。なお、この部分は、ＣＡＤシステムより、それらを読み込むことも可能である。
【００２３】
配線面積算出部１６では、全部品ピンペア数設定部１５の情報を受け、配線占有面積を算出する。算出式は式（２）の通りである。まず、仮想配線長を算出する。
【００２４】
【数２】
【００２５】
次に式（３）に基づいて実配線長を算出する。
【００２６】
【数３】
【００２７】
次に式（４）に基づいてビア数を算出する。
【００２８】
【数４】
【００２９】
その後、箔占有面積、ビア占有面積を算出し、配線占有面積を算出する。なお、簡略化のため、ビアを１種類とした。複数のビア種類がある場合は、式（５）の右辺の第２項を変更することで、貫通ビア、ＩＶＨ、ＢＶＨが扱えるようになる。
【００３０】
【数５】
【００３１】
基板サイズ設定部１７では、基板サイズ横、縦、基板種類、総数の情報を入力する。なお、ＣＡＤシステムより、それらを読み込むことが可能である。なお、ここでは、配線禁止域などの情報は、簡略化のため省いたが、加味して良いことは言うまでもない。
【００３２】
配線可能面積算出部１８では、基板サイズ設定部１７の情報を受け、配線可能面積を算出する。算出式は式（６）の通りである。
【００３３】
【数６】
【００３４】
ここで、部品実装面積は式（７）のように算出する。
【００３５】
【数７】
【００３６】
なお、主要ＩＣ数や各ＩＣの部品面積は、すでに入手可能なため、上記の右辺の第１項は、実際の主要ＩＣ部品面積の合計値を利用しても良い。評価部１９では、配線占有面積算出部１６の結果Ｍ１と、配線可能面積算出部１８の結果Ｍ２を比較して、基板構成を評価する。たとえば、Ｍ１＞Ｍ２の場合、ビルドアップ層を増やすか、基板面積を広げる必要がある。
【００３７】
【発明の効果】
以上のように、本発明によれば、構想設計と回路設計の初期段階で、ビルドアップ基板に対して、基板構成を評価する事ができるという有利な効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るブロック図
【図２】本発明の実施の形態に係るブロック図
【図３】本発明の実施の形態に係る層別配線効率パラメータを示す図
【符号の説明】
１０ 設計基準設定部
１１ 配線パラメータ設定部
１２ 配線効率パラメータ設定部
１３ 主要ＩＣピンペア数設定部
１４ 回路推定部
１５ 全部品ピンペア数設定部
１６ 配線面積算出部
１７ 基板サイズ設定部
１８ 配線可能面積算出部
１９ 評価部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a printed circuit board evaluation support system for evaluating a required printed circuit board configuration from basic circuit information in an initial stage of concept design and circuit design in a printed circuit board used in an electronic device.
[0002]
[Prior art]
As methods for evaluating the configuration of a conventional printed circuit board, the inventions described in Patent Literature 1 and Patent Literature 2 are known.
[0003]
Patent Document 1 discloses a technique for evaluating the board area and the number of layers based on the correlation between the pin density, the number of board layers, and the component area based on the total number of terminal pins on the printed circuit board and the sum of the component mounting areas. Japanese Patent Application Laid-Open No. H11-163,1992 discloses a technique of accumulating design examples as a knowledge base, calculating a wiring capacity (area) from a printed circuit board design specification (layer configuration and design standard) and a component arrangement state, and indexing the calculated wiring capacity (area). There is disclosure.
[0004]
[Patent Document 1]
JP 2000-090140 A [Patent Document 2]
Japanese Patent No. 2576785 [0005]
[Problems to be solved by the invention]
In this method of evaluating a printed circuit board configuration, it is required to evaluate the printed circuit board configuration as early as possible in order to eliminate regression due to design review. Further, as the functionality of a product increases, a build-up board is newly used, and it is also required to evaluate a configuration of the build-up board.
[0006]
However, according to the conventional technology, information such as passive components other than the main IC components and component placement is obtained only at the stage of mounting design such as placement and wiring, so even if the board configuration can be evaluated at that stage, measures are taken. However, there is a problem that it is difficult to obtain the effect and the effect is small.
[0007]
On the other hand, build-up boards cannot be evaluated because there is no case or knowledge, and it is difficult to handle and set the wiring efficiency for each layer, which is a feature of build-up boards, in the system. Not stated.
[0008]
The present invention solves the above-mentioned conventional technology, and provides a printed circuit board evaluation support system that can perform a configuration evaluation on a build-up board based on information that is prepared at an early stage of concept design and circuit design. The purpose is to do.
[0009]
[Means for Solving the Problems]
In order to solve this problem, the present invention provides a total component pin pair number setting unit that sets the number of pin pairs between main IC components, which is basic information in circuit design, a circuit inference unit that estimates a circuit scale, and a size of a printed circuit board. A board size setting unit for setting the number and types of layers, a wiring parameter setting unit for setting wiring parameters on the printed circuit board, and an evaluation unit for evaluating the size, number of layers and type of the printed circuit board. Thus, the board configuration can be evaluated even for the build-up board.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to FIG.
[0011]
First, basic information prepared in the initial stage of circuit design and final circuit information to be inferred are separated. The former is a group of information, and the latter is a group of information 2. Then, as information to be evaluated, three groups of information, and each usage parameter known empirically are defined as four groups of information. Table 1 summarizes each.
[0012]
[Table 1]
[0013]
Therefore, in the present invention, the information 2 group is inferred from the information 1 group, and it is evaluated from the circuit scale whether the information of the information 3 group is appropriate as a packaging design (placement and wiring design).
[0014]
Hereinafter, the flow of evaluation of the present invention will be described while explaining each block in FIG.
[0015]
In the design standard setting unit 10, information on the foil width, via land diameter, and clearance of the above three information groups is input. This part can also be read from the CAD system.
[0016]
The wiring parameter setting unit 11 inputs the ratio of the number of main IC pin pairs to the total number of pin pairs of all components, the ratio of the number of pin pairs to the virtual wiring length, and the ratio of the virtual wiring length to the actual wiring length. This part can be read from a database, a text, or a CAD system.
[0017]
In the wiring efficiency parameter setting unit 12, the ratio of the wiring area excluding the redundant area which is empirically known is input in the wiring available area. This part can be read from a database, a text, or a CAD system.
[0018]
The main IC pin pair number setting unit 13 inputs the number of main IC pin pairs and the number of main ICs. In the initial stage of design, the main buses and control signals are examined by using a block diagram or the like, so that such information can be input. This part can also be read from the CAD system.
[0019]
The circuit estimating unit 14 receives information from the main IC pin pair number setting unit 13 and calculates information to the all component pin pair number setting unit 15. The calculation formula is as shown in formula (1).
[0020]
(Equation 1)
[0021]
Hereinafter, in order to clarify the grouping of information, the first group of information is represented by A + numerical, the second group of information is represented by B + numerical, the third group of information is represented by C + numerical, and the fourth group of information is represented by P + numerical. The number of substrate layers is N.
[0022]
The value calculated by the circuit estimating unit 14 is input to the all component pin pair number setting unit 15. After the circuit design is completed, this information is determined. At that time, a new value is input so that the accuracy of the inference can be improved. This part can also be read from the CAD system.
[0023]
The wiring area calculation unit 16 receives the information from the total component pin pair number setting unit 15 and calculates the wiring occupation area. The calculation formula is as shown in formula (2). First, the virtual wiring length is calculated.
[0024]
(Equation 2)
[0025]
Next, the actual wiring length is calculated based on Expression (3).
[0026]
[Equation 3]
[0027]
Next, the number of vias is calculated based on equation (4).
[0028]
(Equation 4)
[0029]
After that, the area occupied by the foil and the area occupied by the via is calculated, and the area occupied by the wiring is calculated. For simplicity, one type of via was used. When there are a plurality of via types, by changing the second term on the right side of Expression (5), through vias, IVH, and BVH can be handled.
[0030]
(Equation 5)
[0031]
In the board size setting section 17, information on the board size (horizontal, vertical, board type, and total number) is input. Note that these can be read from the CAD system. Here, the information such as the wiring prohibited area is omitted for simplification, but it goes without saying that it may be added.
[0032]
The wirable area calculation unit 18 receives the information from the board size setting unit 17 and calculates the wirable area. The calculation formula is as shown in formula (6).
[0033]
(Equation 6)
[0034]
Here, the component mounting area is calculated as in equation (7).
[0035]
(Equation 7)
[0036]
Since the number of main ICs and the component area of each IC are already available, the first term on the right side may use the total value of the actual main IC component areas. The evaluation unit 19 compares the result M1 of the wiring occupied area calculation unit 16 with the result M2 of the wirable area calculation unit 18 to evaluate the board configuration. For example, when M1> M2, it is necessary to increase the build-up layer or increase the substrate area.
[0037]
【The invention's effect】
As described above, according to the present invention, the advantageous effect that the board configuration can be evaluated for the build-up board at the initial stage of the concept design and the circuit design.
[Brief description of the drawings]
FIG. 1 is a block diagram according to an embodiment of the present invention. FIG. 2 is a block diagram according to an embodiment of the present invention. FIG. 3 is a diagram showing layer-by-layer wiring efficiency parameters according to the embodiment of the present invention. Description]
Reference Signs List 10 Design standard setting unit 11 Wiring parameter setting unit 12 Wiring efficiency parameter setting unit 13 Main IC pin pair number setting unit 14 Circuit estimation unit 15 Total component pin pair number setting unit 16 Wiring area calculation unit 17 Board size setting unit 18 Wiring available area calculation unit 19 Evaluation Department
