JP2004228535A - 半導体素子収納用パッケージおよび半導体装置 - Google Patents
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Abstract
【課題】リードピンを接合材を介して平板部の貫通穴に接合した入出力端子において、リードピンの周囲の平板部に発生するクラックを抑制すること。
【解決手段】半導体素子収納用パッケージは、半導体素子Aが載置される載置部1aを有する基体1と、載置部1aを囲繞するように取着され、側部に複数の貫通孔2aが形成された金属製の枠体2と、セラミックスからなる平板状の入出力端子3とを具備しており、入出力端子3は、貫通孔2aよりも直径が小さい貫通穴7がその中心軸を貫通孔2aの中心軸とそれぞれ一致させるようにして複数形成された平板部3aと、貫通穴7の他主面側開口の周囲にそれぞれ設けられた環状の金属層3a−Bと、この金属層3a−Bに接合された金属製の環状部材5と、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面に接合されたリードピン4とからなる。
【選択図】 図2
【解決手段】半導体素子収納用パッケージは、半導体素子Aが載置される載置部1aを有する基体1と、載置部1aを囲繞するように取着され、側部に複数の貫通孔2aが形成された金属製の枠体2と、セラミックスからなる平板状の入出力端子3とを具備しており、入出力端子3は、貫通孔2aよりも直径が小さい貫通穴7がその中心軸を貫通孔2aの中心軸とそれぞれ一致させるようにして複数形成された平板部3aと、貫通穴7の他主面側開口の周囲にそれぞれ設けられた環状の金属層3a−Bと、この金属層3a−Bに接合された金属製の環状部材5と、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面に接合されたリードピン4とからなる。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、FET(Field Effect Transistor:電界効果型トランジスタ)等の半導体素子を収納するための半導体素子収納用パッケージおよび半導体装置に関する。
【0002】
【従来の技術】
従来、マイクロ波帯域やミリ波帯域の高周波信号により作動するFET等の半導体素子を収納するための半導体素子収納用パッケージ(以下、パッケージともいう)には、大電力を入力したり、半導体素子と外部電気装置との高周波信号の入出力を行うためのリードピンを有する入出力端子が設けられている。このパッケージの平面図を図3に示し、パッケージに用いられる入出力端子の拡大断面図を図4に示す。同図において、101は基体、102は枠体、103は入出力端子、Aは半導体素子を示す。これら基体101、枠体102、入出力端子103とで、半導体素子Aを内部に収容するためのパッケージが基本的に構成されている。
【0003】
基体101は、鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)合金等の金属材料から成り、上側主面に半導体素子Aを載置する載置部101aを有している。載置部101aには半導体素子Aが金(Au)−シリコン(Si)ロウ材等の接着剤により接着固定される。
【0004】
枠体102は、基体101の上側主面に載置部101aを囲繞するように銀(Ag)ロウ等のロウ材で接合されており、Fe−Ni−Co合金やFe−Ni合金等の金属材料から成る。
【0005】
枠体102は、図3に示すように、側部に複数の貫通孔102aが形成されている。そして、貫通穴107がその中心軸を貫通孔102aの中心軸とそれぞれ一致させるようにして複数形成されたセラミックスからなる平板状の入出力端子103が、枠体102の側部の外側面側にAgロウ等のロウ材で接合されている。
【0006】
この入出力端子103は、アルミナ(Al2O3)質焼結体,窒化アルミニウム(AlN)質焼結体,ムライト(3Al2O3・2SiO2)質焼結体等のセラミックスから成る平板部103aと各貫通穴107に挿着されたリードピン104とから構成されている。また、入出力端子103の枠体102に接合される側の主面にはモリブデン(Mo)−マンガン(Mn),W等から成る金属ペーストを焼結したメタライズ層が形成されており、このメタライズ層が枠体102にAgロウ等のロウ材で接合されている。
【0007】
また、図4に示すように、平板部103aの貫通穴107は内面にメタライズ層が形成されており、この内面にリードピン104がそれぞれAgからなる接合材を介して接合されている。なお、図4(a)は従来のパッケージにおける入出力端子103部分の要部拡大図、(b)は(a)の入出力端子103のB方向から見た側面図である。
【0008】
リードピン104は、Fe−Ni−Co合金等の金属材料から成り、貫通孔102aを挿通して枠体102の内外を電気的に導通するように貫通穴107に取着され、半導体素子Aと外部電気装置とを電気的に接続する導電路として機能する。
【0009】
このようなパッケージは、基体101の載置部101aに半導体素子Aが接着固定され、半導体素子Aの電極がボンディングワイヤを介してリードピン104に接続された後、枠体102の上面に蓋体(図示せず)が取着され、基体101と枠体102と入出力端子103と蓋体とから成る容器内部に、半導体素子Aが気密に収容された最終製品としての半導体装置となる。そして、この半導体装置は、リードピン104を外部電気装置に電気的に接続することにより、例えば半導体素子AがFETの場合、外部電気装置から供給される電力により半導体素子Aを作動させて外部から入力される大容量の情報を高速で処理し外部に出力するものであり、通信分野等に多用されている。
【0010】
【特許文献1】
特公平7−58742号公報(第2頁、第2図)
【0011】
【発明が解決しようとする課題】
しかしながら、上記従来のパッケージにおいては、リードピン104を貫通穴107に接合する際、リードピン104の中心軸と貫通穴107の中心軸とがずれて接合され易く、これにより接合材と平板部103aとの熱膨張係数の差に起因する応力の大きさがリードピン104の周囲でばらつくことによって平板部103aの貫通穴107の周囲に応力が発生し、その結果、パッケージの気密性が損なわれて湿気が内部に浸入し、半導体素子が正常に作動しなくなるといった不具合が発生していた。
【0012】
そこで、対策として図5に示すように、鍔部Bを有するリードピン104を平板部103aに接合することが提案されている。このリードピン104は、貫通穴107の内面にロウ付けされるとともに、鍔部Bが平板部103aの貫通穴107の開口の周囲にロウ付けされる。これにより、平板部103aの貫通穴107の周囲にクラックが生じるのを抑制することができる。即ち、従来は、リードピン104の周囲に引張り応力が作用し、小さな応力で平板部103aの貫通穴107の周囲にクラックを発生させていたのに対して、鍔部Bを形成することによりリードピン104と平板部103aとの接合面積が大きくなって応力を分散することができ、その結果、リードピン104を貫通穴107に接合する際に平板部103aの貫通穴107の周囲に発生するクラックを効果的に抑制ことができる。
【0013】
ところが、鍔部Bとリードピン104とは一体となっているために、リードピン104を外部電気装置に接続する際にリードピン104が多少変形すると、その応力が鍔部Bと平板部103aとの接合部に極度に集中し易くなり、依然として平板部103aにクラックを生じるという問題点を有していた。
【0014】
従って、本発明は上記従来の問題点に鑑み完成されたものであり、その目的は、リードピンを枠体の側部にセラミックスからなる平板部を介して取着したときに、リードピンの周囲に発生する応力を抑制して平板部にクラックが生じるのを防止し、気密性に優れるとともに半導体素子を長期にわたり正常かつ安定に作動させ得る半導体素子収納用パッケージおよび半導体装置とすることにある。
【0015】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有する四角平板状の基体と、該基体の上面に前記載置部を囲繞するように取着され、側部に複数の貫通孔が形成された長方形状の金属製の枠体と、該枠体の内外を電気的に導通するようにリードピンが接合された、一主面が前記側部の外側面側に接合されたセラミックスからなる平板状の入出力端子とを具備している半導体素子収納用パッケージにおいて、前記入出力端子は、内面にメタライズ層を有するとともに前記貫通孔よりも直径が小さい貫通穴がその中心軸を前記貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、前記貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、該金属層に接合された金属製の環状部材と、該環状部材、前記貫通穴および前記貫通孔を挿通して前記環状部材および前記貫通穴のそれぞれの内面に接合されたリードピンとからなることを特徴とする。
【0016】
本発明の半導体素子収納用パッケージは、入出力端子が、内面にメタライズ層を有するとともに貫通孔よりも直径が小さい貫通穴がその中心軸を貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、この金属層に接合された金属製の環状部材と、この環状部材、貫通穴および貫通孔を挿通して環状部材および貫通穴のそれぞれの内面に接合されたリードピンとからなることから、リードピンが貫通穴の内面だけでなく環状部材を介して平板部と接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴の周囲にクラックが生じるのを有効に抑制できる。
【0017】
また、リードピンと環状部材、および環状部材と平板部とが接合材を介して接合されているため、リードピンを外部電気装置に接続した際にリードピンが変形したとしても、その応力をリードピンと環状部材と間の接合材および環状部材と平板部との間の接合材が吸収することができ、環状部材と平板部との接合部に応力が集中するのを効果的に抑制することもできる。
【0018】
本発明の半導体素子収納用パッケージにおいて、好ましくは、前記環状部材は、外径が前記リードピンの直径の3乃至5倍であり、厚さが前記平板部の厚さの1/4乃至1/2倍であることを特徴とする。
【0019】
本発明の半導体素子収納用パッケージは、環状部材の外径がリードピンの直径の3乃至5倍であり、厚さが平板部の厚さの1/4乃至1/2倍であることにより、環状部材と平板部との接合面積を適度に大きくしてこの接合部に加わる応力を分散することができる。また、環状部材が適度に薄いことにより環状部材が歪み難くなって環状部材の歪みによる応力が生じるのを抑制することができる。これらの結果、平板部にクラックが発生するのをより効果的に抑制できる。
【0020】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記入出力端子に電気的に接続された半導体素子と、前記枠体の上面に取着された蓋体とを具備したことを特徴とする。
【0021】
本発明の半導体装置は、上記の構成により、上記半導体素子収納用パッケージを用いた気密性に優れるものとなり、半導体素子を長期にわたり正常かつ安定に作動させ得るものとなる。
【0022】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図1は本発明のパッケージについて実施の形態の例を示す平面図であり、図2(a)は図1のパッケージにおける入出力端子部分の要部拡大図であり、(b)は(a)の入出力端子のA方向から見た側面図である。
【0023】
本発明の基体1は、その上側主面にFET等の半導体素子Aが載置される載置部1aを有し、四角平板状の形状である。この基体1は、Fe−Ni−Co合金やCu−W等の金属材料、あるいはAl2O3質焼結体,AlN質焼結体,3Al2O3・2SiO2質焼結体等のセラミックスから成る。金属材料から成る場合、例えば、Fe−Ni−Co合金のインゴット(塊)に圧延加工や打ち抜き加工等の従来周知の金属加工法を施すことによって所定の形状に製作される。一方、セラミックスから成る場合、その原料粉末に適当な有機バインダや溶剤等を添加混合しスラリー状と成し、このスラリーをドクターブレード法やカレンダーロール法によってセラミックグリーンシートとし、しかる後、セラミックグリーンシートに適当な打ち抜き加工を施し、これにMo−Mn,W等からなる金属ペーストを周知のスクリーン印刷法により印刷してメタライズ層となる導体パターンを形成し、次いでこのように加工されたセラミックグリーンシートを複数枚積層して、個々の製品となるサイズに切断した後、焼成することによって作製される。
【0024】
なお、基体1が金属材料から成る場合、その表面に耐蝕性に優れかつ接合材との濡れ性に優れる金属、具体的には厚さ0.5〜9μmのNi層と厚さ0.5〜5μmのAu層をめっき法により順次被着しておくのがよく、基体1が酸化腐蝕するのを有効に防止できるとともに、基体1の上側主面の載置部1aに半導体素子Aを強固に接着固定することができる。一方、基体1がセラミックスから成る場合、半導体素子Aを載置する載置部1aに予め形成されたメタライズ層上に耐蝕性に優れかつロウ材との濡れ性に優れる金属、具体的には厚さ0.5〜9μmのNi層と厚さ0.5〜5μmのAu層をめっき法により順次被着しておくのがよく、基体1の上側主面の載置部1aに半導体素子Aを強固に接着固定することができる。
【0025】
枠体2は、基体1の上側主面に載置部1aを囲繞するようにAgロウ等で接合することにより取着された、側部に複数の貫通孔2aが形成された平面視形状が四角形状のものである。この枠体2は、Fe−Ni−Co合金やCu−W等の金属から成り、Fe−Ni−Co合金等のインゴットをプレス加工により所定の枠状となすことによって製作される。
【0026】
本発明の入出力端子3は、内面にメタライズ層を有するとともに貫通孔2aよりも直径が小さい貫通穴7がその中心軸を貫通孔2aの中心軸とそれぞれ一致させるようにして複数形成された、一主面が枠体2の側部の外側面側に接合されたセラミックスからなる平板部3aと、この平板部3aの貫通穴7の外側開口3a−Aの周囲にそれぞれ形成された環状の金属層3a−Bと、この金属層3a−Bに接合された金属製の環状部材5と、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面に接合されたリードピン4とを具備する。
【0027】
入出力端子3の平板部3aは、Al2O3質焼結体,AlN質焼結体,3Al2O3・2SiO2質焼結体等のセラミックスから成り、剛性や寸法安定性をバランスよく有しているという観点から、Al2O3質焼結体から成るのがよい。
【0028】
平板部3aは、長さが、半導体素子Aの仕様および寸法に応じて適宜設定されるが、具体的には10〜30mm程度のものであり、図2に示すようにリードピン4を挿入するための貫通穴7を有している。貫通穴7の内面にはリードピン4との接合を行なうためにMo−Mn,W等から成る金属ペーストを焼結したメタライズ層が形成されている。また、枠体2に接合する側の主面(接合面)にもMo−Mn,W等から成る金属ペーストを焼結したメタライズ層3a−Cがあらかじめ形成され、枠体2の外面にAgロウ(BAg−8:JIS Z 3261)等の接合材で接合される。
【0029】
平板部3aは、枠体2に接合する際に熱膨張係数差により発生する応力をより小さくして効果的に平板部3aの接合時におけるクラックや割れの発生を抑制するという観点から、枠体2と熱膨張係数が近いことが好ましい。例えば、平板部3aがAl2O3質焼結体(熱膨張係数が7×10−6〜8×10−6/℃)から成る場合、枠体2をFe−Ni−Co合金(熱膨張係数が10×10−6〜11×10−6/℃)とすることにより、これらの熱膨張係数が近似し、平板部3aに発生するクラックや割れを有効に抑制することができる。
【0030】
また、平板部3aは、図2に示すように、平板部3aの他主面側開口3a−A(平板部3aの枠体2との接合面に対向する面側の開口)の周囲に環状の金属層3a−Bが形成されている。金属層3a−Bは、平板部3aの他主面上にMo−Mn,W等から成る金属ペーストを印刷塗布して焼結したメタライズ層からなり、環状部材5を強固に接合するためのものである。
【0031】
また、環状部材5は、Fe−Ni−Co合金やCu−W等の金属からなり、金属層3a−BにAg等の接合材により接合される。そして、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面にFe−Ni−Co合金等の金属からなるリードピン4が接合されることによって入出力端子3となる。
【0032】
このような構成により、リードピン4が貫通穴7の内面だけでなく環状部材5を介して平板部3aと接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴7の周囲にクラックが生じるのを有効に抑制でき、また、リードピン4と環状部材5、および環状部材5と平板部3aとが接合材を介して接合されているため、リードピン4を外部電気装置に接続した際にリードピン4が変形したとしても、その応力をリードピン4と環状部材5と間の接合材および環状部材5と平板部3aとの間の接合材が吸収することができ、環状部材5と平板部3aとの接合部に応力が集中するのを効果的に抑制することもできる。
【0033】
環状部材5と金属層3a−B、環状部材5とリードピン4および貫通穴7の内面とリードピン4とを接合する接合材6は、入出力端子3と枠体2とを接合する接合材の融点よりも高いものが用いられる。これにより、リードピン4を環状部材5とともに平板部3aに位置合わせして接合材6により接合して入出力端子3を作製した後、この入出力端子3を接合材6よりも融点の低い接合材を用いて接合することにより、接合材6が溶融することはないのでリードピン4の位置を精度良く維持することができる。入出力端子3を接合する接合材がリーとピン4と貫通穴7との間の接合材6中に浸入することもないので接合材6の物性を変化させることもない。
【0034】
このような接合材6としては、例えば、入出力端子3と枠体2とを接合する接合材がAgロウ(JIS Z 3261、融点620〜780℃)の場合、Agからなる接合材(融点960℃)を用いるのがよい。また、Agは適度な軟らかさを有しているので応力を吸収する効果においても非常に優れている。
【0035】
環状部材5は、外形がリードピン4の直径の3乃至5倍とするのが好ましい。3倍未満の場合、環状部材5と平板部3aとの接合面積が小さくなり、応力を分散する効果が小さくなる。また、5倍を超える場合、環状部材5が変形し易くなり、環状部材5の変形により環状部材5と平板部3aとの接合部に応力が集中する部分が生じ、平板部3aにクラックが発生し易くなる。
【0036】
さらに、環状部材5の厚さは平板部3aの厚さの1/4乃至1/2倍とするのが好ましい。1/4未満では、環状部材5が接合時の加熱によって容易に軟化するために、環状部材5が平板部3aに対しておよぼす圧縮応力の大きさが小さくなって環状部材5と平板部3aとの接合部に応力を分散することができ難くなり、その結果、貫通穴7の周囲におけるクラックの発生を抑える効果が小さくる。また、1/2倍を超えると、その剛性が高くなって変形し難くなり、環状部材5に接合時の加熱に起因する歪みが発生したときに、その歪みを問題のない大きさとなるまで緩和することができず、その歪みによって環状部材5と平板部3aとの接合部に応力が集中する部分が生じ、平板部3aにクラックが発生し易くなる。
【0037】
また、環状部材5の内径をA、貫通穴7の径をBとしたときに、A≧Bであるのがよい。特に、リードピン4と環状部材5との間の接合材6の体積を大きくするという観点からは、A>Bがよい。これにより、リードピン4と環状部材5との間の接合材6の応力を吸収する効果が大きくなり、リードピン4と環状部材5との接合部に応力が発生するのをより効果的に抑制することができる。
【0038】
このようなパッケージは、基体1の載置部1aに半導体素子Aが接着固定され、半導体素子Aの電極がボンディングワイヤを介してリード端子4に接続され、しかる後、枠体2の上面に金属やセラミックス等からなる蓋体がシーム溶接等により取着されることにより、基体1と枠体2と入出力端子3と蓋体とから成る容器内部に半導体素子Aを気密に収容する最終製品としての半導体装置となる。
【0039】
そして、リード端子4の枠体2外側の部位を外部電気装置に電気的に接続することにより、半導体素子Aと外部電気装置との間で高周波信号の授受が可能となる。
【0040】
かくして、本発明の半導体装置は、外部電気装置から供給される電力により半導体素子Aを作動させて外部から入力される大容量の情報を高速で処理し外部に出力するものとなり、通信分野等に使用可能なものとなる。
【0041】
【実施例】
本発明の半導体素子収納用パッケージの実施例を以下に説明する。
【0042】
(実施例1)
まず、従来構成の入出力端子3を評価するためのサンプルとして、外形寸法が縦20mm×横20mm×高さ1mmの基体1を60個作製し、この基体1の各上面に縦20mm×横20mm×高さ9mm、幅1mmの枠体2をAgロウにより接合した。枠体2にはそれぞれの対向する二つの側部に直径が1mmの貫通孔2aを横一列にそれぞれ5個ずつ設けた。
【0043】
また、アルミナセラミックスから成り縦3mm×横20mm×厚さ1mmで横一列に直径が0.75mmのリードピン4挿着用の貫通穴7を5個形成したものを作製し、貫通穴7の内面にWからなるメタライズ層を15μmの厚さで被着するとともに、枠体2へ接合する主面にWからなるメタライズ層3a−Cを10μmの厚さで形成し、さらに貫通穴7の外側開口3a−Aの周囲に外径が3mmの環状の金属層3a−Bを形成した平板部3aを120個作製した。
【0044】
また、直径が0.6mmのFe−Ni−Co合金からなる長さが10mmのリードピン4を600本作製した。
【0045】
そして、内径が0.75mmで7種の外径(表1参照)を有する環状部材5を各40個ずつ計280個作製し、銀からなる接合材6を介して960℃の還元雰囲気下でリードピン4を貫通穴7に接合すると同時にそれぞれの外径の環状部材5を同一の接合材6を介して貫通穴7の外側開口3a−Aの周囲の金属層3a−B上に接合し、7種類の外径の環状部材5を有する計56個の入出力端子3を得た。
【0046】
このとき、従来発生していた平板部3aのクラックをより顕著なものとするために、リードピン4の接合に際しては全ての貫通穴7において、リードピン4中心軸を貫通穴7の中心軸から0.1mm水平方向にずらして接合した。なお、環状部材5の中心軸は貫通穴7の中心軸と一致させた。
【0047】
次いで、基体1の対向する二つの側部の貫通孔2aにリードピン4を挿通して上記の入出力端子3をAgロウを介しておよそ800℃の還元雰囲気下で接合し、環状部材5の7種の外径に対して4個(リードピン数は計40本)ずつ計28個の基体1を作製した(試料1〜7)。
【0048】
また、比較例として、環状部材5を用いず、また、金属層3a−Bも形成していない従来の基体1についても本発明の接合条件を用いて4個(リードピン数は計40本)作製した。
【0049】
このようにして作製した試料について、クラックの発生状態を浸透探傷用浸透液(「スーパーチェック」マークテック株式会社製)に浸漬した。クラックが発生している場合、この液の浸透によってクラックの発生している部位が赤く着色するので、試料を観察することによってクラックの有無を判定した。
【0050】
なお、本発明の各試料については平板部3aの内部におけるクラックの発生状態を確認するため、平板部3aをリードピン4や環状部材5とともに表面から研摩することによって平板部3aの断面を出してから浸透探傷用浸透液でクラックの有無をチェックした。その結果を表1に示す。
【0051】
【表1】
【0052】
表1の結果より、環状部材5のない比較例ではクラック発生率が高いのに対し、本発明の環状部材5を有する試料No.1〜7は不良率がより低く、特に環状部材5の外径がリードピン4の直径の3乃至5倍(試料No.2〜6)では平板部3aにクラックの発生が無く、優れていることが確認できた。
【0053】
(実施例2)
次いで、実施例1で作製した平板部3aの残りを用いて、環状部材5の厚さがクラックに及ぼす影響を評価した。
【0054】
環状部材5の内径を0.75mm、外径を2.5mm、として、7種の厚さの環状部材5(表2参照)を各厚さについて40個ずつ作製し、実施例1と同様にして7種厚みに対して各4個ずつ、計28個の基体1を作製した(試料8〜14)。
【0055】
そして、これらを実施例1と同様に評価した。その結果を表2に示す。
【0056】
【表2】
【0057】
表2より、特に環状部材5の厚さが平板部3aの厚さの1/4〜1/2倍(試料No.9〜13)であれば、クラックの発生を有効に抑えることができることが明らかになった。
【0058】
なお、本発明は上記実施の形態および実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【0059】
また、本発明が光半導体素子収納用パッケージに用いられてもよいことは勿論であり、その場合には枠体2はその側部に光ファイバーが固定される貫通孔が形成された形状となる。
【0060】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有する四角平板状の基体と、この基体の上面に載置部を囲繞するように取着され、側部に複数の貫通孔が形成された長方形状の金属製の枠体と、この枠体の内外を電気的に導通するようにリードピンが接合された、一主面が側部の外側面側に接合されたセラミックスからなる平板状の入出力端子とを具備している半導体素子収納用パッケージにおいて、入出力端子は、内面にメタライズ層を有するとともに貫通孔よりも直径が小さい貫通穴がその中心軸を貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、この金属層に接合された金属製の環状部材と、この環状部材、貫通穴および貫通孔を挿通して環状部材および貫通穴のそれぞれの内面に接合されたリードピンとからなることから、リードピンが貫通穴の内面だけでなく環状部材を介して平板部と接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴の周囲にクラックが生じるのを有効に抑制できる。
【0061】
また、リードピンと環状部材、および環状部材と平板部とが接合材を介して接合されているため、リードピンを外部電気装置に接続した際にリードピンが変形したとしても、その応力をリードピンと環状部材と間の接合材および環状部材と平板部との間の接合材が吸収することができ、環状部材と平板部との接合部に応力が集中するのを効果的に抑制することもできる。
【0062】
本発明の半導体素子収納用パッケージは、環状部材の外径がリードピンの直径の3乃至5倍であり、厚さが平板部の厚さの1/4乃至1/2倍であることにより、環状部材と平板部との接合面積を適度に大きくしてこの接合部に加わる応力を分散することができる。また、環状部材が適度に薄いことにより環状部材が歪み難くなって環状部材の歪みによる応力が生じるのを抑制することができる。これらの結果、平板部にクラックが発生するのをより効果的に抑制できる。
【0063】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、載置部に載置固定されるとともに入出力端子に電気的に接続された半導体素子と、枠体の上面に取着された蓋体とを具備したことにより、上記半導体素子収納用パッケージを用いた気密性に優れるものとなり、半導体素子を長期にわたり正常かつ安定に作動させ得るものとなる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージについて実施の形態の例を示す平面図である。
【図2】(a)は図1の半導体素子収納用パッケージにおける入出力端子の要部拡大図であり、(b)は(a)のA方向から見た側面図である。
【図3】従来の半導体素子収納用パッケージの平面図である。
【図4】(a)は図3の半導体素子収納用パッケージにおける入出力端子の要部拡大図であり、(b)は(a)のB方向から見た側面図である。
【図5】従来の半導体素子収納用パッケージにおける入出力端子の他の例を示す断面図である。
【符号の説明】
1:基体
1a:載置部
2:枠体
2a:貫通孔
3:入出力端子
3a:平板部
3a−A:外側開口
3a−B:金属層
3a−C:メタライズ層
4:リードピン
5:環状部材
6:接合材
7:貫通穴
A:半導体素子
【発明の属する技術分野】
本発明は、FET(Field Effect Transistor:電界効果型トランジスタ)等の半導体素子を収納するための半導体素子収納用パッケージおよび半導体装置に関する。
【0002】
【従来の技術】
従来、マイクロ波帯域やミリ波帯域の高周波信号により作動するFET等の半導体素子を収納するための半導体素子収納用パッケージ(以下、パッケージともいう)には、大電力を入力したり、半導体素子と外部電気装置との高周波信号の入出力を行うためのリードピンを有する入出力端子が設けられている。このパッケージの平面図を図3に示し、パッケージに用いられる入出力端子の拡大断面図を図4に示す。同図において、101は基体、102は枠体、103は入出力端子、Aは半導体素子を示す。これら基体101、枠体102、入出力端子103とで、半導体素子Aを内部に収容するためのパッケージが基本的に構成されている。
【0003】
基体101は、鉄(Fe)−ニッケル(Ni)−コバルト(Co)合金や銅(Cu)−タングステン(W)合金等の金属材料から成り、上側主面に半導体素子Aを載置する載置部101aを有している。載置部101aには半導体素子Aが金(Au)−シリコン(Si)ロウ材等の接着剤により接着固定される。
【0004】
枠体102は、基体101の上側主面に載置部101aを囲繞するように銀(Ag)ロウ等のロウ材で接合されており、Fe−Ni−Co合金やFe−Ni合金等の金属材料から成る。
【0005】
枠体102は、図3に示すように、側部に複数の貫通孔102aが形成されている。そして、貫通穴107がその中心軸を貫通孔102aの中心軸とそれぞれ一致させるようにして複数形成されたセラミックスからなる平板状の入出力端子103が、枠体102の側部の外側面側にAgロウ等のロウ材で接合されている。
【0006】
この入出力端子103は、アルミナ(Al2O3)質焼結体,窒化アルミニウム(AlN)質焼結体,ムライト(3Al2O3・2SiO2)質焼結体等のセラミックスから成る平板部103aと各貫通穴107に挿着されたリードピン104とから構成されている。また、入出力端子103の枠体102に接合される側の主面にはモリブデン(Mo)−マンガン(Mn),W等から成る金属ペーストを焼結したメタライズ層が形成されており、このメタライズ層が枠体102にAgロウ等のロウ材で接合されている。
【0007】
また、図4に示すように、平板部103aの貫通穴107は内面にメタライズ層が形成されており、この内面にリードピン104がそれぞれAgからなる接合材を介して接合されている。なお、図4(a)は従来のパッケージにおける入出力端子103部分の要部拡大図、(b)は(a)の入出力端子103のB方向から見た側面図である。
【0008】
リードピン104は、Fe−Ni−Co合金等の金属材料から成り、貫通孔102aを挿通して枠体102の内外を電気的に導通するように貫通穴107に取着され、半導体素子Aと外部電気装置とを電気的に接続する導電路として機能する。
【0009】
このようなパッケージは、基体101の載置部101aに半導体素子Aが接着固定され、半導体素子Aの電極がボンディングワイヤを介してリードピン104に接続された後、枠体102の上面に蓋体(図示せず)が取着され、基体101と枠体102と入出力端子103と蓋体とから成る容器内部に、半導体素子Aが気密に収容された最終製品としての半導体装置となる。そして、この半導体装置は、リードピン104を外部電気装置に電気的に接続することにより、例えば半導体素子AがFETの場合、外部電気装置から供給される電力により半導体素子Aを作動させて外部から入力される大容量の情報を高速で処理し外部に出力するものであり、通信分野等に多用されている。
【0010】
【特許文献1】
特公平7−58742号公報(第2頁、第2図)
【0011】
【発明が解決しようとする課題】
しかしながら、上記従来のパッケージにおいては、リードピン104を貫通穴107に接合する際、リードピン104の中心軸と貫通穴107の中心軸とがずれて接合され易く、これにより接合材と平板部103aとの熱膨張係数の差に起因する応力の大きさがリードピン104の周囲でばらつくことによって平板部103aの貫通穴107の周囲に応力が発生し、その結果、パッケージの気密性が損なわれて湿気が内部に浸入し、半導体素子が正常に作動しなくなるといった不具合が発生していた。
【0012】
そこで、対策として図5に示すように、鍔部Bを有するリードピン104を平板部103aに接合することが提案されている。このリードピン104は、貫通穴107の内面にロウ付けされるとともに、鍔部Bが平板部103aの貫通穴107の開口の周囲にロウ付けされる。これにより、平板部103aの貫通穴107の周囲にクラックが生じるのを抑制することができる。即ち、従来は、リードピン104の周囲に引張り応力が作用し、小さな応力で平板部103aの貫通穴107の周囲にクラックを発生させていたのに対して、鍔部Bを形成することによりリードピン104と平板部103aとの接合面積が大きくなって応力を分散することができ、その結果、リードピン104を貫通穴107に接合する際に平板部103aの貫通穴107の周囲に発生するクラックを効果的に抑制ことができる。
【0013】
ところが、鍔部Bとリードピン104とは一体となっているために、リードピン104を外部電気装置に接続する際にリードピン104が多少変形すると、その応力が鍔部Bと平板部103aとの接合部に極度に集中し易くなり、依然として平板部103aにクラックを生じるという問題点を有していた。
【0014】
従って、本発明は上記従来の問題点に鑑み完成されたものであり、その目的は、リードピンを枠体の側部にセラミックスからなる平板部を介して取着したときに、リードピンの周囲に発生する応力を抑制して平板部にクラックが生じるのを防止し、気密性に優れるとともに半導体素子を長期にわたり正常かつ安定に作動させ得る半導体素子収納用パッケージおよび半導体装置とすることにある。
【0015】
【課題を解決するための手段】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有する四角平板状の基体と、該基体の上面に前記載置部を囲繞するように取着され、側部に複数の貫通孔が形成された長方形状の金属製の枠体と、該枠体の内外を電気的に導通するようにリードピンが接合された、一主面が前記側部の外側面側に接合されたセラミックスからなる平板状の入出力端子とを具備している半導体素子収納用パッケージにおいて、前記入出力端子は、内面にメタライズ層を有するとともに前記貫通孔よりも直径が小さい貫通穴がその中心軸を前記貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、前記貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、該金属層に接合された金属製の環状部材と、該環状部材、前記貫通穴および前記貫通孔を挿通して前記環状部材および前記貫通穴のそれぞれの内面に接合されたリードピンとからなることを特徴とする。
【0016】
本発明の半導体素子収納用パッケージは、入出力端子が、内面にメタライズ層を有するとともに貫通孔よりも直径が小さい貫通穴がその中心軸を貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、この金属層に接合された金属製の環状部材と、この環状部材、貫通穴および貫通孔を挿通して環状部材および貫通穴のそれぞれの内面に接合されたリードピンとからなることから、リードピンが貫通穴の内面だけでなく環状部材を介して平板部と接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴の周囲にクラックが生じるのを有効に抑制できる。
【0017】
また、リードピンと環状部材、および環状部材と平板部とが接合材を介して接合されているため、リードピンを外部電気装置に接続した際にリードピンが変形したとしても、その応力をリードピンと環状部材と間の接合材および環状部材と平板部との間の接合材が吸収することができ、環状部材と平板部との接合部に応力が集中するのを効果的に抑制することもできる。
【0018】
本発明の半導体素子収納用パッケージにおいて、好ましくは、前記環状部材は、外径が前記リードピンの直径の3乃至5倍であり、厚さが前記平板部の厚さの1/4乃至1/2倍であることを特徴とする。
【0019】
本発明の半導体素子収納用パッケージは、環状部材の外径がリードピンの直径の3乃至5倍であり、厚さが平板部の厚さの1/4乃至1/2倍であることにより、環状部材と平板部との接合面積を適度に大きくしてこの接合部に加わる応力を分散することができる。また、環状部材が適度に薄いことにより環状部材が歪み難くなって環状部材の歪みによる応力が生じるのを抑制することができる。これらの結果、平板部にクラックが発生するのをより効果的に抑制できる。
【0020】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記入出力端子に電気的に接続された半導体素子と、前記枠体の上面に取着された蓋体とを具備したことを特徴とする。
【0021】
本発明の半導体装置は、上記の構成により、上記半導体素子収納用パッケージを用いた気密性に優れるものとなり、半導体素子を長期にわたり正常かつ安定に作動させ得るものとなる。
【0022】
【発明の実施の形態】
本発明の半導体素子収納用パッケージについて以下に詳細に説明する。図1は本発明のパッケージについて実施の形態の例を示す平面図であり、図2(a)は図1のパッケージにおける入出力端子部分の要部拡大図であり、(b)は(a)の入出力端子のA方向から見た側面図である。
【0023】
本発明の基体1は、その上側主面にFET等の半導体素子Aが載置される載置部1aを有し、四角平板状の形状である。この基体1は、Fe−Ni−Co合金やCu−W等の金属材料、あるいはAl2O3質焼結体,AlN質焼結体,3Al2O3・2SiO2質焼結体等のセラミックスから成る。金属材料から成る場合、例えば、Fe−Ni−Co合金のインゴット(塊)に圧延加工や打ち抜き加工等の従来周知の金属加工法を施すことによって所定の形状に製作される。一方、セラミックスから成る場合、その原料粉末に適当な有機バインダや溶剤等を添加混合しスラリー状と成し、このスラリーをドクターブレード法やカレンダーロール法によってセラミックグリーンシートとし、しかる後、セラミックグリーンシートに適当な打ち抜き加工を施し、これにMo−Mn,W等からなる金属ペーストを周知のスクリーン印刷法により印刷してメタライズ層となる導体パターンを形成し、次いでこのように加工されたセラミックグリーンシートを複数枚積層して、個々の製品となるサイズに切断した後、焼成することによって作製される。
【0024】
なお、基体1が金属材料から成る場合、その表面に耐蝕性に優れかつ接合材との濡れ性に優れる金属、具体的には厚さ0.5〜9μmのNi層と厚さ0.5〜5μmのAu層をめっき法により順次被着しておくのがよく、基体1が酸化腐蝕するのを有効に防止できるとともに、基体1の上側主面の載置部1aに半導体素子Aを強固に接着固定することができる。一方、基体1がセラミックスから成る場合、半導体素子Aを載置する載置部1aに予め形成されたメタライズ層上に耐蝕性に優れかつロウ材との濡れ性に優れる金属、具体的には厚さ0.5〜9μmのNi層と厚さ0.5〜5μmのAu層をめっき法により順次被着しておくのがよく、基体1の上側主面の載置部1aに半導体素子Aを強固に接着固定することができる。
【0025】
枠体2は、基体1の上側主面に載置部1aを囲繞するようにAgロウ等で接合することにより取着された、側部に複数の貫通孔2aが形成された平面視形状が四角形状のものである。この枠体2は、Fe−Ni−Co合金やCu−W等の金属から成り、Fe−Ni−Co合金等のインゴットをプレス加工により所定の枠状となすことによって製作される。
【0026】
本発明の入出力端子3は、内面にメタライズ層を有するとともに貫通孔2aよりも直径が小さい貫通穴7がその中心軸を貫通孔2aの中心軸とそれぞれ一致させるようにして複数形成された、一主面が枠体2の側部の外側面側に接合されたセラミックスからなる平板部3aと、この平板部3aの貫通穴7の外側開口3a−Aの周囲にそれぞれ形成された環状の金属層3a−Bと、この金属層3a−Bに接合された金属製の環状部材5と、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面に接合されたリードピン4とを具備する。
【0027】
入出力端子3の平板部3aは、Al2O3質焼結体,AlN質焼結体,3Al2O3・2SiO2質焼結体等のセラミックスから成り、剛性や寸法安定性をバランスよく有しているという観点から、Al2O3質焼結体から成るのがよい。
【0028】
平板部3aは、長さが、半導体素子Aの仕様および寸法に応じて適宜設定されるが、具体的には10〜30mm程度のものであり、図2に示すようにリードピン4を挿入するための貫通穴7を有している。貫通穴7の内面にはリードピン4との接合を行なうためにMo−Mn,W等から成る金属ペーストを焼結したメタライズ層が形成されている。また、枠体2に接合する側の主面(接合面)にもMo−Mn,W等から成る金属ペーストを焼結したメタライズ層3a−Cがあらかじめ形成され、枠体2の外面にAgロウ(BAg−8:JIS Z 3261)等の接合材で接合される。
【0029】
平板部3aは、枠体2に接合する際に熱膨張係数差により発生する応力をより小さくして効果的に平板部3aの接合時におけるクラックや割れの発生を抑制するという観点から、枠体2と熱膨張係数が近いことが好ましい。例えば、平板部3aがAl2O3質焼結体(熱膨張係数が7×10−6〜8×10−6/℃)から成る場合、枠体2をFe−Ni−Co合金(熱膨張係数が10×10−6〜11×10−6/℃)とすることにより、これらの熱膨張係数が近似し、平板部3aに発生するクラックや割れを有効に抑制することができる。
【0030】
また、平板部3aは、図2に示すように、平板部3aの他主面側開口3a−A(平板部3aの枠体2との接合面に対向する面側の開口)の周囲に環状の金属層3a−Bが形成されている。金属層3a−Bは、平板部3aの他主面上にMo−Mn,W等から成る金属ペーストを印刷塗布して焼結したメタライズ層からなり、環状部材5を強固に接合するためのものである。
【0031】
また、環状部材5は、Fe−Ni−Co合金やCu−W等の金属からなり、金属層3a−BにAg等の接合材により接合される。そして、この環状部材5、貫通穴7および貫通孔2aを挿通して環状部材5および貫通穴7のそれぞれの内面にFe−Ni−Co合金等の金属からなるリードピン4が接合されることによって入出力端子3となる。
【0032】
このような構成により、リードピン4が貫通穴7の内面だけでなく環状部材5を介して平板部3aと接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴7の周囲にクラックが生じるのを有効に抑制でき、また、リードピン4と環状部材5、および環状部材5と平板部3aとが接合材を介して接合されているため、リードピン4を外部電気装置に接続した際にリードピン4が変形したとしても、その応力をリードピン4と環状部材5と間の接合材および環状部材5と平板部3aとの間の接合材が吸収することができ、環状部材5と平板部3aとの接合部に応力が集中するのを効果的に抑制することもできる。
【0033】
環状部材5と金属層3a−B、環状部材5とリードピン4および貫通穴7の内面とリードピン4とを接合する接合材6は、入出力端子3と枠体2とを接合する接合材の融点よりも高いものが用いられる。これにより、リードピン4を環状部材5とともに平板部3aに位置合わせして接合材6により接合して入出力端子3を作製した後、この入出力端子3を接合材6よりも融点の低い接合材を用いて接合することにより、接合材6が溶融することはないのでリードピン4の位置を精度良く維持することができる。入出力端子3を接合する接合材がリーとピン4と貫通穴7との間の接合材6中に浸入することもないので接合材6の物性を変化させることもない。
【0034】
このような接合材6としては、例えば、入出力端子3と枠体2とを接合する接合材がAgロウ(JIS Z 3261、融点620〜780℃)の場合、Agからなる接合材(融点960℃)を用いるのがよい。また、Agは適度な軟らかさを有しているので応力を吸収する効果においても非常に優れている。
【0035】
環状部材5は、外形がリードピン4の直径の3乃至5倍とするのが好ましい。3倍未満の場合、環状部材5と平板部3aとの接合面積が小さくなり、応力を分散する効果が小さくなる。また、5倍を超える場合、環状部材5が変形し易くなり、環状部材5の変形により環状部材5と平板部3aとの接合部に応力が集中する部分が生じ、平板部3aにクラックが発生し易くなる。
【0036】
さらに、環状部材5の厚さは平板部3aの厚さの1/4乃至1/2倍とするのが好ましい。1/4未満では、環状部材5が接合時の加熱によって容易に軟化するために、環状部材5が平板部3aに対しておよぼす圧縮応力の大きさが小さくなって環状部材5と平板部3aとの接合部に応力を分散することができ難くなり、その結果、貫通穴7の周囲におけるクラックの発生を抑える効果が小さくる。また、1/2倍を超えると、その剛性が高くなって変形し難くなり、環状部材5に接合時の加熱に起因する歪みが発生したときに、その歪みを問題のない大きさとなるまで緩和することができず、その歪みによって環状部材5と平板部3aとの接合部に応力が集中する部分が生じ、平板部3aにクラックが発生し易くなる。
【0037】
また、環状部材5の内径をA、貫通穴7の径をBとしたときに、A≧Bであるのがよい。特に、リードピン4と環状部材5との間の接合材6の体積を大きくするという観点からは、A>Bがよい。これにより、リードピン4と環状部材5との間の接合材6の応力を吸収する効果が大きくなり、リードピン4と環状部材5との接合部に応力が発生するのをより効果的に抑制することができる。
【0038】
このようなパッケージは、基体1の載置部1aに半導体素子Aが接着固定され、半導体素子Aの電極がボンディングワイヤを介してリード端子4に接続され、しかる後、枠体2の上面に金属やセラミックス等からなる蓋体がシーム溶接等により取着されることにより、基体1と枠体2と入出力端子3と蓋体とから成る容器内部に半導体素子Aを気密に収容する最終製品としての半導体装置となる。
【0039】
そして、リード端子4の枠体2外側の部位を外部電気装置に電気的に接続することにより、半導体素子Aと外部電気装置との間で高周波信号の授受が可能となる。
【0040】
かくして、本発明の半導体装置は、外部電気装置から供給される電力により半導体素子Aを作動させて外部から入力される大容量の情報を高速で処理し外部に出力するものとなり、通信分野等に使用可能なものとなる。
【0041】
【実施例】
本発明の半導体素子収納用パッケージの実施例を以下に説明する。
【0042】
(実施例1)
まず、従来構成の入出力端子3を評価するためのサンプルとして、外形寸法が縦20mm×横20mm×高さ1mmの基体1を60個作製し、この基体1の各上面に縦20mm×横20mm×高さ9mm、幅1mmの枠体2をAgロウにより接合した。枠体2にはそれぞれの対向する二つの側部に直径が1mmの貫通孔2aを横一列にそれぞれ5個ずつ設けた。
【0043】
また、アルミナセラミックスから成り縦3mm×横20mm×厚さ1mmで横一列に直径が0.75mmのリードピン4挿着用の貫通穴7を5個形成したものを作製し、貫通穴7の内面にWからなるメタライズ層を15μmの厚さで被着するとともに、枠体2へ接合する主面にWからなるメタライズ層3a−Cを10μmの厚さで形成し、さらに貫通穴7の外側開口3a−Aの周囲に外径が3mmの環状の金属層3a−Bを形成した平板部3aを120個作製した。
【0044】
また、直径が0.6mmのFe−Ni−Co合金からなる長さが10mmのリードピン4を600本作製した。
【0045】
そして、内径が0.75mmで7種の外径(表1参照)を有する環状部材5を各40個ずつ計280個作製し、銀からなる接合材6を介して960℃の還元雰囲気下でリードピン4を貫通穴7に接合すると同時にそれぞれの外径の環状部材5を同一の接合材6を介して貫通穴7の外側開口3a−Aの周囲の金属層3a−B上に接合し、7種類の外径の環状部材5を有する計56個の入出力端子3を得た。
【0046】
このとき、従来発生していた平板部3aのクラックをより顕著なものとするために、リードピン4の接合に際しては全ての貫通穴7において、リードピン4中心軸を貫通穴7の中心軸から0.1mm水平方向にずらして接合した。なお、環状部材5の中心軸は貫通穴7の中心軸と一致させた。
【0047】
次いで、基体1の対向する二つの側部の貫通孔2aにリードピン4を挿通して上記の入出力端子3をAgロウを介しておよそ800℃の還元雰囲気下で接合し、環状部材5の7種の外径に対して4個(リードピン数は計40本)ずつ計28個の基体1を作製した(試料1〜7)。
【0048】
また、比較例として、環状部材5を用いず、また、金属層3a−Bも形成していない従来の基体1についても本発明の接合条件を用いて4個(リードピン数は計40本)作製した。
【0049】
このようにして作製した試料について、クラックの発生状態を浸透探傷用浸透液(「スーパーチェック」マークテック株式会社製)に浸漬した。クラックが発生している場合、この液の浸透によってクラックの発生している部位が赤く着色するので、試料を観察することによってクラックの有無を判定した。
【0050】
なお、本発明の各試料については平板部3aの内部におけるクラックの発生状態を確認するため、平板部3aをリードピン4や環状部材5とともに表面から研摩することによって平板部3aの断面を出してから浸透探傷用浸透液でクラックの有無をチェックした。その結果を表1に示す。
【0051】
【表1】
【0052】
表1の結果より、環状部材5のない比較例ではクラック発生率が高いのに対し、本発明の環状部材5を有する試料No.1〜7は不良率がより低く、特に環状部材5の外径がリードピン4の直径の3乃至5倍(試料No.2〜6)では平板部3aにクラックの発生が無く、優れていることが確認できた。
【0053】
(実施例2)
次いで、実施例1で作製した平板部3aの残りを用いて、環状部材5の厚さがクラックに及ぼす影響を評価した。
【0054】
環状部材5の内径を0.75mm、外径を2.5mm、として、7種の厚さの環状部材5(表2参照)を各厚さについて40個ずつ作製し、実施例1と同様にして7種厚みに対して各4個ずつ、計28個の基体1を作製した(試料8〜14)。
【0055】
そして、これらを実施例1と同様に評価した。その結果を表2に示す。
【0056】
【表2】
【0057】
表2より、特に環状部材5の厚さが平板部3aの厚さの1/4〜1/2倍(試料No.9〜13)であれば、クラックの発生を有効に抑えることができることが明らかになった。
【0058】
なお、本発明は上記実施の形態および実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内であれば種々の変更は可能である。
【0059】
また、本発明が光半導体素子収納用パッケージに用いられてもよいことは勿論であり、その場合には枠体2はその側部に光ファイバーが固定される貫通孔が形成された形状となる。
【0060】
【発明の効果】
本発明の半導体素子収納用パッケージは、上面に半導体素子が載置される載置部を有する四角平板状の基体と、この基体の上面に載置部を囲繞するように取着され、側部に複数の貫通孔が形成された長方形状の金属製の枠体と、この枠体の内外を電気的に導通するようにリードピンが接合された、一主面が側部の外側面側に接合されたセラミックスからなる平板状の入出力端子とを具備している半導体素子収納用パッケージにおいて、入出力端子は、内面にメタライズ層を有するとともに貫通孔よりも直径が小さい貫通穴がその中心軸を貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、この金属層に接合された金属製の環状部材と、この環状部材、貫通穴および貫通孔を挿通して環状部材および貫通穴のそれぞれの内面に接合されたリードピンとからなることから、リードピンが貫通穴の内面だけでなく環状部材を介して平板部と接合することができるため、接合面積が大きくなって応力を接合面全面に分散することができ、貫通穴の周囲にクラックが生じるのを有効に抑制できる。
【0061】
また、リードピンと環状部材、および環状部材と平板部とが接合材を介して接合されているため、リードピンを外部電気装置に接続した際にリードピンが変形したとしても、その応力をリードピンと環状部材と間の接合材および環状部材と平板部との間の接合材が吸収することができ、環状部材と平板部との接合部に応力が集中するのを効果的に抑制することもできる。
【0062】
本発明の半導体素子収納用パッケージは、環状部材の外径がリードピンの直径の3乃至5倍であり、厚さが平板部の厚さの1/4乃至1/2倍であることにより、環状部材と平板部との接合面積を適度に大きくしてこの接合部に加わる応力を分散することができる。また、環状部材が適度に薄いことにより環状部材が歪み難くなって環状部材の歪みによる応力が生じるのを抑制することができる。これらの結果、平板部にクラックが発生するのをより効果的に抑制できる。
【0063】
本発明の半導体装置は、上記本発明の半導体素子収納用パッケージと、載置部に載置固定されるとともに入出力端子に電気的に接続された半導体素子と、枠体の上面に取着された蓋体とを具備したことにより、上記半導体素子収納用パッケージを用いた気密性に優れるものとなり、半導体素子を長期にわたり正常かつ安定に作動させ得るものとなる。
【図面の簡単な説明】
【図1】本発明の半導体素子収納用パッケージについて実施の形態の例を示す平面図である。
【図2】(a)は図1の半導体素子収納用パッケージにおける入出力端子の要部拡大図であり、(b)は(a)のA方向から見た側面図である。
【図3】従来の半導体素子収納用パッケージの平面図である。
【図4】(a)は図3の半導体素子収納用パッケージにおける入出力端子の要部拡大図であり、(b)は(a)のB方向から見た側面図である。
【図5】従来の半導体素子収納用パッケージにおける入出力端子の他の例を示す断面図である。
【符号の説明】
1:基体
1a:載置部
2:枠体
2a:貫通孔
3:入出力端子
3a:平板部
3a−A:外側開口
3a−B:金属層
3a−C:メタライズ層
4:リードピン
5:環状部材
6:接合材
7:貫通穴
A:半導体素子
Claims (3)
- 上面に半導体素子が載置される載置部を有する四角平板状の基体と、該基体の上面に前記載置部を囲繞するように取着され、側部に複数の貫通孔が形成された長方形状の金属製の枠体と、該枠体の内外を電気的に導通するようにリードピンが接合された、一主面が前記側部の外側面側に接合されたセラミックスからなる平板状の入出力端子とを具備している半導体素子収納用パッケージにおいて、前記入出力端子は、内面にメタライズ層を有するとともに前記貫通孔よりも直径が小さい貫通穴がその中心軸を前記貫通孔の中心軸とそれぞれ一致させるようにして複数形成された平板部と、前記貫通穴の他主面側開口の周囲にそれぞれ設けられた環状の金属層と、該金属層に接合された金属製の環状部材と、該環状部材、前記貫通穴および前記貫通孔を挿通して前記環状部材および前記貫通穴のそれぞれの内面に接合されたリードピンとからなることを特徴とする半導体素子収納用パッケージ。
- 前記環状部材は、外径が前記リードピンの直径の3乃至5倍であり、厚さが前記平板部の厚さの1/4乃至1/2倍であることを特徴とする請求項1記載の半導体素子収納用パッケージ。
- 請求項1または請求項2記載の半導体素子収納用パッケージと、前記載置部に載置固定されるとともに前記リードピンに電気的に接続された半導体素子と、前記枠体の上面に取着された蓋体とを具備したことを特徴とする半導体装置。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014083992A1 (ja) * | 2012-11-29 | 2014-06-05 | 京セラ株式会社 | 電子部品収納用容器および電子装置 |
JP2015225873A (ja) * | 2014-05-26 | 2015-12-14 | 京セラ株式会社 | 半導体素子収納用パッケージ、およびこれを備えた半導体装置 |
US9985411B2 (en) | 2016-05-19 | 2018-05-29 | Nichia Corporation | Light-emitting device and package for light-emitting device |
JP2019016784A (ja) * | 2017-07-10 | 2019-01-31 | 日本特殊陶業株式会社 | 発光素子搭載用パッケージ |
CN116565685A (zh) * | 2023-05-25 | 2023-08-08 | 深圳市翔科源科技有限公司 | 半导体激光器封装结构 |
-
2003
- 2003-01-27 JP JP2003018025A patent/JP2004228535A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014083992A1 (ja) * | 2012-11-29 | 2014-06-05 | 京セラ株式会社 | 電子部品収納用容器および電子装置 |
JP5952425B2 (ja) * | 2012-11-29 | 2016-07-13 | 京セラ株式会社 | 電子部品収納用容器および電子装置 |
US9516770B2 (en) | 2012-11-29 | 2016-12-06 | Kyocera Corporation | Electronic component housing container and electronic device |
JP2015225873A (ja) * | 2014-05-26 | 2015-12-14 | 京セラ株式会社 | 半導体素子収納用パッケージ、およびこれを備えた半導体装置 |
US9985411B2 (en) | 2016-05-19 | 2018-05-29 | Nichia Corporation | Light-emitting device and package for light-emitting device |
US10404033B2 (en) | 2016-05-19 | 2019-09-03 | Nichia Corporation | Light-emitting device and package for light-emitting device |
JP2019016784A (ja) * | 2017-07-10 | 2019-01-31 | 日本特殊陶業株式会社 | 発光素子搭載用パッケージ |
CN116565685A (zh) * | 2023-05-25 | 2023-08-08 | 深圳市翔科源科技有限公司 | 半导体激光器封装结构 |
CN116565685B (zh) * | 2023-05-25 | 2024-01-09 | 深圳市翔科源科技有限公司 | 半导体激光器封装结构 |
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