JP2004228469A - 半導体素子用パッケージ - Google Patents
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Abstract
【課題】半導体素子の測定に用いられるパッケージであって、接続されるべきプリント配線板に対向するようにダイパッドの裏側面に搭載される半導体素子を、ダイパッドの表側面に搭載されるとして測定する場合と同一の治具やソフトウェアを用いて測定できるパッケージを提供する。
【解決手段】本発明の測定用パッケージは、セラミックから成るパッケージ本体(34)と、パッケージ本体(34)から引き出される複数の測定リード(36)とを備える。パッケージ本体(34)は、その内部に、半導体素子を搭載する平坦な搭載パッドを有する。パッケージ本体(34)の表面には、搭載パッドの片側の面に対向する開口部と、その開口部を覆う蓋(38)とが設けられ、パッケージ本体(34)は、開口部から搭載パッドの上記片側の面まで延びる空洞部分を有する。測定リード(36)は、パッケージ本体(34)の周囲から蓋(38)を有する表面側に引き出される。
【選択図】 図2
【解決手段】本発明の測定用パッケージは、セラミックから成るパッケージ本体(34)と、パッケージ本体(34)から引き出される複数の測定リード(36)とを備える。パッケージ本体(34)は、その内部に、半導体素子を搭載する平坦な搭載パッドを有する。パッケージ本体(34)の表面には、搭載パッドの片側の面に対向する開口部と、その開口部を覆う蓋(38)とが設けられ、パッケージ本体(34)は、開口部から搭載パッドの上記片側の面まで延びる空洞部分を有する。測定リード(36)は、パッケージ本体(34)の周囲から蓋(38)を有する表面側に引き出される。
【選択図】 図2
Description
【0001】
【発明の属する技術分野】
本発明は、例えば多層半導体素子の測定に用いられるパッケージに関する。
【0002】
【従来の技術】
従来、半導体素子の電気的特性の測定に用いられる測定用パッケージとして、セラミックパッケージが用いられてきた。セラミックパッケージは、量産される他のパッケージよりもケース自体が大きいので容易に半導体素子を収納できる。セラミックパッケージは、セラミックから成るパッケージ本体とそのパッケージ本体から引き出される複数の測定リードとを備える。一般的に、パッケージ本体は矩形型で、長方形の主面の中央部に蓋を有し、その蓋を開けて露出する内部のダイパッドに半導体素子を搭載できるようになっている。通常、パッケージ本体には蓋が1つだけ設けられ、ダイパッドの一方の面にのみ半導体素子を搭載できる。パッケージ本体の表面において、蓋を有する面を第1の面、その第1の面に対向する面を第2の面とすると、測定リードは、パッケージ本体の周囲(側面)から、第2の面側に引き出される。
【0003】
例えば、従来のセラミックパッケージには、蓋の裏面にも半導体素子を取り付け可能とし、2つの半導体素子を同じパッケージに収納するものがある(例えば、特許文献1参照。)。
【0004】
一方、近年、2以上の半導体素子を積層して1つのパッケージに収納するマルチチップパッケージ(MCP)が盛んに開発されている。これは、半導体素子の高密度実装を可能にし、軽量化および小型化が求められる携帯電話等の携帯小型機器に利用される。このMCPにおいて、ダイパッドの両面に半導体素子が搭載される場合がある。同一の半導体素子であっても、その半導体素子が搭載されるダイパッドの面が異なると、一方の半導体素子から他方を見たときに半導体素子の左右が逆になる。従って、測定リードと半導体素子の電極パッドとの接続が、ダイパッドの表面および裏面側で、ダイパッドの平面に関して鏡面対称であるとき、それら2つの半導体素子について、素子内部の部品と測定リードが接続されるプリント配線板(配線パターン)との接続関係が異なってしまう。これにより、同一の半導体素子であっても、搭載されるダイパッドの面によって、その半導体素子を、コア品およびミラー品として区別する。通常、MCPにおいて、接続されるプリント配線板に対向するように位置される半導体素子をミラー品、ミラー品が搭載されたダイパッドの面の裏面に搭載される半導体素子をコア品という(半導体素子をダイパッドのそれぞれの面に搭載する場合の素子内部の部品の配置は、それら2つの場合の配置を同一平面上に並べたときに、鏡面対称である)。
【0005】
【特許文献1】
特開平7−221211号公報(第2頁、図1)
【0006】
【発明が解決しようとする課題】
従来のセラミックパッケージは、ダイパッドの一方の主面にしか半導体素子を搭載できず、半導体素子をコア品としてしか測定できない、つまり、ミラー品として測定できないという問題があった。また、測定できたとしても、測定用テスターのソフトウェアを変更する必要があり、非常に手間がかかるという問題があった。
【0007】
さらに、MCPとしてパッケージングされた半導体素子を測定できることが望まれる。
【0008】
さらに、1つの半導体素子をコア品およびミラー品の両方の場合で測定することができることが望まれる。
【0009】
本発明の目的は、パッケージ内においてダイパッドの両面いずれにも搭載される半導体素子を、それぞれの場合について、同一の治具およびソフトウェアを用いて評価測定できるパッケージを提供することである。
【0010】
【課題を解決するための手段】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージである。そのパッケージは、セラミックから成るパッケージ本体と、前記のパッケージ本体から引き出される複数の第1のリードとを備える。前記のパッケージ本体は、その本体内部に、前記の半導体素子を搭載する平坦な搭載パッドを有し、前記のパッケージ本体の表面において、前記の搭載パッドの片側の面(搭載パッドの第1の搭載面)に対向する位置に第1の開口部が設けられ、前記のパッケージ本体は、前記の第1の開口部から前記の搭載パッドの第1の搭載面まで延びる空洞部分を有する。また、前記の第1のリードは、前記のパッケージ本体の周囲から前記のパッケージ本体の前記の第1の開口部を有する第1の表面側に引き出される。
【0011】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明の実施の形態の測定用パッケージについて説明する。
実施の形態1.
図1は、マルチチップパッケージ(以下、「MCP」という。)の構造を図式的に示す断面図である。図1において、MCP2は、パッケージ本体4と、パッケージ本体4の周囲のうち対向する2辺から引き出された複数のリード6とを備える。パッケージ本体4の内部中央には、平坦なダイパッド8が位置される。ダイパッド8の一方の搭載面には、第1の半導体チップ10および第2の半導体チップ12が積層されて搭載される。また、ダイパッド8の他方の搭載面(上述の搭載面の裏面)には、第3の半導体チップ14が搭載される。半導体チップとダイパッド、および、積層される2つの半導体チップ同士は、それぞれ、導電性接着剤16を介して接続される。リード6(パッケージ本体4の内部に位置する部分)と各々の半導体チップの電極パッド(図示されない)は、ワイヤボンディングにより、金属ワイヤ18を介して電気的に接続される。ここで、リードと半導体チップの電極パッドとの接続は、ダイパッド8の表面側および裏面側で、ダイパッド8の平面に関して鏡面対称である。パッケージ本体4は、MCP2をプリント配線板(配線パターン)に接続した場合にそのプリント配線板に対向する側の第1の表面20、および、その第1の表面20に対向する第2の表面22を備える。リード6は、パッケージ本体4の周囲から、第1の表面20側に引き出される。従って、MCP2においては、第1の半導体素子10および第2の半導体素子12はコア品、第3の半導体素子14はミラー品である。以下に、ミラー品である第3の半導体チップ14を測定する場合の測定用セラミックパッケージについて説明する。
【0012】
図2は、MCPにおけるミラー品を測定する場合の測定用パッケージの概観図である。図2において、測定用パッケージ32は、セラミックから成るパッケージ本体34と、パッケージ本体34から引き出された複数の測定リード36とを備える。パッケージ本体34は、矩形型であり、その周囲の4辺のうち対向する2辺(長辺)から測定リード36が引き出される。また、パッケージ本体34の対向する2つの長方形の主面のうち一方の主面の中央部に、蓋38が設けられている(以下、パッケージ本体34において蓋38が設けられた主面を、「パッケージ本体34の第1の主面40」という。)。測定リード36は、パッケージ本体34の周囲から第1の主面40に平行に引き出され、パッケージ本体34の周囲近傍でパッケージ本体34の第1の主面40側にほぼ直角に折り曲げられ、その第1の主面40に垂直に延びる。
【0013】
図3は、図2の測定用パッケージの図式的な断面図である。図3を参照すると、パッケージ本体34は、その内部中央に平坦なダイパッド42を有する。ダイパッド42は、その両面が、パッケージ本体34の第1の主面40に平行になるように位置される。また、パッケージ本体34の表面において、そのダイパッド42の一方の面(以下、「ダイパッドの第1の搭載面」という。)に対向する位置に、開口部が設けられる。その開口部は、セラミックから成る蓋38で覆われる。さらに、パッケージ本体34は、その開口部からダイパッド42の第1の搭載面まで延びる空洞部分44を有する(パッケージ本体34の内部において、空洞部分44以外はセラミックで占められる。)。空洞部分44の断面は、開口部の形状および大きさに一致し、空洞部分44内には、ダイパッド42の第1の搭載面の一部が露出する。これにより、測定用パッケージ24に半導体素子を収納する場合、蓋38を開けて露出するダイパッド42の第1の搭載面に半導体素子を搭載できる。結果として、セラミックパッケージ32は、第3の半導体チップ14をミラー品として収納できる。図3に示されるように、半導体チップ14とダイパッド42は、導電性接着剤46を介して接続される。また、測定リード36と半導体チップ14は、ワイヤボンディングにより、金属ワイヤ48を介して電気的に接続される。
【0014】
図4は、図2の測定用パッケージ32を、図2における矢印Aの方向から見た上面図である。図4においては、蓋38が開けられ、ダイパッド42に搭載された半導体チップ14が露出している。図4は、測定リード36と半導体チップ14との接続を詳細に示す。半導体チップ14をダイパッド42に搭載する際には、空洞部分44に露出した測定リード36の各々の端子と半導体チップ14の対応する電極パッド50とを、金属ワイヤ48を用いて、ワイヤボンディングする。これは、以下に述べられる他の実施の形態の測定用パッケージにおいても同様である。なお、図3の断面図においては、簡単のために、測定リード36と半導体チップ14との接続がより図式的に示されている。これは、以下で示される測定用パッケージの断面図においても同様である。
【0015】
本実施の形態による半導体素子の測定用パッケージにより、接続されるべきプリント配線板に対向するようにダイパッドに搭載される半導体素子(ミラー品)についても測定を行うことができる。
【0016】
実施の形態2.
図5は、本発明の実施の形態2による半導体素子測定用パッケージの概観図である。図5において、測定用パッケージ52は、セラミックから成るパッケージ本体54と、パッケージ本体54から引き出された複数の測定リード56とを備える。パッケージ本体54は、矩形型であり、その周囲の4辺のうち対向する2辺(長辺)から測定リード56が引き出される。また、パッケージ本体54の対向する2つの長方形の主面のうち一方の主面の中央部に、蓋58が設けられている(以下、パッケージ本体54において蓋58が設けられた主面を、「パッケージ本体54の第1の主面60」という。)。測定リード56は、パッケージ本体54の周囲から第1の主面60に平行に引き出され、パッケージ本体54の周囲近傍でパッケージ本体54の第1の主面60側にほぼ直角に折り曲げられ、その第1の主面60に対して垂直に延びる。さらに、図5を参照すると、本実施の形態による測定用パッケージ52は、パッケージ本体54の第1の主面60に対向する主面(以下、「パッケージ本体54の第2の主面62」という。)に、第2の蓋64を備える。
【0017】
図6は、図5の測定用パッケージ52の図式的な断面図である。図6において、図3に示された測定用パッケージ32(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。本実施の形態による測定用パッケージ52においては、その第2の主面62において、ダイパッド42の第1の搭載面の裏面(以下、「ダイパッド42の第2の搭載面」という。)に対向する位置に開口部とその開口部を覆う第2の蓋64とが設けられる。さらに、パッケージ本体54は、ダイパッド42の第2の搭載面と第2の主面62の間に、空洞部分66を有する(パッケージ本体54の内部において、空洞部分44,66以外はセラミックで占められる。)。空洞部分66の断面は、第2の主面62に設けられた開口部の形状および大きさに一致し、空洞部分66内には、ダイパッド42の第2の搭載面の一部が露出する。これにより、測定用パッケージ54に半導体素子を収納する場合、蓋58を開けて露出するダイパッド42の第1の搭載面および蓋64を開けて露出するダイパッド42の第2の搭載面、つまり、ダイパッド42の両面に半導体素子を搭載できる。結果として、セラミックパッケージ52は、コア品として動作する半導体素子およびミラー品として動作する半導体素子を同時に収納できる。
【0018】
本実施の形態による半導体素子の測定用パッケージによれば、ダイパッドの両面に半導体素子を搭載して、半導体素子の測定を行うことができる。つまり、MCPにおける半導体素子の測定を行うことができる。従って、ミラー品の半導体素子を測定する場合、コア品と同時にパッケージングした状態で測定を行うことができる。
【0019】
実施の形態3.
図7は、本発明の実施の形態3による半導体素子測定用パッケージの概観図である。図7おいて、図2に示された測定用パッケージ(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらの構成要素については説明を省略する。本実施の形態による測定用パッケージ72が、実施の形態1による測定用パッケージ32と異なる点は、パッケージ本体34の周囲のうち対向する2辺(測定リード36が引き出される2辺と同一)から、パッケージ本体34の第1の主面40に対向する第2の主面側に、複数の測定リード76が引き出される点である。
【0020】
図8は、図7の測定用パッケージ72の図式的な断面図である。図8において、図3に示された測定用パッケージ32(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。図8を参照すると、測定リード36および測定リード78は、パッケージ本体34の周囲から引き出された1つの測定リードを、パッケージ本体34の周囲近傍で2方向に分岐することにより得られる。測定リード76は、ダイパッド42に平行な面に関して、測定リード36と対称に配置される。
【0021】
このセラミックパッケージ72のダイパッド42に半導体素子を搭載して半導体素子の評価測定を行うとき、半導体素子をコア品として測定する場合は、測定リード76を用い、半導体素子をミラー品として測定する場合は、測定リード36を用いる。具体的に説明すると、半導体素子をコア品として測定する場合は、測定リード76をICテスタに設けられたソケットの所定の穴に差し込み、半導体素子をミラー品として測定する場合は、測定リード36をICテスタに設けられたソケットの所定の穴に差し込む。図9は、セラミックパッケージ72内に収納された半導体素子の、コア品またはミラー品としての測定を説明する図である。図9の(1)および図9の(2)は、同一の半導体素子を、それぞれ、コア品およびミラー品としてICテスタに設置する様子を同じ地点から見た図である。図9の(1)および図9の(2)において、ICテスタの位置は固定されている。図9の(1)において、例えば、パッケージ本体34の周囲のうち一辺(以下、「第1の辺」という。)から引き出された測定ピン76の列76Aは、上記ソケットの所定の穴に差し込まれる。同じ半導体素子をミラー品として測定する場合は、このセラミックパッケージ72を180度回転させることにより、図9の(1)において測定ピン76の列76Aが差し込まれていた穴に、パッケージ本体34の第1の辺に対向する辺(以下、「第2の辺」という。)から引き出された測定ピン36の列36Bが差し込まれる。
【0022】
本実施の形態による半導体素子の測定用パッケージによれば、半導体素子を、同一のパッケージを用いて、コア品としてもミラー品としても測定できる。つまり、半導体素子をパッケージ内のダイパッドの両面どちらに搭載する場合であっても、その半導体素子の測定が行える。また、ダイパッドの一方の面に搭載されている半導体素子を、ダイパッドの他方の面に搭載し直す等の煩雑な作業を必要とせずに、半導体素子の測定が行える。
【0023】
【発明の効果】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージであって、セラミックから成るパッケージ本体と、パッケージ本体から引き出される複数の第1のリードとを備え、パッケージ本体は、その本体内部に、半導体素子を搭載する平坦な搭載パッドを有し、パッケージ本体の表面において、搭載パッドの片側の面(搭載パッドの第1の搭載面)に対向する位置に第1の開口部が設けられ、パッケージ本体は、第1の開口部から搭載パッドの第1の搭載面まで延びる空洞部分を有し、第1のリードは、パッケージ本体の周囲からパッケージ本体の第1の開口部を有する第1の表面側に引き出されるので、接続されるべきプリント配線板に対向するようにダイパッドの裏側面に搭載される半導体素子を、ダイパッドの表側面に搭載されるものとして測定する場合と同一の治具やソフトウェアを用いて測定できる。
【図面の簡単な説明】
【図1】MCPの構造を図式的に示す断面図。
【図2】本発明による実施の形態1の測定用セラミックパッケージを示す概観図。
【図3】図2の測定用セラミックパッケージの断面図。
【図4】図2の測定用セラミックパッケージの上面図。
【図5】本発明の実施の形態2による測定用セラミックパッケージを示す概観図。
【図6】図5の測定用セラミックパッケージの断面図。
【図7】本発明の実施の形態3による測定用セラミックパッケージを示す概観図。
【図8】図7の測定用セラミックパッケージの断面図。
【図9】(1)は、半導体素子をコア品としてICテスタに設置する様子を示す図、(2)は、半導体素子をミラー品としてICテスタに設置する様子を示す図。
【符号の説明】
32 測定用セラミックパッケージ、 34 パッケージ本体、 36 測定リード、 38 蓋
【発明の属する技術分野】
本発明は、例えば多層半導体素子の測定に用いられるパッケージに関する。
【0002】
【従来の技術】
従来、半導体素子の電気的特性の測定に用いられる測定用パッケージとして、セラミックパッケージが用いられてきた。セラミックパッケージは、量産される他のパッケージよりもケース自体が大きいので容易に半導体素子を収納できる。セラミックパッケージは、セラミックから成るパッケージ本体とそのパッケージ本体から引き出される複数の測定リードとを備える。一般的に、パッケージ本体は矩形型で、長方形の主面の中央部に蓋を有し、その蓋を開けて露出する内部のダイパッドに半導体素子を搭載できるようになっている。通常、パッケージ本体には蓋が1つだけ設けられ、ダイパッドの一方の面にのみ半導体素子を搭載できる。パッケージ本体の表面において、蓋を有する面を第1の面、その第1の面に対向する面を第2の面とすると、測定リードは、パッケージ本体の周囲(側面)から、第2の面側に引き出される。
【0003】
例えば、従来のセラミックパッケージには、蓋の裏面にも半導体素子を取り付け可能とし、2つの半導体素子を同じパッケージに収納するものがある(例えば、特許文献1参照。)。
【0004】
一方、近年、2以上の半導体素子を積層して1つのパッケージに収納するマルチチップパッケージ(MCP)が盛んに開発されている。これは、半導体素子の高密度実装を可能にし、軽量化および小型化が求められる携帯電話等の携帯小型機器に利用される。このMCPにおいて、ダイパッドの両面に半導体素子が搭載される場合がある。同一の半導体素子であっても、その半導体素子が搭載されるダイパッドの面が異なると、一方の半導体素子から他方を見たときに半導体素子の左右が逆になる。従って、測定リードと半導体素子の電極パッドとの接続が、ダイパッドの表面および裏面側で、ダイパッドの平面に関して鏡面対称であるとき、それら2つの半導体素子について、素子内部の部品と測定リードが接続されるプリント配線板(配線パターン)との接続関係が異なってしまう。これにより、同一の半導体素子であっても、搭載されるダイパッドの面によって、その半導体素子を、コア品およびミラー品として区別する。通常、MCPにおいて、接続されるプリント配線板に対向するように位置される半導体素子をミラー品、ミラー品が搭載されたダイパッドの面の裏面に搭載される半導体素子をコア品という(半導体素子をダイパッドのそれぞれの面に搭載する場合の素子内部の部品の配置は、それら2つの場合の配置を同一平面上に並べたときに、鏡面対称である)。
【0005】
【特許文献1】
特開平7−221211号公報(第2頁、図1)
【0006】
【発明が解決しようとする課題】
従来のセラミックパッケージは、ダイパッドの一方の主面にしか半導体素子を搭載できず、半導体素子をコア品としてしか測定できない、つまり、ミラー品として測定できないという問題があった。また、測定できたとしても、測定用テスターのソフトウェアを変更する必要があり、非常に手間がかかるという問題があった。
【0007】
さらに、MCPとしてパッケージングされた半導体素子を測定できることが望まれる。
【0008】
さらに、1つの半導体素子をコア品およびミラー品の両方の場合で測定することができることが望まれる。
【0009】
本発明の目的は、パッケージ内においてダイパッドの両面いずれにも搭載される半導体素子を、それぞれの場合について、同一の治具およびソフトウェアを用いて評価測定できるパッケージを提供することである。
【0010】
【課題を解決するための手段】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージである。そのパッケージは、セラミックから成るパッケージ本体と、前記のパッケージ本体から引き出される複数の第1のリードとを備える。前記のパッケージ本体は、その本体内部に、前記の半導体素子を搭載する平坦な搭載パッドを有し、前記のパッケージ本体の表面において、前記の搭載パッドの片側の面(搭載パッドの第1の搭載面)に対向する位置に第1の開口部が設けられ、前記のパッケージ本体は、前記の第1の開口部から前記の搭載パッドの第1の搭載面まで延びる空洞部分を有する。また、前記の第1のリードは、前記のパッケージ本体の周囲から前記のパッケージ本体の前記の第1の開口部を有する第1の表面側に引き出される。
【0011】
【発明の実施の形態】
以下に、添付の図面を参照して、本発明の実施の形態の測定用パッケージについて説明する。
実施の形態1.
図1は、マルチチップパッケージ(以下、「MCP」という。)の構造を図式的に示す断面図である。図1において、MCP2は、パッケージ本体4と、パッケージ本体4の周囲のうち対向する2辺から引き出された複数のリード6とを備える。パッケージ本体4の内部中央には、平坦なダイパッド8が位置される。ダイパッド8の一方の搭載面には、第1の半導体チップ10および第2の半導体チップ12が積層されて搭載される。また、ダイパッド8の他方の搭載面(上述の搭載面の裏面)には、第3の半導体チップ14が搭載される。半導体チップとダイパッド、および、積層される2つの半導体チップ同士は、それぞれ、導電性接着剤16を介して接続される。リード6(パッケージ本体4の内部に位置する部分)と各々の半導体チップの電極パッド(図示されない)は、ワイヤボンディングにより、金属ワイヤ18を介して電気的に接続される。ここで、リードと半導体チップの電極パッドとの接続は、ダイパッド8の表面側および裏面側で、ダイパッド8の平面に関して鏡面対称である。パッケージ本体4は、MCP2をプリント配線板(配線パターン)に接続した場合にそのプリント配線板に対向する側の第1の表面20、および、その第1の表面20に対向する第2の表面22を備える。リード6は、パッケージ本体4の周囲から、第1の表面20側に引き出される。従って、MCP2においては、第1の半導体素子10および第2の半導体素子12はコア品、第3の半導体素子14はミラー品である。以下に、ミラー品である第3の半導体チップ14を測定する場合の測定用セラミックパッケージについて説明する。
【0012】
図2は、MCPにおけるミラー品を測定する場合の測定用パッケージの概観図である。図2において、測定用パッケージ32は、セラミックから成るパッケージ本体34と、パッケージ本体34から引き出された複数の測定リード36とを備える。パッケージ本体34は、矩形型であり、その周囲の4辺のうち対向する2辺(長辺)から測定リード36が引き出される。また、パッケージ本体34の対向する2つの長方形の主面のうち一方の主面の中央部に、蓋38が設けられている(以下、パッケージ本体34において蓋38が設けられた主面を、「パッケージ本体34の第1の主面40」という。)。測定リード36は、パッケージ本体34の周囲から第1の主面40に平行に引き出され、パッケージ本体34の周囲近傍でパッケージ本体34の第1の主面40側にほぼ直角に折り曲げられ、その第1の主面40に垂直に延びる。
【0013】
図3は、図2の測定用パッケージの図式的な断面図である。図3を参照すると、パッケージ本体34は、その内部中央に平坦なダイパッド42を有する。ダイパッド42は、その両面が、パッケージ本体34の第1の主面40に平行になるように位置される。また、パッケージ本体34の表面において、そのダイパッド42の一方の面(以下、「ダイパッドの第1の搭載面」という。)に対向する位置に、開口部が設けられる。その開口部は、セラミックから成る蓋38で覆われる。さらに、パッケージ本体34は、その開口部からダイパッド42の第1の搭載面まで延びる空洞部分44を有する(パッケージ本体34の内部において、空洞部分44以外はセラミックで占められる。)。空洞部分44の断面は、開口部の形状および大きさに一致し、空洞部分44内には、ダイパッド42の第1の搭載面の一部が露出する。これにより、測定用パッケージ24に半導体素子を収納する場合、蓋38を開けて露出するダイパッド42の第1の搭載面に半導体素子を搭載できる。結果として、セラミックパッケージ32は、第3の半導体チップ14をミラー品として収納できる。図3に示されるように、半導体チップ14とダイパッド42は、導電性接着剤46を介して接続される。また、測定リード36と半導体チップ14は、ワイヤボンディングにより、金属ワイヤ48を介して電気的に接続される。
【0014】
図4は、図2の測定用パッケージ32を、図2における矢印Aの方向から見た上面図である。図4においては、蓋38が開けられ、ダイパッド42に搭載された半導体チップ14が露出している。図4は、測定リード36と半導体チップ14との接続を詳細に示す。半導体チップ14をダイパッド42に搭載する際には、空洞部分44に露出した測定リード36の各々の端子と半導体チップ14の対応する電極パッド50とを、金属ワイヤ48を用いて、ワイヤボンディングする。これは、以下に述べられる他の実施の形態の測定用パッケージにおいても同様である。なお、図3の断面図においては、簡単のために、測定リード36と半導体チップ14との接続がより図式的に示されている。これは、以下で示される測定用パッケージの断面図においても同様である。
【0015】
本実施の形態による半導体素子の測定用パッケージにより、接続されるべきプリント配線板に対向するようにダイパッドに搭載される半導体素子(ミラー品)についても測定を行うことができる。
【0016】
実施の形態2.
図5は、本発明の実施の形態2による半導体素子測定用パッケージの概観図である。図5において、測定用パッケージ52は、セラミックから成るパッケージ本体54と、パッケージ本体54から引き出された複数の測定リード56とを備える。パッケージ本体54は、矩形型であり、その周囲の4辺のうち対向する2辺(長辺)から測定リード56が引き出される。また、パッケージ本体54の対向する2つの長方形の主面のうち一方の主面の中央部に、蓋58が設けられている(以下、パッケージ本体54において蓋58が設けられた主面を、「パッケージ本体54の第1の主面60」という。)。測定リード56は、パッケージ本体54の周囲から第1の主面60に平行に引き出され、パッケージ本体54の周囲近傍でパッケージ本体54の第1の主面60側にほぼ直角に折り曲げられ、その第1の主面60に対して垂直に延びる。さらに、図5を参照すると、本実施の形態による測定用パッケージ52は、パッケージ本体54の第1の主面60に対向する主面(以下、「パッケージ本体54の第2の主面62」という。)に、第2の蓋64を備える。
【0017】
図6は、図5の測定用パッケージ52の図式的な断面図である。図6において、図3に示された測定用パッケージ32(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。本実施の形態による測定用パッケージ52においては、その第2の主面62において、ダイパッド42の第1の搭載面の裏面(以下、「ダイパッド42の第2の搭載面」という。)に対向する位置に開口部とその開口部を覆う第2の蓋64とが設けられる。さらに、パッケージ本体54は、ダイパッド42の第2の搭載面と第2の主面62の間に、空洞部分66を有する(パッケージ本体54の内部において、空洞部分44,66以外はセラミックで占められる。)。空洞部分66の断面は、第2の主面62に設けられた開口部の形状および大きさに一致し、空洞部分66内には、ダイパッド42の第2の搭載面の一部が露出する。これにより、測定用パッケージ54に半導体素子を収納する場合、蓋58を開けて露出するダイパッド42の第1の搭載面および蓋64を開けて露出するダイパッド42の第2の搭載面、つまり、ダイパッド42の両面に半導体素子を搭載できる。結果として、セラミックパッケージ52は、コア品として動作する半導体素子およびミラー品として動作する半導体素子を同時に収納できる。
【0018】
本実施の形態による半導体素子の測定用パッケージによれば、ダイパッドの両面に半導体素子を搭載して、半導体素子の測定を行うことができる。つまり、MCPにおける半導体素子の測定を行うことができる。従って、ミラー品の半導体素子を測定する場合、コア品と同時にパッケージングした状態で測定を行うことができる。
【0019】
実施の形態3.
図7は、本発明の実施の形態3による半導体素子測定用パッケージの概観図である。図7おいて、図2に示された測定用パッケージ(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらの構成要素については説明を省略する。本実施の形態による測定用パッケージ72が、実施の形態1による測定用パッケージ32と異なる点は、パッケージ本体34の周囲のうち対向する2辺(測定リード36が引き出される2辺と同一)から、パッケージ本体34の第1の主面40に対向する第2の主面側に、複数の測定リード76が引き出される点である。
【0020】
図8は、図7の測定用パッケージ72の図式的な断面図である。図8において、図3に示された測定用パッケージ32(実施の形態1による測定用パッケージ)と同一の構成要素には、同一の符号を付し、これらについては説明を省略する。図8を参照すると、測定リード36および測定リード78は、パッケージ本体34の周囲から引き出された1つの測定リードを、パッケージ本体34の周囲近傍で2方向に分岐することにより得られる。測定リード76は、ダイパッド42に平行な面に関して、測定リード36と対称に配置される。
【0021】
このセラミックパッケージ72のダイパッド42に半導体素子を搭載して半導体素子の評価測定を行うとき、半導体素子をコア品として測定する場合は、測定リード76を用い、半導体素子をミラー品として測定する場合は、測定リード36を用いる。具体的に説明すると、半導体素子をコア品として測定する場合は、測定リード76をICテスタに設けられたソケットの所定の穴に差し込み、半導体素子をミラー品として測定する場合は、測定リード36をICテスタに設けられたソケットの所定の穴に差し込む。図9は、セラミックパッケージ72内に収納された半導体素子の、コア品またはミラー品としての測定を説明する図である。図9の(1)および図9の(2)は、同一の半導体素子を、それぞれ、コア品およびミラー品としてICテスタに設置する様子を同じ地点から見た図である。図9の(1)および図9の(2)において、ICテスタの位置は固定されている。図9の(1)において、例えば、パッケージ本体34の周囲のうち一辺(以下、「第1の辺」という。)から引き出された測定ピン76の列76Aは、上記ソケットの所定の穴に差し込まれる。同じ半導体素子をミラー品として測定する場合は、このセラミックパッケージ72を180度回転させることにより、図9の(1)において測定ピン76の列76Aが差し込まれていた穴に、パッケージ本体34の第1の辺に対向する辺(以下、「第2の辺」という。)から引き出された測定ピン36の列36Bが差し込まれる。
【0022】
本実施の形態による半導体素子の測定用パッケージによれば、半導体素子を、同一のパッケージを用いて、コア品としてもミラー品としても測定できる。つまり、半導体素子をパッケージ内のダイパッドの両面どちらに搭載する場合であっても、その半導体素子の測定が行える。また、ダイパッドの一方の面に搭載されている半導体素子を、ダイパッドの他方の面に搭載し直す等の煩雑な作業を必要とせずに、半導体素子の測定が行える。
【0023】
【発明の効果】
本発明による半導体素子用パッケージは、半導体素子が収納可能なパッケージであって、セラミックから成るパッケージ本体と、パッケージ本体から引き出される複数の第1のリードとを備え、パッケージ本体は、その本体内部に、半導体素子を搭載する平坦な搭載パッドを有し、パッケージ本体の表面において、搭載パッドの片側の面(搭載パッドの第1の搭載面)に対向する位置に第1の開口部が設けられ、パッケージ本体は、第1の開口部から搭載パッドの第1の搭載面まで延びる空洞部分を有し、第1のリードは、パッケージ本体の周囲からパッケージ本体の第1の開口部を有する第1の表面側に引き出されるので、接続されるべきプリント配線板に対向するようにダイパッドの裏側面に搭載される半導体素子を、ダイパッドの表側面に搭載されるものとして測定する場合と同一の治具やソフトウェアを用いて測定できる。
【図面の簡単な説明】
【図1】MCPの構造を図式的に示す断面図。
【図2】本発明による実施の形態1の測定用セラミックパッケージを示す概観図。
【図3】図2の測定用セラミックパッケージの断面図。
【図4】図2の測定用セラミックパッケージの上面図。
【図5】本発明の実施の形態2による測定用セラミックパッケージを示す概観図。
【図6】図5の測定用セラミックパッケージの断面図。
【図7】本発明の実施の形態3による測定用セラミックパッケージを示す概観図。
【図8】図7の測定用セラミックパッケージの断面図。
【図9】(1)は、半導体素子をコア品としてICテスタに設置する様子を示す図、(2)は、半導体素子をミラー品としてICテスタに設置する様子を示す図。
【符号の説明】
32 測定用セラミックパッケージ、 34 パッケージ本体、 36 測定リード、 38 蓋
Claims (3)
- 半導体素子が収納可能なパッケージであって、
セラミックから成るパッケージ本体と、前記パッケージ本体から引き出される複数の第1のリードとを備え、
前記パッケージ本体は、その本体内部に、前記半導体素子を搭載する平坦な搭載パッドを有し、
前記パッケージ本体の表面において、前記搭載パッドの片側の面(以下、「搭載パッドの第1の搭載面」という。)に対向する位置に第1の開口部が設けられ、
前記パッケージ本体は、前記第1の開口部から前記搭載パッドの第1の搭載面まで延びる空洞部分を有し、
前記第1のリードは、前記パッケージ本体の周囲から前記パッケージ本体の前記第1の開口部を有する第1の表面側に引き出されることを特徴とする半導体素子用パッケージ。 - さらに、前記パッケージ本体の表面において、前記搭載パッドの前記第1の搭載面の裏面である第2の搭載面に対向する位置に、第2の開口部が設けられ、
前記パッケージ本体は、前記第2の開口部から前記搭載パッドの第2の搭載面まで延びる空洞部分を有することを特徴とする請求項1に記載の半導体素子用パッケージ。 - さらに、前記パッケージ本体の周囲から前記パッケージ本体の前記第1の表面に対向する第2の表面側に引き出される複数の第2のリードを備える請求項1に記載の半導体素子用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003017203A JP2004228469A (ja) | 2003-01-27 | 2003-01-27 | 半導体素子用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2004228469A true JP2004228469A (ja) | 2004-08-12 |
Family
ID=32904420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003017203A Pending JP2004228469A (ja) | 2003-01-27 | 2003-01-27 | 半導体素子用パッケージ |
Country Status (1)
Country | Link |
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JP (1) | JP2004228469A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 2003-01-27 JP JP2003017203A patent/JP2004228469A/ja active Pending
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