JP2004221263A

JP2004221263A - Semiconductor device and its manufacturing method

Info

Publication number: JP2004221263A
Application number: JP2003006078A
Authority: JP
Inventors: Kunimasa Takahashi; 邦方高橋; Osamu Kusumoto; 修楠本; Makoto Kitahata; 真北畠; Masao Uchida; 正雄内田; Masaya Yamashita; 賢哉山下
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2004-08-05

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device wherein power loss is little and reliability is high, and its manufacturing method. <P>SOLUTION: A first silicon carbide layer 11 having a p-type p well region 12 and an n-type drift region 13, and a second silicon carbide layer 14 having a contact hole 15 are formed on a silicon carbide substrate 10. An n-type contact region 17 is formed in an end of the second silicon carbide layer 14 and a part of the first silicon carbide layer 11 which part is positioned under the end. A gate insulating film 19 and a gate electrode 20 are formed on a storage type channel layer 16. A drain electrode 21 is formed on a lower surface of the substrate 10. The contact hole 15 is taper shape, and a source electrode 18 is formed on the side surface and the lower surface of the taper shape. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素を用いた半導体装置に関し、特に、炭化珪素を用いた蓄積型ＭＩＳＦＥＴに関する。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、以下ではＳｉＣと示す。）は、珪素（Ｓｉ）と比較して、硬度が高く、バンドギャップが大きく、薬品にも犯されにくいという性質を有している。そのため、ＳｉＣは、次世代のパワーデバイスや高温動作デバイスなどへ応用できる半導体材料として期待されている。
【０００３】
ＳｉＣは、立方晶系の３Ｃ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣあるいは４Ｈ−ＳｉＣなど、多くのポリタイプに分類される。これらのポリタイプのうち、実用的なＳｉＣ半導体装置を作製するために一般的に使用されているのは、６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣである。６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣの基板としては、ｃ軸の結晶軸に対して垂直な（０００１）面とほぼ一致する面を主面とするものが広く用いられている。
【０００４】
ＳｉＣを用いた半導体装置では、ＳｉＣ基板上に、活性領域として機能するエピタキシャル成長層が設けられている。このエピタキシャル成長層内には、素子の種類に応じて必要な領域が設けられている。例えば、ＦＥＴであれば、エピタキシャル成長層内にソース・ドレイン領域やチャネル領域を設けることになる。
【０００５】
ところで、ＭＩＳ（金属／絶縁膜／半導体）型のＦＥＴのなかでは、熱酸化膜をゲート絶縁膜として用いるＭＯＳ（金属／酸化膜／半導体）型のＦＥＴが広く知られている。Ｓｉ層を用いてＭＯＳＦＥＴを形成する場合には、Ｓｉ層の上部を熱酸化することによって、良好なゲート絶縁膜を得ることができる。
【０００６】
それに対し、ＳｉＣ層を用いてＭＯＳＦＥＴを形成する場合には、ＳｉＣ層の上部を熱酸化することによって良好なゲート絶縁膜を得ることは難しい。それは、ＳｉＣ層の上に熱酸化膜を形成した場合には、熱酸化膜中に含まれるＣが原因となって、ＳｉＣ層と熱酸化膜との界面付近に界面準位が形成されてしまうからである。界面準位が形成されると、酸化膜の固定電荷によって電子がトラップされやすくなるため、チャネル層（反転層）における電子のチャネル移動度が非常に低い値となってしまう。
【０００７】
以上のような問題を解決するために、ＳｉＣ層を用いたパワーＦＥＴでは、蓄積型（アキミュレーション型）のＭＯＳＦＥＴ（ＡＣＣＵＦＥＴ）が広く採用されている。蓄積型のＭＯＳＦＥＴでは、ＳｉＣ層内に設けられたｐ型不純物ドープ層（ｐ型ウェル領域）と、ＳｉＣ層の上に設けられたゲート絶縁膜との間に、蓄積型チャネル層が形成されている。
【０００８】
一般的に、蓄積型チャネル層を形成する方法としては、ＳｉＣ層の上部に不純物イオンを注入することにより形成する第１の方法と、不純物およびＳｉＣの原料を供給しながらエピタキシャル成長させることにより形成する第２の方法とがある。
【０００９】
第１の方法では、ＳｉＣ層内に、局所的に蓄積型チャネル層となる領域を形成することが可能である。しかしながら、蓄積型チャネル層では、イオン注入の際に結晶性が悪化するため電子の移動度が低くなってしまう。そのため、この方法で形成された半導体装置には大電流を流しにくい。
【００１０】
一方、第２の方法では、結晶性の良好な蓄積型チャネル層を形成することが可能である。そのため、蓄積型チャネル層内における電子の移動度は非常に高く、この方法で形成された半導体装置には比較的容易に大電流を流すことができる。さらに、デルタドープ構造のような新規構造を採用することも可能である。
【００１１】
以下に、第２の方法により形成した蓄積型ＭＩＳＦＥＴの構造について、図７を参照しながら説明する。図７は、従来におけるＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【００１２】
図７に示すように、一般的なＳｉＣの蓄積型ＭＩＳＦＥＴでは、炭化珪素基板１００の上に、第１炭化珪素層１０１が形成されている。
【００１３】
そして、第１炭化珪素層１０１の上部の一部には、第２導電型（ｐ型）の不純物を含むｐウェル領域１０２が設けられており、第１炭化珪素層１０１のうちｐウェル領域１０２を囲む領域には、第１導電型（ｎ型）の不純物を含むドリフト層１０３が設けられている。
【００１４】
第１炭化珪素層１０１のうち、ドリフト領域１０３の上から、互いに離間する２つのｐウェル領域１０２の上には、コンタクトホール（溝）１０５を有する第２炭化珪素層１０４が設けられている。そして、第２炭化珪素層１０４のうち両端部を除く部分には、第１導電型の不純物を含む蓄積型チャネル層１０６が設けられている。そして、第２炭化珪素層１０４のうちの両端部から、第１炭化珪素層１０１のうち上記両端部の下に位置する部分に亘って、第１導電型の不純物を含むコンタクト領域１０７が設けられている。
【００１５】
コンタクト領域１０７の上から、コンタクトホール１０５の下面に露出するｐウェル領域１０２の上に亘って、第１のオーミック電極（ソース電極）１０８が設けられている。一般的に、パワーＦＥＴでは、ｐ型ウェル領域１０２の電位を定めるために、ソース電極１０８を、コンタクト領域１０７およびｐ型ウェル領域１０２に接触させている。
【００１６】
第２炭化珪素層１０４のうち蓄積型チャネル層１０６の上から、コンタクト領域１０７のうち蓄積型チャネル層１０６との境界に位置する部分の上に亘って、ゲート絶縁膜１０９が設けられている。ゲート絶縁膜１０９の上にはゲート電極１１０が設けられている。
【００１７】
そして、炭化珪素基板１００の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）１１１が設けられている。
【００１８】
第１炭化珪素層１０１の上に、局所的に蓄積型チャネル層１０６を形成するのは困難である。そのため、まず、ドリフト領域１０３およびｐ型ウェル領域１０２が形成されている第１炭化珪素層１０１の全上面を覆うように、第２炭化珪素層１０４を形成する。
【００１９】
そして、第２炭化珪素層１０４のうちの一部と、ｐウェル領域１０２のうち上記一部の下に位置する部分とにイオン注入を行なうことにより、コンタクト領域１０７を形成する。その後、第２炭化珪素層１０４のうちソース領域Ｒｓに位置する部分を除去することにより、コンタクト領域１０７を側面に露出して、ｐ型ウェル領域１０２を下面に露出するコンタクトホール１０５を形成する。なお、第２炭化珪素層１０４のうち両端部を除く部分は蓄積型チャネル層１０６となる。その後、コンタクト領域１０７とｐ型ウェル領域１０２とに接するようにソース電極１０８を形成する。
【００２０】
【特許文献】
特開２００２−２７０８３９号公報
【００２１】
【発明が解決しようとする課題】
しかしながら、図７に示すような従来の半導体装置においては、ソース電極１０８のオーミック特性が劣化してしまい、電力損失は無視できないほど大きくなってしまう。
【００２２】
また、ソース電極１０８が剥がれたり、場合によっては断線するおそれも生じてしまう。
【００２３】
これらの問題によって、素子の歩留まりが悪くなって生産性が低下したり、素子の信頼性が低下することが大きな問題となっていた。
【００２４】
本発明では、上述のような不具合を解決する手段を講ずることにより、電力損失が少なく、信頼性の高い半導体装置およびその製造方法を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板と、第１炭化珪素層と、上記第１炭化珪素層の上に設けられた第２炭化珪素層と、上記第２炭化珪素層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記第１炭化珪素層のうち上記ゲート電極の側方の領域に設けられた第１導電型のウェル領域と、上記第１炭化珪素層のうち上記ウェル領域の側方および下方を囲む領域に設けられた第２導電型のドリフト領域と、上記第２炭化珪素層の少なくとも一部に設けられた第２導電型のチャネル領域と、上記第２炭化珪素層を貫通して上記ウェル領域に到達し、下方に向かって順テーパー状の側面を有するコンタクトホールと、上記コンタクトホールの側面から、上記コンタクトホールの底面に露出する上記ウェル領域の上に亘って設けられた第１オーミック電極と、上記半導体基板の下面上に設けられた第２オーミック電極とを備える。
【００２６】
これにより、第１オーミック電極とコンタクトホールの側面の第２炭化珪素層との密着性が向上し、第１オーミック電極のオーミック特性が向上する。これにより、オン電流が向上する。、また、第１オーミック電極が良好なステップカバレッジで形成されることから、剥がれや断線等の問題が発生しにくくなり、歩留まりが向上する。
【００２７】
上記コンタクトホールの側面のうちの少なくとも一部は、水平方向から１０°以上７５°以下の範囲内で傾いていることが好ましい。
【００２８】
上記コンタクトホールは、プラズマを用いたエッチングにより形成されたことにより、テーパー状に成形されやすい。
【００２９】
上記第２炭化珪素層は、チャネル層と、上記チャネル層と隣接し、上記チャネル層よりも高い第２不純物濃度を有するコンタクト領域の少なくとも一部とを有しており、上記コンタクトホールの上記側面には、上記コンタクト領域が露出していることにより、第１オーミック電極は、コンタクト領域の上層部よりも不純物濃度の高い中層部と接することができるので、より大きな値のオン電流を得ることができる。
【００３０】
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、上記コンタクトホールは、上記第１炭化珪素層の上面の位置よりも深いことにより、コンタクト領域と第１オーミック電極との接触面積が大きくなり、また、第１オーミック電極は、コンタクト領域のうちより高い不純物濃度を有する領域と接することができる。これにより、より大きな値のオン電流を得ることができる。
【００３１】
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、上記コンタクトホールは、上記コンタクト領域の底面の位置よりも深くてもよい。
【００３２】
本発明の半導体装置の製造方法は、半導体基板の上に、第２導電型の第１炭化珪素層を形成する工程（ａ）と、上記第１炭化珪素層の一部に第１導電型の不純物を注入することによりウェル領域を形成する工程（ｂ）と、上記第１炭化珪素層の上に、第２導電型のチャネル層を有する第２炭化珪素層を形成する工程（ｃ）と、上記第２炭化珪素層の上に、テーパー状の開口部を有するマスクパターンを形成する工程（ｄ）と、上記マスクパターンをマスクとして、上記第２炭化珪素層を貫通して上記ウェル領域に到達するコンタクトホールを形成する工程（ｅ）と、上記コンタクトホールの側面上から底面上に亘って第１オーミック電極を形成する工程（ｆ）と、上記第２炭化珪素層の上記チャネル層の上に、ゲート絶縁膜を挟んでゲート電極を形成する工程（ｇ）と、上記半導体基板の下面上に第２オーミック電極を形成する工程（ｈ）とを含む。
【００３３】
これにより、第１オーミック電極とコンタクトホールの側面の第２炭化珪素層との密着性が向上し、第１オーミック電極のオーミック特性を向上させることができる。また、第１オーミック電極が良好なステップカバレッジで形成されることから、剥がれや断線等の問題が発生しにくくなる。以上のことから、高い歩留まりで、高い値のオン電流を有する半導体装置を得ることができる。
【００３４】
上記工程（ｄ）では、プロキシミティ露光処理を行い、現像を行なうことにより上記マスクパターンを形成することにより、テーパー状のコンタクトホールを容易に形成することができる。
【００３５】
上記工程（ｅ）では、プラズマエッチングを行なうことにより、テーパー状のコンタクトホールを容易に形成することができる。
【００３６】
【発明の実施の形態】
（第１の実施形態）
第１の実施形態では、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴにおいて、ソース電極の下に位置するコンタクトホールの側面がテーパー角を有している場合について説明する。
【００３７】
図１は、第１の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。図１に示すように、本実施形態の蓄積型ＭＩＳＦＥＴでは、炭化珪素基板１０上に、第１炭化珪素層１１と、第２炭化珪素層１４とが設けられている。
【００３８】
第２炭化珪素層１４の上には、ゲート絶縁膜１９を介してゲート電極２０が設けられている。
【００３９】
第１炭化珪素層１１のうちゲート電極２０の側方に位置する領域には、第１導電型（ｐ型）の不純物を含むｐウェル領域１２が設けられており、第１炭化珪素層１１のうちｐウェル領域１２の側方および下方を囲む領域には、第２導電型（ｎ型）の不純物を含むドリフト領域１３が設けられている。
【００４０】
第２炭化珪素層１４にはコンタクトホール１５が設けられており、コンタクトホール１５の下面上には、ウェル領域１２が露出している。コンタクトホール１５は、その側面がテーパー状になるように形成されており、下（深さ方向）に向かうにしたがって小さくなっている。コンタクトホール１５の側面は、特に、水平方向から１０度以上７５度以下の範囲で傾いていることにより、本実施形態の効果を得ることができる。より好ましくは、コンタクトホール１５の側面は水平方向から１０度以上４５度以下の範囲で傾いていることによって、より良好なステップカバレッジのオーミック電極を形成することが可能となる。
【００４１】
第２炭化珪素層１４のうちゲート絶縁膜１９の下に位置する領域には、第２導電型の不純物を含む蓄積型チャネル層１６が設けられている。第２炭化珪素層１４の端部から、第１半導体層１１のうち上記端部の下に位置する領域には、蓄積型チャネル層１６よりも高い濃度の第２導電型の不純物を含むコンタクト領域１７が設けられている。
【００４２】
コンタクトホール１５の側面に露出するコンタクト領域１７の上からコンタクトホール１５の底面に露出するｐウェル領域１２の上に亘って、第１のオーミック電極（ソース電極）１８が設けられている。
【００４３】
炭化珪素基板１０の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）２１が設けられている。
【００４４】
次に、本実施形態の蓄積型ＭＩＳＦＥＴの製造方法について、図２（ａ）〜（ｅ）を参照しながら説明する。図２（ａ）〜（ｅ）は、第１の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００４５】
まず、図２（ａ）に示す工程で、炭化珪素基板１０を準備する。炭化珪素基板１０としては、例えば、（０００１）面から［１１ −２０］（１１２バー０）方向へ８度傾いてオフカットされた主面を有する、直径５０ｍｍの４Ｈ−炭化珪素基板を用いる。炭化珪素基板１０には、キャリア濃度１×１０^１８ｃｍ^−３のｎ型不純物が含まれている。
【００４６】
次に、ＣＶＤ法によって、炭化珪素基板１０の上に厚さ１０μｍの第１炭化珪素層１１をエピタキシャル成長させる。このエピタキシャル成長は、ｎ型不純物を供給しながら行なうため、第１炭化珪素層１１は約５×１０^１５ｃｍ^−３のｎ型キャリア濃度を有している。
【００４７】
続いて、第１炭化珪素層１１の上にニッケル（Ｎｉ）からなる注入マスク２３を形成する。この注入マスク２３は、第１炭化珪素層１１のうちｐウェル領域１２となる部分の上に開口部２４を有している。そして、注入マスク２３の上方から、第１炭化珪素層１１に多段階のＡｌイオンの注入を行なう。その後、活性化アニールを行なうことにより、第１炭化珪素層１１の上方の一部に、深さ２μｍで１×１０^１７ｃｍ^−３のｐ型キャリア濃度を有するｐウェル領域１２を形成する。
【００４８】
このとき、第１炭化珪素層１１のうちｐウェル領域１２の側方および下方を囲む領域にはｐ型不純物が注入されないので、この工程の注入前の不純物濃度が保たれたドリフト領域１３となる。その後、注入マスク２３を除去する。
【００４９】
次に、図２（ｂ）に示す工程で、ＣＶＤ法によって、第１炭化珪素層１１の上に、厚さ３００ｎｍの第２炭化珪素層１４をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第２炭化珪素層１４は約５×１０^１７ｃｍ^−３のｎ型キャリア濃度を有している。
【００５０】
続いて、第２炭化珪素層１４の上に開口部２５を有する注入マスク２６を形成する。そして、注入マスク２６の上方から、第２炭化珪素層１４に窒素（Ｎ）のイオン注入を行なう。その後、活性化アニールを行なうことにより、第２炭化珪素層１４の一部と、ｐウェル領域１２のうち上記一部の下に位置する部分とに、深さ０．４μｍでｎ型キャリア濃度が１×１０^１８ｃｍ^−３のコンタクト領域１７を形成する。ここで、第２炭化珪素層１４のうち２つのコンタクト領域１７に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層１６となる。その後、注入マスク２６を除去する。
【００５１】
なお、以上の処理工程では、注入マスク２６の寸法を調整することによって、ｐ型ウェル領域１２の上に形成される蓄積型チャネル層１６の幅を約１０μｍとする。
【００５２】
次に、図２（ｃ）に示す工程で、第２炭化珪素層１４の上にフォトレジスト層（図示せず）を形成した後、プロキシミティー露光処理および現像を施すことにより、開口部２８を有するマスクパターン２７が形成される。この露光処理および現像を行なうと、開口部２８の側面はテーパー状に形成され、開口部２８は、下に向かって小さく形成される。
【００５３】
次に、図２（ｄ）に示す工程で、マスクパターン２７（図２（ｃ）に示す）をエッチングマスクとしてプラズマエッチングを行なう。これにより、第２炭化珪素層１４のうちソース領域Ｒｓに位置する部分を除去することにより、コンタクトホール１５を形成する。コンタクトホール１５の側面はテーパー状になる。コンタクトホール１５は、第２炭化珪素層１４を貫通して、第１炭化珪素層１１におけるｐウェル領域１２の一部を露出させている。
【００５４】
プラズマエッチングは、平行平板型のリアクティブイオンエッチング（ＲＩＥ）装置を用いて、エッチングガスとしてＣＦ_４を用い、ガス流量を１０ｍＬ／ｍｉｎとし、ＲＦ電力を３００Ｗとして、１０分間のエッチング時間で行なった。この条件下では、ＳｉＣ（第２炭化珪素層１４）のエッチングレートは３０ｎｍ／ｍｉｎ．であり、フォトレジスト（マスクパターン２７）のエッチングレートは８０ｎｍ／ｍｉｎ．であった。
【００５５】
このように、マスクパターン２７の深さ方向と横方向とのエッチング速度の相違を考慮した上で、開口部２８の側面の傾斜を調整することにより、横方向（水平方向）からの傾きが約１５°のコンタクトホール１５がソース領域Ｒｓに形成される。
【００５６】
次に、図２（ｅ）に示す工程で、温度１１００℃で第２炭化珪素層１４の上部を熱酸化することにより、第２炭化珪素層１４のうち蓄積型チャネル層１６の上からコンタクト領域１７のうち蓄積型チャネル層１６との境界に位置する部分の上に亘って、厚さ３０ｎｍのゲート絶縁膜１９を形成する。
【００５７】
続いて、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域Ｒｓに位置するコンタクト領域１７およびｐウェル領域１２の上に、厚さ２００ｎｍのＡｌ／Ｎｉを蒸着する。続いて、炭化珪素基板１０の裏面上に、厚さ２００ｎｍのＮｉを蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、ソース領域Ｒｓに位置するコンタクト領域１７およびｐウェル領域１２の上には、オーミック電極となるソース電極１８を形成し、炭化珪素基板１０の裏面上には、オーミック電極となるドレイン電極２１を形成する。
【００５８】
続いて、ゲート絶縁膜１９の上に厚さ２００ｎｍのＡｌを蒸着して、ゲート電極２０を形成する。以上の工程により、図１に示すような蓄積型ＭＩＳＦＥＴが形成される。
【００５９】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、同じ値のゲート電極を印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００６０】
従来の蓄積型ＭＩＳＦＥＴとしては、図７に示すような、ソース領域におけるコンタクトホールがテーパー角を有していないものを準備した。コンタクトホールの構造以外は、本実施形態の蓄積型ＭＩＳＦＥＴと同一の条件とした。
【００６１】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来の蓄積型ＭＩＳＦＥＴと比較してオン電流が約２倍以上増加することが判明した。さらに、素子の歩留まりも２倍以上向上することが確認された。その理由の考察について、以下に述べる。
【００６２】
まず、従来の蓄積型ＭＩＳＦＥＴでは、図７に示すように、ソース電極１０８がコンタクトホール１０５の側壁を構成する段差部を覆うように形成されている。すると、段差部の角におけるステップカバレッジが良好でないため、ソース電極１０８とコンタクトホール１０５の壁との密着性は部分的に悪化してしまう。密着性が悪化すると、ソース電極１０８のオーミック特性が劣化するために、ソース電極１０８とコンタクトホール１０５の壁との間に抵抗成分が生じてしまう。
【００６３】
そして、コンタクト領域１０７では、イオン注入によって形成されているため、上部におけるドーパントの濃度は低くなっている。そのため、ソース電極１０８をコンタクト領域１０７の上面上および側面上に形成しても、良好なオーミック接触を得ることは困難であり、接触抵抗が大きくなってしまう。
【００６４】
以上のように、従来の蓄積型ＭＩＳＦＥＴでは、抵抗成分による電力損失は無視できないほど大きくなってしまい、オン電流が抑圧されてしまうと考えられる。
【００６５】
これに対し、本実施形態の蓄積型ＭＩＳＦＥＴでは、図１に示すように、コンタクトホール１５の側面がテーパー角を有している。そのため、コンタクトホール１５の段差部の角において、ソース電極１８は良好なステップカバレッジで形成される。その結果、ソース電極１８とコンタクトホール１５の壁との密着性は向上し、ソース電極のオーミック特性も向上する。
【００６６】
さらに、コンタクトホール１５の側壁が、コンタクト領域１７の上部から内部にかけて斜めに形成されている。そのため、コンタクトホール１５の側壁上にソース電極１８を形成すると、ソース電極１８がコンタクト領域１７の内部にも接するようになる。コンタクト領域１７の内部では、上部と比較してドーパント濃度が高いことから、コンタクト領域１７とソース電極１８との界面での接触抵抗が低減される。
【００６７】
これらの理由によって、本実施形態の蓄積型ＭＩＳＦＥＴでは、高い電流密度のオン電流を流すことが可能となると考えられる。
【００６８】
また、ソース電極１８が良好なステップカバレッジで形成されることから、電極の剥がれや断線等の問題も発生しにくくなり、歩留まりが向上し、素子の信頼性も向上する。
【００６９】
なお、本実施形態においては、蓄積型チャネル層１６として、ドーパントがほぼ一様に分布するような層を形成した。しかし、本発明では、デルタドープ構造のドープ層を用いても効果が得られることを確認した。
【００７０】
また、本実施形態においては、第２炭化珪素層１４の両端部から第１炭化珪素層１１のうち上記両端部の下に位置する領域にかけて、コンタクト領域１７を形成した。しかし、本発明では、コンタクト領域１７を形成しなくてもよい。図３は、第１の実施形態における半導体装置の変形例の構造を示す断面図である。図３に示すように、第２炭化珪素層１４の両端部まで蓄積型チャネル層１６が延びており、蓄積型チャネル層１６を側壁とするコンタクトホール１５が形成されることになる。この場合でも、コンタクトホール１５の側面がテーパー角を有していると効果が得られることを確認した。また、蓄積型チャネル層１６がデルタドープ構造である場合には、コンタクトホール１５の側面にテーパー角を持たせることによって、ソース電極１８とデルタドープ層における積層構造とが直接接するようになり、ソース電極１８とコンタクトホール１５との接触抵抗が低減されて、より電力損失が抑制されることを確認した。
【００７１】
また、本実施形態においては、蓄積型ＭＩＳＦＥＴのソース領域Ｒｓにおけるコンタクトホール１５の側面にテーパー角を持たせた。しかし、ＳｉＣを用いた蓄積型ＩＧＢＴのソース領域におけるコンタクトホールの側面にテーパー角を持たせてもステップカバレッジを向上させることができる。
【００７２】
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板１０として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても、本発明の効果が発揮されることを確認した。
【００７３】
（第２の実施形態）
第２の実施形態では、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴにおいて、ソース電極の下に位置するコンタクトホールがテーパー角を有しており、コンタクトホールの底面が第１炭化珪素層の表面より下に位置する場合について説明する。
【００７４】
図４は、第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。図４に示すように、本実施形態の蓄積型ＭＩＳＦＥＴでは、炭化珪素基板３０上に、第１炭化珪素層３１と、第２炭化珪素層３４とが設けられている。
【００７５】
第２炭化珪素層３４の上には、ゲート絶縁膜３９を介してゲート電極４０が設けられている。
【００７６】
第１炭化珪素層３１のうちゲート電極４０の側方に位置する領域には、第１導電型（ｐ型）の不純物を含むｐウェル領域３２が設けられており、第１炭化珪素層３１のうちｐウェル領域３２の側方および下方を囲む領域には、第２導電型（ｎ型）の不純物を含むドリフト領域３３が設けられている。
【００７７】
本実施形態のうちで第１の実施形態と異なのは、コンタクトホール３５が、第２炭化珪素層３４を貫通して、さらに第１炭化珪素層３３のうちのｐウェル領域３２の上部を除去することにより設けられている点である。コンタクトホール３５は、その側面がテーパー状になるように形成されており、下に向かうにしたがって小さくなっている。コンタクトホール３５の側面は、特に、水平方向から１０度〜７５度の範囲で傾いていることにより、本実施形態の効果を得ることができる。
【００７８】
第２炭化珪素層３４のうちゲート絶縁膜３９の下に位置する領域には、第２導電型の不純物を含む蓄積型チャネル層３６が設けられている。第２炭化珪素層３４のうちの端部から、第１炭化珪素層３１のうち上記両端部の下に位置する領域には、蓄積型チャネル層３６よりも高い濃度の第２導電型の不純物を含むコンタクト領域３７が設けられている。
【００７９】
コンタクトホール３５の側面に露出するコンタクト領域３７の上からコンタクトホール３５の底面に露出するｐウェル領域３２の上に亘って、第１のオーミック電極（ソース電極）３８が設けられている。
【００８０】
炭化珪素基板３０の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）４１が設けられている。
【００８１】
次に、本実施形態の蓄積型ＭＩＳＦＥＴの製造方法について、図５（ａ）〜（ｆ）を参照しながら説明する。図５（ａ）〜（ｆ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【００８２】
まず、図５（ａ）に示す工程で、炭化珪素基板３０を準備する。炭化珪素基板３０としては、例えば、（０００１）面から［１１ −２０］（１１２バー０）方向へ８度傾いてオフカットされた主面を有する、直径５０ｍｍの４Ｈ−炭化珪素基板を用いる。炭化珪素基板３０の導電型はｎ型であり、炭化珪素基板３０にはキャリア濃度１×１０^１８ｃｍ^−３のｎ型不純物が含まれている。
【００８３】
次に、ＣＶＤ法によって、炭化珪素基板３０の上に厚さ１０μｍの第１炭化珪素層３１をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第１炭化珪素層３１は約５×１０^１５ｃｍ^−３のｎ型キャリア濃度を有している。
【００８４】
続いて、第１炭化珪素層３１の上に、ニッケル（Ｎｉ）からなる注入マスク４３を形成する。この注入マスク４３は、第１炭化珪素層３１のうちｐウェル領域３２となる部分の上に開口部４４を有している。そして、注入マスク４３の上方から、第１炭化珪素層３１に多段階のＡｌイオンの注入を行なう。その後、活性化アニールを行なうことにより、第１炭化珪素層の上方の一部に、深さ２μｍで１×１０^１７ｃｍ^−３のｐ型キャリア濃度を有するｐウェル領域３２を形成する。
【００８５】
このとき、第１炭化珪素層３１のうちｐウェル領域３２を囲む領域にはｐ型不純物が注入されないので、この工程の注入前の不純物濃度が保たれたドリフト領域３３となる。その後、注入マスク４３を除去する。
【００８６】
次に、図５（ｂ）に示す工程で、ＣＶＤ法によって、第１炭化珪素層３１の上に厚さ３００ｎｍの第２炭化珪素層３４をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第２炭化珪素層３４は約５×１０^１７ｃｍ^−３のｎ型キャリア濃度を有している。
【００８７】
続いて、第２炭化珪素層３４の上に、開口部４５を有する注入マスク４６を形成する。そして、注入マスク４６の上方から第２炭化珪素層３４に窒素（Ｎ）のイオン注入を行なう。その後、活性化アニールを行なうことにより、第２炭化珪素層３４の一部と、ｐウェル領域３２のうち上記一部の下に位置する部分とに、深さ０．４μｍでｎ型キャリア濃度が１×１０^１８ｃｍ^−３のコンタクト領域３７を形成する。ここで、第２炭化珪素層３４のうち２つのコンタクト領域３７に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層３６となる。その後、注入マスク４６を除去する。
【００８８】
なお、以上の処理工程では、注入マスク４６の寸法を調整することによって、ｐ型ウェル領域３２の上に形成される蓄積型チャネル層３６の幅を約１０μｍとする。
【００８９】
次に、図５（ｃ）に示す工程で、第２炭化珪素層３４の上にフォトレジスト層（図示せず）を形成し、露光および現像を施すことにより、開口部４８を有するマスクパターン４７を形成する。本実施形態では、第１の実施形態とは異なり、マスクパターン４７に故意にはテーパー角を設けないが、形成されるコンタクトホール３５の側面はテーパー角を有するようになる。それについて、以下に説明する。
【００９０】
図５（ｄ）に示すように、プラズマエッチングを進めると、第２炭化珪素層３４のうち開口部４８に露出する部分がエッチングされていくのと並行して、マスクパターン４７も除去されていく。プラズマエッチングは等方的に進行するため、マスクパターン４７の端部４９が除去されていき、第２炭化珪素層３４のうち端部４９の下に位置する部分が露出していく。このとき、第２炭化珪素層３４のうちエッチング途中で露出した領域では、第２炭化珪素層３４のうちエッチング開始時から露出していた領域と比較してエッチング時間が短いため、深さが浅くなる。その結果、エッチングの進行する面はテーパー角を有するようになる。
【００９１】
プラズマエッチングは、第２炭化珪素層３４を貫通して第１炭化珪素層３１のうち深さ１００ｎｍまでの領域を除去するまで行なうことにより、図５（ｅ）に示すようなコンタクトホール３５を形成する。ここで、コンタクトホール３５の底面の高さと、コンタクト領域３７の下面の高さとをほぼ一致させる。コンタクトホール３７の側面は、水平方向から３０度の角度を有している。
【００９２】
プラズマエッチングは、平行平板型のリアクティブイオンエッチング（ＲＩＥ）装置を用いて、エッチングガスとしてＣＦ_４を用い、ガス流量を１０ｍＬ／ｍｉｎとし、ＲＦ電力を１５０Ｗとして、４５分間のエッチング時間で行った。この条件下では、ＳｉＣ（第２炭化珪素層３４）のエッチングレートは１０ｎｍ／ｍｉｎ．であり、フォトレジスト（マスクパターン３７）のエッチングレートは４０ｎｍ／ｍｉｎ．であった。
【００９３】
プラズマエッチングを行なう際には、ＲＦ電力を、第１の実施形態の場合の３００Ｗと比較して小さな値に設定した。それは、ＲＦ電力を小さくすると、フォトレジスト（マスクパターン３７）のエッチングレートよりもＳｉＣ（第２炭化珪素層３４）のエッチングレートの方が大きく減少し、マスクパターン３７と第２炭化珪素層３４とのエッチングレートの比（エッチング選択比）が大きくなり、コンタクトホール３５がテーパー形状に形成されやすくなるためである。
【００９４】
次に、図５（ｆ）に示す工程で、温度１１００℃で第２炭化珪素層３４の上部を熱酸化することにより、第２炭化珪素層３４のうち蓄積型チャネル層３６の上からコンタクト領域３７のうち蓄積型チャネル層３６との境界に位置する部分の上に亘って、厚さ３０ｎｍのゲート絶縁膜３９を形成する。
【００９５】
続いて、電子ビーム（ＥＢ）蒸着装置を用いて、ソース領域Ｒｓに位置するコンタクト領域３７およびｐウェル領域３２の上に、厚さ２００ｎｍのＡｌ／Ｎｉを蒸着する。続いて、炭化珪素基板３０の裏面上に、厚さ２００ｎｍのＮｉを蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、ソース領域Ｒｓに位置するコンタクト領域３７およびｐウェル領域３２の上には、オーミック電極となるソース電極３８を形成し、炭化珪素基板３０の裏面上には、オーミック電極となるドレイン電極４１を形成する。
【００９６】
続いて、ゲート絶縁膜３９の上に、厚さ２００ｎｍのＡｌを蒸着してゲート電極４０を形成する。以上の工程により蓄積型ＭＩＳＦＥＴが形成される。
【００９７】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、同じ値のゲート電極を印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００９８】
従来の蓄積型ＭＩＳＦＥＴとしては、図７に示すような、ソース領域におけるコンタクトホールがテーパー角を有していないものを準備した。なお、本実施形態のコンタクトホール３５が第１炭化珪素層３１の上部を除去して形成されているのに対し、従来のコンタクトホールは第１炭化珪素層の上部を除去せずに第２炭化珪素層を除去することにより形成されている。コンタクトホールの構造以外は、本実施形態の蓄積型ＭＩＳＦＥＴと同一の条件とした。
【００９９】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来の蓄積型ＭＩＳＦＥＴと比較してオン電流が約３倍以上増加することが判明した。さらに、素子の歩留まりも約２倍程度向上することが確認された。その理由の考察について、以下に述べる。
【０１００】
まず、従来の蓄積型ＭＩＳＦＥＴでは、図７に示すように、ソース電極１０８は、コンタクトホール１０５の側壁を構成する段差部を覆うように形成されている。すると、段差部の角におけるステップカバレッジが良好でないため、ソース電極１０８とコンタクトホール１０５の壁との密着性は部分的に悪化してしまう。密着性が悪化すると、ソース電極１０８のオーミック特性が劣化するために、ソース電極１０８とコンタクトホール１０５の壁との間に抵抗成分が生じてしまう。
【０１０１】
そして、コンタクト領域１０７では、イオン注入によって形成されているため、上部におけるドーパントの濃度は低くなっている。そのため、ソース電極１０８を、コンタクト領域１０７の上面上および鉛直方向に形成された側面上に形成しても、良好なオーミック接触を得ることは困難であり、接触抵抗が大きくなってしまう。
【０１０２】
以上のように、従来の蓄積型ＭＩＳＦＥＴでは、抵抗成分による電力損失は無視できないほど大きくなってしまい、オン電流が抑圧されてしまうと考えられる。
【０１０３】
これに対し、本実施形態の蓄積型ＭＩＳＦＥＴでは、図４に示すように、コンタクトホール３５の側面がテーパー角を有している。そのため、コンタクトホール３５の段差部の角において、ソース電極３８は良好なステップカバレッジで形成される。その結果、ソース電極３８とコンタクトホール３５の壁との密着性は向上し、ソース電極のオーミック特性も向上する。
【０１０４】
さらに、コンタクトホール３５の側壁が、コンタクト領域３７の上部から内部にかけて斜めに形成されている。そのため、コンタクトホール３５の側壁上にソース電極３８を形成すると、ソース電極３８がコンタクト領域３７の内部にも接するようになる。コンタクト領域３７の内部では、上部と比較してドーパント濃度が高いことから、コンタクト領域３７とソース電極３８との界面での接触抵抗が低減される。
【０１０５】
また、本実施形態では、第１の実施形態と比較して、コンタクト領域３７とソース電極３８との接触面積が大きくなる。そして、コンタクトホール３５の深さもより深くなるので、ソース電極３８は、コンタクト領域３７のうちより高い不純物濃度を有する領域と接することができる。これらのことから、本実施形態では、第１の実施形態と比較して、より大きな値のオン電流を得ることができると考えられる。
【０１０６】
また、本実施形態の蓄積型ＭＩＳＦＥＴでは、ソース電極３８は、良好なステップカバレッジでコンタクトホール３５の壁の上に形成される。そのため、電極の剥がれや断線等の問題も発生しにくくなり、歩留まりが向上し、素子の信頼性も向上する。
【０１０７】
なお、本実施形態においては、蓄積型チャネル層３６として、ドーパントがほぼ一様に分布するような層を形成した。しかし、本発明では、デルタドープ構造のドープ層を用いても効果が得られることを確認した。
【０１０８】
また、本実施形態においては、第２炭化珪素層３４の両端部にイオン注入を行なうことによりコンタクト領域３７を形成した。しかし、本発明では、コンタクト領域３７を形成しなくてもよい。具体的にいうと、第２炭化珪素層３４の両端部まで蓄積型チャネル層３６が延びており、蓄積型チャネル層３６を側壁とするコンタクトホール３５が形成されることになる。この場合でも、コンタクトホール３５の側面がテーパー角を有していると、効果が得られることを確認した。また、蓄積型チャネル層３６がデルタドープ構造である場合には、コンタクトホール３５の側面にテーパー角を持たせることによって、ソース電極３８とデルタドープ層における積層構造とが直接接するようになり、ソース電極３８とコンタクトホール３５の側面との接触抵抗が低減されて電力損失がより抑制されることを確認した。
【０１０９】
また、本実施形態においては、蓄積型ＭＩＳＦＥＴのソース領域Ｒｓにおけるコンタクトホール３５の側面にテーパー角を持たせた。しかし、ＳｉＣを用いた蓄積型ＩＧＢＴのソース領域におけるコンタクトホールの側面にテーパー角を持たせてもステップカバレッジを向上させることができる
また、本実施の形態においては、４Ｈ−ＳｉＣを炭化珪素基板３０として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いても、本発明の効果が発揮されることを確認した。
【０１１０】
また、本実施形態においては、コンタクトホール３５の底面の高さをコンタクト領域３７の底面の高さと一致させた。しかしながら、本発明では、図６に示すように、コンタクトホール５１の底面の高さがコンタクト領域３４の底面の高さよりも下に形成されていてもよい。図６は、第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの変形例の構造を示す断面図である。なお、図６に示す構造のうちコンタクトホール５１の深さ以外は図４に示した構造と同様であるので、説明を省略する。この場合にも、上述した効果と同様の効果を得ることができる。
【０１１１】
【発明の効果】
本発明では、コンタクトホールの側面をテーパー状にすることにより、ソース電極と炭化珪素層との間に良好なオーミック特性を実現することができ、高い電流密度のドレイン電流を流すことができる炭化珪素の蓄積型ＭＩＳＦＥＴを得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態の蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図３】第１の実施形態における半導体装置の変形例の構造を示す断面図である。
【図４】第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図５】（ａ）〜（ｆ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【図６】第２の実施形態におけるＳｉＣの蓄積型ＭＩＳＦＥＴの変形例の構造を示す断面図である。
【図７】従来におけるＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【符号の説明】
１０炭化珪素基板
１１第１炭化珪素層
１２ｐウェル領域
１３ドリフト領域
１４第２炭化珪素層
１５コンタクトホール
１６蓄積型チャネル層
１７コンタクト領域
１８ソース電極
１９ゲート絶縁膜
２０ゲート電極
２１ドレイン電極
２３注入マスク
２４開口部
２５開口部
２６注入マスク
２７マスクパターン
２８開口部
３０炭化珪素基板
３１第１炭化珪素層
３２ｐウェル
３３ドリフト領域
３４第２炭化珪素層
３５コンタクトホール
３６蓄積型チャネル層
３７コンタクト領域
３８ソース電極
３９ゲート絶縁膜
４０ゲート電極
４１ドレイン電極
４３注入マスク
４４開口部
４５開口部
４６注入マスク
４７マスクパターン
４８開口部
４９端部
５１コンタクトホール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device using silicon carbide, and more particularly, to an accumulation type MISFET using silicon carbide.
[0002]
[Prior art]
Silicon carbide (silicon carbide, hereinafter referred to as SiC) has properties of higher hardness, larger band gap, and less susceptibility to chemicals than silicon (Si). Therefore, SiC is expected as a semiconductor material that can be applied to next-generation power devices, high-temperature operation devices, and the like.
[0003]
SiC is classified into many polytypes such as cubic 3C-SiC, hexagonal 6H-SiC or 4H-SiC. Among these polytypes, 6H-SiC and 4H-SiC are generally used for producing a practical SiC semiconductor device. As the 6H-SiC and 4H-SiC substrates, those having a principal surface substantially coincident with a (0 0 0 1) plane perpendicular to the c-axis crystal axis are widely used.
[0004]
In a semiconductor device using SiC, an epitaxial growth layer functioning as an active region is provided on a SiC substrate. In the epitaxial growth layer, a necessary region is provided according to the type of the element. For example, in the case of an FET, a source / drain region and a channel region are provided in the epitaxial growth layer.
[0005]
By the way, among MIS (metal / insulating film / semiconductor) type FETs, MOS (metal / oxide film / semiconductor) type FETs using a thermal oxide film as a gate insulating film are widely known. When a MOSFET is formed using a Si layer, a favorable gate insulating film can be obtained by thermally oxidizing an upper portion of the Si layer.
[0006]
On the other hand, when a MOSFET is formed using the SiC layer, it is difficult to obtain a good gate insulating film by thermally oxidizing the upper part of the SiC layer. That is, when a thermal oxide film is formed on the SiC layer, an interface level is formed near the interface between the SiC layer and the thermal oxide film due to C contained in the thermal oxide film. Because. When the interface state is formed, electrons are easily trapped by the fixed charge of the oxide film, so that the channel mobility of electrons in the channel layer (inversion layer) becomes a very low value.
[0007]
In order to solve the above-mentioned problems, in power FETs using an SiC layer, an accumulation type (achievement type) MOSFET (ACCUFET) is widely used. In a storage type MOSFET, a storage type channel layer is formed between a p-type impurity doped layer (p-type well region) provided in a SiC layer and a gate insulating film provided on the SiC layer. I have.
[0008]
In general, the storage channel layer is formed by a first method in which impurity ions are implanted into the upper part of the SiC layer, or by epitaxial growth while supplying impurities and SiC raw materials. There is a second method.
[0009]
According to the first method, it is possible to locally form a region serving as an accumulation type channel layer in the SiC layer. However, in the accumulation type channel layer, crystallinity is deteriorated at the time of ion implantation, so that electron mobility is reduced. Therefore, it is difficult for a large current to flow through the semiconductor device formed by this method.
[0010]
On the other hand, in the second method, it is possible to form a storage-type channel layer having good crystallinity. Therefore, the mobility of electrons in the accumulation type channel layer is very high, and a large current can flow relatively easily in the semiconductor device formed by this method. Further, a novel structure such as a delta-doped structure can be employed.
[0011]
Hereinafter, the structure of the storage MISFET formed by the second method will be described with reference to FIG. FIG. 7 is a cross-sectional view showing the structure of a conventional storage type MISFET using SiC.
[0012]
As shown in FIG. 7, in a general SiC storage type MISFET, a first silicon carbide layer 101 is formed on a silicon carbide substrate 100.
[0013]
P-well region 102 containing a second conductivity type (p-type) impurity is provided in a part of the upper portion of first silicon carbide layer 101, and p-well region 102 in first silicon carbide layer 101 is provided. Is provided with a drift layer 103 containing a first conductivity type (n-type) impurity.
[0014]
In the first silicon carbide layer 101, a second silicon carbide layer 104 having a contact hole (groove) 105 is provided on two p-well regions 102 separated from each other from above the drift region 103. In addition, a portion of the second silicon carbide layer 104 except for both ends is provided with an accumulation type channel layer 106 containing an impurity of the first conductivity type. Then, contact regions 107 containing impurities of the first conductivity type are provided from both end portions of second silicon carbide layer 104 to portions of first silicon carbide layer 101 located below the both end portions. ing.
[0015]
A first ohmic electrode (source electrode) 108 is provided from above the contact region 107 to above the p-well region 102 exposed on the lower surface of the contact hole 105. Generally, in a power FET, a source electrode 108 is brought into contact with the contact region 107 and the p-type well region 102 in order to determine the potential of the p-type well region 102.
[0016]
Gate insulating film 109 is provided from above storage channel layer 106 of second silicon carbide layer 104 to a portion of contact region 107 located at the boundary with storage channel layer 106. A gate electrode 110 is provided on the gate insulating film 109.
[0017]
Second ohmic electrode (drain electrode) 111 is provided on a surface (lower surface) facing the main surface of silicon carbide substrate 100.
[0018]
It is difficult to locally form storage channel layer 106 on first silicon carbide layer 101. Therefore, first, second silicon carbide layer 104 is formed so as to cover the entire upper surface of first silicon carbide layer 101 in which drift region 103 and p-type well region 102 are formed.
[0019]
Then, a contact region 107 is formed by performing ion implantation on a part of second silicon carbide layer 104 and a part of p well region 102 located below the part. Thereafter, by removing a portion of second silicon carbide layer 104 located in source region Rs, contact hole 107 exposing contact region 107 on the side surface and p-type well region 102 on the lower surface is formed. Note that portions of the second silicon carbide layer 104 except for both ends become the accumulation type channel layer 106. After that, a source electrode 108 is formed so as to be in contact with the contact region 107 and the p-type well region 102.
[0020]
[Patent Document]
JP-A-2002-270839
[0021]
[Problems to be solved by the invention]
However, in the conventional semiconductor device as shown in FIG. 7, the ohmic characteristics of the source electrode 108 deteriorate, and the power loss becomes so large that it cannot be ignored.
[0022]
In addition, the source electrode 108 may be peeled off or may be disconnected in some cases.
[0023]
Due to these problems, it has been a serious problem that the yield of the device is deteriorated and the productivity is reduced, and the reliability of the device is reduced.
[0024]
An object of the present invention is to provide a highly reliable semiconductor device with low power loss and a method for manufacturing the same by taking measures to solve the above-mentioned problems.
[0025]
[Means for Solving the Problems]
A semiconductor device according to the present invention includes a semiconductor substrate, a first silicon carbide layer, a second silicon carbide layer provided on the first silicon carbide layer, and a gate provided on the second silicon carbide layer. An insulating film, a gate electrode provided on the gate insulating film, a first conductivity type well region provided in a region of the first silicon carbide layer beside the gate electrode, A second conductivity type drift region provided in a region surrounding the side and below the well region in the silicon carbide layer, and a second conductivity type channel region provided in at least a portion of the second silicon carbide layer A contact hole penetrating the second silicon carbide layer, reaching the well region, and having a downwardly tapered side surface; and a contact hole exposed from the side surface of the contact hole to the bottom surface of the contact hole. Above the well area Comprising a first ohmic electrode provided over, and a second ohmic electrode provided on the lower surface of the semiconductor substrate.
[0026]
Thereby, the adhesion between the first ohmic electrode and the second silicon carbide layer on the side surface of the contact hole is improved, and the ohmic characteristics of the first ohmic electrode are improved. Thereby, the on-current is improved. In addition, since the first ohmic electrode is formed with good step coverage, problems such as peeling and disconnection hardly occur, and the yield is improved.
[0027]
It is preferable that at least a part of the side surface of the contact hole is inclined within a range of 10 ° or more and 75 ° or less from a horizontal direction.
[0028]
The contact hole is easily formed into a tapered shape by being formed by etching using plasma.
[0029]
The second silicon carbide layer has a channel layer and at least a part of a contact region adjacent to the channel layer and having a second impurity concentration higher than the channel layer, and the side surface of the contact hole Since the contact region is exposed, the first ohmic electrode can be in contact with the middle layer portion having a higher impurity concentration than the upper layer portion of the contact region, so that a larger value of on-current can be obtained. it can.
[0030]
The contact layer is provided in the second silicon carbide layer and the first silicon carbide layer, and the contact hole is deeper than a position on an upper surface of the first silicon carbide layer, so that the contact region is in contact with the first silicon carbide layer. The contact area with the ohmic electrode is increased, and the first ohmic electrode can be in contact with a region having a higher impurity concentration in the contact region. Thereby, a larger value of the on-current can be obtained.
[0031]
The contact layer may be provided in the second silicon carbide layer and the first silicon carbide layer, and the contact hole may be deeper than a position of a bottom surface of the contact region.
[0032]
According to the method of manufacturing a semiconductor device of the present invention, a step (a) of forming a first silicon carbide layer of a second conductivity type on a semiconductor substrate and a step of forming a first silicon carbide layer of the first conductivity type on a part of the first silicon carbide layer are provided. (B) forming a well region by implanting impurities, and (c) forming a second silicon carbide layer having a channel layer of the second conductivity type on the first silicon carbide layer. (D) forming a mask pattern having a tapered opening on the second silicon carbide layer, and reaching the well region through the second silicon carbide layer using the mask pattern as a mask (E) forming a contact hole to be formed, (f) forming a first ohmic electrode from a side surface to a bottom surface of the contact hole, and (f) forming a first ohmic electrode on the channel layer of the second silicon carbide layer. , Gate voltage A step of forming a (g), and a step (h) forming second ohmic electrode on the lower surface of the semiconductor substrate.
[0033]
Thereby, the adhesion between the first ohmic electrode and the second silicon carbide layer on the side surface of the contact hole is improved, and the ohmic characteristics of the first ohmic electrode can be improved. In addition, since the first ohmic electrode is formed with good step coverage, problems such as peeling and disconnection hardly occur. As described above, a semiconductor device having a high yield and a high on-state current can be obtained.
[0034]
In the above step (d), a taper-shaped contact hole can be easily formed by performing the proximity exposure processing and developing the mask pattern.
[0035]
In the step (e), a tapered contact hole can be easily formed by performing plasma etching.
[0036]
BEST MODE FOR CARRYING OUT THE INVENTION
(1st Embodiment)
In the first embodiment, a case where a side surface of a contact hole located below a source electrode has a taper angle in an accumulation type MISFET using SiC will be described.
[0037]
FIG. 1 is a cross-sectional view illustrating the structure of a storage-type MISFET made of SiC according to the first embodiment. As shown in FIG. 1, in the storage type MISFET of the present embodiment, a first silicon carbide layer 11 and a second silicon carbide layer 14 are provided on a silicon carbide substrate 10.
[0038]
Gate electrode 20 is provided on second silicon carbide layer 14 with gate insulating film 19 interposed therebetween.
[0039]
A p-well region 12 containing a first conductivity type (p-type) impurity is provided in a region of first silicon carbide layer 11 located on the side of gate electrode 20. A drift region 13 containing a second conductivity type (n-type) impurity is provided in a region surrounding the side and below the p-well region 12.
[0040]
Contact hole 15 is provided in second silicon carbide layer 14, and well region 12 is exposed on the lower surface of contact hole 15. The contact hole 15 is formed such that its side surface is tapered, and becomes smaller as it goes downward (in the depth direction). The effect of the present embodiment can be obtained by inclining the side surface of the contact hole 15 in a range of not less than 10 degrees and not more than 75 degrees from the horizontal direction. More preferably, the side surface of the contact hole 15 is inclined in a range of 10 degrees or more and 45 degrees or less from a horizontal direction, so that an ohmic electrode with better step coverage can be formed.
[0041]
In a region of the second silicon carbide layer 14 located below the gate insulating film 19, an accumulation type channel layer 16 containing impurities of the second conductivity type is provided. From the end of the second silicon carbide layer 14, a region of the first semiconductor layer 11 located below the end of the first semiconductor layer 11 has a contact region containing a second conductive type impurity at a higher concentration than the accumulation type channel layer 16. 17 are provided.
[0042]
A first ohmic electrode (source electrode) 18 is provided from over the contact region 17 exposed at the side surface of the contact hole 15 to over the p-well region 12 exposed at the bottom surface of the contact hole 15.
[0043]
Second ohmic electrode (drain electrode) 21 is provided on a surface (lower surface) facing the main surface of silicon carbide substrate 10.
[0044]
Next, a method of manufacturing the storage type MISFET of the present embodiment will be described with reference to FIGS. 2A to 2E are cross-sectional views illustrating a manufacturing process of the storage MISFET according to the first embodiment.
[0045]
First, in the step shown in FIG. 2A, silicon carbide substrate 10 is prepared. As silicon carbide substrate 10, for example, a 4H having a diameter of 50 mm and having a main surface that is off-cut at an angle of 8 degrees from the (001) plane in the [11-12] (111 bar) direction, is used. Using a silicon carbide substrate; The silicon carbide substrate 10 has a carrier concentration of 1 × 10 ¹⁸ cm ^-3 N-type impurities.
[0046]
Next, first silicon carbide layer 11 having a thickness of 10 μm is epitaxially grown on silicon carbide substrate 10 by a CVD method. Since this epitaxial growth is performed while supplying an n-type impurity, first silicon carbide layer 11 has a size of about 5 × 10 ^Fifteen cm ^-3 N-type carrier concentration.
[0047]
Subsequently, an implantation mask 23 made of nickel (Ni) is formed on first silicon carbide layer 11. Implantation mask 23 has an opening 24 on a portion of first silicon carbide layer 11 to be p-well region 12. Then, multi-stage Al ions are implanted into first silicon carbide layer 11 from above implantation mask 23. After that, activation annealing is performed so that a portion above the first silicon carbide layer 11 has a depth of 1 μm and a depth of 2 μm. ¹⁷ cm ^-3 The p-well region 12 having the p-type carrier concentration is formed.
[0048]
At this time, the p-type impurity is not implanted into the region surrounding side and below p well region 12 in first silicon carbide layer 11, so that drift region 13 in which the impurity concentration before the implantation in this step is maintained is formed. . After that, the implantation mask 23 is removed.
[0049]
Next, in a step shown in FIG. 2B, a second silicon carbide layer 14 having a thickness of 300 nm is epitaxially grown on first silicon carbide layer 11 by a CVD method. Since this epitaxial growth is performed while supplying an n-type impurity, second silicon carbide layer 14 has a thickness of about 5 × 10 ¹⁷ cm ^-3 N-type carrier concentration.
[0050]
Subsequently, an implantation mask 26 having an opening 25 is formed on second silicon carbide layer 14. Then, nitrogen (N) ions are implanted into second silicon carbide layer 14 from above implantation mask 26. Thereafter, by performing activation annealing, a part of the second silicon carbide layer 14 and a part of the p well region 12 located below the part have an n-type carrier concentration of 0.4 μm in depth. 1 × 10 ¹⁸ cm ^-3 Is formed. Here, the portion of the second silicon carbide layer 14 sandwiched between the two contact regions 17 becomes the storage channel layer 16 while maintaining the n-type impurity concentration. After that, the implantation mask 26 is removed.
[0051]
In the above-mentioned processing steps, the width of the storage channel layer 16 formed on the p-type well region 12 is adjusted to about 10 μm by adjusting the dimensions of the implantation mask 26.
[0052]
Next, in a step shown in FIG. 2C, after forming a photoresist layer (not shown) on the second silicon carbide layer 14, the opening 28 is formed by performing proximity exposure processing and development. Is formed. By performing the exposure processing and the development, the side surface of the opening 28 is formed in a tapered shape, and the opening 28 is formed to be smaller toward the bottom.
[0053]
Next, in the step shown in FIG. 2D, plasma etching is performed using the mask pattern 27 (shown in FIG. 2C) as an etching mask. Thereby, contact hole 15 is formed by removing a portion of second silicon carbide layer 14 located at source region Rs. The side surface of the contact hole 15 is tapered. Contact hole 15 penetrates second silicon carbide layer 14 to expose a part of p well region 12 in first silicon carbide layer 11.
[0054]
The plasma etching uses a parallel plate type reactive ion etching (RIE) apparatus, and uses CF as an etching gas. ₄ The etching was performed for 10 minutes at a gas flow rate of 10 mL / min and an RF power of 300 W. Under these conditions, the etching rate of SiC (second silicon carbide layer 14) is 30 nm / min. And the etching rate of the photoresist (mask pattern 27) is 80 nm / min. Met.
[0055]
Thus, by adjusting the inclination of the side surface of the opening 28 in consideration of the difference in the etching rate between the depth direction and the lateral direction of the mask pattern 27, the inclination from the lateral direction (horizontal direction) is reduced. A 15 ° contact hole 15 is formed in source region Rs.
[0056]
Next, in the step shown in FIG. 2E, the upper part of second silicon carbide layer 14 is thermally oxidized at a temperature of 1100 ° C., so that contact region is formed from above storage channel layer 16 in second silicon carbide layer 14. A gate insulating film 19 having a thickness of 30 nm is formed over a portion of 17 that is located at the boundary with the accumulation type channel layer 16.
[0057]
Subsequently, Al / Ni having a thickness of 200 nm is deposited on the contact region 17 and the p-well region 12 located in the source region Rs by using an electron beam (EB) deposition device. Subsequently, Ni having a thickness of 200 nm is deposited on the back surface of silicon carbide substrate 10. Thereafter, the substrate is heated to a temperature of 1000 ° C. in a heating furnace to form a source electrode 18 serving as an ohmic electrode on the contact region 17 and the p-well region 12 located in the source region Rs. On the back surface of the substrate 10, a drain electrode 21 serving as an ohmic electrode is formed.
[0058]
Subsequently, Al having a thickness of 200 nm is deposited on the gate insulating film 19 to form the gate electrode 20. Through the above steps, an accumulation type MISFET as shown in FIG. 1 is formed.
[0059]
Next, the measurement results of the current-voltage characteristics of the storage MISFET according to the present embodiment will be described. In this measurement, the performance of the storage MISFET of the present embodiment was evaluated in comparison with the performance of the conventional storage MISFET. Specifically, the drain current (ON current) was measured in an ON state in which a gate electrode of the same value was applied to these two types of storage MISFETs.
[0060]
As a conventional accumulation type MISFET, one having a contact hole in a source region having no taper angle as shown in FIG. 7 was prepared. Except for the structure of the contact hole, the conditions were the same as those of the storage MISFET of the present embodiment.
[0061]
From the measurement results, it was found that the on-state current of the storage type MISFET of the present embodiment increased about twice or more as compared with the conventional storage type MISFET. Further, it was confirmed that the yield of the element was improved by a factor of two or more. The consideration of the reason is described below.
[0062]
First, in a conventional storage type MISFET, as shown in FIG. 7, a source electrode 108 is formed so as to cover a step portion forming a side wall of a contact hole 105. Then, since the step coverage at the corner of the step is not good, the adhesion between the source electrode 108 and the wall of the contact hole 105 is partially deteriorated. When the adhesion is deteriorated, the ohmic characteristics of the source electrode 108 are deteriorated, so that a resistance component is generated between the source electrode 108 and the wall of the contact hole 105.
[0063]
Since the contact region 107 is formed by ion implantation, the dopant concentration in the upper portion is low. Therefore, even if the source electrode 108 is formed on the upper surface and the side surface of the contact region 107, it is difficult to obtain good ohmic contact, and the contact resistance increases.
[0064]
As described above, in the conventional storage type MISFET, it is considered that the power loss due to the resistance component becomes so large as to be negligible and the on-current is suppressed.
[0065]
On the other hand, in the storage type MISFET of the present embodiment, as shown in FIG. 1, the side surface of the contact hole 15 has a taper angle. Therefore, at the corner of the step portion of the contact hole 15, the source electrode 18 is formed with good step coverage. As a result, the adhesion between the source electrode 18 and the wall of the contact hole 15 is improved, and the ohmic characteristics of the source electrode are also improved.
[0066]
Further, the side wall of the contact hole 15 is formed obliquely from the upper part to the inner part of the contact region 17. Therefore, when the source electrode 18 is formed on the side wall of the contact hole 15, the source electrode 18 comes into contact with the inside of the contact region 17. Since the dopant concentration is higher in the contact region 17 than in the upper portion, the contact resistance at the interface between the contact region 17 and the source electrode 18 is reduced.
[0067]
For these reasons, it is considered that the storage type MISFET of the present embodiment allows an ON current with a high current density to flow.
[0068]
In addition, since the source electrode 18 is formed with good step coverage, problems such as peeling and disconnection of the electrode hardly occur, the yield is improved, and the reliability of the element is improved.
[0069]
In the present embodiment, a layer in which the dopant is distributed almost uniformly is formed as the storage channel layer 16. However, in the present invention, it has been confirmed that the effect can be obtained even if a doped layer having a delta-doped structure is used.
[0070]
Further, in the present embodiment, contact regions 17 are formed from both end portions of second silicon carbide layer 14 to regions of first silicon carbide layer 11 located below both end portions. However, in the present invention, the contact region 17 may not be formed. FIG. 3 is a cross-sectional view illustrating a structure of a modification of the semiconductor device according to the first embodiment. As shown in FIG. 3, storage channel layer 16 extends to both ends of second silicon carbide layer 14, and contact hole 15 having storage channel layer 16 as a side wall is formed. Even in this case, it was confirmed that the effect was obtained if the side surface of the contact hole 15 had a taper angle. Further, when the accumulation type channel layer 16 has a delta-doped structure, the source electrode 18 and the laminated structure in the delta-doped layer come into direct contact with each other by providing a side surface of the contact hole 15 with a taper angle. It was confirmed that the contact resistance between the contact hole and the contact hole 15 was reduced, and the power loss was further suppressed.
[0071]
In the present embodiment, the side surface of the contact hole 15 in the source region Rs of the storage MISFET has a taper angle. However, even if the side surface of the contact hole in the source region of the storage IGBT using SiC has a taper angle, the step coverage can be improved.
[0072]
Further, in the present embodiment, 4H-SiC is used as silicon carbide substrate 10, but it has been confirmed that the effects of the present invention can be exerted even if a substrate made of a polytype other than 4H-SiC is used.
[0073]
(Second embodiment)
In the second embodiment, in the storage type MISFET using SiC, the contact hole located below the source electrode has a taper angle, and the bottom surface of the contact hole is located below the surface of the first silicon carbide layer. Will be described.
[0074]
FIG. 4 is a cross-sectional view showing the structure of the SiC storage MISFET according to the second embodiment. As shown in FIG. 4, in the storage type MISFET of the present embodiment, a first silicon carbide layer 31 and a second silicon carbide layer 34 are provided on a silicon carbide substrate 30.
[0075]
Gate electrode 40 is provided on second silicon carbide layer 34 with gate insulating film 39 interposed therebetween.
[0076]
A p-well region 32 containing a first conductivity type (p-type) impurity is provided in a region of first silicon carbide layer 31 located on the side of gate electrode 40. A drift region 33 including a second conductivity type (n-type) impurity is provided in a region surrounding the side and below the p well region 32.
[0077]
The difference between the present embodiment and the first embodiment is that contact hole 35 penetrates second silicon carbide layer 34 and further removes the upper part of p well region 32 of first silicon carbide layer 33. This is the point that is provided. The contact hole 35 is formed so that its side surface is tapered, and becomes smaller toward the bottom. The effect of the present embodiment can be obtained by inclining the side surface of the contact hole 35 particularly in the range of 10 to 75 degrees from the horizontal direction.
[0078]
In a region of the second silicon carbide layer 34 located below the gate insulating film 39, an accumulation type channel layer 36 containing an impurity of the second conductivity type is provided. From the end of the second silicon carbide layer 34 to a region of the first silicon carbide layer 31 located below the both ends, an impurity of the second conductivity type higher in concentration than the accumulation type channel layer 36 is doped. Contact region 37 is provided.
[0079]
A first ohmic electrode (source electrode) 38 is provided from above the contact region 37 exposed on the side surface of the contact hole 35 to above the p-well region 32 exposed on the bottom surface of the contact hole 35.
[0080]
Second ohmic electrode (drain electrode) 41 is provided on a surface (lower surface) facing the main surface of silicon carbide substrate 30.
[0081]
Next, a method for manufacturing the storage type MISFET of the present embodiment will be described with reference to FIGS. FIGS. 5A to 5F are cross-sectional views illustrating the structure of the storage MISFET according to the second embodiment.
[0082]
First, in the step shown in FIG. 5A, silicon carbide substrate 30 is prepared. As silicon carbide substrate 30, for example, 4H having a diameter of 50 mm and having a main surface that is off-cut at an angle of 8 degrees from the (001) plane to the [11-12] (111 bar) direction, is used. Using a silicon carbide substrate; The conductivity type of silicon carbide substrate 30 is n-type, and carrier concentration of silicon carbide substrate 30 is 1 × 10 ¹⁸ cm ^-3 N-type impurities.
[0083]
Next, first silicon carbide layer 31 having a thickness of 10 μm is epitaxially grown on silicon carbide substrate 30 by a CVD method. Since this epitaxial growth is performed while supplying an n-type impurity, first silicon carbide layer 31 has a size of about 5 × 10 ^Fifteen cm ^-3 N-type carrier concentration.
[0084]
Subsequently, an implantation mask 43 made of nickel (Ni) is formed on first silicon carbide layer 31. Implantation mask 43 has an opening 44 on a portion of first silicon carbide layer 31 that will be p-well region 32. Then, multi-stage Al ions are implanted into first silicon carbide layer 31 from above implantation mask 43. After that, activation annealing is performed, so that 1 × 10 ¹⁷ cm ^-3 A p-well region 32 having a p-type carrier concentration is formed.
[0085]
At this time, since the p-type impurity is not implanted into the region surrounding p well region 32 in first silicon carbide layer 31, drift region 33 is obtained in which the impurity concentration before implantation in this step is maintained. After that, the implantation mask 43 is removed.
[0086]
Next, in the step shown in FIG. 5B, a second silicon carbide layer 34 having a thickness of 300 nm is epitaxially grown on first silicon carbide layer 31 by the CVD method. Since this epitaxial growth is performed while supplying an n-type impurity, second silicon carbide layer 34 has a size of about 5 × 10 ¹⁷ cm ^-3 N-type carrier concentration.
[0087]
Subsequently, an implantation mask 46 having an opening 45 is formed on second silicon carbide layer 34. Then, ions of nitrogen (N) are implanted into second silicon carbide layer 34 from above implantation mask 46. Thereafter, by performing activation annealing, a part of the second silicon carbide layer 34 and a part of the p-well region 32 located below the part have an n-type carrier concentration of 0.4 μm in depth. 1 × 10 ¹⁸ cm ^-3 Is formed. Here, the portion of the second silicon carbide layer 34 sandwiched between the two contact regions 37 becomes the accumulation type channel layer 36 while maintaining the n-type impurity concentration. After that, the implantation mask 46 is removed.
[0088]
In the above-described processing steps, the width of the storage channel layer 36 formed on the p-type well region 32 is adjusted to about 10 μm by adjusting the dimensions of the implantation mask 46.
[0089]
Next, in a step shown in FIG. 5C, a photoresist layer (not shown) is formed on the second silicon carbide layer 34, and is exposed and developed, so that a mask pattern 47 having an opening 48 is formed. To form In the present embodiment, unlike the first embodiment, the mask pattern 47 does not intentionally have a taper angle, but the side surface of the formed contact hole 35 has a taper angle. This will be described below.
[0090]
As shown in FIG. 5D, when the plasma etching is advanced, the mask pattern 47 is also removed in parallel with the portion of the second silicon carbide layer 34 exposed to the opening 48 being etched. . Since the plasma etching proceeds isotropically, the end 49 of the mask pattern 47 is removed, and the portion of the second silicon carbide layer 34 located below the end 49 is exposed. At this time, in the region of the second silicon carbide layer 34 exposed during the etching, the etching time is shorter than that of the region of the second silicon carbide layer 34 exposed from the start of the etching, so that the depth is small. Become. As a result, the surface on which the etching proceeds has a taper angle.
[0091]
The plasma etching is performed until the region having a depth of 100 nm in first silicon carbide layer 31 is removed through second silicon carbide layer 34 to form contact hole 35 as shown in FIG. I do. Here, the height of the bottom surface of the contact hole 35 and the height of the lower surface of the contact region 37 are made substantially the same. The side surface of the contact hole 37 has an angle of 30 degrees from the horizontal direction.
[0092]
The plasma etching uses a parallel plate type reactive ion etching (RIE) apparatus, and uses CF as an etching gas. ₄ The etching was performed for 45 minutes at a gas flow rate of 10 mL / min and an RF power of 150 W. Under these conditions, the etching rate of SiC (second silicon carbide layer 34) is 10 nm / min. And the etching rate of the photoresist (mask pattern 37) is 40 nm / min. Met.
[0093]
When performing the plasma etching, the RF power was set to a value smaller than 300 W in the first embodiment. That is, when the RF power is reduced, the etching rate of the SiC (second silicon carbide layer 34) is much smaller than the etching rate of the photoresist (mask pattern 37), and the mask pattern 37 and the second silicon carbide layer 34 This is because the etching rate ratio (etching selectivity) increases, and the contact hole 35 is easily formed into a tapered shape.
[0094]
Next, in the step shown in FIG. 5F, the upper portion of second silicon carbide layer 34 is thermally oxidized at a temperature of 1100 ° C., so that contact region is formed from above storage channel layer 36 in second silicon carbide layer 34. A 30-nm-thick gate insulating film 39 is formed over a portion of 37 that is located at the boundary with the accumulation type channel layer 36.
[0095]
Subsequently, 200 nm thick Al / Ni is deposited on the contact region 37 and the p-well region 32 located in the source region Rs using an electron beam (EB) vapor deposition device. Subsequently, Ni having a thickness of 200 nm is deposited on the back surface of silicon carbide substrate 30. Thereafter, the substrate is heated to a temperature of 1000 ° C. in a heating furnace to form a source electrode 38 serving as an ohmic electrode on the contact region 37 and the p-well region 32 located in the source region Rs. On the back surface of the substrate 30, a drain electrode 41 serving as an ohmic electrode is formed.
[0096]
Subsequently, 200 nm thick Al is deposited on the gate insulating film 39 to form a gate electrode 40. Through the above steps, an accumulation type MISFET is formed.
[0097]
Next, the measurement results of the current-voltage characteristics of the storage MISFET according to the present embodiment will be described. In this measurement, the performance of the storage MISFET of the present embodiment was evaluated in comparison with the performance of the conventional storage MISFET. Specifically, the drain current (ON current) was measured in an ON state in which a gate electrode of the same value was applied to these two types of storage MISFETs.
[0098]
As a conventional accumulation type MISFET, one having a contact hole in a source region having no taper angle as shown in FIG. 7 was prepared. While contact hole 35 of the present embodiment is formed by removing the upper part of first silicon carbide layer 31, conventional contact hole forms the second carbide layer without removing the upper part of first silicon carbide layer. It is formed by removing the silicon layer. Except for the structure of the contact hole, the conditions were the same as those of the storage MISFET of the present embodiment.
[0099]
From the measurement results, it has been found that the on-state current of the storage type MISFET of the present embodiment is increased about three times or more as compared with the conventional storage type MISFET. Further, it was confirmed that the yield of the element was improved about twice. The consideration of the reason is described below.
[0100]
First, in the conventional storage type MISFET, as shown in FIG. 7, the source electrode 108 is formed so as to cover a step portion forming the side wall of the contact hole 105. Then, since the step coverage at the corner of the step is not good, the adhesion between the source electrode 108 and the wall of the contact hole 105 is partially deteriorated. When the adhesion is deteriorated, the ohmic characteristics of the source electrode 108 are deteriorated, so that a resistance component is generated between the source electrode 108 and the wall of the contact hole 105.
[0101]
Since the contact region 107 is formed by ion implantation, the dopant concentration in the upper portion is low. Therefore, even if the source electrode 108 is formed on the upper surface of the contact region 107 and on the side surface formed in the vertical direction, it is difficult to obtain good ohmic contact, and the contact resistance increases.
[0102]
As described above, in the conventional storage type MISFET, it is considered that the power loss due to the resistance component becomes so large as to be negligible and the on-current is suppressed.
[0103]
On the other hand, in the storage type MISFET of the present embodiment, as shown in FIG. 4, the side surface of the contact hole 35 has a taper angle. Therefore, at the corner of the step portion of the contact hole 35, the source electrode 38 is formed with good step coverage. As a result, the adhesion between the source electrode 38 and the wall of the contact hole 35 is improved, and the ohmic characteristics of the source electrode are also improved.
[0104]
Further, the side wall of the contact hole 35 is formed obliquely from the upper part to the inner part of the contact region 37. Therefore, when the source electrode 38 is formed on the side wall of the contact hole 35, the source electrode 38 comes into contact with the inside of the contact region 37. Since the dopant concentration is higher in the contact region 37 than in the upper portion, the contact resistance at the interface between the contact region 37 and the source electrode 38 is reduced.
[0105]
Further, in the present embodiment, the contact area between the contact region 37 and the source electrode 38 is larger than in the first embodiment. Since the depth of the contact hole 35 is further increased, the source electrode 38 can be in contact with a region of the contact region 37 having a higher impurity concentration. From these facts, it is considered that a larger value of the on-state current can be obtained in the present embodiment than in the first embodiment.
[0106]
Further, in the accumulation type MISFET of the present embodiment, the source electrode 38 is formed on the wall of the contact hole 35 with good step coverage. Therefore, problems such as peeling of the electrode and disconnection of the electrode hardly occur, the yield is improved, and the reliability of the element is also improved.
[0107]
In the present embodiment, a layer in which the dopant is substantially uniformly distributed is formed as the accumulation type channel layer 36. However, in the present invention, it has been confirmed that the effect can be obtained even if a doped layer having a delta-doped structure is used.
[0108]
Further, in the present embodiment, contact regions 37 are formed by ion implantation at both ends of second silicon carbide layer 34. However, in the present invention, the contact region 37 need not be formed. More specifically, the storage channel layer 36 extends to both ends of the second silicon carbide layer 34, and a contact hole 35 having the storage channel layer 36 as a side wall is formed. Even in this case, it was confirmed that the effect was obtained if the side surface of the contact hole 35 had a taper angle. Further, when the accumulation type channel layer 36 has a delta-doped structure, the source electrode 38 and the laminated structure in the delta-doped layer come into direct contact with each other by providing a side surface of the contact hole 35 with a taper angle. It has been confirmed that the contact resistance between the contact hole and the side surface of the contact hole 35 is reduced and the power loss is further suppressed.
[0109]
In the present embodiment, the side surface of the contact hole 35 in the source region Rs of the storage MISFET has a taper angle. However, even if the side surface of the contact hole in the source region of the storage IGBT using SiC has a taper angle, the step coverage can be improved.
Further, in the present embodiment, 4H-SiC is used as silicon carbide substrate 30, but it has been confirmed that the effects of the present invention can be exerted even if a substrate made of a polytype other than 4H-SiC is used.
[0110]
In the present embodiment, the height of the bottom surface of the contact hole 35 is made equal to the height of the bottom surface of the contact region 37. However, in the present invention, as shown in FIG. 6, the height of the bottom surface of the contact hole 51 may be formed lower than the height of the bottom surface of the contact region 34. FIG. 6 is a cross-sectional view illustrating a structure of a modification of the storage MISFET of SiC according to the second embodiment. The structure shown in FIG. 6 is the same as the structure shown in FIG. 4 except for the depth of the contact hole 51, and a description thereof will be omitted. In this case, the same effects as those described above can be obtained.
[0111]
【The invention's effect】
In the present invention, by forming the side surface of the contact hole into a tapered shape, good ohmic characteristics can be realized between the source electrode and the silicon carbide layer, and silicon carbide capable of flowing a drain current with a high current density Can be obtained.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a structure of an accumulation type MISFET of SiC according to a first embodiment.
FIGS. 2A to 2E are cross-sectional views illustrating manufacturing steps of the storage type MISFET according to the first embodiment.
FIG. 3 is a cross-sectional view illustrating a structure of a modified example of the semiconductor device according to the first embodiment.
FIG. 4 is a cross-sectional view illustrating a structure of an accumulation type MISFET of SiC according to a second embodiment.
FIGS. 5A to 5F are cross-sectional views illustrating a structure of an accumulation type MISFET according to a second embodiment.
FIG. 6 is a cross-sectional view showing a structure of a modified example of the accumulation type MISFET of SiC in the second embodiment.
FIG. 7 is a cross-sectional view showing a structure of a conventional storage type MISFET using SiC.
[Explanation of symbols]
10 Silicon carbide substrate
11 First silicon carbide layer
12 p-well region
13 Drift area
14 Second silicon carbide layer
15 Contact hole
16 Storage type channel layer
17 Contact area
18 Source electrode
19 Gate insulating film
20 Gate electrode
21 Drain electrode
23 Injection mask
24 opening
25 opening
26 Injection mask
27 Mask pattern
28 opening
30 silicon carbide substrate
31 First silicon carbide layer
32 p-well
33 Drift area
34 Second silicon carbide layer
35 Contact hole
36 Storage type channel layer
37 Contact area
38 source electrode
39 Gate insulating film
40 Gate electrode
41 Drain electrode
43 Injection mask
44 opening
45 opening
46 Injection mask
47 Mask pattern
48 opening
49 end
51 Contact hole

Claims

半導体基板と、
第１炭化珪素層と、
上記第１炭化珪素層の上に設けられた第２炭化珪素層と、
上記第２炭化珪素層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記第１炭化珪素層のうち上記ゲート電極の側方の領域に設けられた第１導電型のウェル領域と、
上記第１炭化珪素層のうち上記ウェル領域の側方および下方を囲む領域に設けられた第２導電型のドリフト領域と、
上記第２炭化珪素層の少なくとも一部に設けられた第２導電型のチャネル領域と
上記第２炭化珪素層を貫通して上記ウェル領域に到達し、下方に向かって順テーパー状の側面を有するコンタクトホールと、
上記コンタクトホールの側面から、上記コンタクトホールの底面に露出する上記ウェル領域の上に亘って設けられた第１オーミック電極と、
上記半導体基板の下面上に設けられた第２オーミック電極と
を備える半導体装置。A semiconductor substrate;
A first silicon carbide layer;
A second silicon carbide layer provided on the first silicon carbide layer,
A gate insulating film provided on the second silicon carbide layer;
A gate electrode provided on the gate insulating film;
A first conductivity type well region provided in a region of the first silicon carbide layer beside the gate electrode;
A second conductivity type drift region provided in a region of the first silicon carbide layer surrounding the side and below the well region;
A second conductivity type channel region provided in at least a part of the second silicon carbide layer and a second tapered side surface penetrating the second silicon carbide layer and reaching the well region; Contact holes,
A first ohmic electrode provided from a side surface of the contact hole and over the well region exposed at a bottom surface of the contact hole;
A semiconductor device comprising: a second ohmic electrode provided on a lower surface of the semiconductor substrate.

請求項１に記載の半導体装置において、
上記コンタクトホールの側面のうちの少なくとも一部は、水平方向から１０°以上７５°以下の範囲内で傾いていることを特徴とする半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein at least a part of the side surface of the contact hole is inclined within a range of 10 ° or more and 75 ° or less from a horizontal direction.

請求項１または２に記載の半導体装置において、
上記コンタクトホールは、プラズマを用いたエッチングにより形成されたことを特徴とする半導体装置。The semiconductor device according to claim 1, wherein
The semiconductor device, wherein the contact hole is formed by etching using plasma.

請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記第２炭化珪素層は、チャネル層と、上記チャネル層と隣接し、上記チャネル層よりも高い第２不純物濃度を有するコンタクト領域の少なくとも一部とを有しており、
上記コンタクトホールの上記側面には、上記コンタクト領域が露出していることを特徴とする半導体装置。The semiconductor device according to any one of claims 1 to 3,
The second silicon carbide layer has a channel layer and at least a part of a contact region adjacent to the channel layer and having a second impurity concentration higher than the channel layer,
The semiconductor device, wherein the contact region is exposed on the side surface of the contact hole.

請求項４に記載の半導体装置において、
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、
上記コンタクトホールは、上記第１炭化珪素層の上面の位置よりも深いことを特徴とする半導体装置。The semiconductor device according to claim 4,
The contact layer is provided on the second silicon carbide layer and the first silicon carbide layer,
The semiconductor device, wherein the contact hole is deeper than a position of an upper surface of the first silicon carbide layer.

請求項５に記載の半導体装置において、
上記コンタクト層は、上記第２炭化珪素層および上記第１炭化珪素層に設けられており、
上記コンタクトホールは、上記コンタクト領域の底面の位置よりも深いことを特徴とする半導体装置。The semiconductor device according to claim 5,
The contact layer is provided on the second silicon carbide layer and the first silicon carbide layer,
The semiconductor device, wherein the contact hole is deeper than a position of a bottom surface of the contact region.

半導体基板の上に、第２導電型の第１炭化珪素層を形成する工程（ａ）と、
上記第１炭化珪素層の一部に第１導電型の不純物を注入することによりウェル領域を形成する工程（ｂ）と、
上記第１炭化珪素層の上に、第２導電型のチャネル層を有する第２炭化珪素層を形成する工程（ｃ）と、
上記第２炭化珪素層の上に、テーパー状の開口部を有するマスクパターンを形成する工程（ｄ）と、
上記マスクパターンをマスクとして、上記第２炭化珪素層を貫通して上記ウェル領域に到達するコンタクトホールを形成する工程（ｅ）と、
上記コンタクトホールの側面上から底面上に亘って第１オーミック電極を形成する工程（ｆ）と、
上記第２炭化珪素層の上記チャネル層の上に、ゲート絶縁膜を挟んでゲート電極を形成する工程（ｇ）と、
上記半導体基板の下面上に第２オーミック電極を形成する工程（ｈ）と
を含む半導体装置の製造方法。(A) forming a second conductivity type first silicon carbide layer on a semiconductor substrate;
(B) forming a well region by injecting a first conductivity type impurity into a part of the first silicon carbide layer;
(C) forming a second silicon carbide layer having a channel layer of the second conductivity type on the first silicon carbide layer;
(D) forming a mask pattern having a tapered opening on the second silicon carbide layer;
(E) forming a contact hole penetrating through the second silicon carbide layer and reaching the well region using the mask pattern as a mask;
(F) forming a first ohmic electrode from the side surface to the bottom surface of the contact hole;
(G) forming a gate electrode on the channel layer of the second silicon carbide layer with a gate insulating film interposed therebetween;
(H) forming a second ohmic electrode on the lower surface of the semiconductor substrate.

請求項７に記載の半導体装置の製造方法において、
上記工程（ｄ）では、プロキシミティ露光処理を行い、現像を行なうことにより上記マスクパターンを形成することを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 7,
In the method (d), a proximity exposure process is performed and development is performed to form the mask pattern.

請求項７または８に記載の半導体装置の製造方法において、
上記工程（ｅ）では、プラズマエッチングを行なうことを特徴とする半導体装置の製造方法。The method for manufacturing a semiconductor device according to claim 7, wherein
In the step (e), a plasma etching is performed.