JP2004221125A

JP2004221125A - 半導体装置及びその製造方法

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Publication number: JP2004221125A
Application number: JP2003003413A
Authority: JP
Inventors: Nobuaki Tokushige; 信明徳重
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-01-09
Filing date: 2003-01-09
Publication date: 2004-08-05
Also published as: EP1439577A2; DE60307589D1; EP1439577A3; EP1439577B1; KR20040064209A; CN1314077C; DE60307589T2; TW200416836A; KR100582485B1; US20040137720A1; TWI256682B; CN1518059A; US7033863B2

Abstract

【課題】薄膜状のチップ自体にフレキシビリティ及び光透過性を付与することができる半導体装置及びその製造方法を提供することを目的とする。
【手段】表面に半導体素子が形成された半導体基板１１と、半導体基板１１の側面の一部又は全部を被覆し、半導体基板１１の表裏面とそれぞれ略面一の表裏面を有する硬質膜１２とから構成され、硬質膜１２で被覆された半導体基板１１の側面が、半導体基板１１表面に対して垂直又は略垂直に加工されてなる半導体装置。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、さらに詳しくはフレキシブルな半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
携帯電話を始めとして、機器の小型化・携帯化の流れが一段と強くなってきており、さらには「着るパソコン」としてウエアラブルコンピュータも発表された。
また、３ＤＭＤ（シースルーヘッドマウントディスプレイ）、ＣＣＤカメラ内蔵ＨＤ、イヤホン型メガネ、イヤホン型マイクなど映像・音声の直接認知インターフェイスも提案され、今後ウエアラブル機器の市場は大きく伸長すると考えられる。
このような需要に対する方策の一つとして、ＡＭＬＣＤ（アクティブマトリックスディスプレー）のＴＦＴのチップ薄膜化法が提案されている（例えば、特許文献１）。
【０００３】
この方法では、まず、図４（ａ）に示すように、Ｓｉ基板４０上に、Ｓｉ緩和層４１、ＣＶＤ法によるシリコン酸化膜４２、シリコン酸窒化膜からなるリリース層４３、素子形成層となる上層Ｓｉ層４４がこの順に積層されたＳＯＩ構造基板を用い、図４（ｂ）に示すように、ＡＭＬＣＤの画素部（ピクセル領域）４４ｂとＴＦＴ領域４４ａとを形成する。
次に、図４（ｃ）に示すように、絶縁体領域４５を形成するとともに、画素部４４ｂとＴＦＴ領域４４ａとの上に酸化膜４６を形成する。
さらに、図４（ｄ）に示すように、得られた基板上に、ゲート電極４８及びソース／ドレイン領域４９を形成し、さらに、これらを絶縁膜５０で被覆し、絶縁膜５０の所望の領域にコンタクトホール及び配線５１を形成して、ＴＦＴ４７を得る。
【０００４】
この後、図４（ｅ）に示すように、画素部４４ｂとＴＦＴ領域４４ａとを含む領域の外側のリリース層４３に開口５２ａを形成し、さらに、この開口５２ａよりも大きな開口５２ｂをシリコン酸化膜４２に形成する。
続いて、図５（ｆ）に示すように、シリコン酸化膜４２及びリリース層４３の開口を埋め込む支持柱５３をシリコン酸化膜によって形成し、支持柱５３間で、かつ画素部４４ｂとＴＦＴ領域４４ａとの領域以外の領域において、リリース層４３にエッチャント導入口５４を形成し、このエッチャント導入口５４からエッチャントを導入して、図５（ｇ）に示すように、シリコン酸化膜４２をエッチング除去し、空洞５５を形成する。これにより、支持柱５３に支持されたリリース層４３上に、画素部４４ｂ及びＴＦＴ４７が配置する。
【０００５】
次に、図５（ｈ）に示すように、得られた基板上全面にエポキシ樹脂５６と非感光性の透明樹脂膜５７とを形成し、画素部４４ｂとＴＦＴ４４ａとの上のエポキシ樹脂５６を、紫外線を照射することにより硬化させ、非硬化部のエポキシ樹脂を除去するとともに、支持柱５３を劈開することにより、薄膜状のチップを離脱させる。
また、上記の方法とは別に、チップ側面又は側面と裏面とを絶縁膜で覆う方法が提案されている（例えば、特許文献２）。
【０００６】
この方法では、まず、図６（ａ）に示すように、トランジスタ等を含む回路素子（図示せず）が縦横に整列形成されているが、電極は形成されていない半導体基板６６上に絶縁膜６０ａを形成する。
次に、図６（ｂ）に示すように、半導体基板６６の裏面を研磨してウエハの厚さを所定の厚さにする。続いて、図６（ｃ）に示すように、半導体基板６６表面に、回路素子を区画する区画線（スクライブエリア）に沿って、断面がＶ字形状の溝６２を縦横に形成する。
その後、図６（ｄ）に示すように、溝６２の表面を覆うように、半導体基板６６上に再度絶縁膜６０ｂを形成し、図６（ｅ）に示すように、半導体基板６６表面の絶縁膜６０ｂを選択的に除去して半導体基板６６表面を露出させ、その上に電極を形成するとともに、この電極上にバンプを形成してバンプ電極（突出電極）６５とする。
【０００７】
次いで、図６（ｆ）に示すように、半導体基板６６上全面に研磨用テープ６３を接着剤６４で貼り付け、図６（ｇ）に示すように、半導体基板６６の裏面を、溝６２の底まで研磨する。これによって、研磨用テープ６３には接着されているが、半導体基板６６が分割され、半導体チップとなる。
続いて、図６（ｈ）に示すように、研磨用テープ６３及び接着剤６４を引き剥がし、図６（ｉ）に示すように、半導体チップの裏面に絶縁膜６０ｃを形成する。
【０００８】
【発明が解決しようとする課題】
しかし、図４及び図５に示す方法では、ＳＯＩ基板を用いているため基板自体が高価であり、バルク基板における設計やプロセスの資産が使用できない。また、素子形成層である上層Ｓｉ４４をリリース層４３の直上に堆積するため、上層Ｓｉ４４とリリース層４３との密着性の関係より、上層Ｓｉ層４４が素子形成工程中に剥がれるおそれがあり（密着性は下層のリリース層のモフォロジーに依存する）、上層Ｓｉ層４４の膜厚が比較的不均一なためフレキシビリティに欠けるという問題もある。さらに、半導体層の膜厚はＳＯＩ基板の上層Ｓｉ層４４の膜厚で決定されてしまい、所望のフレキシビリティ及び透過性を示すような膜厚に自由に設定できないという問題がある。
【０００９】
また、図６に示す方法では、ストッパーとなる絶縁膜がＶ字溝の内部に存在するため、基板の研磨の際、Ｖ字溝の先端に応力集中が生じ、研磨の制御ができず、膜厚の不均一や割れを生じるおそれがある。そのため、所望のフレキシビリティ及び透過性を示すような膜厚に自由に設定できないという問題がある。
本発明はこのような課題に鑑みなされたものであり、薄膜状のチップ自体にフレキシビリティ及び光の透過性を付与することができる半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【特許文献１】
米国特許第５，２５６，５６２号明細書
【特許文献２】
特開平１０‐２２３６２６号公報
【００１１】
【課題を解決するための手段】
本発明によれば、表面に半導体素子が形成された半導体基板と、該半導体基板の側面の一部又は全部を被覆し、前記半導体基板の表裏面とそれぞれ略面一の表裏面を有する硬質膜とから構成され、前記硬質膜で被覆された半導体基板の側面が、前記半導体基板表面に対して垂直又は略垂直に加工されてなる半導体装置が提供される。
また、本発明によれば、（ａ）半導体素子が形成された半導体基板の前記半導体素子が形成されていない領域に、前記半導体基板表面に対して垂直に凹部を形成し、
（ｂ）該凹部に硬質膜を埋め込み、
（ｃ）前記凹部を含む前記半導体基板表面に支持基板を貼り合わせ、前記半導体基板を裏面側から前記硬質膜の裏面が露出するまで後退させ、
（ｄ）前記硬質膜を切断することにより前記半導体基板を分割することからなる半導体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】
本発明の半導体装置は、主として、半導体基板とその少なくとも一部の側面を被覆する硬質膜とから構成される。
半導体基板は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体；ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体；半導体基板上にエピタキシャル層が、例えば、１μｍ程度形成されたこれら半導体によるエピタキシャル基板；ガラス、プラスチック等の絶縁性基板上に半導体層が形成された基板等が挙げられる。なかでも単結晶又は多結晶のシリコン基板が好ましい。この半導体基板上には、素子分離領域、トランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。また、不純物がドーピングされて、所定の抵抗値に設定されていてもよい。半導体基板の膜厚は、特に限定されるものではないが、その材料に応じて、応力が加えられた場合に撓み、いわゆるフレキシブル性を確保することができる膜厚及び／又は光の透過性を示すような膜厚であることが好ましい。具体的には、１〜６０μｍ程度が挙げられる。
【００１３】
半導体基板は、後述する硬質膜によりその側面の一部又は全部が被覆されているが、硬質膜で被覆されている側面は、半導体基板表面に対して垂直又は略垂直であることが必要である。ここで、略垂直とは、半導体基板表面に対して９０°±５°程度の実質的に垂直な状態を意味する。
【００１４】
硬質膜は、半導体基板よりもエッチング又は研磨レートが遅いものであれば、その材料は特に限定されるものではないが、絶縁材料であることが好ましい。具体的には、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜等が挙げられる。硬質膜は、半導体基板の側面の一部又は全部を被覆するが、この場合の一部とは、半導体基板の外周の一部という意味であり、厚み方向の一部を意味するものではない。つまり、半導体基板の側面を被覆する硬質膜は、その被覆箇所においては、半導体基板の表裏面とそれぞれ略面一の表裏面を有することが適当である。したがって、硬質膜の膜厚は、半導体基板の膜厚と一致することが適当である。なお、硬質膜は、半導体基板のフレキシブル性を過度に阻害しない程度の幅で形成することが必要であり、例えば、半導体基板表面の縦方向又は横方向の幅に対して５０〜２００μｍ程度の幅であることが適当である。
【００１５】
硬質膜には、貫通孔が形成され、その貫通孔内に導電材料が埋め込まれることにより、貫通電極が形成されていてもよい。貫通電極の膜厚は、半導体基板及び硬質膜の膜厚に一致し、したがって、貫通電極は、半導体基板及び硬質膜の表裏面とそれぞれ略面一の表裏面を有することが適当である。貫通電極を構成する導電材料としては、通常電極として使用される導電材料であれば特に限定されるものではなく、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属；チタン、タンタル、タングステン等の高融点金属；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜が挙げられる。なかでも、高融点金属が好ましい。貫通孔の大きさは、硬質膜の大きさに応じて適宜調整することができる。
【００１６】
また、本発明の半導体装置の製造方法では、まず、工程（ａ）において、半導体素子が形成された半導体基板の半導体素子が形成されていない領域に、半導体基板表面に対して垂直に凹部を形成する。凹部は、貫通しない穴、溝等として、当該分野で公知の方法、例えば、フォトリソグラフィ及びエッチング工程によって形成することができる。凹部の深さは、上述したように、フレキシブル性及び／又は光の透過性等を考慮して、得ようとする半導体基板の厚みに応じて適宜調整することができ、例えば、１〜６０μｍ程度が挙げられる。なお、凹部の底面は、半導体基板表面に対して平行であることが好ましい。凹部は、例えば、スクライブライン等の半導体素子が形成されていない領域の全部又は一部に形成することができる。凹部は、半導体基板上に１つのみ形成してもよいが、複数個形成することが好ましい。凹部を複数個形成する場合には、その全ては同じ深さであることが適当であるが、必ずしも同じ大きさでなくてもよい。
【００１７】
次いで、工程（ｂ）において、凹部に硬質膜を埋め込む。硬質膜の埋め込みは、当該分野で公知の方法、例えば、凹部を含む半導体基板上全面に硬質膜を凹部の深さよりも厚い膜厚で、スパッタ法、ＣＶＤ法、蒸着法等により形成し、形成した硬質膜を、半導体基板表面が露出するまでエッチング又は研磨することにより、実現することができる。エッチングはウェットエッチング、ドライエッチングのいずれでもよく、研磨は、例えばＣＭＰ法等が挙げられる。これにより、硬質膜の表面が半導体基板の表面とほぼ面一とすることができる。
【００１８】
なお、硬質膜を埋め込んだ後、さらに硬質膜に貫通孔を形成し、この貫通孔に導電材料を埋め込むことにより、硬質膜内に貫通電極を形成してもよい。貫通孔は、当該分野で公知の方法、例えば、フォトリソグラフィ及びエッチング工程によって、所望の大きさで形成することができる。また、貫通孔への導電材料の埋め込みは、上述したように凹部に硬質膜を埋め込むのと同様の方法によって行うことができる。
【００１９】
工程（ｃ）において、まず、凹部を含む半導体基板表面に支持基板を貼り合わせる。支持基板としては、半導体基板を後述するように、前記半導体基板を裏面側から前記硬質膜の裏面が露出するまで後退させる際に、半導体基板のわれ等を防止し得る強度を与えることができるものであれば、どのような材料、膜厚のものでもよい。具体的には、金属、プラスチック、ガラス、木、半導体等種々のものが挙げられる。貼り付けは、接着剤、接着テープ等を用いて、後述する半導体基板の薄膜化の際に、半導体基板のわれ等を防止し得るように強固に支持基板に接着させ得るものであればよい。
【００２０】
次いで、半導体基板を裏面側から硬質膜の裏面が露出するまで後退させる。半導体基板の後退は、上述したように、エッチング又は研磨等により行うことができる。つまり、半導体基板を裏面から後退させる場合に、硬質膜は半導体基板よりもエッチング又は研磨レートが遅いために、エッチング又は研磨のストッパーとなり、よって、硬質膜の裏面が露出するまで後退させることにより、先に定めた凹部の深さ以上に半導体基板の後退が進行することなく、半導体基板を所望の膜厚に薄膜化することができるとともに、硬質膜の裏面が半導体基板の裏面とほぼ面一とすることができる。
【００２１】
工程（ｄ）において、硬質膜が形成されている領域において、硬質膜を切断することにより、半導体基板分割する。ここでの分割は、いわゆるダイシングと呼ばれるものであり、硬質膜を、任意に半導体基板自体を切断することによって、半導体基板を半導体チップごとに分割することができる。なお、このダイシングは、支持基板が半導体基板に貼り合わせられた状態で行い、その後に支持基板を脱離させてもよいし、支持基板を脱離させた後に、行ってもよい。
【００２２】
本発明における半導体装置は、いわゆるフレキシブル性及び光透過性を有する半導体装置であるため、特にフレキシブル性及び光透過性を要求されるような態様で用いることができる。例えば、液晶パネル、メモリカードやＩＣカード等の種々の用途が挙げられる。また、特にフレキシブル性又は光透過性が要求されないような用途に用いてもよい。
以下、本発明の半導体装置及びその製造方法の実施の形態を図面に基づいて詳細に説明する。
【００２３】
実施の形態１
この実施の形態の半導体装置は、図１（ａ）及び（ｂ）に示したように、素子部Ａとその周辺の一部又は全部を覆う硬質膜部Ｂとから構成されてなる半導体チップである。素子部Ａは、たとえば膜厚３０μｍ程度、１ｍｍ×２ｍｍのサイズのシリコン基板上にトランジスタ、キャパシタ、抵抗又はこれらが組み合わせられて形成されており、フレキシブルである。シリコン基板は、少なくとも硬質膜部Ｂで被覆された側面が、シリコン基板表面に対して垂直又はほぼ垂直となっている。硬質膜部Ｂは、絶縁膜、例えば、シリコン酸化膜によって、幅５０μｍ程度で形成されている。また、図１（ｄ）及び（ｅ）に示すように素子部Ａの周辺の一部又は全部を覆っている。
このような半導体チップは、以下の製造方法によって形成することができる。まず、図２（ａ）に示したように、不純物濃度が５×１０^１５ｃｍ^−３程度のｐ型のシリコン基板１１上に、半導体素子（図示せず）を形成する。
【００２４】
次いで、図２（ｂ）に示したように、シリコン基板１１上の半導体素子が形成された領域以外の領域に、得ようとする図１に示す半導体装置の膜厚に対応する深さの凹部１２を、例えば、深さ３０μｍ程度、１００μｍ×１ｍｍのサイズで複数個形成する。凹部１２の側面は、シリコン基板１１表面に対してほぼ垂直になるように加工する。
続いて、図２（ｃ）に示すように、凹部１２を含むシリコン基板１１上全面に、プラズマＣＶＤ法により、シリコン酸化膜を形成し、ＣＭＰ法によりシリコン基板１１表面が露出するまで研磨して、凹部１２内にシリコン酸化膜１３を埋め込む。またこの際、図２（ｃ’）に示すように、シリコン酸化膜１３をシリコン基板１１の表面が露出する前にＣＭＰによる研磨を止め、シリコン基板１１表面の全面にシリコン酸化膜１３を残し、後に支持基板１４を貼り付ける際の保護膜としても良い。
【００２５】
次に、図２（ｄ）に示すように、シリコン酸化膜１３が埋め込まれた凹部１２側のシリコン基板１１にＡｌからなる支持基板１４を貼り付け、図２（ｅ）に示すように、シリコン基板１１の裏面を研磨し、図２（ｆ）に示すように、シリコン酸化膜１３が露出するまでシリコン基板１１を薄膜化する。この際、シリコン酸化膜１３はシリコン基板１１より研磨速度が遅いので研磨のストッパーとなり、先に定めた凹部１２の深さ以上に研磨が進むことがなく、所望の膜厚のシリコン基板１１が得られる。
【００２６】
続いて、支持基板１４をシリコン基板１１から離脱させ、シリコン酸化膜１３部分においてダイシングを行い、シリコン基板１１から半導体装置を構成するチップを得る。
得られた半導体チップは、その端部が硬質膜部によって被覆されたフレキシブルな半導体チップであり、図１（ｃ）に示すように、一方からの圧力により撓み、破壊されない。このような半導体チップを、例えばプラスチック液晶パネルに搭載した場合、半導体チップ自体がフレキシブルであるため、液晶パネルに何らかの応力がかかった場合においても、安定に動作することができる。
【００２７】
実施の形態２
この実施の形態の半導体装置は、硬質膜部Ｂにおいて貫通孔が形成され、その中にタングステンからなる貫通電極が形成されている以外は、実施の形態１と実質的に同様である。
このような半導体チップは、以下の製造方法によって形成することができる。まず、図３（ａ）に示したように、実施の形態１と同様に、半導体素子（図示せず）が形成されたシリコン基板１１に、シリコン基板１１表面に対してその側面がほぼ垂直になるように凹部１２を形成する。
次いで、図３（ｂ）に示すように、実施の形態１と同様に、凹部１２内にシリコン酸化膜１３を埋め込み、フォトリソグラフィ及びエッチング工程によって、シリコン酸化膜１３の一部に貫通孔を形成する。貫通孔内に選択的にタングステンを埋め込み、貫通電極１５を形成する。
【００２８】
その後、実施の形態１と同様に、図３（ｃ）〜（ｇ）に示すように、シリコン基板１１に支持基板１４を貼り付け、シリコン基板１１を薄膜化し、支持基板１４を剥がし、ダイシングすることにより、半導体チップを得る。
得られた半導体チップは、その端部が硬質膜部によって被覆されたフレキシブルな半導体チップであるため、例えばプラスチック液晶パネルに搭載した場合、液晶パネルに何らかの応力がかかった場合においても、安定に動作することができる。
【００２９】
【発明の効果】
本発明によれば、表面に半導体素子が形成された半導体基板と、この半導体基板の側面の一部又は全部を被覆し、半導体基板の表裏面とそれぞれ略面一の表裏面を有する硬質膜とから構成され、硬質膜で被覆された半導体基板の側面が、半導体基板表面に対して垂直又は略垂直に加工されているために、フレキシブル性及び／又は光の透過性を有しながら、さらに適度な強度をも有する良質で高機能化を実現した半導体装置を提供することができる。したがって、機器の小型化・携帯化に対応するシステムパッケージソリューションとして折り曲げ可能なウエアラブルコンピュータや液晶等の透過性のある表示装置に適用することが可能となる。
【００３０】
しかも、ＳＯＩ基板を用いずに、バルク基板を用いることができるため、基板自体が安価であり、バルク基板における設計やプロセスのＩＰが再利用でき、開発から生産のトータルコストを低く抑えることが可能となる。
さらに、本発明の半導体装置の製造方法によれば、ＳＯＩ基板を用いた場合と比較して、簡便なプロセスで半導体装置を製造することができるとともに、半導体基板に対して垂直方向に凹部を形成し、その凹部に硬質膜が配置されるために、半導体基板の後退、例えば、研磨の際に、硬質膜をストッパー又は保護膜として機能させることができるとともに、応力集中が生じさせることなく、膜厚の不均一や、割れを防止することができ、製造コストを低減、歩留まりを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態を示す平面図及び断面図である。
【図２】本発明の半導体装置の製造方法を示す製造工程断面図である。
【図３】本発明の別の半導体装置の製造方法を示す製造工程断面図である。
【図４】従来の半導体装置の製造工程を示す断面図である。
【図５】図４の続きの製造工程を示す断面図である。
【図６】従来の別の半導体装置の製造工程を示す断面図である。
【符号の説明】
Ａ素子部
Ｂ硬質膜部
１１シリコン基板（半導体基板）
１２凹部
１３シリコン酸化膜（硬質膜）
１４支持基板
１５貫通電極

Claims

表面に半導体素子が形成された半導体基板と、該半導体基板の側面の一部又は全部を被覆し、前記半導体基板の表裏面とそれぞれ略面一の表裏面を有する硬質膜とから構成され、
前記硬質膜で被覆された半導体基板の側面が、前記半導体基板表面に対して垂直又は略垂直に加工されてなることを特徴とする半導体装置。
硬質膜に貫通孔が形成され、該貫通孔内に、前記硬質膜の表裏面とそれぞれ略面一の表裏面を有する貫通電極が形成されてなる請求項１に記載の半導体装置。
半導体基板がシリコン基板である請求項１又は２に記載の半導体装置。
硬質膜が、シリコン酸化膜又はシリコン窒化膜である請求項１〜３のいずれか１つに記載の半導体装置。
貫通電極が高融点金属により形成されてなる請求項２〜４のいずれか１つに記載の半導体装置。
（ａ）半導体素子が形成された半導体基板の前記半導体素子が形成されていない領域に、前記半導体基板表面に対して垂直に凹部を形成し、
（ｂ）該凹部に硬質膜を埋め込み、
（ｃ）前記凹部を含む前記半導体基板表面に支持基板を貼り合わせ、前記半導体基板を裏面側から前記硬質膜の裏面が露出するまで後退させ、
（ｄ）前記硬質膜を切断することにより前記半導体基板を分割することからなる半導体装置の製造方法。
工程（ｂ）において、硬質膜を埋め込んだ後、硬質膜に貫通孔を形成し、該貫通孔に導電材料を埋め込むことにより貫通電極を形成することからなる請求項６に記載の半導体装置の製造方法。