JP2004214959A - Demodulator and demodulating method - Google Patents

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Tamotsu Ikeda
保 池田
Kazuhisa Funamoto
一久 舟本
Isao Matsumiya
功 松宮
Yasunari Ozaki
康成 小崎
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  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To generate a stream clock based on clock frequency errors. <P>SOLUTION: There are provided: a stream output section 19 that OFDM demodulated data obtained by demodulating OFDM signals is input into and then outputs the input OFDM demodulated data as consecutive data streams; a stream clock generating section 18 for generating the stream clock of data stream output from the stream output 19 based on an operating clock of the demodulator 1; a clock frequency error calculating section 11 for calculating clock frequency errors between an OFDM signal clock and the operation clock of the demodulator 1; and a frequency control unit for controlling a stream clock frequency based on the clock frequency errors calculated by the clock frequency error calculating section 11. Thus, generation of the stream clock is realized. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重伝送（ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）方式によるデジタル放送などに適用される復調装置及び復調方法に関する。
【０００２】
【従来の技術】
デジタル信号を伝送する方式として、直交周波数分割多重方式（以下、ＯＦＤＭ方式と呼ぶ。ＯＦＤＭ：Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）と呼ばれる変調方式が用いられている。ＯＦＤＭ方式は、伝送帯域内に多数の直交する副搬送波（サブキャリア）を設け、各サブキャリアの振幅及び位相にＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）やＱＡＭ（Ｑｕａｄｒａｔｕｒｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ）によりデータを割り当てて、デジタル変調する方式である。
【０００３】
ＯＦＤＭ方式は、多数のサブキャリアで伝送帯域を分割するため、サブキャリア１波あたりの帯域は狭くなり変調速度は遅くなるが、トータルの伝送速度は、従来の変調方式と変わらないという特徴を有している。また、ＯＦＤＭ方式は、多数のサブキャリアが並列に伝送されるのでシンボル速度が遅くなり、シンボルの時間長に対する相対的なマルチパスの時間長を短くすることができ、マルチパス妨害を受けにくくなるという特徴を有している。
【０００４】
また、ＯＦＤＭ方式は、複数のサブキャリアに対してデータの割り当てが行われることから、変調時には逆フーリエ変換を行うＩＦＦＴ（Ｉｎｖｅｒｓｅ Ｆａｓｔ Ｆｏｕｒｉｅｒ Ｔｒａｎｓｆｏｒｍ）演算回路、復調時にはフーリエ変換を行うＦＦＴ（Ｆａｓｔ ＦｏｕｒｉｅｒＴｒａｎｓｆｏｒｍ）演算回路を用いることにより、送受信回路を構成することができるという特徴を有している。
【０００５】
以上のような特徴からＯＦＤＭ方式は、マルチパス妨害の影響を強く受ける地上波デジタル放送に適用されることが多い。このようなＯＦＤＭ方式を採用した地上波デジタル放送としては、例えば、ＤＶＢ−Ｔ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ−Ｔｅｒｒｅｓｔｒｉａｌ）やＩＳＤＢ−Ｔ（Ｉｎｔｅｇｒａｔｅｄ Ｓｅｒｖｉｃｅｓ Ｄｉｇｉｔａｌ Ｂｒｏａｄｃａｓｔｉｎｇ −Ｔｅｒｒｅｓｔｒｉａｌ）といった規格がある。
【０００６】
ＯＦＤＭ方式の伝送シンボル（以下、ＯＦＤＭシンボルと呼ぶ。）は、図７に示すように、送信時にＩＦＦＴが行われる信号期間である有効シンボルと、この有効シンボルの後半の一部分の波形がそのままコピーされたガードインターバルとから構成されている。ガードインターバルは、ＯＦＤＭシンボルの前半部分に設けられている。ＯＦＤＭ方式では、このようなガードインターバルが設けられることにより、マルチパスによるシンボル間干渉を許容し、マルチパス耐性を向上させている。
【０００７】
例えばＩＳＤＢ−ＴＳＢ規格（日本で採用されている地上デジタル音声放送の放送規格）のモード３では、有効シンボル内に、５１２本のサブキャリアが含まれており、そのサブキャリア間隔は、１２５／１２６≒０．９９２ｋＨｚとなる。また、このＩＳＤＢ−ＴＳＢ規格のモード３では、有効シンボル内の５１２本のサブキャリアのうち、４３３本のサブキャリアに伝送データが変調されている。また、ＩＳＤＢ−ＴＳＢ規格のモード３では、ガードインターバルの時間長が、有効シンボルの時間長の１／４，１／８，１／１６，１／３２のいずれかとなる。
【０００８】
従来のＯＦＤＭ受信装置の構成例は、例えば、下記の非特許文献１に示されている。以下、この非特許文献１に基づき作製された従来のＯＦＤＭ受信装置について説明をする。
【０００９】
図８に、従来のＯＦＤＭ受信装置のブロック構成図を示す。
【００１０】
従来のＯＦＤＭ受信装置１００は、図８に示すように、アンテナ１０１と、チューナ１０２と、バンドパスフィルタ（ＢＰＦ）１０３と、Ａ／Ｄ変換回路１０４と、ＤＣキャンセル回路１０５と、デジタル直交復調回路１０６と、ＦＦＴ演算回路１０７と、フレーム抽出回路１０８と、同期回路１０９と、キャリア復調回路１１０と、周波数デインタリーブ回路１１１と、時間デインタリーブ回路１１２と、デマッピング回路１１３と、ビットデインタリーブ回路１１４と、デパンクチャ回路１１５と、ビタビ回路１１６と、バイトデインタリーブ回路１１７と、拡散信号除去回路１１８と、トランスポートストリーム生成回路１１９と、ＲＳ復号回路１２０と、伝送制御信号復号回路１２１と、チャンネル選択回路１２２とを備えている。
【００１１】
放送局から放送されたデジタル放送の放送波は、ＯＦＤＭ受信装置１００のアンテナ１０１により受信され、ＲＦ信号としてチューナ１０２に供給される。
【００１２】
アンテナ１０１により受信されたＲＦ信号は、局部発振器１０２ｂ及び乗算器１０２ａからなるチューナ１０２によりＩＦ信号に周波数変換され、ＢＰＦ１０３に供給される。局部発振器１０２ａから発振される受信キャリア信号の発振周波数は、チャンネル選択回路１２２から供給されるチャンネル選択信号に応じて切り換えられる。
【００１３】
チューナ１０２から出力されたＩＦ信号は、ＢＰＦ１０３によりフィルタリングされた後、Ａ／Ｄ変換回路１０４によりデジタル化される。デジタル化されたＩＦ信号は、ＤＣキャンセル回路１０５によりＤＣ成分が除去され、デジタル直交復調回路１０６に供給される。
【００１４】
デジタル直交復調回路１０６は、所定の周波数（キャリア周波数）のキャリア信号を用いて、デジタル化されたＩＦ信号を直交復調し、ベースバンドのＯＦＤＭ信号を出力する。デジタル直交復調回路１０６から出力されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算される前のいわゆる時間領域の信号である。ベースバンドのＯＦＤＭ信号は、直交復調された結果、実軸成分（Ｉチャネル信号）と、虚軸成分（Ｑチャネル信号）とから構成される複素信号となる。デジタル直交復調回路１０６から出力されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算回路１０７及び同期回路１０９に供給される。
【００１５】
ＦＦＴ演算回路１０７は、ベースバンドのＯＦＤＭ信号に対してＦＦＴ演算を行い、各サブキャリアに直交変調されている信号を抽出して出力する。ＦＦＴ演算回路１０７から出力される信号は、ＦＦＴされた後のいわゆる周波数領域の信号である。
【００１６】
ＦＦＴ演算回路１０７は、１つのＯＦＤＭシンボルから有効シンボル長分の信号を抜き出し、抜き出した信号に対してＦＦＴ演算を行う。すなわち、ＦＦＴ演算回路１０７は、１つのＯＦＤＭシンボルからガードインターバル長分の信号を除き、残った信号に対してＦＦＴ演算を行う。ＦＦＴ演算を行うために抜き出される信号の範囲は、その抜き出した信号点が連続していれば、１つのＯＦＤＭシンボルの任意の位置でよい。つまり、その抜き出す信号の範囲の開始位置は、図７に示すように、ＯＦＤＭシンボルの先頭の境界位置（図７中のＡの位置）から、ガードインターバルの終了位置（図７中のＢの位置）までの間のいずれかの位置となる。
【００１７】
ＦＦＴ演算回路１０７により抽出された各サブキャリアに変調されていた信号は、実軸成分（Ｉチャネル信号）と虚軸成分（Ｑチャネル信号）とから構成される複素信号である。ＦＦＴ演算回路１０７により抽出された信号は、フレーム抽出回路１０８、同期回路１０９及びキャリア復調回路１１０に供給される。
【００１８】
フレーム抽出回路１０８は、ＦＦＴ演算回路１０７により復調された信号に基づき、ＯＦＤＭ伝送フレームの境界を抽出するとともに、ＯＦＤＭ伝送フレーム内に含まれているＣＰ，ＳＰ等のパイロット信号，ＴＭＣＣやＴＰＣ等の伝送制御情報を復調し、同期回路１０９及び伝送制御信号復号回路１２１に供給する。
【００１９】
同期回路１０９は、ベースバンドのＯＦＤＭ信号、ＦＦＴ演算回路１０７により復調された後の各サブキャリアに変調されていた信号、フレーム抽出回路１０８により検出されたＣＰ，ＣＰ等のパイロット信号、及び、チャンネル選択回路１２２から供給されるチャンネル選択信号を用いて、ＯＦＤＭシンボルの境界を算出し、ＦＦＴ回路１０７に対してＦＦＴ演算の演算範囲及びそのタイミングを設定する。
【００２０】
キャリア復調回路１１０は、ＦＦＴ演算回路１０７から出力された各サブキャリアから復調された後の信号が供給され、その信号に対してキャリア復調を行う。例えばＩＳＤＢ−ＴＳＢ規格のＯＦＤＭ信号を復調する場合であれば、キャリア復調回路１１０は、例えば、ＤＱＰＳＫの差動復調又はＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭの同期復調を行う。
【００２１】
キャリア復調された信号は、周波数デインタリーブ回路１１１によって周波数方向のデインタリーブ処理がされ、続いて、時間でインタリーブ回路１１２によって時間方向のデインタリーブ処理がされた後、デマッピング回路１１３に供給される。
【００２２】
デマッピング回路１１３は、キャリア復調された信号（複素信号）に対してデータの再割付処理（デマッピング処理）を行い、伝送データを復元する。例えばＩＳＤＢ−ＴＳＢ規格のＯＦＤＭ信号を復調する場合であれば、デマッピング回路１１３は、ＱＰＳＫ、１６ＱＡＭ又は６４ＱＡＭに対応したデマッピング処理を行う。
【００２３】
デマッピング回路１１３から出力され伝送データは、ビットデインタリーブ回路１１４、デパンクチャ回路１１５、ビタビ回路１１６、バイトデインタリーブ回路１１７、拡散信号除去回路１１８を通過することにより、多値シンボルの誤り分散のためのビットインタリーブに対応したデインタリーブ処理、伝送ビットの削減のためのパンクチャリング処理に対応したデパンクチャリング処理、畳み込み符号化されたビット列の復号のためのビタビ復号処理、バイト単位でのデインタリーブ処理、エネルギ拡散処理に対応したエネルギ逆拡散処理が行われ、トランスポートストリーム生成回路１１９に入力される。
【００２４】
トランスポートストリーム生成回路１１９は、例えばヌルパケット等の各放送方式で規定されるデータを、ストリームの所定の位置に挿入する。また、トランスポートストリーム生成回路１１９は、断続的に供給されてくるストリームのビット間隔を平滑化して時間的に連続したストリームとする、いわゆるスムージング処理を行う。スムージング処理がされた伝送データは、ＲＳ復号回路１２０に供給される。
【００２５】
ＲＳ復号回路１２０は、入力された伝送データに対してリードソロモン復号処理を行い、ＭＰＥＧ−２システムズで規定されたトランスポートストリームとして出力する。
【００２６】
伝送制御信号復号回路１２１は、ＯＦＤＭ伝送フレームの所定の位置に変調されているＴＭＣＣやＴＰＣといった伝送制御情報を復号する。復号された伝送制御情報は、キャリア復調回路１１０、時間デインタリーブ回路１１２、デマッピング回路１１３、ビットデインタリーブ回路１１４、及び、トランスポートストリーム生成回路１１９に供給され、各回路の復調や再生等の制御に用いられる。
【００２７】
チャンネル選択回路１２２は、外部から設定される受信チャンネル情報や、その他の制御情報からチューナ１０２、同期回路１０９、及びキャリア復調回路１１０へと制御情報を供給する。
【００２８】
続いて、図９を用いて、従来のＯＦＤＭ受信装置１００が備えるトランスポートストリーム生成回路１１９について詳細に説明をする。
【００２９】
図９に示すように、トランスポートストリーム生成回路１１９は、バッファメモリ２０１と、分周カウンタ２０２と、クロック発振器２０３と、分周比制御回路２０４とを備えている。
【００３０】
バッファメモリ２０１は、拡散信号除去回路１１８が断続的に出力するデータを、上記データの動作クロックを用いて所定の量だけ一時的に格納する。バッファメモリ２０１に格納されたデータは、分周カウンタ２０２で生成されるＴＳクロックに応じて読み出され、ＭＰＥＧ２トランスポートストリームとして出力される。また、バッファメモリ２０１は、自身のメモリ残量を示すメモリ残量信号を分周比制御回路２０４に供給する。
【００３１】
分周カウンタ２０２は、バッファメモリ２０１に格納されたデータを読み出す際に用いるＴＳクロックを生成し、バッファメモリ２０１に供給する。分周カウンタ２０２は、クロック発振器２０３によって出力されるクロックを所定の分周比で分周することでＴＳクロックを生成する。
【００３２】
分周比制御回路２０４は、バッファメモリ２０１から出力されるメモリ残量信号に基づいて、分周カウンタ２０２でクロック発振器２０３から出力されるクロックを分周してＴＳクロックを生成する際の分周比を決定する。決定した分周比は、分周比制御信号として分周カウンタ２０２に出力される。
【００３３】
分周比制御回路２０４は、例えば、バッファメモリ２０１から出力されるメモリ残量信号からメモリの残量を取得し、所定の閾値と比較することで分周比を決定している。
【００３４】
例えば、分周比制御回路２０４は、メモリ残量信号がメモリ残量判定閾値より大きい場合、バッファメモリ２０１内にバッファリングされているデータが少ないと判断できるため、ＭＰＥＧ２トランスポートストリームの出力速度を下げるように分周比を制御する。分周比が大きくなれば、分周カウンタ２０２で生成されるＴＳクロックの周波数は小さくなるので、ＭＰＥＧ２トランスポートストリームの出力速度は下がることになる。
【００３５】
また、分周比制御回路２０４は、メモリ残量信号がメモリ残量判定閾値以下の場合、バッファメモリ２０１内にバッファリングされているデータが多いと判断できるため、ＭＰＥＧ２トランスポートストリームの出力速度を上げるように分周比を制御する。分周比が小さくなれば、分周カウンタ２０２で生成されるＴＳクロックの周波数は大きくなるので、ＭＰＥＧ２トランスポートストリームの出力速度は上がることになる。
【００３６】
なお、メモリ残量閾値は、トランスポートストリーム生成回路１１９内に保持する固定値又は図示しない外部回路、例えば、システムコントローラなどから供給される。
【００３７】
このように、トランスポートストリーム生成回路１１９は、断続して供給されるデータをバッファリングし、所定のクロック数のＴＳクロックによって読み出すことで、時間的に連続したストリームにスムージングして出力させることができる。
【００３８】
【非特許文献１】
「地上デジタル音声放送用受信装置 標準規格（望ましい仕様） ＡＲＩＢ ＳＴＤ−Ｂ３０ １．１版」，社団法人電波産業界，平成１３年５月３１日 策定，平成１４年３月２８日 １．１改定，ｐ．１０−１４
【００３９】
【発明が解決しようとする課題】
トランスポートストリーム回路１１９に入力される拡散信号除去回路１１８の出力データは、当該拡散信号除去回路１１８の処理に依存した速度及び間隔で入力される。
【００４０】
一方、トランスポートストリーム回路１１９から出力されるＭＰＥＧ２トランスポートストリームは、放送方式で規定される所定のＴＳ出力速度に準じた速度となっている。このとき、トランスポートストリーム回路１１９が備えるバッファメモリ２０１においては、バッファメモリ２０１へ入力される入力データと、バッファメモリ２０１から出力されるＭＰＥＧ２トランスポートストリームの速度が平均的に同じとなっている。
【００４１】
したがって、トランスポートストリーム回路１１９のバッファメモリ２０１に入力されるデータと、バッファメモリ２０１から出力されるＭＰＥＧ２トランスポートストリームとの平均的な速度は同じであるが、短い期間においては速度に差がある。
【００４２】
例えば、ある瞬間において、バッファメモリ２０１にバースト的にデータが供給され、短時間でメモリ残量信号がメモリ残量判定閾値以下となった場合、分周比制御回路２０４は、分周比を小さくしてＭＰＥＧ２トランスポートストリームの出力速度が上がるような分周比制御信号を生成し、分周カウンタ２０２に出力することになる。
【００４３】
しかし、分周比制御回路２０４によってＭＰＥＧ２トランスポートストリームの出力速度が上がるように分周比制御を行ったとしても、データがバースト的に供給されたのと同じ時間単位で出力速度を上げることができない。
【００４４】
そのため、このバッファメモリ２０１のデータ入力速度とデータ出力速度の差がＭＰＥＧ２トランスポートストリームの速度ジッタとなり、後段の回路、例えば、ＭＰＥＧ２デコーダなどにおいて、ＭＰＥＧ２トランスポートストリーを正常に受信できないことから、デコード処理ができなくなるといった問題がある。
【００４５】
そこで、本発明は、上述したような問題を解決するために案出されたものであり、受信したＯＦＤＭ信号のクロックと、当該復調装置の動作クロックとのクロック周波数誤差を考慮したストリームクロックを生成し、生成したストリームクロックに応じたデータストリームを出力する復調装置及び復調方法を提供することを目的とする。
【００４６】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る復調装置は、情報が分割された複数のサブキャリアに変調されることにより生成された有効シンボルと、上記有効シンボルの一部の信号波形が複写されることにより生成されたガードインターバルとが含まれた伝送シンボルを伝送単位とする直交周波数分割多重（ＯＦＤＭ）信号を復調する復調装置において、上記ＯＦＤＭ信号を復調したＯＦＤＭ復調データが入力され、入力された上記ＯＦＤＭ復調データを連続したデータストリームとして出力するストリーム出力手段と、上記ストリーム出力手段から出力される上記データストリームのストリームクロックを当該復調装置の動作クロックに基づいて生成するストリームクロック生成手段と、上記ＯＦＤＭ信号のクロックと、当該復調装置の動作クロックとのクロック周波数誤差を算出するクロック周波数誤差算出手段と、上記クロック周波数誤差算出手段によって算出された上記クロック周波数誤差に基づいて、上記ストリームクロックの周波数を制御する周波数制御手段とを備えることを特徴とする。
【００４７】
上述の目的を達成するために、本発明に係る復調方法は、情報が分割された複数のサブキャリアに変調されることにより生成された有効シンボルと、上記有効シンボルの一部の信号波形が複写されることにより生成されたガードインターバルとが含まれた伝送シンボルを伝送単位とする直交周波数分割多重（ＯＦＤＭ）信号を復調する復調方法において、上記ＯＦＤＭ信号を復調したＯＦＤＭ復調データが入力され、入力された上記ＯＦＤＭ復調データを連続したデータストリームとして出力し、出力される上記データストリームのストリームクロックを復調装置の動作クロックに基づいて生成し、上記ＯＦＤＭ信号のクロックと、上記復調装置の動作クロックとのクロック周波数誤差を算出し、算出された上記クロック周波数誤差に基づいて、上記ストリームクロックの周波数を制御することを特徴とする。
【００４８】
【発明の実施の形態】
以下、本発明に係る復調装置及び復調方法の実施の形態を図面を参照にして詳細に説明する。
【００４９】
本発明は、図１に第１の実施の形態として示すＯＦＤＭ受信装置１に適用される。
【００５０】
ＯＦＤＭ受信装置１は、図１に示すように、アンテナ２と、チューナ３と、バンドパスフィルタ（ＢＰＦ）４と、Ａ／Ｄ変換回路５と、ＤＣキャンセル回路６と、デジタル直交復調回路７と、キャリア周波数誤差補正回路８と、ＦＦＴ演算回路９と、位相補正回路１０と、タイミング同期回路１１と、狭帯域キャリア誤差算出回路１２と、広帯域キャリア誤差算出回路１３と、数値制御発振回路（ＮＣＯ）１４と、フレーム同期回路１５と、等化回路１６と、デインタリーブ・誤り訂正回路１７、ＴＳクロック生成回路１８と、トランスポートストリーム生成回路１９と、伝送制御情報復号回路２０と、クロック発振器２１とを備えている。
【００５１】
放送局から放送されたデジタル放送の放送波は、ＯＦＤＭ受信装置１のアンテナ２により受信され、ＲＦ信号としてチューナ３に供給される。
【００５２】
アンテナ２により受信されたＲＦ信号は、局部発振器３ｂ及び乗算器３ａからなるチューナ３によりＩＦ信号に周波数変換され、ＢＰＦ４に供給される。チューナ３から出力されたＩＦ信号は、ＢＰＦ４によりフィルタリングされた後、Ａ／Ｄ変換回路５に供給される。
【００５３】
Ａ／Ｄ変換回路５は、クロック発振器２１から供給されるサンプリングクロックによりＩＦ信号をサンプリングして、このＩＦ信号をデジタル化する。サンプリングクロックの周波数は、後段でのデジタル直交復調後の１ＯＦＤＭシンボル内の有効シンボルサンプリング点数が、ＯＦＤＭシンボル内に含まれているサブキャリアの本数の２ｎ倍（ｎは、０を含んだ自然数）となるような周波数に設定されている。
【００５４】
また、クロック発振器２１は、Ａ／Ｄ変換回路５に対してサンプリングクロックを供給するとともに、本ＯＦＤＭ受信装置１内の各回路に対してもこのサンプリングクロックに同期した動作クロックを供給する。
【００５５】
Ａ／Ｄ変換回路５によってデジタル化されたＩＦ信号は、ＤＣキャンセル回路６によりＤＣ成分を除去され、デジタル直交復調回路７に供給される。
【００５６】
デジタル直交復調回路７は、所定のキャリア周波数の２相のキャリア信号を用いて、デジタル化されたＩＦ信号を直交復調し、ベースバンドのＯＦＤＭ信号を出力する。デジタル直交復調回路７から出力されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算される前のいわゆる時間領域の信号である。このことから、以下、ＦＦＴ演算前のベースバンド信号を、ＯＦＤＭ時間領域信号と呼ぶ。ＯＦＤＭ時間領域信号は、直交復調された結果、実軸成分（Ｉチャネル信号）と、虚軸成分（Ｑチャネル信号）とから構成される複素信号となる。デジタル直交復調回路７から出力されるＯＦＤＭ時間領域信号は、キャリア周波数誤差補正回路８に供給される。
【００５７】
キャリア周波数誤差補正回路８は、ＮＣＯ１５から出力されたキャリア誤差補正信号と、デジタル直交復調後のＯＦＤＭ時間領域信号と複素乗算することによって、ＯＦＤＭ時間領域信号のキャリア周波数誤差を補正する。キャリア周波数誤差補正回路８によりキャリア周波数誤差が補正されたＯＦＤＭ時間領域信号は、ＦＦＴ演算回路９、タイミング同期回路１１及び狭帯域キャリア周波数誤差算出回路１２に供給される。
【００５８】
ＦＦＴ演算回路９は、１つのＯＦＤＭシンボルから有効シンボル長の信号を抜き出し、すなわち、１つのＯＦＤＭシンボルの全サンプルからガードインターバル分のサンプル数のサンプルを除いた信号を抜き出し、抜き出した信号に対してＦＦＴ演算を行う。抜き出し範囲（ＦＦＴウィンドウ）を特定するタイミング（ＦＦＴ演算の演算開始タイミング）は、タイミング同期回路１１により設定される。ＦＦＴ演算回路９は、１つのＯＦＤＭシンボルに対して１回のＦＦＴ演算処理を行い、ＯＦＤＭシンボル内の各サブキャリアに変調されている信号成分を抽出する。ＦＦＴ演算回路９から出力される信号は、ＦＦＴされた後のいわゆる周波数領域の信号である。このことから、以下、ＦＦＴ演算後の信号をＯＦＤＭ周波数領域信号と呼ぶ。ＦＦＴ演算回路９から出力されたＯＦＤＭ周波数領域信号は、ＯＦＤＭ時間領域信号と同様に、実軸成分（Ｉチャネル信号）と虚軸成分（Ｑチャネル信号）とから構成される複素信号である。ＯＦＤＭ周波数領域信号は、位相補正回路１０に供給される。
【００５９】
位相補正回路１０は、ＯＦＤＭ周波数領域信号に対して、ＯＦＤＭシンボルの実際の境界位置と、ＦＦＴ演算範囲の開始タイミングとのずれに応じて生じてしまう位相回転成分の補正を行う。位相補正回路１０は、サンプリング周期以下の精度で生じるずれを位相補正している。
【００６０】
具体的には、位相補正回路１０は、タイミング同期回路１１から出力されるクロック周波数誤差に基づいて、推定されたＯＦＤＭシンボルの境界位置と、ＦＦＴ演算を行う演算開始タイミングとの時間ずれに伴い生じてしまう位相回転量を算出し、算出した位相回転量に基づき位相補正信号（複素信号）を生成する。
【００６１】
続いて、ＦＦＴ演算回路９から出力されるＯＦＤＭ周波数領域信号に対して、生成した位相補正信号（複素信号）を複素乗算して、位相回転補正を行う。位相回転補正がされたＯＦＤＭ周波数領域信号は、広帯域キャリア誤差算出回路１３、フレーム同期回路１５、等化回路１６及び伝送制御情報復号回路２０に供給される。
【００６２】
タイミング同期回路１１は、ＯＦＤＭシンボルの境界位置の推定を行い、その境界位置の推定値に基づきＦＦＴ演算を行うための演算開始タイミングを決定する。演算開始タイミングは、ＦＦＴ演算回路９に供給される。なお、演算開始タイミングは、ＦＦＴ演算回路９での演算範囲であるＦＦＴウィンドウの開始位置を特定するためＦＦＴウィンドウ推定位置とも呼ぶ。
【００６３】
また、タイミング同期回路１１は、受信したＯＦＤＭ信号のクロックと、当該ＯＦＤＭ受信装置１の動作クロックの周波数の違いから生じるクロック周波数誤差を推定し、位相補正回路１０及びＴＳクロック生成回路１８に供給する。
【００６４】
なお、タイミング同期回路１１については、後で詳細に説明をする。
【００６５】
狭帯域キャリア誤差算出回路１２は、ＯＦＤＭシンボルの境界位置での相関値の位相に基づき、デジタル直交復調時の中心周波数のずれ量のうちの狭帯域の成分を示す狭帯域キャリア周波数誤差成分を算出する。具体的に、狭帯域キャリア周波数誤差成分は、サブキャリアの周波数間隔の±１／２以下の精度の中心周波数のずれ量である。狭帯域キャリア誤差算出回路１２により求められた狭帯域キャリア周波数誤差成分は、ＮＣＯ１４に供給される。
【００６６】
広帯域キャリア誤差算出回路１３は、位相補正回路１０から出力されたＯＦＤＭ周波数領域信号に基づき、デジタル直交復調時の中心周波数のずれ量のうち広帯域の成分を示す広帯域キャリア周波数誤差成分を算出する。広帯域キャリア周波数誤差成分は、サブキャリアの周波数の間隔精度の中心周波数のずれ量である。
【００６７】
広帯域キャリア誤差算出回路１３により求められた広帯域キャリア周波数誤差成分は、ＮＣＯ１４に供給される。
【００６８】
ＮＣＯ１４は、いわゆる数値制御発振器である。ＮＣＯ１４は、帯域キャリア誤差検出回路１２により算出された狭帯域キャリア誤差成分と、広帯域キャリア誤差算出回路１３により算出された広帯域キャリア誤差成分とを加算した周波数誤差値に応じて周波数が増減するキャリア周波数誤差補正信号を発生する。このキャリア周波数誤差補正信号は、キャリア周波数誤差補正回路８に出力されＯＦＤＭ時間領域信号に複素乗算される。
【００６９】
フレーム同期回路１５は、ＯＦＤＭ伝送フレームの所定の位置に挿入されている同期ワードを検出し、ＯＦＤＭ伝送フレームの開始タイミングを検出する。フレーム同期回路１５は、ＯＦＤＭ伝送フレームの開始タイミングに基づき各ＯＦＤＭシンボルのシンボル番号を特定し、等化回路１６に供給する。
【００７０】
等化回路１６は、ＯＦＤＭ周波数領域信号に対して、いわゆる等化処理を行う。等化回路１６は、フレーム同期回路１５から供給されたシンボル番号に基づき、ＯＦＤＭ周波数領域信号内に挿入されているＳＰ（Ｓｃａｔｔｅｒｅｄ Ｐｉｌｏｔｓ）信号と呼ばれるパイロット信号を検出する。等化回路１６は、さらに検出したパイロット信号を用いて、ＯＦＤＭ周波数領域信号の位相等化及び振幅等化を行う。位相等化及び振幅等化されたＯＦＤＭ周波数領域信号は、デインタリーブ・誤り訂正回路１７に供給される。
【００７１】
デインタリーブ・誤り訂正回路１７は、等化処理されたＯＦＤＭ周波数領域信号（複素信号）の各サブキャリアに変調されている情報を変調方式に応じて検波し、デマッピングなどを行ってデータを復号する。デインタリーブ・誤り訂正回路１７は、復号したデータに対して誤り訂正処理を行い、ＯＦＤＭ復調データをトラスポートストリーム生成回路１９に供給する。
【００７２】
ＴＳクロック生成回路１８は、所定の周波数のトランスポートストリームクロック（ＴＳクロック）を生成している。ＴＳクロック生成回路１８は、トランスポートストリーム生成回路１９から出力するＭＰＥＧ２トランスポートストリームのフォーマットに従った所定の周波数（２５０ｋＨｚ）のＴＳクロックを出力する図示しない発振器を備えている。
【００７３】
また、ＴＳクロック生成回路１８には上述したタイミング同期回路１１よりクロック周波数誤差信号が１ＯＦＤＭシンボル単位毎に供給されており、供給されたクロック周波数誤差に基づいてＴＳクロックの周波数が制御される。
【００７４】
例えば、ＴＳクロック生成回路１８は、タイミング同期回路１１から供給されるクロック周波数誤差信号に基づいて、一般的なデジタルＰＬＬ回路や、ＶＣＯ（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）にてＴＳクロックの周波数が制御される。
【００７５】
トラスポートストリーム生成回路１９は、デインタリーブ・誤り訂正回路１７が出力するＯＦＤＭ復調データに対して放送方式で規定されたタイミングに基づき所定のデータ信号を多重化すると共に、ＴＳクロック生成回路１８から供給されるＴＳクロックを用いて、断続的に供給される上記ＯＦＤＭ復調データを平滑化して連続的に出力させるスムージング処理を行い、ＭＰＥＧ２トランスポートストリーム（ＴＳ）として後段に出力する。ＯＤＦＭ復調データに多重化する所定のデータ信号は、例えば、ＩＳＤＢ−ＴＳＢでは、ＯＦＤＭ信号で伝送されないヌルパケットである。
【００７６】
伝送制御情報復号回路２０は、所定のサブキャリア位置に変調されているＴＭＣＣ（Ｔｒａｎｓｍｉｓｓｉｏｎ ａｎｄ Ｍｕｌｔｉｐｌｅｘｉｎｇ Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｃｏｎｔｒｏｌ）やＴＰＳ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｐａｒａｍｅｔｅｒ Ｓｉｇｎａｌｉｎｇ）といった伝送制御情報を復号する。復号された伝送制御情報は、例えば、図示しないシステムコントローラなどに供給され、復調や再生の制御に用いられる。
【００７７】
続いて、図２を用いてタイミング同期回路１１について説明をする。
【００７８】
図２に示すように、タイミング同期回路１１は、ガードインターバル相関検出回路５１と、相関ピーク位置検出回路５２と、ＰＬＬ回路５９と、セレクタ５８と備えている。ＰＬＬ回路５９は、減算器５３と、ＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）５４と、累加算・ゲイン回路５５と、加算器５６と、累加算・ゲイン回路５７とを備えている。
【００７９】
ガードインターバル相関検出回路５１は、キャリア周波数誤差補正回路８から供給されるキャリア周波数誤差補正後のＯＦＤＭ時間領域信号から、ガードインターバル相関を検出して出力する。ガードインターバル相関は、ガードインターバル長に相当する期間の信号と、その信号から有効シンボル期間分遅れた同じ期間の信号との相互相関を検出することで検出される。このガードインターバル相関信号は、ＯＦＤＭシンボルの境界位置でちょうどピークを示す信号となる。
【００８０】
相関ピーク位置検出回路５２は、ガードインターバル相関信号のピーク位置を検出し、そのピーク位置を特定するタイミングを示す値（ピークタイミング値）を出力する。相関ピーク位置検出回路５２から出力されたピークタイミング値は、ＰＬＬ回路５９の減算器５３に供給される。
【００８１】
相関ピーク位置検出回路５２から出力されるピークタイミング値は、減算器５３、ＬＰＦ５４、累加算・ゲイン回路５５、加算器５６、累加算・ゲイン回路５７で構成されるＰＬＬ回路５９に供給される。
【００８２】
ＰＬＬ回路５９は、減算器５３、ＬＰＦ５４、累加算・ゲイン５７によって形成されるＰＬＬループによってＦＦＴ回路９にてＦＦＴ演算を行うための演算開始タイミング位置であるＦＦＴウィンドウ位置推定信号を算出する。
【００８３】
また、ＬＰＦ５４、累加算・ゲイン回路５７の間に挿入された累加算・ゲイン回路５５、及び加算器５６によって、受信したＯＦＤＭ信号のクロックと、当該ＯＦＤＭ受信装置１の動作クロックとのクロック周波数誤差が推定される。
【００８４】
減算器５３は、相関ピーク位置検出回路５２から出力されるピークタイミング値から、累加算・ゲイン回路５７より出力される演算開始タイミングを示したＦＦＴウィンドウ位置推定信号を減算し、ＦＦＴウィンドウ位置がどれだけずれているのかを示す位相差を算出する。
【００８５】
ＬＰＦ５４は、減算器５３で算出された位相差を平均して、累加算・ゲイン回路５５、及び加算器５６へと出力する。
【００８６】
累加算・ゲイン回路５５は、ＬＰＦ５４から出力された位相差の平均に所定のゲインを乗算して累積加算していく。累加算・ゲイン回路５５に累積加算された値は、加算器５６、及びセレクタ５８に出力される。また、累加算・ゲイン回路５５に累積加算された値は、ＰＬＬ回路５９が同期状態の場合にクロック周波数誤差に相当する値となる。
【００８７】
加算器５６は、ＬＰＦ５４から出力される平滑化された位相差に累加算・ゲイン回路５５から出力された値を加算する。加算器５６から出力された値は、累加算・ゲイン回路５７及び、セレクタ５８に出力される。また、加算器５６から出力される値は、ＰＬＬ回路５９が準同期状態の場合にクロック周波数誤差に相当する値となる。
【００８８】
累加算・ゲイン回路５５、又は加算器５６から出力されるクロック周波数誤差は、動作クロック以下の精度となる。
【００８９】
累加算・ゲイン回路５７は、加算器５６で加算された値に所定のゲインを乗算して累積加算することで１ＯＦＤＭシンボル毎のＦＦＴウィンドウ位置を推定し、ＦＦＴ回路９に出力する。
【００９０】
セレクタ５８は、ＰＬＬ回路５９が同期状態であるのか、完全に同期してはいないが、やや同期がかかっている準同期状態であるのかに応じて、累加算・ゲイン回路５５からの出力、又は加算器５６からの出力のいずれかをクロック周波数誤差として選択し、ＴＳクロック生成回路１８に供給する。セレクタ５８は、出力させるクロック周波数誤差信号の選択をクロック周波数誤差出力選択信号によって行う。
【００９１】
このように、第１の実施の形態として示すＯＦＤＭ受信装置１は、図２を用いて説明したタイミング同期回路１１によって、受信したＯＦＤＭ信号のクロックと、当該ＯＦＤＭ受信装置１の動作クロックとの誤差であるクロック周波数誤差信号を取得することで、受信したＯＦＤＭ信号のクロックと、当該ＯＦＤＭ受信装置１の動作クロックとのクロック周波数誤差に基づいて周波数が制御された精度の高いＴＳクロックを生成することができる。
【００９２】
続いて、図３を用いて、本発明の第２の実施の形態として示すＯＦＤＭ受信装置６０について説明をする。
【００９３】
ＯＦＤＭ受信装置６０は、図１に示したＯＤＦＭ受信装置１のＴＳクロック生成回路１８に替えて、ＴＳクロック回路３０を備え、さらに、クロック発振器２２、クロック分周器２３を備えた構成である。第２の実施の形態として示すＯＦＤＭ受信装置６０において、上述した第１の実施の形態として示したＯＦＤＭ受信装置１と同一の機能を有する箇所は同一の符号を付し説明を省略する。
【００９４】
クロック発振器２２は、所定の周波数のクロックを発振し、クロック分周器２３及びＴＳクロック生成回路３０に供給する。クロック発振器２２で発振されるクロックは、当該ＯＦＤＭ受信装置６０で受信する受信ＯＦＤＭ信号と非同期のクロックであってもよい。
【００９５】
クロック分周器２３は、クロック発振器２２から供給された所定の周波数のクロックを所定の分周比で分周して、分周クロックを生成する。クロック分周器２３は、生成した分周クロックをタイミング同期回路１１に供給する。また、図示しないが、クロック分周器２３は、当該ＯＦＤＭ受信装置６０内の各回路に対しても、この分周クロックと同期した動作クロックを供給する。
【００９６】
タイミング同期回路１１は、クロック分周器２３から供給される分周クロックと、受信したＯＦＤＭ信号のクロックとの周波数誤差を１ＯＦＤＭシンボル毎に推定し、クロック周波数誤差としてＴＳクロック生成回路３０に出力する。
【００９７】
クロック周波数誤差は、受信したＯＦＤＭ信号のクロック周波数が分周クロックのクロック周波数よりも高い場合、つまり、ＯＦＤＭ信号のクロック周波数が分周クロックのクロック周波数よりも速い場合、正の値となる。
【００９８】
また、クロック周波数誤差は、受信したＯＦＤＭ信号のクロック周波数が分周クロックのクロック周波数よりも低い場合、つまり、ＯＦＤＭ信号のクロック周波数が分周クロックの周波数よりも遅い場合、負の値となる。
【００９９】
続いて、図４を用いてＴＳクロック生成回路３０について説明をする。ＴＳクロック生成回路３０は、周期カウンタ３１と、累加算・分周比制御回路３２と、クロック分周器３３とを備えており、タイミング同期回路１１から供給されるクロック周波数誤差に基づいてＴＳクロックの周波数を制御する。
【０１００】
周期カウンタ３１は、クロック発振器２２から供給されるクロックのクロック数をカウントする。また、周期カウンタ３１は、上記クロック数が所定のカウント値になったことに応じて動作制御フラグを累加算・分周比制御回路３２に出力する。
【０１０１】
動作制御フラグは、クロック発振器２２から出力されるクロックを、タイミング同期回路１１からクロック周波数誤差が出力される１ＯＦＤＭシンボル周期と同じクロック数だけカウントする毎に累加算・分周比制御回路３２に出力され、後述する累加算・分周比制御回路３２におけるクロック周波数誤差の累積加算処理を実行させる。
【０１０２】
例えば、クロック発振器２２から周波数６４ＭＨｚのクロックＡを出力させ、クロック分周器２３で、分周比を６４として周波数６４／６３ＭＨｚの分周クロックＢを出力させるとすると、ＩＳＤＢ−ＴＳＢ規格（モード３，ガード期間長を１／１６とした場合）で１ＯＦＤＭシンボル周期における分周クロックＢのクロック数は、１０８８クロックとなる。このとき、周期カウンタ３１は、クロック発振器２２から出力されるクロックＡのクロック数を１０８８クロック、カウントする毎に動作制御フラグを累加算・分周比制御回路３２に出力する。
【０１０３】
累加算・分周比制御回路３２は、図示しないＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリを備えており、周期カウンタ３１からの動作制御フラグに応じてタイミング同期回路１１から出力されるクロック周波数誤差を累積加算する。
【０１０４】
累加算・分周比制御回路３２では、１ＯＦＤＭシンボル単位毎に供給されるクロック周波数誤差、例えば、分周クロックで１０８８クロック毎に供給されるクロック周波数誤差を、クロック発振器２２から出力されるクロックで１０８８クロック毎に累積加算していく。
【０１０５】
クロック発振器２２から出力されるクロックと、上記クロックを分周した分周クロックとでは、周波数が当然異なっているため（分周クロックの方が周波数が低い。）、１ＯＦＤＭシンボル単位毎に検出されるクロック周波数誤差は、次のＯＦＤＭシンボル単位でのクロック周波数誤差が検出されるまで繰り返し同じ値が累積加算されていくことになる。また、累加算・分周比制御回路３２で累積加算されるクロック周波数誤差は、当該クロック周波数誤差が検出される毎に更新されることになる。
【０１０６】
累加算・分周比制御回路３２では、上記図示しないメモリへのクロック周波数誤差の累積加算処理を、所定の閾値となるまで行う。累加算・分周比制御回路３２は、クロック周波数誤差が上記閾値となったことに応じて、クロック分周器３３で生成するＴＳクロックの分周比を制御する分周比制御信号を出力する。
【０１０７】
上記閾値には、正の閾値と、負の閾値とがある。累積加算されたクロック周波数誤差が正の閾値以上となった場合は、閾値に相当するクロック分だけ受信したＯＦＤＭ信号のクロック周波数が、分周クロックの周波数よりも高い、つまりＯＦＤＭ信号のクロックの方が閾値分だけ速いことを示している。
【０１０８】
また、累積加算されたクロック周波数誤差が負の閾値以上となった場合は、閾値に相当するクロック分だけ受信したＯＦＤＭのクロック周波数が、分周クロックのクロック周波数よりも低い、つまりＯＦＤＭ信号のクロックの方が閾値分だけ遅いことを示している。
【０１０９】
分周比制御信号は、クロック発振器２２から出力されるクロックを分周する分周比をクロック分周器３３に与える信号である。上記図示しないメモリに設定される閾値は、分周比を制御する単位によって決定される値である。例えば、クロック分周器３３において、クロック発振器２２から供給されるクロックの分周比を１クロック単位で変更してＴＳクロックの周波数を制御する場合、図示しないメモリに設定される閾値は、クロック発振器２２から出力されるクロック、１クロック分となる。
【０１１０】
つまり、累加算・分周比制御回路３２は、図示しないメモリに、クロック周波数誤差が、クロック発振器２２から出力されるクロック、１クロック分以上だけ累積加算されたら分周比を１クロックだけ増加又は減少させるよう制御する分周比制御信号を出力することになる。
【０１１１】
累加算・分周比制御回路３２は、累積加算されたクロック周波数誤差が正の閾値以上となるとき、閾値に相当するクロック分だけ分周比を増加させるような分周比制御信号を生成する。
【０１１２】
また、累加算・分周比制御回路３２に累積加算されるクロック周波数誤差が負の閾値以上となるとき、閾値に相当するクロック分だけ分周比を減少させるような分周比制御信号を生成する。
【０１１３】
累加算・分周比制御回路３２は、上記図示しないメモリに所定の閾値までクロック周波数誤差が累積加算されると、当該メモリ内に累積加算されたクロック周波数誤差値をクリアする。
【０１１４】
クロック分周器３３は、クロック発振器２２から供給されるクロックを上述した累加算・分周比制御回路３２から出力される分周比制御信号に応じた分周比で分周してＴＳクロックを生成し、トラスポートストリーム生成回路１９に供給する。
【０１１５】
クロック分周器３３は、クロック発振器２２から供給されるクロックのクロック数をカウントする図示しないカウンタを備えており、このカウンタによって分周比、Ｎ個分のクロック数がカウントされる度にＴＳクロックを生成する。
【０１１６】
クロック分周器３３には、上述したように累加算・分周比制御回路３２からクロック周波数誤差に基づいた分周比制御信号が供給され、この分周比制御信号によって分周比が決定される。
【０１１７】
例えば、クロック分周器３３から２５０ｋＨｚのＴＳクロックを出力する場合、クロック発振器２２から６４ＭＨｚのクロックが供給されているとすると、分周比ＮをＮ＝２５６とすることで実現できる。クロック分周器３３は、図示しないカウンタによってクロックのクロック数を２５６、カウントする度にＴＳクロックを生成することになる。
【０１１８】
また、分周比制御信号によって分周比が変更されＮ＝２５５、Ｎ＝２５７となった場合には、上記図示しないカウンタによって分周比Ｎ＝２５６、又はＮ＝２５７だけカウントされる毎にＴＳクロックが生成される。
【０１１９】
ＴＳクロック生成回路３０での処理は、タイミング同期回路１１で検出されるクロック周波数誤差が非常に小さい値であることが分かっているので、分周クロックで１０８８クロック毎に検出されるクロック周波数誤差が、クロック発振器２２からクロックが１０８８クロック出力された際のクロック周波数誤差に相当するとみなすことができるという理由によるものである。
【０１２０】
このようにＴＳクロック生成回路３０では、タイミング同期回路１１で１ＯＦＤＭシンボル単位毎に検出されるクロック周波数誤差による影響を、生成するＴＳクロックの周波数を制御することで反映させている。
【０１２１】
続いて、図５に示すフローチャートを用いて、トラスポートストリーム生成回路３０の動作について説明をする。
【０１２２】
ステップＳ１において、累加算・分周比制御回路３２は、クロック分周器３３に分周比をＮとする分周比制御信号を出力する。クロック分周器３３は、分周比をＮとする分周比制御信号に応じて、クロック発振器２２から供給されるクロックを分周したＴＳクロックを生成しトラスポートストリーム生成回路１９に供給する。
【０１２３】
クロック分周器３３は、通常、クロック発振器２２から出力されるクロックを分周比Ｎで分周してＴＳクロックを生成し、トラスポートストリーム生成回路１９に供給し続けている。例えば、クロック分周器３３で生成するＴＳクロックは、周波数が２５０ｋＨｚであり、クロック発振器２２から６４ＭＨｚのクロックが出力されている場合、分周比Ｎ＝２５６となっている。
【０１２４】
ステップＳ２において、累加算・分周比制御回路３２は、周期カウンタ３１から動作制御フラグが出力されたかどうかを判断する。動作制御フラグが出力された場合は、工程をステップＳ３へと進め、動作制御フラグが出力されない場合は、工程をステップＳ１へと戻し、分周比をＮのままとする分周比制御信号をクロック分周器３３に供給する。
【０１２５】
ステップＳ３において、累加算・分周比制御回路３２は、周期カウンタ３１から動作制御フラグが出力されたことに応じて、タイミング同期回路１１から出力される１ＯＦＤＭシンボル単位で検出されたクロック周波数誤差を図示しないメモリに累積加算させる。
【０１２６】
ステップＳ４において、累加算・分周比制御回路３２は、メモリに累積加算されたクロック周波数誤差が所定の閾値以上であるかどうかを判定する。例えば、メモリに設定される閾値は、上述したように、クロック発振器２２からクロック分周器３３に供給されるクロックの１クロック分の値である。
【０１２７】
メモリに累積加算されたクロック周波数誤差が上記閾値を以上である場合は工程をステップＳ５へと進め、メモリ内のクロック周波数誤差が閾値をより少ない場合は工程をステップＳ１に戻し、分周比をＮのままとする分周比制御信号をクロック分周器３３に出力する。
【０１２８】
ステップＳ５において、累加算・分周比制御回路３２は、図示しないメモリに所定の閾値以上、累積加算されたクロック周波数誤差が正の値であるのかどうかを、例えばメモリの符号ビットを参照することで判断する。所定の閾値以上、累積加算されたクロック周波数誤差が正であると判断された場合は工程をステップＳ６へと進め、正でないと判断された場合は工程をステップＳ７へと進める。
【０１２９】
ステップＳ６において、累加算・分周比制御回路３２は、所定の閾値以上、累積加算されたクロック周波数誤差が正であることに応じて、設定した閾値に相当するクロック分、例えば、１クロックだけ分周比Ｎを増加させ、分周比をＮ＋１とするような分周比制御信号を生成し、クロック分周器３３に出力する。
【０１３０】
累加算・分周比制御回路３２は、図６に示すようにクロック周波数誤差が所定の閾値（図６中では、クロック発振器２２から出力されたクロックの１クロック分）までメモリに記憶された際、分周比をＴＳクロックの１クロック分だけＮ＋１とする分周比制御信号を出力する。
【０１３１】
図６に示すように、周期カウンタ３１から動作制御フラグが出力される毎に、クロック周波数誤差は、累加算・分周比制御回路３２の図示しないメモリに累積加算されている。所定の閾値までは、分周比がＮとなるように累加算・分周比制御回路３２から分周比制御信号が出力されているが、上記所定の閾値以上となったことに応じて、分周比をＴＳクロックの１クロック分だけＮ＋１とする分周比制御信号が出力される。
【０１３２】
当該ステップＳ６の工程が終了すると、工程はステップＳ１へと戻り、累加算・分周比制御回路３２は、分周比をＮとする分周比制御信号を生成し、クロック分周器３３に出力する。
【０１３３】
ステップＳ７において、累加算・分周比制御回路３２は、所定の閾値以上、累積加算されたクロック周波数誤差が正ではないことに応じて、設定した閾値に相当するクロック分、例えば、１クロックだけ分周比Ｎを減少させ、分周比をＮ−１とするような分周比制御信号を生成し、クロック分周器３３に出力する。
【０１３４】
累加算・分周比制御回路３２は、クロック周波数誤差値が所定の閾値までメモリに記憶された際、分周比をＴＳクロックの１クロック分だけＮ−１とするような分周比制御信号をクロック分周器３３に出力する。
【０１３５】
当該ステップＳ７の工程が終了すると、工程はステップＳ１へと戻り、累加算・分周比制御回路３２は、分周比をＮとする分周比制御信号を生成し、クロック分周器３３に出力する。
【０１３６】
このようにして、ＯＦＤＭ受信装置６０は、クロック発振器２２のクロックを所定の分周比で分周するクロック分周器２３を備え、タイミング同期回路１１に分周クロックを供給することで、分周クロックと、受信したＯＦＤＭ信号のクロックとのクロック周波数誤差を検出する。
【０１３７】
また、検出されたクロック周波数誤差に基づいてクロック発振器２２から出力されるクロックの分周比を累加算・分周比制御回路３２によって制御することで上記クロック周波数誤差の影響を反映させた精度の高いＴＳクロックを生成することができる。
【０１３８】
【発明の効果】
以上の説明からも明らかなように、本発明の復調装置は、クロック周波数誤差に基づいて、ストリームクロックを生成し、生成した上記ストリームクロックに基づいて、ＯＦＤＭ復調データからストリームを出力することでストリームの速度ジッタを抑制することが可能となる。
【０１３９】
また、本発明の復調装置は、伝送シンボル単位毎に、受信したＯＦＤＭ信号のクロックと、当該復調装置の動作クロックを所定の分周比で分周した分周クロックとのクロック周波数誤差を検出し、検出したクロック周波数誤差に基づいて、上記動作クロック単位で分周比を制御することでストリームクロックを生成する。
【０１４０】
これにより、本発明では、誤差検出周期により規定される範囲内において、生成するストリームクロックの周波数精度をあげることを可能とする。
【０１４１】
以上の説明からも明らかなように、本発明の復調方法は、伝送シンボル単位毎に検出されるクロック周波数誤差に基づいて、ストリームクロックを生成し、生成した上記ストリームクロックに基づいて、ＯＦＤＭ復調データからストリームを生成することでストリームの速度ジッタを抑制することが可能となる。
【０１４２】
また、本発明の復調方法は、伝送シンボル単位毎に、受信したＯＦＤＭ信号のクロックと、動作クロックを所定の分周比で分周した分周クロックとのクロック周波数誤差を検出し、検出したクロック周波数誤差に基づいて、上記動作クロック単位で分周比を制御することでストリームクロックを生成する。
【０１４３】
これにより、本発明では、誤差検出周期により規定される範囲内において、生成するストリームクロックの周波数精度をあげることを可能とする。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態として示すＯＦＤＭ受信装置の構成について説明するための図である。
【図２】同ＯＦＤＭ受信装置が備えるタイミング同期回路について説明するための図である。
【図３】本発明の第２の実施の形態として示すＯＦＤＭ受信装置の構成について説明するための図である。
【図４】同ＯＦＤＭ受信装置が備えるＴＳクロック生成回路について説明するための図である。
【図５】同ＯＦＤＭ受信装置が備えるＴＳクロック生成回路の動作を説明するためのフローチャートである。
【図６】同ＯＦＤＭ受信装置が備えるＴＳクロック生成回路における、分周比制御時のタイミングチャートである。
【図７】ＯＦＤＭシンボルについて説明するための図である。
【図８】従来の技術として示すＯＦＤＭ受信装置の構成について説明するための図である。
【図９】同ＯＦＤＭ受信装置が備えるトランスポートストリーム生成回路について説明するための図である。
【符号の説明】
１ ＯＦＤＭ受信装置、２ アンテナ、３ チューナ、４ バンドパスフィルタ（ＢＰＦ）、５ Ａ／Ｄ変換回路、７ デジタル直交復調回路、８ キャリア周波数誤差補正回路、９ ＦＦＴ演算回路、１０ 位相補正回路、１１タイミング同期回路、１８ トランスポートストリーム（ＴＳ）クロック生成回路、１９トランスポートストリーム生成回路、２１ クロック発振器、２２ クロック発振器、２３ クロック分周器、３０ トランスポートストリーム（ＴＳ）クロック生成回路、３１ 周期カウンタ、３２ 累加算・分周比制御回路、３３ クロック分周器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a demodulation apparatus and a demodulation method applied to digital broadcasting based on an orthogonal frequency division multiplexing (OFDM) system.
[0002]
[Prior art]
As a method for transmitting digital signals, a modulation method called an orthogonal frequency division multiplexing (OFDM) is used. In the OFDM system, a number of orthogonal subcarriers (subcarriers) are provided in a transmission band, and data is allocated to the amplitude and phase of each subcarrier by PSK (Phase Shift Keying) or QAM (Quadrature Amplitude Modulation), and digital modulation is performed. It is a method to do.
[0003]
The OFDM system divides the transmission band by a number of subcarriers, so the band per subcarrier wave becomes narrower and the modulation speed becomes slower, but the total transmission speed is the same as that of the conventional modulation system. are doing. Further, in the OFDM system, since a number of subcarriers are transmitted in parallel, the symbol rate is reduced, the time length of the multipath relative to the time length of the symbol can be shortened, and multipath interference is reduced. It has the feature of.
[0004]
In the OFDM method, data is allocated to a plurality of subcarriers. Therefore, an IFFT (Inverse Fast Fourier Transform) arithmetic circuit that performs an inverse Fourier transform during modulation, and an FFT (Fast Fourier Transform) that performs a Fourier transform during demodulation. The transmission and reception circuit can be configured by using an arithmetic circuit.
[0005]
From the above characteristics, the OFDM system is often applied to terrestrial digital broadcasting that is strongly affected by multipath interference. As such terrestrial digital broadcasting employing the OFDM system, there are, for example, standards such as DVB-T (Digital Video Broadcasting-Terrestrial) and ISDB-T (Integrated Services Digital Broadcasting-Terrestrial).
[0006]
As shown in FIG. 7, a transmission symbol of the OFDM scheme (hereinafter referred to as an OFDM symbol) is an effective symbol which is a signal period during which an IFFT is performed at the time of transmission, and a waveform of a part of the latter half of the effective symbol is copied as it is. And a guard interval. The guard interval is provided in the first half of the OFDM symbol. In the OFDM method, by providing such a guard interval, inter-symbol interference due to multipath is allowed, and multipath resistance is improved.
[0007]
For example, ISDB-T SB In mode 3 of the standard (broadcasting standard for terrestrial digital audio broadcasting adopted in Japan), 512 subcarriers are included in the effective symbol, and the subcarrier interval is 125/126 ≒ 0.992 kHz. It becomes. Also, this ISDB-T SB In mode 3 of the standard, transmission data is modulated on 433 subcarriers out of 512 subcarriers in an effective symbol. Also, ISDB-T SB In mode 3 of the standard, the time length of the guard interval is one of ４ ，, ８, 1/16, and 1/32 of the time length of the effective symbol.
[0008]
A configuration example of a conventional OFDM receiver is shown in, for example, Non-Patent Document 1 below. Hereinafter, a conventional OFDM receiver manufactured based on Non-Patent Document 1 will be described.
[0009]
FIG. 8 shows a block diagram of a conventional OFDM receiver.
[0010]
As shown in FIG. 8, a conventional OFDM receiver 100 includes an antenna 101, a tuner 102, a band-pass filter (BPF) 103, an A / D conversion circuit 104, a DC cancellation circuit 105, and a digital quadrature demodulation circuit. 106, FFT operation circuit 107, frame extraction circuit 108, synchronization circuit 109, carrier demodulation circuit 110, frequency deinterleave circuit 111, time deinterleave circuit 112, demapping circuit 113, bit deinterleave circuit 114, a depuncture circuit 115, a Viterbi circuit 116, a byte deinterleaving circuit 117, a spread signal removing circuit 118, a transport stream generating circuit 119, an RS decoding circuit 120, a transmission control signal decoding circuit 121, And a selection circuit 122.
[0011]
A broadcast wave of a digital broadcast broadcast from a broadcast station is received by the antenna 101 of the OFDM receiver 100 and supplied to the tuner 102 as an RF signal.
[0012]
The RF signal received by the antenna 101 is frequency-converted into an IF signal by a tuner 102 including a local oscillator 102b and a multiplier 102a, and supplied to a BPF 103. The oscillation frequency of the received carrier signal oscillated from the local oscillator 102 a is switched according to the channel selection signal supplied from the channel selection circuit 122.
[0013]
The IF signal output from the tuner 102 is filtered by the BPF 103 and then digitized by the A / D conversion circuit 104. The DC component of the digitized IF signal is removed by a DC cancel circuit 105 and supplied to a digital quadrature demodulation circuit 106.
[0014]
Digital orthogonal demodulation circuit 106 orthogonally demodulates the digitized IF signal using a carrier signal of a predetermined frequency (carrier frequency), and outputs a baseband OFDM signal. The baseband OFDM signal output from the digital quadrature demodulation circuit 106 is a so-called time-domain signal before the FFT operation. As a result of orthogonal demodulation, the baseband OFDM signal becomes a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The baseband OFDM signal output from the digital quadrature demodulation circuit 106 is supplied to the FFT operation circuit 107 and the synchronization circuit 109.
[0015]
The FFT operation circuit 107 performs an FFT operation on the baseband OFDM signal, and extracts and outputs a signal orthogonally modulated on each subcarrier. The signal output from the FFT operation circuit 107 is a so-called frequency domain signal after the FFT.
[0016]
The FFT operation circuit 107 extracts a signal of an effective symbol length from one OFDM symbol, and performs an FFT operation on the extracted signal. That is, the FFT operation circuit 107 removes the signal of the guard interval length from one OFDM symbol and performs the FFT operation on the remaining signal. The range of the signal extracted for performing the FFT operation may be any position of one OFDM symbol as long as the extracted signal points are continuous. That is, as shown in FIG. 7, the start position of the range of the extracted signal is from the start boundary position of the OFDM symbol (the position A in FIG. 7) to the end position of the guard interval (the position B in FIG. 7). )).
[0017]
The signal modulated on each subcarrier extracted by the FFT operation circuit 107 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The signal extracted by the FFT operation circuit 107 is supplied to a frame extraction circuit 108, a synchronization circuit 109, and a carrier demodulation circuit 110.
[0018]
The frame extraction circuit 108 extracts a boundary of the OFDM transmission frame based on the signal demodulated by the FFT operation circuit 107, and also includes a pilot signal such as CP and SP included in the OFDM transmission frame and a pilot signal such as TMCC and TPC. The transmission control information is demodulated and supplied to the synchronization circuit 109 and the transmission control signal decoding circuit 121.
[0019]
The synchronization circuit 109 includes a baseband OFDM signal, a signal modulated on each subcarrier after being demodulated by the FFT operation circuit 107, a pilot signal such as CP, CP detected by the frame extraction circuit 108, and a channel. The boundary of the OFDM symbol is calculated using the channel selection signal supplied from the selection circuit 122, and the calculation range and the timing of the FFT calculation are set for the FFT circuit 107.
[0020]
The carrier demodulation circuit 110 is supplied with a demodulated signal from each subcarrier output from the FFT operation circuit 107, and performs carrier demodulation on the signal. For example, ISDB-T SB When demodulating a standard OFDM signal, the carrier demodulation circuit 110 performs, for example, differential demodulation of DQPSK or synchronous demodulation of QPSK, 16QAM, and 64QAM.
[0021]
The carrier-demodulated signal is subjected to a frequency deinterleaving process by a frequency deinterleaving circuit 111, and then subjected to a time deinterleaving process by a time interleaving circuit 112, and then supplied to a demapping circuit 113. .
[0022]
The demapping circuit 113 performs a data reassignment process (demapping process) on the carrier-demodulated signal (complex signal) to restore the transmission data. For example, ISDB-T SB When demodulating a standard OFDM signal, the demapping circuit 113 performs a demapping process corresponding to QPSK, 16QAM or 64QAM.
[0023]
The transmission data output from the demapping circuit 113 passes through a bit deinterleave circuit 114, a depuncture circuit 115, a Viterbi circuit 116, a byte deinterleave circuit 117, and a spread signal elimination circuit 118, thereby dispersing the error of multi-level symbols. Deinterleave processing corresponding to bit interleaving, depuncturing processing corresponding to puncturing processing for reducing transmission bits, Viterbi decoding processing for decoding convolutionally coded bit strings, deinterleaving processing in byte units , An energy despreading process corresponding to the energy spreading process is performed and input to the transport stream generating circuit 119.
[0024]
The transport stream generation circuit 119 inserts data specified by each broadcast system, such as a null packet, at a predetermined position in the stream. Further, the transport stream generation circuit 119 performs a so-called smoothing process in which the bit interval of the intermittently supplied stream is smoothed to obtain a temporally continuous stream. The transmission data subjected to the smoothing process is supplied to the RS decoding circuit 120.
[0025]
The RS decoding circuit 120 performs a Reed-Solomon decoding process on the input transmission data and outputs it as a transport stream defined by MPEG-2 Systems.
[0026]
The transmission control signal decoding circuit 121 decodes transmission control information such as TMCC and TPC modulated at a predetermined position of the OFDM transmission frame. The decoded transmission control information is supplied to a carrier demodulation circuit 110, a time deinterleave circuit 112, a demapping circuit 113, a bit deinterleave circuit 114, and a transport stream generation circuit 119, and demodulation and reproduction of each circuit are performed. Used for control.
[0027]
The channel selection circuit 122 supplies control information to the tuner 102, the synchronization circuit 109, and the carrier demodulation circuit 110 from externally set reception channel information and other control information.
[0028]
Next, the transport stream generation circuit 119 included in the conventional OFDM receiving apparatus 100 will be described in detail with reference to FIG.
[0029]
As shown in FIG. 9, the transport stream generation circuit 119 includes a buffer memory 201, a frequency division counter 202, a clock oscillator 203, and a frequency division ratio control circuit 204.
[0030]
The buffer memory 201 temporarily stores a predetermined amount of data intermittently output by the spread signal removing circuit 118 using the operation clock of the data. The data stored in the buffer memory 201 is read out according to the TS clock generated by the frequency division counter 202, and output as an MPEG2 transport stream. The buffer memory 201 supplies a remaining memory signal indicating the remaining memory of the buffer memory 201 to the frequency division ratio control circuit 204.
[0031]
The frequency division counter 202 generates a TS clock used when reading data stored in the buffer memory 201 and supplies the TS clock to the buffer memory 201. The division counter 202 generates a TS clock by dividing the clock output from the clock oscillator 203 by a predetermined division ratio.
[0032]
The frequency division ratio control circuit 204 divides the clock output from the clock oscillator 203 by the frequency division counter 202 based on the remaining memory signal output from the buffer memory 201 to generate the TS clock. Determine the ratio. The determined frequency division ratio is output to the frequency division counter 202 as a frequency division ratio control signal.
[0033]
The division ratio control circuit 204 determines the division ratio by acquiring the remaining amount of memory from the remaining memory amount signal output from the buffer memory 201 and comparing it with a predetermined threshold value, for example.
[0034]
For example, when the remaining memory signal is larger than the remaining memory determination threshold, the frequency division ratio control circuit 204 can determine that the amount of data buffered in the buffer memory 201 is small. Control the frequency division ratio so as to lower it. If the frequency division ratio increases, the frequency of the TS clock generated by the frequency division counter 202 decreases, so that the output speed of the MPEG2 transport stream decreases.
[0035]
When the remaining memory signal is equal to or less than the remaining memory determination threshold, the frequency division ratio control circuit 204 can determine that there is much data buffered in the buffer memory 201. The division ratio is controlled to increase. When the frequency division ratio decreases, the frequency of the TS clock generated by the frequency division counter 202 increases, so that the output speed of the MPEG-2 transport stream increases.
[0036]
Note that the memory remaining amount threshold is supplied from a fixed value held in the transport stream generation circuit 119 or an external circuit (not shown) such as a system controller.
[0037]
As described above, the transport stream generating circuit 119 buffers the intermittently supplied data and reads out the data with a predetermined number of TS clocks, so that the stream can be smoothed and output as a temporally continuous stream. it can.
[0038]
[Non-patent document 1]
"Digital Terrestrial Audio Broadcasting Receiver Standard (ARIB STD-B30 Version 1.1)", Established on May 31, 2001, Revised on March 28, 2002, 1.1 , P. 10-14
[0039]
[Problems to be solved by the invention]
The output data of the spread signal removing circuit 118 input to the transport stream circuit 119 is input at a speed and an interval depending on the processing of the spread signal removing circuit 118.
[0040]
On the other hand, the MPEG2 transport stream output from the transport stream circuit 119 has a speed that conforms to a predetermined TS output speed specified by the broadcast system. At this time, in the buffer memory 201 provided in the transport stream circuit 119, the speed of the input data input to the buffer memory 201 and the speed of the MPEG2 transport stream output from the buffer memory 201 are on average.
[0041]
Therefore, although the average speed of the data input to the buffer memory 201 of the transport stream circuit 119 and the average speed of the MPEG2 transport stream output from the buffer memory 201 are the same, there is a difference in the speed in a short period. .
[0042]
For example, at a certain moment, when data is supplied in a burst to the buffer memory 201 and the remaining memory signal becomes equal to or less than the remaining memory determination threshold in a short time, the frequency division ratio control circuit 204 reduces the frequency division ratio. Then, a frequency division ratio control signal for increasing the output speed of the MPEG2 transport stream is generated and output to the frequency division counter 202.
[0043]
However, even if the division ratio control is performed by the division ratio control circuit 204 so as to increase the output speed of the MPEG-2 transport stream, the output speed may be increased in the same time unit as when data is supplied in a burst. Can not.
[0044]
For this reason, the difference between the data input speed and the data output speed of the buffer memory 201 becomes the speed jitter of the MPEG2 transport stream, and the decoding of the MPEG2 transport stream cannot be performed properly by a subsequent circuit such as an MPEG2 decoder. There is a problem that processing cannot be performed.
[0045]
Therefore, the present invention has been devised to solve the above-described problem, and generates a stream clock in consideration of a clock frequency error between a clock of a received OFDM signal and an operation clock of the demodulation device. It is another object of the present invention to provide a demodulation device and a demodulation method for outputting a data stream corresponding to a generated stream clock.
[0046]
[Means for Solving the Problems]
In order to achieve the above object, a demodulation device according to the present invention copies an effective symbol generated by modulating information into a plurality of divided subcarriers and a signal waveform of a part of the effective symbol. In the demodulation device for demodulating an orthogonal frequency division multiplexing (OFDM) signal in which a transmission symbol including a guard interval generated by the OFDM signal is used as a transmission unit, OFDM demodulated data obtained by demodulating the OFDM signal is input. Stream output means for outputting the obtained OFDM demodulated data as a continuous data stream, and stream clock generation means for generating a stream clock of the data stream output from the stream output means based on an operation clock of the demodulation device. , The clock of the OFDM signal and the operation of the demodulator. A clock frequency error calculating means for calculating a clock frequency error with respect to a clock; andfrequency controlling means for controlling a frequency of the stream clock based on the clock frequency error calculated by the clock frequency error calculating means. Features.
[0047]
In order to achieve the above object, a demodulation method according to the present invention is characterized in that an effective symbol generated by modulating information into a plurality of divided subcarriers and a signal waveform of a part of the effective symbol are copied. In a demodulation method for demodulating an orthogonal frequency division multiplexing (OFDM) signal in which a transmission symbol including a guard interval generated by the OFDM signal is used as a transmission unit, OFDM demodulated data obtained by demodulating the OFDM signal is input. The demodulated OFDM demodulated data is output as a continuous data stream, a stream clock of the output data stream is generated based on an operation clock of the demodulation device, and a clock of the OFDM signal and an operation clock of the demodulation device are generated. Is calculated based on the calculated clock frequency error. , And controlling the frequency of the stream clock.
[0048]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of a demodulation device and a demodulation method according to the present invention will be described in detail with reference to the drawings.
[0049]
The present invention is applied to an OFDM receiver 1 shown in FIG. 1 as a first embodiment.
[0050]
As shown in FIG. 1, the OFDM receiver 1 includes an antenna 2, a tuner 3, a band-pass filter (BPF) 4, an A / D conversion circuit 5, a DC cancellation circuit 6, a digital quadrature demodulation circuit 7, , A carrier frequency error correction circuit 8, an FFT operation circuit 9, a phase correction circuit 10, a timing synchronization circuit 11, a narrow band carrier error calculation circuit 12, a wide band carrier error calculation circuit 13, and a numerical control oscillation circuit (NCO ) 14, a frame synchronization circuit 15, an equalization circuit 16, a deinterleave / error correction circuit 17, a TS clock generation circuit 18, a transport stream generation circuit 19, a transmission control information decoding circuit 20, and a clock oscillator 21. And
[0051]
A broadcast wave of a digital broadcast broadcasted from a broadcast station is received by the antenna 2 of the OFDM receiver 1 and supplied to the tuner 3 as an RF signal.
[0052]
The RF signal received by the antenna 2 is frequency-converted into an IF signal by a tuner 3 including a local oscillator 3b and a multiplier 3a, and supplied to a BPF 4. The IF signal output from the tuner 3 is filtered by the BPF 4 and supplied to the A / D conversion circuit 5.
[0053]
The A / D conversion circuit 5 samples the IF signal using a sampling clock supplied from the clock oscillator 21 and digitizes the IF signal. The frequency of the sampling clock is equal to the number of effective symbol sampling points in one OFDM symbol after digital quadrature demodulation in the subsequent stage, which is two times the number of subcarriers included in the OFDM symbol. n The frequency is set to be twice (n is a natural number including 0).
[0054]
Further, the clock oscillator 21 supplies a sampling clock to the A / D conversion circuit 5 and also supplies an operation clock synchronized with the sampling clock to each circuit in the OFDM receiver 1.
[0055]
The IF signal digitized by the A / D conversion circuit 5 is supplied to a digital quadrature demodulation circuit 7 after a DC component is removed by a DC cancellation circuit 6.
[0056]
The digital orthogonal demodulation circuit 7 orthogonally demodulates the digitized IF signal using a two-phase carrier signal having a predetermined carrier frequency, and outputs a baseband OFDM signal. The baseband OFDM signal output from the digital quadrature demodulation circuit 7 is a so-called time-domain signal before the FFT operation. For this reason, the baseband signal before the FFT operation is hereinafter referred to as an OFDM time domain signal. As a result of orthogonal demodulation, the OFDM time domain signal becomes a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The OFDM time domain signal output from the digital quadrature demodulation circuit 7 is supplied to a carrier frequency error correction circuit 8.
[0057]
The carrier frequency error correction circuit 8 corrects the carrier frequency error of the OFDM time domain signal by performing complex multiplication of the carrier error correction signal output from the NCO 15 and the OFDM time domain signal after digital orthogonal demodulation. The OFDM time domain signal whose carrier frequency error has been corrected by the carrier frequency error correction circuit 8 is supplied to an FFT operation circuit 9, a timing synchronization circuit 11, and a narrow band carrier frequency error calculation circuit 12.
[0058]
The FFT operation circuit 9 extracts a signal of an effective symbol length from one OFDM symbol, that is, extracts a signal obtained by removing a sample of the number of guard interval samples from all samples of one OFDM symbol. Perform FFT operation. The timing (operation start timing of the FFT operation) for specifying the extraction range (FFT window) is set by the timing synchronization circuit 11. The FFT operation circuit 9 performs one FFT operation on one OFDM symbol, and extracts a signal component modulated on each subcarrier in the OFDM symbol. The signal output from the FFT operation circuit 9 is a so-called frequency domain signal after the FFT. Therefore, the signal after the FFT operation is hereinafter referred to as an OFDM frequency domain signal. The OFDM frequency domain signal output from the FFT operation circuit 9 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal), like the OFDM time domain signal. The OFDM frequency domain signal is supplied to the phase correction circuit 10.
[0059]
The phase correction circuit 10 corrects the OFDM frequency domain signal for a phase rotation component that occurs due to a shift between the actual boundary position of the OFDM symbol and the start timing of the FFT calculation range. The phase correction circuit 10 corrects the phase of a shift that occurs with an accuracy shorter than the sampling period.
[0060]
Specifically, based on the clock frequency error output from the timing synchronization circuit 11, the phase correction circuit 10 generates a time lag between the estimated boundary position of the OFDM symbol and the operation start timing for performing the FFT operation. Then, a phase correction signal (complex signal) is generated based on the calculated phase rotation amount.
[0061]
Subsequently, the OFDM frequency domain signal output from the FFT operation circuit 9 is subjected to complex multiplication by the generated phase correction signal (complex signal) to perform phase rotation correction. The OFDM frequency domain signal having undergone the phase rotation correction is supplied to a wideband carrier error calculation circuit 13, a frame synchronization circuit 15, an equalization circuit 16, and a transmission control information decoding circuit 20.
[0062]
The timing synchronization circuit 11 estimates the boundary position of the OFDM symbol, and determines the operation start timing for performing the FFT operation based on the estimated value of the boundary position. The operation start timing is supplied to the FFT operation circuit 9. The operation start timing is also referred to as an estimated FFT window position to specify the start position of the FFT window which is the operation range in the FFT operation circuit 9.
[0063]
Further, the timing synchronization circuit 11 estimates a clock frequency error resulting from a difference between the frequency of the received OFDM signal clock and the frequency of the operation clock of the OFDM receiver 1, and supplies the clock frequency error to the phase correction circuit 10 and the TS clock generation circuit 18. .
[0064]
The timing synchronization circuit 11 will be described later in detail.
[0065]
The narrow-band carrier error calculation circuit 12 calculates a narrow-band carrier frequency error component indicating a narrow-band component of the shift amount of the center frequency at the time of digital orthogonal demodulation based on the phase of the correlation value at the boundary position of the OFDM symbol. I do. Specifically, the narrow-band carrier frequency error component is a deviation amount of the center frequency with an accuracy of ± 1/2 or less of the subcarrier frequency interval. The narrowband carrier frequency error component obtained by the narrowband carrier error calculation circuit 12 is supplied to the NCO 14.
[0066]
The wideband carrier error calculating circuit 13 calculates a wideband carrier frequency error component indicating a wideband component of the shift amount of the center frequency during digital orthogonal demodulation based on the OFDM frequency domain signal output from the phase correction circuit 10. The wideband carrier frequency error component is a shift amount of the center frequency of the subcarrier frequency interval accuracy.
[0067]
The wideband carrier frequency error component obtained by the wideband carrier error calculation circuit 13 is supplied to the NCO 14.
[0068]
The NCO 14 is a so-called numerically controlled oscillator. The NCO 14 controls a carrier frequency whose frequency increases or decreases according to a frequency error value obtained by adding the narrow band carrier error component calculated by the band carrier error detection circuit 12 and the wide band carrier error component calculated by the wide band carrier error calculation circuit 13. Generate an error correction signal. This carrier frequency error correction signal is output to the carrier frequency error correction circuit 8 and complex-multiplied with the OFDM time domain signal.
[0069]
The frame synchronization circuit 15 detects a synchronization word inserted at a predetermined position in the OFDM transmission frame, and detects a start timing of the OFDM transmission frame. The frame synchronization circuit 15 specifies the symbol number of each OFDM symbol based on the start timing of the OFDM transmission frame and supplies the symbol number to the equalization circuit 16.
[0070]
The equalization circuit 16 performs a so-called equalization process on the OFDM frequency domain signal. The equalization circuit 16 detects a pilot signal called an SP (Scattered Pilots) signal inserted in the OFDM frequency domain signal based on the symbol number supplied from the frame synchronization circuit 15. The equalization circuit 16 further performs phase equalization and amplitude equalization of the OFDM frequency domain signal using the detected pilot signal. The OFDM frequency domain signal subjected to the phase equalization and the amplitude equalization is supplied to a deinterleave / error correction circuit 17.
[0071]
The deinterleave / error correction circuit 17 detects information modulated on each subcarrier of the equalized OFDM frequency domain signal (complex signal) according to the modulation scheme, and performs demapping and the like to decode data. I do. The deinterleave / error correction circuit 17 performs an error correction process on the decoded data, and supplies the OFDM demodulated data to the transport stream generation circuit 19.
[0072]
The TS clock generation circuit 18 generates a transport stream clock (TS clock) having a predetermined frequency. The TS clock generation circuit 18 includes an oscillator (not shown) that outputs a TS clock having a predetermined frequency (250 kHz) in accordance with the format of the MPEG-2 transport stream output from the transport stream generation circuit 19.
[0073]
Further, the clock frequency error signal is supplied to the TS clock generation circuit 18 from the timing synchronization circuit 11 for each OFDM symbol unit, and the frequency of the TS clock is controlled based on the supplied clock frequency error.
[0074]
For example, the TS clock generation circuit 18 controls the frequency of the TS clock by a general digital PLL circuit or a VCO (Voltage-Controlled Oscillator) based on the clock frequency error signal supplied from the timing synchronization circuit 11. .
[0075]
The transport stream generation circuit 19 multiplexes the OFDM demodulated data output from the deinterleave / error correction circuit 17 with a predetermined data signal based on the timing specified by the broadcast system, and supplies the data signal from the TS clock generation circuit 18. Using the TS clock to be supplied, the OFDM demodulated data supplied intermittently is subjected to smoothing processing for smoothing and outputting the data, and is output to the subsequent stage as an MPEG2 transport stream (TS). The predetermined data signal to be multiplexed with the ODFM demodulated data is, for example, ISDB-T SB Is a null packet that is not transmitted in the OFDM signal.
[0076]
The transmission control information decoding circuit 20 decodes transmission control information such as TMCC (Transmission and Multiplexing Configuration Control) and TPS (Transmission Parameter Signaling) modulated at a predetermined subcarrier position. The decoded transmission control information is supplied to, for example, a system controller (not shown) and used for demodulation and reproduction control.
[0077]
Next, the timing synchronization circuit 11 will be described with reference to FIG.
[0078]
As shown in FIG. 2, the timing synchronization circuit 11 includes a guard interval correlation detection circuit 51, a correlation peak position detection circuit 52, a PLL circuit 59, and a selector 58. The PLL circuit 59 includes a subtractor 53, an LPF (Low Pass Filter) 54, a cumulative addition / gain circuit 55, an adder 56, and a cumulative addition / gain circuit 57.
[0079]
The guard interval correlation detection circuit 51 detects and outputs a guard interval correlation from the carrier frequency error corrected OFDM time domain signal supplied from the carrier frequency error correction circuit 8. The guard interval correlation is detected by detecting a cross-correlation between a signal in a period corresponding to the guard interval length and a signal in the same period delayed from the signal by an effective symbol period. This guard interval correlation signal is a signal that shows a peak just at the boundary position of the OFDM symbol.
[0080]
The correlation peak position detection circuit 52 detects the peak position of the guard interval correlation signal and outputs a value (peak timing value) indicating the timing for specifying the peak position. The peak timing value output from the correlation peak position detection circuit 52 is supplied to the subtractor 53 of the PLL circuit 59.
[0081]
The peak timing value output from the correlation peak position detection circuit 52 is supplied to a PLL circuit 59 including a subtractor 53, an LPF 54, a cumulative addition / gain circuit 55, an adder 56, and a cumulative addition / gain circuit 57.
[0082]
The PLL circuit 59 calculates an FFT window position estimation signal that is an operation start timing position for performing an FFT operation in the FFT circuit 9 by a PLL loop formed by the subtractor 53, the LPF 54, and the cumulative addition / gain 57.
[0083]
The clock frequency error between the clock of the received OFDM signal and the operation clock of the OFDM receiving apparatus 1 is determined by the LPF 54, the cumulative addition / gain circuit 55 inserted between the cumulative addition / gain circuit 57, and the adder 56. Is estimated.
[0084]
The subtractor 53 subtracts the FFT window position estimation signal indicating the operation start timing output from the accumulation / gain circuit 57 from the peak timing value output from the correlation peak position detection circuit 52, Then, a phase difference indicating whether there is a shift is calculated.
[0085]
The LPF 54 averages the phase difference calculated by the subtractor 53 and outputs the average to the cumulative addition / gain circuit 55 and the adder 56.
[0086]
The cumulative addition / gain circuit 55 multiplies the average of the phase difference output from the LPF 54 by a predetermined gain and performs cumulative addition. The value cumulatively added to the cumulative addition / gain circuit 55 is output to the adder 56 and the selector 58. Further, the value cumulatively added to the cumulative addition / gain circuit 55 becomes a value corresponding to a clock frequency error when the PLL circuit 59 is in a synchronous state.
[0087]
The adder 56 adds the value output from the cumulative addition / gain circuit 55 to the smoothed phase difference output from the LPF 54. The value output from the adder 56 is output to a cumulative addition / gain circuit 57 and a selector 58. The value output from the adder 56 is a value corresponding to a clock frequency error when the PLL circuit 59 is in a quasi-synchronous state.
[0088]
The clock frequency error output from the accumulation / gain circuit 55 or the adder 56 has an accuracy equal to or lower than the operation clock.
[0089]
The cumulative addition / gain circuit 57 estimates the FFT window position for each OFDM symbol by multiplying the value added by the adder 56 by a predetermined gain and performing cumulative addition, and outputs the estimated FFT window position to the FFT circuit 9.
[0090]
The selector 58 outputs an output from the accumulator / gain circuit 55, depending on whether the PLL circuit 59 is in a synchronous state or in a quasi-synchronous state in which the PLL circuit 59 is not completely synchronized but slightly synchronized. One of the outputs from the adder 56 is selected as a clock frequency error and supplied to the TS clock generation circuit 18. The selector 58 selects a clock frequency error signal to be output based on the clock frequency error output selection signal.
[0091]
As described above, the OFDM receiver 1 according to the first embodiment uses the timing synchronization circuit 11 described with reference to FIG. 2 to control the error between the clock of the received OFDM signal and the operation clock of the OFDM receiver 1. By obtaining a clock frequency error signal, a high-precision TS clock whose frequency is controlled based on the clock frequency error between the received OFDM signal clock and the operation clock of the OFDM receiver 1 is generated. Can be.
[0092]
Next, an OFDM receiver 60 according to a second embodiment of the present invention will be described with reference to FIG.
[0093]
The OFDM receiver 60 includes a TS clock circuit 30 in place of the TS clock generator 18 of the OFDM receiver 1 shown in FIG. 1, and further includes a clock oscillator 22 and a clock divider 23. In the OFDM receiver 60 shown as the second embodiment, portions having the same functions as those of the OFDM receiver 1 shown as the above-described first embodiment are denoted by the same reference numerals, and description thereof will be omitted.
[0094]
The clock oscillator 22 oscillates a clock having a predetermined frequency and supplies the clock to the clock divider 23 and the TS clock generation circuit 30. The clock oscillated by the clock oscillator 22 may be a clock that is asynchronous with the received OFDM signal received by the OFDM receiver 60.
[0095]
The clock divider 23 divides a clock having a predetermined frequency supplied from the clock oscillator 22 by a predetermined division ratio to generate a divided clock. The clock divider 23 supplies the generated divided clock to the timing synchronization circuit 11. Although not shown, the clock divider 23 also supplies each circuit in the OFDM receiver 60 with an operation clock synchronized with the divided clock.
[0096]
The timing synchronization circuit 11 estimates a frequency error between the frequency-divided clock supplied from the clock frequency divider 23 and the clock of the received OFDM signal for each OFDM symbol, and outputs the frequency error to the TS clock generation circuit 30 as a clock frequency error. .
[0097]
The clock frequency error has a positive value when the clock frequency of the received OFDM signal is higher than the clock frequency of the divided clock, that is, when the clock frequency of the OFDM signal is faster than the clock frequency of the divided clock.
[0098]
The clock frequency error has a negative value when the clock frequency of the received OFDM signal is lower than the clock frequency of the divided clock, that is, when the clock frequency of the OFDM signal is lower than the frequency of the divided clock.
[0099]
Next, the TS clock generation circuit 30 will be described with reference to FIG. The TS clock generation circuit 30 includes a period counter 31, a cumulative addition / division ratio control circuit 32, and a clock frequency divider 33, and generates a TS clock based on a clock frequency error supplied from the timing synchronization circuit 11. Control the frequency of the
[0100]
The cycle counter 31 counts the number of clocks supplied from the clock oscillator 22. Further, the cycle counter 31 outputs an operation control flag to the cumulative addition / frequency division ratio control circuit 32 in response to the clock number reaching a predetermined count value.
[0101]
The operation control flag is output to the cumulative addition / division ratio control circuit 32 every time the clock output from the clock oscillator 22 is counted by the same number of clocks as one OFDM symbol period in which the clock frequency error is output from the timing synchronization circuit 11. Then, a cumulative addition process of the clock frequency error in the cumulative addition / frequency division ratio control circuit 32 described later is executed.
[0102]
For example, assuming that a clock A having a frequency of 64 MHz is output from the clock oscillator 22 and a clock divider 23 outputs a frequency-divided clock B having a frequency division ratio of 64 and a frequency of 64/63 MHz, ISDB-T SB According to the standard (mode 3, when the guard period length is set to 1/16), the number of divided clocks B in one OFDM symbol period is 1088 clocks. At this time, the cycle counter 31 outputs 1088 clocks of the clock A output from the clock oscillator 22 and outputs an operation control flag to the cumulative addition / division ratio control circuit 32 every time it counts.
[0103]
The accumulation / division ratio control circuit 32 includes a memory such as a random access memory (RAM) (not shown), and calculates a clock frequency error output from the timing synchronization circuit 11 according to an operation control flag from the cycle counter 31. Add cumulatively.
[0104]
The accumulation / division ratio control circuit 32 calculates the clock frequency error supplied for each OFDM symbol unit, for example, the clock frequency error supplied for every 1088 clocks of the divided clock, by using the clock output from the clock oscillator 22. The cumulative addition is performed every 1088 clocks.
[0105]
Since the frequency of the clock output from the clock oscillator 22 and the frequency-divided clock obtained by dividing the clock are naturally different (the frequency of the frequency-divided clock is lower), it is detected for each OFDM symbol unit. The same value of the clock frequency error is repeatedly accumulated until a clock frequency error in the next OFDM symbol unit is detected. The clock frequency error cumulatively added by the cumulative addition / division ratio control circuit 32 is updated every time the clock frequency error is detected.
[0106]
The cumulative addition / division ratio control circuit 32 performs the cumulative addition of the clock frequency error to the memory (not shown) until a predetermined threshold value is reached. The accumulation / division ratio control circuit 32 outputs a division ratio control signal for controlling the division ratio of the TS clock generated by the clock divider 33 in response to the clock frequency error having reached the threshold value. .
[0107]
The threshold includes a positive threshold and a negative threshold. If the cumulatively added clock frequency error is equal to or greater than the positive threshold, the clock frequency of the received OFDM signal for the clock corresponding to the threshold is higher than the frequency of the divided clock, that is, the clock of the OFDM signal is Is faster by the threshold value.
[0108]
When the cumulatively added clock frequency error is equal to or greater than the negative threshold, the received OFDM clock frequency is lower than the frequency of the frequency-divided clock, ie, the clock of the OFDM signal. Is slower by the threshold value.
[0109]
The division ratio control signal is a signal that gives a division ratio for dividing the clock output from the clock oscillator 22 to the clock divider 33. The threshold value set in the memory (not shown) is a value determined by a unit for controlling the frequency division ratio. For example, in the case where the frequency divider 33 controls the frequency of the TS clock by changing the frequency division ratio of the clock supplied from the clock oscillator 22 in units of one clock, the threshold value set in the memory (not shown) The clock output from 22 corresponds to one clock.
[0110]
That is, the cumulative addition / division ratio control circuit 32 increases or decreases the frequency division ratio by one clock when the clock frequency error is cumulatively added by one clock or more to the clock output from the clock oscillator 22 in a memory (not shown). The frequency division ratio control signal for controlling the reduction is output.
[0111]
When the cumulatively added clock frequency error is equal to or greater than the positive threshold, the cumulative addition / division ratio control circuit 32 generates a frequency division ratio control signal that increases the frequency division ratio by a clock corresponding to the threshold. .
[0112]
Further, when the clock frequency error cumulatively added to the cumulative addition / division ratio control circuit 32 is equal to or greater than a negative threshold, a frequency division ratio control signal for reducing the frequency division ratio by the clock corresponding to the threshold is generated. I do.
[0113]
When the clock frequency error is cumulatively added up to a predetermined threshold value in the memory (not shown), the cumulative addition / frequency division ratio control circuit 32 clears the clock frequency error value cumulatively added in the memory.
[0114]
The clock divider 33 divides the TS clock by dividing the clock supplied from the clock oscillator 22 by the division ratio according to the division ratio control signal output from the above-described cumulative addition / division ratio control circuit 32. It is generated and supplied to the transport stream generation circuit 19.
[0115]
The clock frequency divider 33 includes a counter (not shown) that counts the number of clocks of the clock supplied from the clock oscillator 22. Each time the frequency division ratio and the number of N clocks are counted by this counter, the TS clock is counted. Generate
[0116]
The clock divider 33 is supplied with the division ratio control signal based on the clock frequency error from the cumulative addition / division ratio control circuit 32 as described above, and the division ratio is determined by the division ratio control signal. You.
[0117]
For example, when a 250 kHz TS clock is output from the clock divider 33, assuming that a clock of 64 MHz is supplied from the clock oscillator 22, this can be realized by setting the dividing ratio N to N = 256. The clock frequency divider 33 generates a TS clock every time the number of clocks of the clock is 256 by a counter (not shown).
[0118]
When the frequency division ratio is changed by the frequency division ratio control signal to become N = 255 and N = 257, each time the frequency division ratio N = 256 or N = 257 is counted by the counter (not shown). A TS clock is generated.
[0119]
In the processing in the TS clock generation circuit 30, since it is known that the clock frequency error detected by the timing synchronization circuit 11 is a very small value, the clock frequency error detected every 1088 clocks of the divided clock is calculated. This is because it can be regarded as equivalent to a clock frequency error when the clock is output from the clock oscillator 22 as 1088 clocks.
[0120]
As described above, in the TS clock generation circuit 30, the influence of the clock frequency error detected by the timing synchronization circuit 11 for each OFDM symbol unit is reflected by controlling the frequency of the generated TS clock.
[0121]
Next, the operation of the transport stream generation circuit 30 will be described with reference to the flowchart shown in FIG.
[0122]
In step S <b> 1, the cumulative addition / frequency division ratio control circuit 32 outputs a frequency division ratio control signal with the frequency division ratio N to the clock frequency divider 33. The clock divider 33 generates a TS clock obtained by dividing the clock supplied from the clock oscillator 22 and supplies the TS clock to the transport stream generation circuit 19 according to a division ratio control signal having a division ratio of N.
[0123]
The clock divider 33 normally generates a TS clock by dividing the clock output from the clock oscillator 22 by the division ratio N, and continues to supply the TS clock to the transport stream generating circuit 19. For example, the frequency of the TS clock generated by the clock divider 33 is 250 kHz, and when a clock of 64 MHz is output from the clock oscillator 22, the dividing ratio N = 256.
[0124]
In step S2, the cumulative addition / division ratio control circuit 32 determines whether or not the operation control flag has been output from the cycle counter 31. If the operation control flag has been output, the process proceeds to step S3. If the operation control flag has not been output, the process returns to step S1, and the frequency division ratio control signal for keeping the frequency division ratio at N is output. It is supplied to the clock divider 33.
[0125]
In step S3, the cumulative addition / division ratio control circuit 32 determines the clock frequency error detected for each OFDM symbol output from the timing synchronization circuit 11 in response to the output of the operation control flag from the cycle counter 31. The data is cumulatively added to a memory (not shown).
[0126]
In step S4, the cumulative addition / division ratio control circuit 32 determines whether the clock frequency error cumulatively added to the memory is equal to or greater than a predetermined threshold. For example, the threshold value set in the memory is a value of one clock of the clock supplied from the clock oscillator 22 to the clock frequency divider 33 as described above.
[0127]
If the clock frequency error cumulatively added to the memory is equal to or larger than the threshold, the process proceeds to step S5. If the clock frequency error in the memory is smaller than the threshold, the process returns to step S1, and the frequency division ratio is reduced. A frequency division ratio control signal to be kept at N is output to the clock frequency divider 33.
[0128]
In step S5, the cumulative addition / division ratio control circuit 32 determines whether the clock frequency error cumulatively added to the memory (not shown) is equal to or greater than a predetermined threshold value and is a positive value, for example, by referring to a sign bit of the memory. To judge. If it is determined that the cumulatively added clock frequency error is equal to or larger than the predetermined threshold value, the process proceeds to step S6. If it is determined that the clock frequency error is not positive, the process proceeds to step S7.
[0129]
In step S6, the cumulative addition / division ratio control circuit 32 determines that the cumulatively added clock frequency error is equal to or greater than a predetermined threshold, and the clock corresponding to the set threshold, for example, only one clock A frequency division ratio control signal is generated to increase the frequency division ratio N and set the frequency division ratio to N + 1, and output it to the clock frequency divider 33.
[0130]
When the clock frequency error is stored in the memory until the clock frequency error reaches a predetermined threshold value (in FIG. 6, one clock of the clock output from the clock oscillator 22), as shown in FIG. , And outputs a frequency division ratio control signal for setting the frequency division ratio to N + 1 for one TS clock.
[0131]
As shown in FIG. 6, every time the operation control flag is output from the cycle counter 31, the clock frequency error is cumulatively added to a memory (not shown) of the cumulative addition / frequency division ratio control circuit 32. Up to the predetermined threshold, the division ratio control signal is output from the cumulative addition / division ratio control circuit 32 so that the division ratio becomes N. A frequency division ratio control signal for setting the frequency division ratio to N + 1 for one TS clock is output.
[0132]
When the process of step S6 is completed, the process returns to step S1, and the cumulative addition / division ratio control circuit 32 generates a division ratio control signal having a division ratio of N, and outputs the signal to the clock divider 33. Output.
[0133]
In step S7, the cumulative addition / division ratio control circuit 32 determines that the clock frequency error that has been cumulatively added is equal to or greater than a predetermined threshold value and is not positive. A frequency division ratio control signal for decreasing the frequency division ratio N and setting the frequency division ratio to N−1 is generated and output to the clock frequency divider 33.
[0134]
When the clock frequency error value is stored in the memory up to the predetermined threshold value, the accumulation / division ratio control circuit 32 sets the division ratio to N-1 for one TS clock. Is output to the clock divider 33.
[0135]
When the step S7 is completed, the process returns to the step S1, and the cumulative addition / division ratio control circuit 32 generates a division ratio control signal with the division ratio N, and sends it to the clock divider 33. Output.
[0136]
As described above, the OFDM receiving apparatus 60 includes the clock divider 23 that divides the clock of the clock oscillator 22 at a predetermined dividing ratio, and supplies the divided clock to the timing synchronization circuit 11 to divide the clock. A clock frequency error between the clock and the clock of the received OFDM signal is detected.
[0137]
In addition, by controlling the division ratio of the clock output from the clock oscillator 22 by the cumulative addition / division ratio control circuit 32 based on the detected clock frequency error, the accuracy in which the influence of the clock frequency error is reflected is obtained. A high TS clock can be generated.
[0138]
【The invention's effect】
As is clear from the above description, the demodulation device of the present invention generates a stream clock based on a clock frequency error, and outputs a stream from OFDM demodulated data based on the generated stream clock. Speed jitter can be suppressed.
[0139]
Also, the demodulation device of the present invention detects, for each transmission symbol unit, a clock frequency error between a received OFDM signal clock and a frequency-divided clock obtained by dividing the operation clock of the demodulation device by a predetermined frequency division ratio. The stream clock is generated by controlling the frequency division ratio in units of the operation clock based on the detected clock frequency error.
[0140]
Thus, in the present invention, it is possible to increase the frequency accuracy of the generated stream clock within the range defined by the error detection cycle.
[0141]
As is clear from the above description, the demodulation method of the present invention generates a stream clock based on a clock frequency error detected for each transmission symbol unit, and generates an OFDM demodulated data based on the generated stream clock. By generating a stream from the stream, it is possible to suppress the speed jitter of the stream.
[0142]
Also, the demodulation method of the present invention detects a clock frequency error between a clock of a received OFDM signal and a divided clock obtained by dividing an operation clock by a predetermined division ratio for each transmission symbol unit, and detects the detected clock. The stream clock is generated by controlling the frequency division ratio in the unit of the operation clock based on the frequency error.
[0143]
Thus, in the present invention, it is possible to increase the frequency accuracy of the generated stream clock within the range defined by the error detection cycle.
[Brief description of the drawings]
FIG. 1 is a diagram for describing a configuration of an OFDM receiving apparatus shown as a first embodiment of the present invention.
FIG. 2 is a diagram for explaining a timing synchronization circuit included in the OFDM receiver.
FIG. 3 is a diagram for describing a configuration of an OFDM receiving apparatus shown as a second embodiment of the present invention.
FIG. 4 is a diagram for explaining a TS clock generation circuit included in the OFDM receiver.
FIG. 5 is a flowchart illustrating an operation of a TS clock generation circuit included in the OFDM receiver.
FIG. 6 is a timing chart at the time of frequency division ratio control in a TS clock generation circuit included in the OFDM receiver.
FIG. 7 is a diagram for describing an OFDM symbol.
FIG. 8 is a diagram for explaining a configuration of an OFDM receiving apparatus shown as a conventional technique.
FIG. 9 is a diagram for explaining a transport stream generation circuit included in the OFDM receiver.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 OFDM receiver, 2 antenna, 3 tuner, 4 bandpass filter (BPF), 5 A / D conversion circuit, 7 digital quadrature demodulation circuit, 8 carrier frequency error correction circuit, 9 FFT operation circuit, 10 phase correction circuit, 11 Timing synchronization circuit, 18 transport stream (TS) clock generation circuit, 19 transport stream generation circuit, 21 clock oscillator, 22 clock oscillator, 23 clock frequency divider, 30 transport stream (TS) clock generation circuit, 31 period counter , 32 cumulative addition / division ratio control circuit, 33 clock divider

Claims (11)

情報が分割された複数のサブキャリアに変調されることにより生成された有効シンボルと、上記有効シンボルの一部の信号波形が複写されることにより生成されたガードインターバルとが含まれた伝送シンボルを伝送単位とする直交周波数分割多重（ＯＦＤＭ）信号を復調する復調装置において、
上記ＯＦＤＭ信号を復調したＯＦＤＭ復調データが入力され、入力された上記ＯＦＤＭ復調データを連続したデータストリームとして出力するストリーム出力手段と、
上記ストリーム出力手段から出力される上記データストリームのストリームクロックを当該復調装置の動作クロックに基づいて生成するストリームクロック生成手段と、
上記ＯＦＤＭ信号のクロックと、当該復調装置の動作クロックとのクロック周波数誤差を算出するクロック周波数誤差算出手段と、
上記クロック周波数誤差算出手段によって算出された上記クロック周波数誤差に基づいて、上記ストリームクロックの周波数を制御する周波数制御手段とを備えること
を特徴とする復調装置。A transmission symbol including an effective symbol generated by modulating information on a plurality of divided subcarriers and a guard interval generated by copying a signal waveform of a part of the effective symbol is used. In a demodulator for demodulating an orthogonal frequency division multiplex (OFDM) signal as a transmission unit,
Stream output means to which OFDM demodulated data obtained by demodulating the OFDM signal is input and for outputting the input OFDM demodulated data as a continuous data stream;
A stream clock generation unit that generates a stream clock of the data stream output from the stream output unit based on an operation clock of the demodulation device;
Clock frequency error calculating means for calculating a clock frequency error between the clock of the OFDM signal and the operation clock of the demodulator;
A demodulator comprising: frequency control means for controlling the frequency of the stream clock based on the clock frequency error calculated by the clock frequency error calculation means. 上記ストリーム出力手段は、入力されるＯＦＤＭ復調データを一時的に蓄積するバッファを備えること
を特徴とする請求項１記載の復調装置。2. The demodulator according to claim 1, wherein said stream output means includes a buffer for temporarily storing input OFDM demodulated data. 上記クロック周波数誤差算出手段は、上記ＯＦＤＭ信号を遅延させて上記ガードインターバル部分と、このガードインターバル複写元との相関性を求め、相関性が高い部分を上記伝送シンボルの境界位置とし、上記境界位置と、推定される伝送シンボルの境界位置との位相差に基づいて、上記伝送シンボル単位毎に上記クロック周波数誤差を算出すること
を特徴とする請求項１記載の復調装置。The clock frequency error calculating means calculates the correlation between the guard interval portion and the guard interval copy source by delaying the OFDM signal, sets a portion having a high correlation as a boundary position of the transmission symbol, and 2. The demodulator according to claim 1, wherein the clock frequency error is calculated for each of the transmission symbol units based on a phase difference between the transmission symbol and an estimated transmission symbol boundary position. 上記クロック周波数誤差算出手段は、上記ＯＦＤＭ信号のクロックと、上記動作クロックを第１の分周比で分周した分周クロックとのクロック周波数誤差を伝送シンボル単位毎に算出し、
上記ストリームクロック生成手段は、上記動作クロックを第２の分周比で分周して上記ストリームクロックを生成し、
上記周波数制御手段は、上記クロック周波数誤差算出手段より伝送シンボル単位毎に算出される上記クロック周波数誤差を、上記動作クロックが所定のクロック数だけカウントされる毎に供給される動作制御フラグに応じて累積加算し、上記クロック周波数誤差が所定の正の閾値又は負の閾値まで累積加算されたことに応じて、上記第２の分周比を増加又は減少させることで上記ストリームクロックの上記周波数を制御すること
を特徴とする請求項１記載の復調装置。The clock frequency error calculation means calculates, for each transmission symbol unit, a clock frequency error between a clock of the OFDM signal and a frequency-divided clock obtained by dividing the operation clock by a first frequency division ratio.
The stream clock generating means generates the stream clock by dividing the operation clock by a second frequency division ratio;
The frequency control means calculates the clock frequency error calculated for each transmission symbol unit by the clock frequency error calculation means according to an operation control flag supplied every time the operation clock is counted by a predetermined number of clocks. The frequency of the stream clock is controlled by increasing or decreasing the second frequency division ratio in accordance with the cumulative addition of the clock frequency error up to a predetermined positive threshold or a negative threshold. The demodulator according to claim 1, wherein the demodulation is performed. 上記動作制御フラグは、上記分周クロックで上記伝送シンボルをカウントした際のカウント値と同じ値だけ動作クロックがカウントされる毎に供給されること
を特徴とする請求項４記載の復調装置。5. The demodulator according to claim 4, wherein the operation control flag is supplied every time the operation clock is counted by the same value as the count value when the transmission symbols are counted by the divided clock. 上記正の閾値又は負の閾値は、上記動作クロック、１クロック分であること
を特徴とする請求項４記載の復調装置。5. The demodulation device according to claim 4, wherein the positive threshold value or the negative threshold value corresponds to one operation clock. 情報が分割された複数のサブキャリアに変調されることにより生成された有効シンボルと、上記有効シンボルの一部の信号波形が複写されることにより生成されたガードインターバルとが含まれた伝送シンボルを伝送単位とする直交周波数分割多重（ＯＦＤＭ）信号を復調する復調方法において、
上記ＯＦＤＭ信号を復調したＯＦＤＭ復調データが入力され、入力された上記ＯＦＤＭ復調データを連続したデータストリームとして出力し、
出力される上記データストリームのストリームクロックを復調装置の動作クロックに基づいて生成し、
上記ＯＦＤＭ信号のクロックと、上記復調装置の動作クロックとのクロック周波数誤差を算出し、
算出された上記クロック周波数誤差に基づいて、上記ストリームクロックの周波数を制御すること
を特徴とする復調方法。A transmission symbol including an effective symbol generated by modulating information on a plurality of divided subcarriers and a guard interval generated by copying a signal waveform of a part of the effective symbol is used. In a demodulation method for demodulating an orthogonal frequency division multiplex (OFDM) signal as a transmission unit,
OFDM demodulated data obtained by demodulating the OFDM signal is input, and the input OFDM demodulated data is output as a continuous data stream.
Generating a stream clock of the output data stream based on the operation clock of the demodulator,
Calculating a clock frequency error between the clock of the OFDM signal and the operation clock of the demodulator;
A demodulation method comprising controlling a frequency of the stream clock based on the calculated clock frequency error. 上記ＯＦＤＭ信号を遅延させて上記ガードインターバル部分と、このガードインターバル複写元との相関性を求め、相関性が高い部分を上記伝送シンボルの境界位置とし、上記境界位置と、推定される伝送シンボルの境界位置との位相差に基づいて、上記伝送シンボル単位毎に上記クロック周波数誤差を算出すること
を特徴とする請求項７記載の復調方法。The OFDM signal is delayed to obtain a correlation between the guard interval portion and the guard interval copy source. A portion having a high correlation is defined as a boundary position of the transmission symbol, and the boundary position and the estimated transmission symbol The demodulation method according to claim 7, wherein the clock frequency error is calculated for each transmission symbol unit based on a phase difference from a boundary position. 上記ＯＦＤＭ信号のクロックと、上記動作クロックを第１の分周比で分周した分周クロックとのクロック周波数誤差を伝送シンボル単位毎に算出し、
上記動作クロックを第２の分周比で分周して上記ストリームクロックを生成し、
上記伝送シンボル単位毎に算出される上記クロック周波数誤差を、上記動作クロックが所定のクロック数だけカウントされる毎に供給される動作制御フラグに応じて累積加算し、上記クロック周波数誤差が所定の正の閾値又は負の閾値まで累積加算されたことに応じて、上記第２の分周比を増加又は減少させることで上記ストリームクロックの上記周波数を制御すること
を特徴とする請求項７記載の復調方法。Calculating a clock frequency error between a clock of the OFDM signal and a frequency-divided clock obtained by dividing the operation clock by a first frequency division ratio for each transmission symbol;
Dividing the operation clock by a second division ratio to generate the stream clock;
The clock frequency error calculated for each transmission symbol unit is cumulatively added according to an operation control flag supplied every time the operation clock is counted by a predetermined number of clocks, and the clock frequency error is corrected to a predetermined value. 8. The demodulation according to claim 7, wherein the frequency of the stream clock is controlled by increasing or decreasing the second frequency division ratio in accordance with the cumulative addition up to the threshold value or the negative threshold value. Method. 上記動作制御フラグは、上記分周クロックで上記伝送シンボルをカウントした際のカウント値と同じ値だけ動作クロックがカウントされる毎に供給されること
を特徴とする請求項９記載の復調方法。10. The demodulation method according to claim 9, wherein the operation control flag is supplied each time the operation clock is counted by the same value as the count value when the transmission symbols are counted by the divided clock. 上記正の閾値又は負の閾値は、上記動作クロック、１クロック分であること
を特徴とする請求項９記載の復調方法。10. The demodulation method according to claim 9, wherein the positive threshold value or the negative threshold value is one operation clock.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007288692A (en) * 2006-04-19 2007-11-01 Sony Corp Ofdm reception apparatus, and ts generation circuit and method

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