JP2007028200A - Frame synchronization protection controller and method thereof - Google Patents

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Tatsuo Shinbashi
龍男 新橋
Kohei Yamamoto
耕平 山本
Masakuni Miyamoto
正邦 宮本
Kazuhiro Shimizu
和洋 清水
Yuichi Mizutani
祐一 水谷
Hitoshi Sakai
仁志 境
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a frame synchronization protection controller and its method capable of achieving more stable frame synchronization protection. <P>SOLUTION: A state 3 is composed of a state 3(0, 0) to be a completely synchronized state in which synchronization is established and a forward protection state in which the other synchronization is established. In the state 3, the state is transited in accordance with a state transition diagram where the number of synchronization protection steps is "2" and the number of error protection steps is "2". A state machine 50 adds "1" to the number of synchronization protection steps when a synchronization decision signal is "NG", and adds "1" to the number of error protection steps when an error correction result signal is "NG". Then the state machine 50 calculates the number of forward protection steps which is the weighted sum of the number of synchronization protection steps and the number of error protection steps and compares the number of forward protection steps with a threshold to discriminate whether the number of forward protection steps is in a protection range or not. When the number of forward protection steps is in the protection range as the result of discrimination, the state is transited to a state corresponding to the present number of synchronization protection steps and the present number of error protection steps. When the number of forward protection steps is out of the protection range on the other hand, synchronization is canceled and the state is transited to a state 1. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、直交周波数分割多重（ＯＦＤＭ）信号から伝送データ系列を復調する際に用いて好適なフレーム同期制御装置及びその方法に関する。   The present invention relates to a frame synchronization control apparatus and method suitable for use in demodulating a transmission data sequence from an orthogonal frequency division multiplexing (OFDM) signal.

デジタルデータを変調する方式として、直交周波数分割多重（Orthogonal Frequency Division Multiplexing；ＯＦＤＭ）方式（以下、ＯＦＤＭ方式という。）と呼ばれる変調方式が知られている。   As a method for modulating digital data, a modulation method called an Orthogonal Frequency Division Multiplexing (OFDM) method (hereinafter referred to as an OFDM method) is known.

ＯＦＤＭ方式とは、伝送帯域内に多数の直交する副搬送波（サブキャリア）を設け、各サブキャリアの振幅及び位相にＰＳＫ（Phase Shift Keying）やＱＡＭ（Quadrature Amplitude Modulation）によりデータを割り当てて、デジタル変調する方式である。ＯＦＤＭ方式は、多数のサブキャリアで伝送帯域を分割するため、サブキャリア１波あたりの帯域は狭くなり変調速度は遅くなるが、トータルの伝送速度は、従来の変調方式と変わらないという特徴を有している。また、ＯＦＤＭ方式は、多数のサブキャリアが並列に伝送されるのでシンボル速度が遅くなり、シンボルの時間長に対する相対的なマルチパスの時間長を短くすることができ、マルチパス妨害を受けにくくなるという特徴を有している。また、ＯＦＤＭ方式は、複数のサブキャリアに対してデータの割り当てが行われることから、変調時には逆フーリエ変換を行うＩＦＦＴ（Inverse Fast Fourier Transform）演算回路、復調時にはフーリエ変換を行うＦＦＴ（Fast Fourier Transform）演算回路を用いることにより、送受信回路を構成することができるという特徴を有している。   In the OFDM method, a large number of orthogonal subcarriers (subcarriers) are provided in the transmission band, and data is assigned to the amplitude and phase of each subcarrier by PSK (Phase Shift Keying) or QAM (Quadrature Amplitude Modulation). Modulation method. Since the OFDM scheme divides the transmission band by a large number of subcarriers, the band per subcarrier wave becomes narrow and the modulation speed becomes slow, but the total transmission speed is the same as the conventional modulation system. is doing. In addition, in the OFDM scheme, since a number of subcarriers are transmitted in parallel, the symbol rate is slow, the time length of the multipath relative to the time length of the symbol can be shortened, and the multipath interference is not easily received. It has the characteristics. In addition, since the OFDM scheme allocates data to a plurality of subcarriers, an IFFT (Inverse Fast Fourier Transform) arithmetic circuit that performs inverse Fourier transform during modulation, and an FFT (Fast Fourier Transform) that performs Fourier transform during demodulation. ) It has a feature that a transmission / reception circuit can be configured by using an arithmetic circuit.

ＯＦＤＭ方式は、マルチパス妨害の影響を強く受ける地上波デジタル放送に適用されることが多い。ＯＦＤＭ方式を採用した地上波デジタル放送としては、例えば、ＩＳＤＢ-ＴＳＢ（Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting）といった規格がある（非特許文献１を参照）。 The OFDM system is often applied to terrestrial digital broadcasting that is strongly affected by multipath interference. The digital terrestrial broadcasting employing the OFDM method, for example, there are standards such as ISDB-T SB (Integrated Services Digital Broadcasting -Terrestrial Sound Broadcasting) ( see Non-Patent Document 1).

ここで、ＩＳＤＢ−ＴＳＢ規格では、２０４ビットの情報を一単位とした差動ＢＰＳＫ変調されたＴＭＣＣ（Transmission and Multiplexing Configuration Control）信号を、ＯＦＤＭシンボル中の所定のサブキャリアに伝送することが規定されている。差動ＢＰＳＫ変調は、伝送するデータ列を差動符号化し、差動符号化した後の情報（０，１）に対してそれぞれ（＋４/３，０）、（−４/３，０）の信号点を持つ複素信号（Ｉ，Ｑ信号）にする変調方式である。 Here, the ISDB- TSB standard defines that a TMCC (Transmission and Multiplexing Configuration Control) signal subjected to differential BPSK modulation using 204-bit information as one unit is transmitted to a predetermined subcarrier in an OFDM symbol. Has been. In the differential BPSK modulation, a data string to be transmitted is differentially encoded, and (+4/3, 0) and (−4/3, 0) of information (0, 1) after differential encoding, respectively. This is a modulation system for converting a complex signal (I, Q signal) having signal points.

２０４ビットの情報で一単位とされたＴＭＣＣ信号は、先頭から、１ビットの差動変調の基準信号、１６ビットの同期信号、３ビットのセグメント形式識別、１０２ビットのＴＭＣＣ情報、及び、８２ビットのパリティビットで構成されている。基準信号は、差動変調方式の基準振幅及び基準位相となる信号である。同期信号は、２０４ビットの情報単位の先頭位置を示す情報である。具体的には、Ｗ０＝“００１１０１０１１１１０１１１０”と、その反転ワードであるＷ１＝“１１００１０１００００１０００１”とがフレーム単位で交互に挿入されている。セグメント形式識別は、伝送データが差動変調されているか同期変調されているかを示す情報である。ＴＭＣＣ情報は、受信した信号のキャリア変調方式、時間方向インタリーブパターン及び畳み込み符号の符号化率等が示された情報である。パリティビットは、１０２ビットのＴＭＣＣ情報に対する誤り訂正符号であり、その方式には、差集合巡回符号（２７３，１９１）の短縮符号（１８４，１０２）が採用されている。   The TMCC signal, which is a unit of 204-bit information, includes a 1-bit differential modulation reference signal, a 16-bit synchronization signal, a 3-bit segment format identification, 102-bit TMCC information, and 82 bits from the beginning. Of parity bits. The reference signal is a signal that becomes a reference amplitude and a reference phase of the differential modulation method. The synchronization signal is information indicating the head position of a 204-bit information unit. Specifically, W0 = “0011010111101110” and its inverted word W1 = “1100101000010001” are alternately inserted in units of frames. The segment format identification is information indicating whether transmission data is differentially modulated or synchronously modulated. The TMCC information is information indicating a carrier modulation scheme of a received signal, a time direction interleave pattern, a coding rate of a convolutional code, and the like. The parity bit is an error correction code for the TMCC information of 102 bits, and a shortened code (184, 102) of the difference set cyclic code (273, 191) is adopted as the system.

また、ＴＭＣＣ信号は、１つのＯＦＤＭシンボルに対して１ビットの情報が変調されている。そのため、２０４ビットで１つの単位とされたＴＭＣＣ信号は、２０４ＯＦＤＭシンボル毎に伝送される。ＩＳＤＢ−ＴＳＢ規格では、このＴＭＣＣ信号を伝送する単位をＯＦＤＭフレームと呼んでいる。 In the TMCC signal, 1-bit information is modulated for one OFDM symbol. Therefore, a TMCC signal, which is a unit of 204 bits, is transmitted every 204 OFDM symbols. In the ISDB- TSB standard, a unit for transmitting this TMCC signal is called an OFDM frame.

したがって、ＩＳＤＢ−ＴＳＢ規格に対応したＯＦＤＭ受信装置では、受信した送信波を復調するために、まず、ＴＭＣＣ信号内の同期信号を検出してＯＦＤＭフレームの同期を取り、続いて、ＴＭＣＣ信号内のＴＭＣＣ情報を検出して各種設定情報を取り出し、装置の各種復調設定を行った後に、実体情報の復調が開始される。 Therefore, in the OFDM receiver compliant with the ISDB-T SB standard, in order to demodulate the received transmission wave, first, the synchronization signal in the TMCC signal is detected and the OFDM frame is synchronized, and then in the TMCC signal After detecting various TMCC information and retrieving various setting information and performing various demodulation settings of the apparatus, demodulation of the entity information is started.

「地上デジタル音声放送用受信装置 標準規格（望ましい仕様） ＡＲＩＢ ＳＴＤ-Ｂ３０」，社団法人電波産業界"Digital terrestrial audio broadcasting receiver standard (desired specification) ARIB STD-B30", The Radio Industry 特開２００１−１３６１５８号公報JP 2001-136158 A 特開平１１−２９８４６７号公報JP-A-11-298467

ところで、ＩＳＤＢ−ＴＳＢ規格に対応したＯＦＤＭ受信装置では、通常、ＴＭＣＣ信号内の同期ワードを検出してＯＦＤＭフレームの同期が取られるが、フレーム同期保護を安定化するため、従来、同期ワードの検出結果の他に誤り訂正符号の復号結果を用いてフレーム同期保護を行う方法が提案されている（特許文献１，２を参照）。 By the way, in an OFDM receiver compliant with the ISDB- TSB standard, the synchronization word in the TMCC signal is usually detected and the OFDM frame is synchronized. However, in order to stabilize the frame synchronization protection, A method of performing frame synchronization protection using a decoding result of an error correction code in addition to a detection result has been proposed (see Patent Documents 1 and 2).

しかしながら、このような従来のフレーム同期保護制御方法では、例えば同期ワードが検出されず、且つ、誤り訂正に失敗した場合にのみ同期状態から非同期状態に遷移させていたため、誤った同期状態が維持されてしまう場合があり、安定したフレーム同期保護には必ずしも十分なものではなかった。   However, in such a conventional frame synchronization protection control method, for example, a synchronization word is not detected, and a transition from a synchronous state to an asynchronous state is performed only when error correction fails, so that an erroneous synchronous state is maintained. This is not always sufficient for stable frame synchronization protection.

本発明は、このような従来の実情に鑑みて提案されたものであり、より安定したフレーム同期保護を実現するフレーム同期保護制御装置及びその方法を提供することを目的とする。   The present invention has been proposed in view of such a conventional situation, and an object thereof is to provide a frame synchronization protection control apparatus and method for realizing more stable frame synchronization protection.

上述した目的を達成するために、本発明に係るフレーム同期保護制御装置は、伝送フレームに含められた同期ワードと誤り訂正符号化された伝送制御情報とに基づいて、上記伝送フレームの同期保護制御を行うフレーム同期保護制御装置であって、上記同期ワードに基づいて同期位置を検出するとともに、１フレーム前に検出した同期位置と一致するか否かを判断する同期位置判断手段と、上記伝送制御情報を誤り訂正復号するとともに、誤り訂正の成否を判断する誤り訂正手段と、同期位置の判断結果及び誤り訂正の成否に基づいて、少なくとも、上記伝送フレームの同期が確立された同期状態における同期保護制御を行う同期状態制御手段とを備え、上記同期状態制御手段は、同期位置が一致しなかった回数を計数した第１の計数値と、誤り訂正に失敗した回数を計数した第２の計数値とから求められる値が所定の閾値よりも大きい場合に、同期状態から非同期状態に遷移することを特徴とする。   In order to achieve the above-described object, a frame synchronization protection control apparatus according to the present invention performs synchronization protection control of the transmission frame based on a synchronization word included in the transmission frame and transmission control information encoded with error correction coding. A frame synchronization protection control device that detects a synchronization position based on the synchronization word and determines whether or not the synchronization position matches a synchronization position detected one frame before; Error correction means for performing error correction decoding on the information, and synchronization protection in the synchronization state in which synchronization of the transmission frame is established at least based on the determination result of the synchronization position and the success or failure of error correction based on the determination result of the error correction Synchronization state control means for performing control, the synchronization state control means, a first count value that counts the number of times the synchronization positions do not match, Ri If the value obtained from the second count value obtained by counting the number of times that the correction has failed is greater than a predetermined threshold value, characterized in that the transition from the synchronized state to the asynchronous state.

また、本発明に係るフレーム同期保護制御方法は、伝送フレームに含められた同期ワードと誤り訂正符号化された伝送制御情報とに基づいて、上記伝送フレームの同期保護制御を行うフレーム同期保護制御方法であって、上記同期ワードに基づいて同期位置を検出するとともに、１フレーム前に検出した同期位置と一致するか否かを判断する同期位置判断工程と、上記伝送制御情報を誤り訂正復号するとともに、誤り訂正の成否を判断する誤り訂正工程と、同期位置の判断結果及び誤り訂正の成否に基づいて、少なくとも、上記伝送フレームの同期が確立された同期状態における同期保護制御を行う同期状態制御工程とを有し、上記同期状態制御工程では、同期位置が一致しなかった回数を計数した第１の計数値と、誤り訂正に失敗した回数を計数した第２の計数値とから求められる値が所定の閾値よりも大きい場合に、同期状態から非同期状態に遷移することを特徴とする。   The frame synchronization protection control method according to the present invention is a frame synchronization protection control method for performing synchronization protection control of the transmission frame based on a synchronization word included in the transmission frame and transmission control information encoded with error correction coding. A synchronization position is detected based on the synchronization word, a synchronization position determination step is performed to determine whether the synchronization position is detected one frame before, and the transmission control information is subjected to error correction decoding. An error correction step for determining success or failure of error correction, and a synchronization state control step for performing synchronization protection control at least in the synchronization state in which synchronization of the transmission frame is established based on the determination result of synchronization position and the success or failure of error correction In the synchronization state control step, a first count value that counts the number of times that the synchronization positions do not match, and the number of times error correction has failed If the value obtained from the second count value counted is larger than a predetermined threshold value, characterized in that the transition from the synchronized state to the asynchronous state.

本発明に係るフレーム同期保護制御装置及びその方法によれば、同期位置の判断結果と誤り訂正の成否とを独立に用いて、伝送フレームの同期が確立された同期状態における同期保護制御を行うため、より安定したフレーム同期保護を実現することができる。   According to the frame synchronization protection control apparatus and method according to the present invention, the synchronization protection control in the synchronization state in which the synchronization of the transmission frame is established is performed independently using the determination result of the synchronization position and the success or failure of the error correction. Therefore, more stable frame synchronization protection can be realized.

以下、本発明の実施の形態として、本発明を適用したＩＳＤＢ−Ｔ規格のＯＦＤＭ受信装置について説明をする。   Hereinafter, an ISDB-T standard OFDM receiver to which the present invention is applied will be described as an embodiment of the present invention.

図１に、本実施の形態におけるＯＦＤＭ受信装置１０のブロック構成図を示す。   FIG. 1 shows a block configuration diagram of OFDM receiving apparatus 10 in the present embodiment.

ＯＦＤＭ受信装置１０は、図１に示すように、アンテナ１１と、チューナ１２と、バンドパスフィルタ（ＢＰＦ）１３と、Ａ/Ｄ変換回路１４と、ＤＣキャンセル回路１５と、デジタル直交復調回路１６と、ＦＦＴ演算回路１７と、フレーム検出/伝送制御情報復号回路１８と、同期回路１９と、キャリア復調回路２０と、周波数デインタリーブ回路２１と、時間デインタリーブ回路２２と、デマッピング回路２３と、ビットデインタリーブ回路２４と、デパンクチャ回路２５と、ビタビ復号回路２６と、バイトデインタリーブ回路２７と、拡散信号除去回路２８と、トランスポートストリーム生成回路２９と、ＲＳ復号回路３０と、チャンネル選択回路３１とを備えている。   As shown in FIG. 1, the OFDM receiver 10 includes an antenna 11, a tuner 12, a bandpass filter (BPF) 13, an A / D conversion circuit 14, a DC cancellation circuit 15, a digital orthogonal demodulation circuit 16, and , FFT operation circuit 17, frame detection / transmission control information decoding circuit 18, synchronization circuit 19, carrier demodulation circuit 20, frequency deinterleave circuit 21, time deinterleave circuit 22, demapping circuit 23, bit Deinterleave circuit 24, depuncture circuit 25, Viterbi decoding circuit 26, byte deinterleave circuit 27, spread signal removal circuit 28, transport stream generation circuit 29, RS decoding circuit 30, channel selection circuit 31 It has.

ＯＦＤＭ送信装置から送信された送信波は、ＯＦＤＭ受信装置１０のアンテナ１１により受信され、ＲＦ信号としてチューナ１２に供給される。   A transmission wave transmitted from the OFDM transmitter is received by the antenna 11 of the OFDM receiver 10 and supplied to the tuner 12 as an RF signal.

アンテナ１１により受信されたＲＦ信号は、乗算器１２ａ及び局部発振器１２ｂからなるチューナ１２によりＩＦ信号に周波数変換され、ＢＰＦ１３に供給される。局部発振器１２ｂから発振される受信キャリア信号の発振周波数は、チャンネル選択回路３１から供給されるチャンネル選択信号に応じて切り換えられる。   The RF signal received by the antenna 11 is frequency-converted into an IF signal by a tuner 12 including a multiplier 12a and a local oscillator 12b, and is supplied to the BPF 13. The oscillation frequency of the reception carrier signal oscillated from the local oscillator 12 b is switched according to the channel selection signal supplied from the channel selection circuit 31.

チューナ１２から出力されたＩＦ信号は、ＢＰＦ１３によりフィルタリングされた後、Ａ/Ｄ変換回路１４によりデジタル化される。デジタル化されたＩＦ信号は、ＤＣキャンセル回路１５によりＤＣ成分が除去され、デジタル直交復調回路１６に供給される。   The IF signal output from the tuner 12 is filtered by the BPF 13 and then digitized by the A / D conversion circuit 14. The digitized IF signal has its DC component removed by the DC cancellation circuit 15 and is supplied to the digital quadrature demodulation circuit 16.

デジタル直交復調回路１６は、所定の周波数（キャリア周波数）のキャリア信号を用いて、デジタル化されたＩＦ信号を直交復調し、ベースバンドのＯＦＤＭ信号を出力する。ベースバンドのＯＦＤＭ信号は、直交復調された結果、実軸成分（Ｉチャネル信号）と、虚軸成分（Ｑチャネル信号）とから構成される複素信号となる。デジタル直交復調回路１６から出力されるベースバンドのＯＦＤＭ信号は、ＦＦＴ演算回路１７及び同期回路１９に供給される。   The digital orthogonal demodulation circuit 16 orthogonally demodulates the digitized IF signal using a carrier signal having a predetermined frequency (carrier frequency), and outputs a baseband OFDM signal. As a result of orthogonal demodulation, the baseband OFDM signal becomes a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The baseband OFDM signal output from the digital quadrature demodulation circuit 16 is supplied to the FFT operation circuit 17 and the synchronization circuit 19.

ＦＦＴ演算回路１７は、ベースバンドのＯＦＤＭ信号に対してＦＦＴ演算を行い、各サブキャリアに直交変調されている信号を抽出して出力する。ＦＦＴ演算回路１７は、１つのＯＦＤＭシンボルから有効シンボル長分の信号を抜き出し、抜き出した信号に対してＦＦＴ演算を行う。すなわち、ＦＦＴ演算回路１７は、１つのＯＦＤＭシンボルからガードインターバル長分の信号を除き、残った信号に対してＦＦＴ演算を行う。   The FFT operation circuit 17 performs an FFT operation on the baseband OFDM signal, and extracts and outputs a signal that is orthogonally modulated on each subcarrier. The FFT operation circuit 17 extracts a signal for an effective symbol length from one OFDM symbol, and performs an FFT operation on the extracted signal. That is, the FFT operation circuit 17 removes a signal corresponding to the guard interval length from one OFDM symbol, and performs an FFT operation on the remaining signal.

ＦＦＴ演算回路１７により抽出された各サブキャリアに変調されていた信号は、実軸成分（Ｉチャネル信号）と虚軸成分（Ｑチャネル信号）とから構成される複素信号である。ＦＦＴ演算回路１７により抽出された信号は、フレーム検出/伝送制御情報復号回路１８、同期回路１９、及び、キャリア復調回路２０に供給される。   The signal modulated by each subcarrier extracted by the FFT operation circuit 17 is a complex signal composed of a real axis component (I channel signal) and an imaginary axis component (Q channel signal). The signal extracted by the FFT operation circuit 17 is supplied to the frame detection / transmission control information decoding circuit 18, the synchronization circuit 19, and the carrier demodulation circuit 20.

フレーム検出/伝送制御情報復号回路１８は、ＦＦＴ演算回路１７により復調された信号の所定のサブキャリアからＴＭＣＣ信号を抽出し、ＴＭＣＣ信号から同期信号を検出してＯＦＤＭフレームの境界を検出し、検出したフレームの境界位置を表すフレーム同期信号を同期回路１９等に供給する。また、フレーム検出/伝送制御情報復号回路１８は、同期を取った後のＴＭＣＣ信号に含まれるＴＭＣＣ情報（伝送制御情報）を差集合巡回符号で誤り訂正復号する。フレーム検出/伝送制御情報復号回路１８は、復号したＴＭＣＣ情報を、キャリア復調回路２０、時間デインタリーブ回路２２、デマッピング回路２３、ビットデインタリーブ回路２４、及び、トランスポートストリーム生成回路２９に供給して、各回路の復調や再生等の制御を行う。   The frame detection / transmission control information decoding circuit 18 extracts a TMCC signal from a predetermined subcarrier of the signal demodulated by the FFT operation circuit 17, detects a synchronization signal from the TMCC signal, detects an OFDM frame boundary, and detects A frame synchronization signal indicating the boundary position of the frame is supplied to the synchronization circuit 19 and the like. Further, the frame detection / transmission control information decoding circuit 18 performs error correction decoding on TMCC information (transmission control information) included in the TMCC signal after synchronization with a difference set cyclic code. The frame detection / transmission control information decoding circuit 18 supplies the decoded TMCC information to the carrier demodulation circuit 20, the time deinterleaving circuit 22, the demapping circuit 23, the bit deinterleaving circuit 24, and the transport stream generating circuit 29. Then, control such as demodulation and reproduction of each circuit is performed.

同期回路１９は、ベースバンドのＯＦＤＭ信号、ＦＦＴ演算回路１７により復調された後の各サブキャリアに変調されていた信号、ＯＦＤＭシンボルの境界、チャンネル選択回路３１から供給されるチャンネル選択信号等を用いて、ＦＦＴ演算回路１７に対してＦＦＴ演算の演算範囲及びそのタイミング等の同期処理等の各種の同期処理を行う。   The synchronization circuit 19 uses a baseband OFDM signal, a signal modulated on each subcarrier after being demodulated by the FFT operation circuit 17, an OFDM symbol boundary, a channel selection signal supplied from the channel selection circuit 31, and the like. Thus, various types of synchronization processing such as synchronization processing of the FFT calculation calculation range and its timing are performed on the FFT calculation circuit 17.

キャリア復調回路２０は、ＦＦＴ演算回路１７から出力された各サブキャリアから復調された後の信号が供給され、その信号に対してキャリア復調を行う。具体的には、キャリア復調回路２０は、差動変調信号（ＤＱＰＳＫ）に対する差動復調処理、及び、同期変調信号（ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ）に対する等化処理を行う。   The carrier demodulation circuit 20 is supplied with the demodulated signal from each subcarrier output from the FFT operation circuit 17 and performs carrier demodulation on the signal. Specifically, the carrier demodulation circuit 20 performs differential demodulation processing on the differential modulation signal (DQPSK) and equalization processing on the synchronous modulation signal (QPSK, 16QAM, 64QAM).

キャリア復調された信号は、周波数デインタリーブ回路２１によって周波数方向のデインタリーブ処理がされ、続いて、時間デインタリーブ回路２２によって時間方向のデインタリーブ処理がされた後、デマッピング回路２３に供給される。   The carrier demodulated signal is deinterleaved in the frequency direction by the frequency deinterleave circuit 21, subsequently deinterleaved in the time direction by the time deinterleave circuit 22, and then supplied to the demapping circuit 23. .

デマッピング回路２３は、キャリア復調された信号（複素信号）に対してデータの再割付処理（デマッピング処理）を行い、伝送データ系列を復元する。例えばＩＳＤＢ-ＴＳＢ規格のＯＦＤＭ信号を復調する場合であれば、デマッピング回路２３は、ＱＰＳＫ、１６ＱＡＭ又は６４ＱＡＭに対応したデマッピング処理を行う。 The demapping circuit 23 performs data reassignment processing (demapping processing) on the carrier demodulated signal (complex signal) to restore the transmission data sequence. For example, in the case of demodulating an OFDM signal conforming to the ISDB- TSB standard, the demapping circuit 23 performs demapping processing corresponding to QPSK, 16QAM, or 64QAM.

デマッピング回路２３から出力された伝送データ系列は、ビットデインタリーブ回路２４、デパンクチャ回路２５、ビタビ復号回路２６、バイトデインタリーブ回路２７、拡散信号除去回路２８を通過することにより、多値シンボルの誤り分散のためのビットインタリーブに対応したデインタリーブ処理、伝送ビットの削減のためのパンクチャリング処理に対応したデパンクチャリング処理、畳み込み符号化されたビット列の復号のためのビタビ復号処理、バイト単位でのデインタリーブ処理、エネルギ拡散処理に対応したエネルギ逆拡散処理が行われ、トランスポートストリーム生成回路２９に入力される。   The transmission data sequence output from the demapping circuit 23 passes through the bit deinterleave circuit 24, the depuncture circuit 25, the Viterbi decoding circuit 26, the byte deinterleave circuit 27, and the spread signal removal circuit 28, thereby causing an error in the multilevel symbol. Deinterleaving processing corresponding to bit interleaving for distribution, depuncturing processing corresponding to puncturing processing for reducing transmission bits, Viterbi decoding processing for decoding convolutionally encoded bit strings, in byte units Energy despreading processing corresponding to deinterleaving processing and energy diffusion processing is performed and input to the transport stream generation circuit 29.

トランスポートストリーム生成回路２９は、例えばヌルパケット等の各放送方式で規定されるデータを、ストリームの所定の位置に挿入する。また、トランスポートストリーム生成回路２９は、断続的に供給されてくるストリームのビット間隔を平滑化して時間的に連続したストリームとする、いわゆるスムージング処理を行う。スムージング処理がされた伝送データ系列は、ＲＳ復号回路３０に供給される。   The transport stream generation circuit 29 inserts data defined by each broadcasting system, such as a null packet, at a predetermined position in the stream. In addition, the transport stream generation circuit 29 performs so-called smoothing processing in which the bit interval of the intermittently supplied stream is smoothed to make a temporally continuous stream. The transmission data sequence subjected to the smoothing process is supplied to the RS decoding circuit 30.

ＲＳ復号回路３０は、入力された伝送データ系列に対してリードソロモン復号処理を行い、ＭＰＥＧ-２システムズで規定されたトランスポートストリームとして出力する。   The RS decoding circuit 30 performs a Reed-Solomon decoding process on the input transmission data series and outputs it as a transport stream defined by MPEG-2 Systems.

つぎに、フレーム検出/伝送制御情報復号回路１８についてさらに説明する。   Next, the frame detection / transmission control information decoding circuit 18 will be further described.

図２に、フレーム検出/伝送制御情報復号回路１８のブロック構成図を示す。   FIG. 2 is a block diagram of the frame detection / transmission control information decoding circuit 18.

フレーム検出/伝送制御情報復号回路１８は、図２に示すように、差動復調回路４１と、ビット判定回路４２と、フレーム同期判定回路４３と、同期位置記憶部４４と、比較回路４５と、遅延回路４６と、不整合信号判定部４７と、誤り訂正回路４８と、同期制御回路４９とを有している。   As shown in FIG. 2, the frame detection / transmission control information decoding circuit 18 includes a differential demodulation circuit 41, a bit determination circuit 42, a frame synchronization determination circuit 43, a synchronization position storage unit 44, a comparison circuit 45, A delay circuit 46, a mismatch signal determination unit 47, an error correction circuit 48, and a synchronization control circuit 49 are provided.

フレーム検出/伝送制御情報復号回路１８には、ＯＦＤＭシンボルの所定のサブキャリアに変調されているＴＭＣＣ信号（Ｉ，Ｑ信号）が入力される。   The frame detection / transmission control information decoding circuit 18 receives a TMCC signal (I, Q signal) modulated on a predetermined subcarrier of the OFDM symbol.

差動復調回路４１は、入力されたＴＭＣＣ信号を差動復調し、元の情報ビットに対応した信号点の複素信号（Ｉ，Ｑ信号）を生成する。差動復調された信号（Ｉ，Ｑ信号）は、ビット判定回路４２に供給される。   The differential demodulation circuit 41 differentially demodulates the input TMCC signal and generates a complex signal (I, Q signal) at a signal point corresponding to the original information bit. The differentially demodulated signals (I and Q signals) are supplied to the bit determination circuit 42.

ビット判定回路４２は、差動復調された信号（Ｉ，Ｑ信号）に基づきビット判定を行う。すなわち、差動復調された信号のＩＱ平面上の信号点から変調されている値が“０”又は“１”のいずれであるかを判定し、いずれか一方のビット値を出力する。したがって、ビット判定回路４２からは、ビットストリーム化されたＴＭＣＣ信号が出力されることとなる。ビット判定回路４２から出力されたビットストリーム化されたＴＭＣＣ信号は、フレーム同期判定回路４３及び遅延回路４６に供給される。   The bit determination circuit 42 performs bit determination based on the differentially demodulated signals (I and Q signals). That is, it is determined whether the value modulated from the signal point on the IQ plane of the differentially demodulated signal is “0” or “1”, and one of the bit values is output. Accordingly, the bit determination circuit 42 outputs a TMCC signal that has been converted into a bit stream. The bit stream TMCC signal output from the bit determination circuit 42 is supplied to the frame synchronization determination circuit 43 and the delay circuit 46.

フレーム同期判定回路４３は、ビットストリーム化されたＴＭＣＣ信号に含まれている同期ワードを検出して、ＯＦＤＭフレームの同期位置を検出する。具体的には、フレーム同期判定回路４３は、まず、ビットストリーム化されたＴＭＣＣ信号と、同期ワード（Ｗ０，Ｗ１）との相関演算を行う。すなわち、同期ワード（Ｗ０，Ｗ１）と、ビットストリーム内の各位置における１６ビット幅のデータ列との相関値を逐次算出する。この相関値は、同期ワード（Ｗ０，Ｗ１）と、ビット列とが一致すれば最も高くなるような値である。つぎに、フレーム同期判定回路４３は、算出した相関値が最大となったタイミングを表す同期位置を検出する。検出した同期位置は、同期位置記憶部４４、比較回路４５、及び、遅延回路４６に供給される。   The frame synchronization determination circuit 43 detects a synchronization word included in the bit stream TMCC signal and detects a synchronization position of the OFDM frame. Specifically, the frame synchronization determination circuit 43 first performs a correlation operation between the bit stream TMCC signal and the synchronization word (W0, W1). That is, the correlation value between the synchronization word (W0, W1) and the 16-bit width data string at each position in the bitstream is sequentially calculated. This correlation value is the highest value when the synchronization word (W0, W1) matches the bit string. Next, the frame synchronization determination circuit 43 detects a synchronization position that represents the timing at which the calculated correlation value is maximized. The detected synchronization position is supplied to the synchronization position storage unit 44, the comparison circuit 45, and the delay circuit 46.

同期位置記憶部４４は、フレーム同期判定回路４３で検出された同期位置を記憶保持する。次のＯＦＤＭフレームの同期位置がフレーム同期判定回路４３から供給されると、同期位置記憶部４４は、保持していた同期位置を比較回路４５に出力する。   The synchronization position storage unit 44 stores and holds the synchronization position detected by the frame synchronization determination circuit 43. When the synchronization position of the next OFDM frame is supplied from the frame synchronization determination circuit 43, the synchronization position storage unit 44 outputs the held synchronization position to the comparison circuit 45.

比較回路４５は、フレーム同期判定回路４３から供給されたあるＯＦＤＭフレームの同期位置と、同期位置記憶部４４から供給された１ＯＦＤＭフレーム前の同期位置とを比較し、同期位置が一致しているか否かを検出する。比較回路４５は、この検出結果に基づき、同期位置が一致している場合には“ＯＫ”、一致していない場合には“ＮＧ”を示す同期判定信号を同期制御回路４９に出力する。   The comparison circuit 45 compares the synchronization position of a certain OFDM frame supplied from the frame synchronization determination circuit 43 with the synchronization position of the previous OFDM frame supplied from the synchronization position storage unit 44, and whether or not the synchronization positions match. To detect. Based on this detection result, the comparison circuit 45 outputs to the synchronization control circuit 49 a synchronization determination signal indicating “OK” if the synchronization positions match, and “NG” if they do not match.

遅延回路４６は、フレーム同期判定回路４３において同期位置の検出に要する時間だけＴＭＣＣ信号（ビットストリーム）を遅延させる回路である。遅延回路４６により所定時間遅延され、且つ、フレーム同期判定回路４３から供給された同期位置により同期が取られたＴＭＣＣ信号は、不整合信号判定部４７及び誤り訂正回路４８に供給される。   The delay circuit 46 is a circuit that delays the TMCC signal (bit stream) by the time required for the frame synchronization determination circuit 43 to detect the synchronization position. The TMCC signal delayed by a predetermined time by the delay circuit 46 and synchronized by the synchronization position supplied from the frame synchronization determination circuit 43 is supplied to the mismatch signal determination unit 47 and the error correction circuit 48.

不整合信号判定部４７は、ビットストリーム化されたＴＭＣＣ信号がシステム上起こり得ない信号であるか否かを判定する。不整合信号判定部４７は、この判定結果に基づき、システム上あり得ない信号である場合には“ＮＧ”、そうでない場合には“ＯＫ”を示す不整合判定信号を同期制御回路４９に出力する。例えば、ＴＭＣＣ信号がオール０である場合には、信号断等の可能性が高いため、不整合信号判定部４７は、“ＮＧ”を示す不整合判定信号を同期制御回路４９に出力する。   The mismatch signal determination unit 47 determines whether the TMCC signal converted into a bit stream is a signal that cannot occur in the system. Based on the determination result, the mismatch signal determination unit 47 outputs to the synchronization control circuit 49 a mismatch determination signal indicating “NG” if the signal is not possible in the system, and “OK” otherwise. To do. For example, when the TMCC signal is all 0, since there is a high possibility of signal disconnection or the like, the mismatch signal determination unit 47 outputs a mismatch determination signal indicating “NG” to the synchronization control circuit 49.

誤り訂正回路４８は、ビットストリーム化されたＴＭＣＣ信号に含まれるＴＭＣＣ情報を差集合巡回符号で誤り訂正復号し、復号したＴＭＣＣ情報をキャリア復調回路２０等に出力する。また、誤り訂正回路４８は、誤り訂正の成否を表す誤り訂正成否信号を同期制御回路４９に出力する。誤り訂正成否信号は、誤り訂正に成功すれば“ＯＫ”、失敗すれば“ＮＧ”を示す。   The error correction circuit 48 performs error correction decoding on the TMCC information included in the bit streamed TMCC signal using a difference set cyclic code, and outputs the decoded TMCC information to the carrier demodulation circuit 20 or the like. Further, the error correction circuit 48 outputs an error correction success / failure signal indicating success / failure of the error correction to the synchronization control circuit 49. The error correction success / failure signal indicates “OK” if the error correction is successful, and “NG” if the error correction fails.

同期制御回路４９は、同期判定信号、不整合判定信号、及び、誤り訂正成否信号に基づき、フレーム同期信号の出力及び同期確立情報の出力を制御する。フレーム同期信号は、ＯＦＤＭフレームの先頭位置のタイミングで“Ｈ”（ハイ）となり、その他のタイミングでは“Ｌ”（ロー）となるような、ＯＦＤＭフレームの境界位置を周期的に発生するフラグである。同期制御回路４９は、あるトリガが与えられると、最初のフラグを発生し（フラグを“Ｈ”（ハイ）とし）、以後は例えば動作クロック等をカウントしていくことにより周期的にフラグを発生して、フレーム同期信号を生成していく。また、同期確立情報は、フレーム同期信号が受信信号に同期している否かを外部回路に通知するための情報、すなわち、フレーム同期が確立しているか否かを示す情報である。同期確立情報は、フレーム同期が確立していれば“ＯＫ”、確立していなければ“ＮＧ”を示す。   The synchronization control circuit 49 controls the output of the frame synchronization signal and the synchronization establishment information based on the synchronization determination signal, the mismatch determination signal, and the error correction success / failure signal. The frame synchronization signal is a flag that periodically generates the boundary position of the OFDM frame such that it becomes “H” (high) at the timing of the start position of the OFDM frame and “L” (low) at other timings. . The synchronization control circuit 49 generates a first flag when a certain trigger is given (the flag is set to “H” (high)), and thereafter generates a flag periodically by counting, for example, an operation clock. Then, a frame synchronization signal is generated. The synchronization establishment information is information for notifying an external circuit whether or not the frame synchronization signal is synchronized with the received signal, that is, information indicating whether or not frame synchronization is established. The synchronization establishment information indicates “OK” if frame synchronization is established, and “NG” if it is not established.

同期制御回路４９では、図３に示すような状態遷移図を有するステートマシーン５０により、フレーム同期信号の出力及び同期確立情報の出力を制御する。以下、このステートマシーン５０について説明する。   In the synchronization control circuit 49, the output of the frame synchronization signal and the output of the synchronization establishment information are controlled by the state machine 50 having the state transition diagram as shown in FIG. Hereinafter, the state machine 50 will be described.

状態０〜状態２は、ＯＦＤＭフレームの同期が確立していない後方保護状態である。同期制御回路４９は、状態０〜状態２のときには、フレーム同期信号を出力せず、さらに、同期確立信号を“ＮＧ”としてフレーム同期が確立していないことを外部に通知する。   States 0 to 2 are backward protection states in which the synchronization of the OFDM frame is not established. In the state 0 to the state 2, the synchronization control circuit 49 does not output the frame synchronization signal, and further notifies the outside that the frame synchronization is not established by setting the synchronization establishment signal to “NG”.

状態３は、同期が確立している完全同期状態である状態３（０，０）と、同期が確立している前方保護状態である状態３（０，１）、状態３（０，２）、状態３（１，０）、状態３（２，０）、状態３（１，１）とからなる。この状態３では、図３に示すように、同期保護段数２、誤り保護段数２の略三角形状の状態遷移図に従って状態が遷移する。同期制御回路４９は、状態３のときには、フレーム同期信号を出力し、さらに、同期確立信号を“ＯＫ”としてフレーム同期が確立していることを外部に通知する。   State 3 is a state 3 (0, 0) that is a complete synchronization state in which synchronization is established, a state 3 (0, 1) that is a forward protection state in which synchronization is established, and a state 3 (0, 2). , State 3 (1, 0), state 3 (2, 0), and state 3 (1, 1). In this state 3, as shown in FIG. 3, the state transitions according to a substantially triangular state transition diagram having two synchronization protection stages and two error protection stages. In the state 3, the synchronization control circuit 49 outputs a frame synchronization signal, and further notifies the outside that the frame synchronization is established by setting the synchronization establishment signal to “OK”.

ステートマシーン５０では、図４のフローチャートに示すような条件により、状態０〜状態３の各状態間の遷移を行う。   In the state machine 50, transitions between the states 0 to 3 are performed under the conditions shown in the flowchart of FIG.

まず、ステートマシーン５０は、同期制御回路４９がリセットされると、初期状態である状態０に遷移する（ステップＳ１）。そして、フレーム同期判定回路４３に１ＯＤＦＭフレーム分のビットが蓄積されると（ステップＳ２）、相関値計算状態である状態１に遷移する（ステップＳ３）。   First, when the synchronization control circuit 49 is reset, the state machine 50 transitions to the initial state 0 (step S1). When bits for one ODFM frame are accumulated in the frame synchronization determination circuit 43 (step S2), the state transitions to the state 1 that is the correlation value calculation state (step S3).

つぎに、フレーム同期判定回路４３が相関値を計算し、相関値の最大値を検出すると（ステップＳ４）、ステートマシーン５０は、同期引き込み状態である状態２に遷移する（ステップＳ５）。この際、遅延回路４６は、ＯＤＦＭフレームの先頭位置を相関値が最大となる位置までシフトさせることによりＯＤＦＭフレームの同期を取る（ステップＳ６）。   Next, when the frame synchronization determination circuit 43 calculates the correlation value and detects the maximum value of the correlation value (step S4), the state machine 50 transitions to state 2 which is the synchronization pull-in state (step S5). At this time, the delay circuit 46 synchronizes the ODFM frame by shifting the head position of the ODFM frame to a position where the correlation value is maximized (step S6).

状態２のときに、ステートマシーン５０は、不整合判定信号及び誤り訂正成否信号を判別する（ステップＳ６，７）。ステートマシーン５０は、誤り訂正成否信号が“ＮＧ”を示しているか、誤り訂正成否信号は“ＯＫ”を示しているものの不整合判定信号が“ＮＧ”を示している場合には、再び状態１に遷移する。一方、誤り訂正成否信号及び不整合判定信号のいずれも“ＯＫ”を示している場合には、完全同期状態である状態３（０，０）に遷移し、ＴＭＣＣ情報を出力する（ステップＳ９）。   In the state 2, the state machine 50 determines the mismatch determination signal and the error correction success / failure signal (steps S6 and S7). If the error correction success / failure signal indicates “NG” or the error correction success / failure signal indicates “OK”, the state machine 50 returns to the state 1 again when the inconsistency determination signal indicates “NG”. Transition to. On the other hand, when both the error correction success / failure signal and the mismatch determination signal indicate “OK”, the state transits to the state 3 (0, 0), which is a complete synchronization state, and TMCC information is output (step S9). .

続いて、フレーム同期判定回路４３が相関値を計算し、相関値の最大値を検出すると（ステップＳ１０）、ステートマシーン５０は、同期判定信号及び誤り訂正成否信号を判別する（ステップＳ１１，１３）。ステートマシーン５０は、同期判定信号が“ＮＧ”を示している場合には、第１の計数値である同期保護段数に１を加算し、誤り訂正成否信号が“ＮＧ”を示している場合には、第２の計数値である誤り保護段数に１を加算する（ステップＳ１２，１４）。   Subsequently, when the frame synchronization determination circuit 43 calculates the correlation value and detects the maximum value of the correlation value (step S10), the state machine 50 determines the synchronization determination signal and the error correction success / failure signal (steps S11 and S13). . When the synchronization determination signal indicates “NG”, the state machine 50 adds 1 to the number of synchronization protection stages as the first count value, and when the error correction success / failure signal indicates “NG”. Adds 1 to the number of error protection stages as the second count value (steps S12 and S14).

その後、ステートマシーン５０は、同期保護段数と誤り保護段数との重み付け和である前方保護段数を計算し（ステップＳ１５）、その前方保護段数を閾値と比較することにより、保護範囲内であるか否かを判別する（ステップＳ１６）。この閾値は、重み付け和が閾値以下である場合には、対応する状態が状態３の中に存在し、重み付け和が閾値よりも大きい場合には、対応する状態が状態３の中に存在しないような値に設定される。ステートマシーン５０は、判別の結果、保護範囲内である場合には現在の同期保護段数及び誤り保護段数に対応した状態に遷移する。すなわち、現在の同期保護段数がｉ、誤り保護段数がｊである場合には、状態３（ｉ，ｊ）に遷移する。一方、保護範囲内でない場合、すなわち、現在の同期保護段数ｉ、誤り保護段数ｊに対応した状態３（ｉ，ｊ）が存在しない場合には、同期を外して状態１に遷移する。   Thereafter, the state machine 50 calculates the number of forward protection steps, which is a weighted sum of the number of synchronization protection steps and the number of error protection steps (step S15), and compares the number of forward protection steps with a threshold value to determine whether or not it is within the protection range. Is determined (step S16). This threshold is such that if the weighted sum is less than or equal to the threshold, the corresponding state is present in state 3, and if the weighted sum is greater than the threshold, the corresponding state is not present in state 3. Set to the correct value. If the state machine 50 is within the protection range as a result of determination, the state machine 50 transitions to a state corresponding to the current number of synchronization protection stages and error protection stages. That is, when the current number of synchronization protection stages is i and the number of error protection stages is j, the state transitions to state 3 (i, j). On the other hand, if it is not within the protection range, that is, if there is no state 3 (i, j) corresponding to the current synchronization protection stage number i and error protection stage number j, the synchronization is removed and the state transitions to state 1.

なお、状態３の各状態において、同期判定信号及び誤り訂正成否信号の双方が“ＯＫ”を示している場合には、同期保護段数及び誤り保護段数を０に初期化し、完全同期状態である状態３（０，０）に遷移する。さらに、誤り訂正成否信号が“ＯＫ”を示しているため、ＴＭＣＣ情報を更新する。   In each state of state 3, when both the synchronization determination signal and the error correction success / failure signal indicate “OK”, the number of synchronization protection stages and the number of error protection stages are initialized to 0, and the state is in a completely synchronized state Transition to 3 (0, 0). Furthermore, since the error correction success / failure signal indicates “OK”, the TMCC information is updated.

以上のように、同期制御回路４９内のステートマシーン５０では、同期保護段数と誤り保護段数とを独立に設定し、前方同期保護制御を行っている。   As described above, in the state machine 50 in the synchronization control circuit 49, the number of synchronization protection stages and the number of error protection stages are set independently to perform forward synchronization protection control.

ここで、上述したステートマシーン５０では、同期保護段数と誤り保護段数とをそれぞれ２段に設定したが、ＯＦＤＭフレームのフレーム構造の強さや誤り訂正の能力に応じて、それぞれ任意の段数に設定することができる。これにより、同期制御回路４９は、より安定したフレーム同期保護を実現することができる。また、ＯＦＤＭ受信装置１０の受信状態、ビット誤り率、或いは固定受信・移動受信の別によって、同期保護段数及び誤り保護段数を可変にすることで、さらに安定したフレーム同期保護を実現することができる。   Here, in the state machine 50 described above, the number of synchronization protection stages and the number of error protection stages are set to two, but each is set to an arbitrary number of stages according to the strength of the frame structure of the OFDM frame and the error correction capability. be able to. As a result, the synchronization control circuit 49 can realize more stable frame synchronization protection. Further, more stable frame synchronization protection can be realized by changing the number of synchronization protection stages and the number of error protection stages depending on the reception state of the OFDM receiver 10, bit error rate, or fixed reception / mobile reception. .

なお、上述の説明では、状態３の各状態間の制御において、同期判定信号及び誤り訂正成否信号のいずれか一方のみが“ＯＫ”を示している場合には状態を遷移させないものとしたが、同期判定信号及び誤り訂正成否信号のうち、“ＯＫ”を示した方の保護段数から１を減算し、対応する状態に遷移するようにしても構わない。   In the above description, in the control between the states of state 3, when only one of the synchronization determination signal and the error correction success / failure signal indicates “OK”, the state is not changed. Of the synchronization determination signal and the error correction success / failure signal, 1 may be subtracted from the number of protection stages indicating “OK”, and the corresponding state may be changed.

つぎに、同期制御回路４９内のステートマシーンの第１の変形例について説明する。   Next, a first modification of the state machine in the synchronization control circuit 49 will be described.

図５は、第１の変形例におけるステートマシーン６０の状態遷移図を示したものである。状態０〜状態２は、ＯＦＤＭフレームの同期が確立していない後方保護状態であり、上述したステートマシーン５０の状態０〜状態２と同じであるため、説明を省略する。状態３−０は、同期が確立している完全同期状態であり、状態３−１〜状態３−αは、同期が確立している前方保護状態である。   FIG. 5 shows a state transition diagram of the state machine 60 in the first modification. Since the state 0 to the state 2 are backward protection states in which the synchronization of the OFDM frame is not established and are the same as the state 0 to the state 2 of the state machine 50 described above, description thereof is omitted. State 3-0 is a fully synchronized state in which synchronization is established, and states 3-1 to 3-α are forward protection states in which synchronization is established.

状態３−０〜状態３−αの各状態において、フレーム同期判定回路４３が相関値を計算し、相関値の最大値を検出すると、ステートマシーン６０は、同期判定信号及び誤り訂正成否信号を判別する。ステートマシーン６０は、同期判定信号が“ＮＧ”を示している場合にも、誤り訂正成否信号が“ＮＧ”を示している場合にも保護段数に１を加算する。したがって、状態３−ｉにおいて、同期判定信号及び誤り訂正成否信号のいずれか一方のみが“ＮＧ”を示している場合には状態３−（ｉ＋１）に遷移し、同期判定信号及び誤り訂正成否信号の双方が“ＮＧ”を示している場合には状態３−（ｉ＋２）に遷移する。特に、誤り訂正成否信号が“ＯＫ”を示している場合には、ＴＭＣＣ情報を更新する。   In each of the states 3-0 to 3-α, when the frame synchronization determination circuit 43 calculates the correlation value and detects the maximum correlation value, the state machine 60 determines the synchronization determination signal and the error correction success / failure signal. To do. The state machine 60 adds 1 to the number of protection stages both when the synchronization determination signal indicates “NG” and when the error correction success / failure signal indicates “NG”. Therefore, in state 3-i, when only one of the synchronization determination signal and the error correction success / failure signal indicates “NG”, the state transitions to state 3- (i + 1), and the synchronization determination signal and the error correction success / failure signal When both indicate “NG”, the state transits to 3- (i + 2). In particular, when the error correction success / failure signal indicates “OK”, the TMCC information is updated.

状態３−（α−１）において同期判定信号及び誤り訂正成否信号の双方が“ＮＧ”を示している場合には、状態３−（α＋１）が存在しないため、ステートマシーン６０は、同期を外して状態１に遷移する。同様に、状態３−αにおいて同期判定信号及び誤り訂正成否信号のいずれか一方でも“ＮＧ”を示している場合には、同期を外して状態１に遷移する。   When both the synchronization determination signal and the error correction success / failure signal indicate “NG” in the state 3- (α−1), the state machine 60 loses synchronization because the state 3- (α + 1) does not exist. To state 1. Similarly, if any one of the synchronization determination signal and the error correction success / failure signal indicates “NG” in the state 3-α, the synchronization is removed and the state transitions to the state 1.

以上のような第１の変形例でも、より安定したフレーム同期保護を実現することができる。   Even in the first modification as described above, more stable frame synchronization protection can be realized.

つぎに、同期制御回路４９内のステートマシーンの第２の変形例について説明する。   Next, a second modification of the state machine in the synchronization control circuit 49 will be described.

図６は、第２の変形例におけるステートマシーン７０の状態遷移図を示したものである。状態０〜状態２は、ＯＦＤＭフレームの同期が確立していない後方保護状態であり、上述したステートマシーン５０の状態０〜状態２と同じであるため、説明を省略する。状態３−０は、同期が確立している完全同期状態であり、状態３−１〜状態３−βは、同期が確立している前方保護状態である。   FIG. 6 shows a state transition diagram of the state machine 70 in the second modification. Since the state 0 to the state 2 are backward protection states in which the synchronization of the OFDM frame is not established and are the same as the state 0 to the state 2 of the state machine 50 described above, description thereof is omitted. State 3-0 is a complete synchronization state in which synchronization is established, and states 3-1 to 3-β are forward protection states in which synchronization is established.

状態３−０〜状態３−βの各状態において、フレーム同期判定回路４３が相関値を計算し、相関値の最大値を検出すると、ステートマシーン７０は、同期判定信号及び誤り訂正成否信号を判別する。ステートマシーン７０は、同期判定信号及び誤り訂正成否信号のいずれか一方でも“ＮＧ”を示している場合には、保護段数に１を加算する。したがって、状態３−ｉにおいて、同期判定信号及び誤り訂正成否信号のいずれか一方でも“ＮＧ”を示している場合には状態３−（ｉ＋１）に遷移する。特に、誤り訂正成否信号が“ＯＫ”を示している場合には、ＴＭＣＣ情報を更新する。   In each of the states 3-0 to 3-β, when the frame synchronization determination circuit 43 calculates the correlation value and detects the maximum correlation value, the state machine 70 determines the synchronization determination signal and the error correction success / failure signal. To do. When either one of the synchronization determination signal and the error correction success / failure signal indicates “NG”, the state machine 70 adds 1 to the number of protection stages. Therefore, in state 3-i, if either of the synchronization determination signal and the error correction success / failure signal indicates “NG”, the state transitions to state 3- (i + 1). In particular, when the error correction success / failure signal indicates “OK”, the TMCC information is updated.

状態３−βにおいて同期判定信号及び誤り訂正成否信号のいずれか一方でも“ＮＧ”を示している場合には、状態３−（β＋１）が存在しないため、ステートマシーン７０は、同期を外して状態１に遷移する。   If any one of the synchronization determination signal and the error correction success / failure signal indicates “NG” in state 3-β, state 3- (β + 1) does not exist, and therefore the state machine 70 is out of synchronization. Transition to 1.

以上のような第２の変形例でも、より安定したフレーム同期保護を実現することができる。   Even in the second modified example as described above, more stable frame synchronization protection can be realized.

なお、上述の説明では、誤り訂正成否信号が“ＯＫ”を示している場合には、ＴＭＣＣ情報を更新するものとしたが、前方保護状態では誤り訂正の信頼性が低いため、ＴＭＣＣ情報を更新せず、完全同期状態でのＴＭＣＣ情報を保持し続けるようにしても構わない。   In the above description, when the error correction success / failure signal indicates “OK”, the TMCC information is updated. However, since the reliability of error correction is low in the forward protection state, the TMCC information is updated. The TMCC information in the completely synchronized state may be held continuously.

以上、本発明を実施するための最良の形態について説明したが、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。   Although the best mode for carrying out the present invention has been described above, the present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the scope of the present invention. Of course.

本実施の形態におけるＯＦＤＭ受信装置のブロック構成図である。It is a block block diagram of the OFDM receiver in this Embodiment. 上記ＯＦＤＭ受信装置内のフレーム検出/伝送制御情報復号回路のブロック構成図である。It is a block block diagram of the frame detection / transmission control information decoding circuit in the said OFDM receiver. 上記フレーム検出/伝送制御情報復号回路内の同期制御回路内のステートマシーンの一例を示す図である。It is a figure which shows an example of the state machine in the synchronous control circuit in the said frame detection / transmission control information decoding circuit. 上記ステートマシーンにおける状態遷移を説明するフローチャートである。It is a flowchart explaining the state transition in the said state machine. 上記同期制御回路内のステートマシーンの第１の変形例を示す図である。It is a figure which shows the 1st modification of the state machine in the said synchronous control circuit. 上記同期制御回路内のステートマシーンの第２の変形例を示す図である。It is a figure which shows the 2nd modification of the state machine in the said synchronous control circuit.

符号の説明Explanation of symbols

１０ ＯＦＤＭ受信装置、１８ フレーム検出/伝送制御情報復号回路、４１ 差動復調回路、４２ ビット判定回路、４３ フレーム同期判定回路、４４ 同期位置記憶部、４５ 比較回路、４６ 遅延回路、４７ 不整合信号判定部、４８ 誤り訂正回路、４９ 同期制御回路、５０，６０，７０ ステートマシーン
10 OFDM receiver, 18 frame detection / transmission control information decoding circuit, 41 differential demodulation circuit, 42 bit determination circuit, 43 frame synchronization determination circuit, 44 synchronization position storage unit, 45 comparison circuit, 46 delay circuit, 47 mismatch signal Determination unit, 48 error correction circuit, 49 synchronization control circuit, 50, 60, 70 state machine

Claims (5)

伝送フレームに含められた同期ワードと誤り訂正符号化された伝送制御情報とに基づいて、上記伝送フレームの同期保護制御を行うフレーム同期保護制御装置であって、
上記同期ワードに基づいて同期位置を検出するとともに、１フレーム前に検出した同期位置と一致するか否かを判断する同期位置判断手段と、
上記伝送制御情報を誤り訂正復号するとともに、誤り訂正の成否を判断する誤り訂正手段と、
同期位置の判断結果及び誤り訂正の成否に基づいて、少なくとも、上記伝送フレームの同期が確立された同期状態における同期保護制御を行う同期状態制御手段とを備え、
上記同期状態制御手段は、同期位置が一致しなかった回数を計数した第１の計数値と、誤り訂正に失敗した回数を計数した第２の計数値とから求められる値が所定の閾値よりも大きい場合に、同期状態から非同期状態に遷移する
ことを特徴とするフレーム同期保護制御装置。 A frame synchronization protection control device for performing synchronization protection control of the transmission frame based on a synchronization word included in the transmission frame and transmission control information encoded with error correction coding,
Synchronization position determination means for detecting a synchronization position based on the synchronization word and determining whether or not the synchronization position matches the synchronization position detected one frame before;
Error correction decoding the transmission control information, error correction means for determining the success or failure of the error correction,
Synchronization state control means for performing synchronization protection control in at least a synchronization state in which synchronization of the transmission frame is established based on the determination result of the synchronization position and the success or failure of error correction;
The synchronization state control means is configured such that a value obtained from a first count value that counts the number of times that the synchronization positions do not match and a second count value that counts the number of times that error correction has failed is less than a predetermined threshold value. A frame synchronization protection control device characterized by transitioning from a synchronous state to an asynchronous state when larger. 上記同期状態制御手段は、同期位置が一致した回数を上記第１の計数値から減算するとともに、誤り訂正に成功した回数を上記第２の計数値から減算することを特徴とする請求項１記載のフレーム同期保護制御装置。   2. The synchronization state control means subtracts the number of times that the synchronization positions coincide with each other from the first count value, and subtracts the number of times error correction has been successfully performed from the second count value. Frame synchronization protection control device. 上記同期状態制御手段は、同期位置が一致し、且つ、誤り訂正に成功した場合には、上記第１の計数値及び上記第２の計数値を０に初期化することを特徴とする請求項１記載のフレーム同期保護制御装置。   The synchronization state control means initializes the first count value and the second count value to 0 when the synchronization positions match and error correction is successful. 1. The frame synchronization protection control device according to 1. 上記同期状態制御手段は、上記第１の計数値と上記第２の計数値との重み付け和と上記所定の閾値とを比較することを特徴とする請求項１記載のフレーム同期保護制御装置。   2. The frame synchronization protection control apparatus according to claim 1, wherein the synchronization state control means compares a weighted sum of the first count value and the second count value with the predetermined threshold value. 伝送フレームに含められた同期ワードと誤り訂正符号化された伝送制御情報とに基づいて、上記伝送フレームの同期保護制御を行うフレーム同期保護制御方法であって、
上記同期ワードに基づいて同期位置を検出するとともに、１フレーム前に検出した同期位置と一致するか否かを判断する同期位置判断工程と、
上記伝送制御情報を誤り訂正復号するとともに、誤り訂正の成否を判断する誤り訂正工程と、
同期位置の判断結果及び誤り訂正の成否に基づいて、少なくとも、上記伝送フレームの同期が確立された同期状態における同期保護制御を行う同期状態制御工程とを有し、
上記同期状態制御工程では、同期位置が一致しなかった回数を計数した第１の計数値と、誤り訂正に失敗した回数を計数した第２の計数値とから求められる値が所定の閾値よりも大きい場合に、同期状態から非同期状態に遷移する
ことを特徴とするフレーム同期保護制御方法。 A frame synchronization protection control method for performing synchronization protection control of the transmission frame based on a synchronization word included in the transmission frame and transmission control information encoded with error correction coding,
A synchronization position determination step of detecting a synchronization position based on the synchronization word and determining whether or not the synchronization position matches with the synchronization position detected one frame before;
An error correction step of performing error correction decoding on the transmission control information and determining success or failure of error correction;
A synchronization state control step for performing synchronization protection control in at least a synchronization state in which synchronization of the transmission frame is established based on a determination result of synchronization position and success or failure of error correction;
In the synchronization state control step, a value obtained from the first count value that counts the number of times that the synchronization positions do not match and the second count value that counts the number of times that error correction has failed is greater than a predetermined threshold value. A frame synchronization protection control method characterized by transitioning from a synchronous state to an asynchronous state when the value is large.
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