JP2004214437A - Method for forming au plated wiring - Google Patents
Method for forming au plated wiring Download PDFInfo
- Publication number
- JP2004214437A JP2004214437A JP2003000253A JP2003000253A JP2004214437A JP 2004214437 A JP2004214437 A JP 2004214437A JP 2003000253 A JP2003000253 A JP 2003000253A JP 2003000253 A JP2003000253 A JP 2003000253A JP 2004214437 A JP2004214437 A JP 2004214437A
- Authority
- JP
- Japan
- Prior art keywords
- plating
- thin film
- film
- metal film
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electroplating Methods And Accessories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、Auメッキの下地を除去する際にメッキ上面を金属膜で覆うことによりメッキ表面を保護し、メッキ厚が薄くならず、かつメッキ表面荒れがなく、かつメッキ表面に保護金属層が残留することがないAuメッキ配線の形成方法に関する。
【0002】
【従来の技術】
携帯電話等に用いられる高周波領域で動作させる化合物半導体ICでは配線抵抗による遅延が問題となってくるため、厚膜のAuメッキ配線が用いられている。
【0003】
図2は従来用いられているAuメッキ配線形成工程の製造方法を説明する工程の断面図である(例えば特許文献1参照)。
【0004】
能動素子、例えば電界効果トランジスタ(FET)を形成した半導体基板21上にメッキ配線を形成するためにはメッキ層のシード層となるAu薄膜23を真空蒸着法で形成する場合、半導体基板21とAu薄膜23の密着性が良くないため、第1の金属膜22、例えばTi薄膜を真空蒸着法で50nm形成した後にAu薄膜23を100nm形成する(a)。次に所望の配線パターンを形成するためにフォトリソグラフィー技術によってフォトレジスト24に開口部25を形成する(b)。次にメッキ法にてAuメッキパターン26を形成して配線とする(c)。次に第2の金属膜27、例えばTi薄膜を70nm全面に形成する(d)。次にリフトオフ法により前記Auメッキパターン26上にのみ第2の金属膜であるTi薄膜27を残存させる(e)。最後にAuメッキパターン26以外のAu薄膜23をTi薄膜27をマスクとしてイオンミリングやヨウ化カリウムを用いたウェットエッチングにて除去し、さらにAuメッキパターン26上のTi薄膜27とAuメッキパターン26部以外の第1の金属であるTi薄膜22をイオンミリングやフッ酸を用いたウェットエッチングにて除去してAuメッキ配線を形成する(f)。Au薄膜23を除去する時にAuメッキ上面をTi薄膜27で覆うことによりAuメッキパターン26の表面を保護し、メッキ厚が薄くならず、かつメッキ表面荒れがない配線形成を行っている。
【0005】
【特許文献1】
特開平4−206842号公報(第3頁、第2図)
【0006】
【発明が解決しようとする課題】
しかしながら、従来の配線の形成方法では図2(e)で示すように、第2の金属であるTi薄膜27は大気にさらされているため表面が酸化しやすい。酸化したTi薄膜27はエッチングレートが低下するため、酸化したTi薄膜27とAuメッキパターン26部以外のTi薄膜22を同時に除去する時にAuメッキパターン26上のTi薄膜27が残留してしまう。これは、ボンディングパッド部にTi薄膜27が残留してしまうことになるので、組立時のワイヤボンドの際にワイヤボンド不良が発生するといった問題を引き起こす可能性がある。
【0007】
また、酸化したTi薄膜27を除去するのに十分な時間のエッチングを行った場合は、Auメッキパターン26の下のTi薄膜22のサイドエッチング量が増大し、配線浮きといった信頼性上の問題を引き起こす可能性がある。
【0008】
本発明はAuメッキ厚が薄くならず、かつメッキ表面荒れがなく、さらにメッキ表面に保護金属層が残留することがないAuメッキ配線の形成方法を提供することを目的とする。
【0009】
【課題を解決するための手段】
即ち、前記従来の課題を解決するために、本発明のAuメッキ配線の形成方法は、半導体基板上に第1の金属膜および第1のAu薄膜を連続で形成する工程と、前記第1のAu薄膜上にフォトレジストを用いて所望のパターンを形成する工程と、前記フォトレジストパターン内にAuパターンを選択的にメッキ法で形成する工程と、全面に前記第1の金属膜と同種の金属膜である第2の金属膜と第2のAu薄膜を連続で形成する工程と、リフトオフ法により前記Auパターン上にのみ前記第2の金属膜および第2のAu薄膜を残存させる工程と、前記Auパターン部外の第1および第2のAu薄膜を除去する工程と、表面の第1および第2の金属膜を除去する工程からなることを特徴とする。
【0010】
さらに本発明のAuメッキ配線の形成方法は、第2の金属膜の膜厚が第1の金属膜よりも薄く、かつ第2のAu薄膜の膜厚が第1のAu薄膜よりも膜厚が薄いことを特徴とする。
【0011】
以上の構成により、第1のAu薄膜を除去する時にパッド部の上面を第2の金属膜と第2のAu薄膜の積層膜で覆うことによりメッキ表面を保護し、メッキ厚が薄くならず、かつメッキ表面荒れがなく、さらに保護金属膜である第2の金属膜を第2のAu薄膜で覆うことにより、保護金属膜の酸化を抑制し、Auメッキパターン部以外の第1の金属膜を除去するエッチング時間でメッキ表面の保護金属膜である第2の金属膜をエッチングすることができ残留することがないため、組立工程のワイヤボンドにおいても密着の良いAuメッキ配線が得られ、歩留りよく、信頼性の高いデバイスを得ることができる。
【0012】
【発明の実施の形態】
図1は本発明の一実施の形態におけるAuメッキ配線の形成方法を示す。
【0013】
能動素子、例えば電界効果トランジスタ(FET)を形成した半導体基板11上にメッキ配線を形成するためのシード層となる第1の金属膜12、例えばTiを真空蒸着法により50nm形成し、その上に続いて第1のAu薄膜13を150nm形成する(a)。次に所望の配線パターンを形成するためにフォトリソグラフィー技術によってフォトレジスト14に開口部15を形成する(b)。次にメッキ法にてAuメッキパターン16を形成して配線とする(c)。次に半導体基板11上に全面に第1の金属膜と同種類のTi膜である第2の金属膜17を30nmと第2のAu薄膜18を30nmを真空蒸着法にて順次形成する(d)。次にリフトオフ法により前記Auメッキパターン16上にのみ第2の金属膜であるTi薄膜17と第2のAu薄膜18を残存させる(e)。最後に例えばヨウ化カリウムを用いたウェットエッチングによってAuメッキ16の下層以外の第1のAu薄膜13とAuメッキ16上の第2のAu薄膜18を除去し、さらに連続して、例えばフッ酸を用いたウェットエッチングによって、Auメッキ16の下層以外の第1の金属膜12とAuメッキ16上の第2の金属膜17を除去してAuメッキ配線を形成する(f)。
【0014】
Auメッキ16の下層以外の第1のAu薄膜13とAuメッキ16上の第2のAu薄膜18を除去する時には、Auメッキパターン上面は第2の金属膜であるTi薄膜17で覆われているためAuメッキ16の表面は保護され、メッキ厚が薄くならず、かつメッキ表面荒れがない配線形成を行うことができる。さらに、第2の金属膜であるTi薄膜17を第2のAu薄膜18で覆うことにより、第2の金属膜の酸化を抑制することができるため、Auメッキパターン16部以外の第1の金属膜12とAuメッキ16上の第2の金属膜17を同時にエッチング除去しても、第1の金属膜12と第2の金属膜17のエッチング速度は同じであり、かつ、第1の金属膜12の膜厚が第2の金属膜17の膜厚より薄いために、Auメッキパターン配線上に第2の金属膜17が残留することを防止することができる。
【0015】
【発明の効果】
以上説明したように、本発明によるAuメッキ配線の形成方法は、Auメッキ配線パターン上に第2の金属膜と第2のAu薄膜を形成することにより、メッキシード層を除去する際にAuメッキ表面を保護し、Auメッキ表面荒れや膜厚減少を防止することができる。さらに半導体基板とAu薄膜の密着性を向上させるための第1の金属膜に酸化しやすい金属、例えばTiなどを使用している場合、第1の金属膜よりも膜厚の薄い第2の金属膜の上部に連続でAu薄膜を形成することにより、第2の金属膜の酸化を抑制し、Auメッキの下地の第1の金属膜をエッチングする時間で、第2の金属膜を同時に均一に除去することが可能となる。そのため、組立工程のワイヤボンドにおいても密着の良いAuメッキ配線が得られ、歩留りよく、信頼性の高いデバイスを得ることができる。
【図面の簡単な説明】
【図1】本発明のAuメッキ配線の形成方法を説明する工程断面図
【図2】従来のAuメッキ配線の形成方法を説明する工程断面図
【符号の説明】
11,21 半導体基板
12,22 第1の金属膜
13,23 第1のAu薄膜
14,24 フォトレジスト
15,25 開口部
16,26 Auメッキ配線
17,27 第2の金属膜
18 第2のAu薄膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention protects the plating surface by covering the upper surface of the plating with a metal film when removing the base of Au plating, so that the plating thickness is not reduced, the plating surface is not roughened, and the protective metal layer is formed on the plating surface. The present invention relates to a method for forming an Au plated wiring that does not remain.
[0002]
[Prior art]
In compound semiconductor ICs operated in a high-frequency region used for mobile phones and the like, a delay due to wiring resistance becomes a problem, and therefore, a thick Au-plated wiring is used.
[0003]
FIG. 2 is a cross-sectional view of a process for explaining a manufacturing method of a conventionally used Au plating wiring forming process (for example, see Patent Document 1).
[0004]
In order to form a plating wiring on a
[0005]
[Patent Document 1]
JP-A-4-206842 (page 3, FIG. 2)
[0006]
[Problems to be solved by the invention]
However, in the conventional wiring forming method, as shown in FIG. 2E, the surface of the Ti
[0007]
Also, if etching is performed for a time sufficient to remove the oxidized Ti
[0008]
SUMMARY OF THE INVENTION An object of the present invention is to provide a method for forming an Au plating wiring in which the thickness of the Au plating is not thin, the plating surface is not rough, and the protective metal layer does not remain on the plating surface.
[0009]
[Means for Solving the Problems]
That is, in order to solve the conventional problem, a method for forming an Au plated wiring according to the present invention includes the steps of continuously forming a first metal film and a first Au thin film on a semiconductor substrate; A step of forming a desired pattern on the Au thin film using a photoresist, a step of selectively forming an Au pattern in the photoresist pattern by a plating method, and forming a metal of the same type as the first metal film on the entire surface. A step of continuously forming a second metal film and a second Au thin film as a film, a step of leaving the second metal film and the second Au thin film only on the Au pattern by a lift-off method, The method is characterized by comprising a step of removing the first and second Au thin films outside the Au pattern portion and a step of removing the first and second metal films on the surface.
[0010]
Further, in the method for forming an Au plated wiring according to the present invention, the thickness of the second metal film is smaller than that of the first metal film, and the thickness of the second Au thin film is smaller than that of the first Au thin film. It is characterized by being thin.
[0011]
With the above configuration, when removing the first Au thin film, the upper surface of the pad portion is covered with the laminated film of the second metal film and the second Au thin film to protect the plating surface, and the plating thickness is not reduced. The second metal film, which is a protective metal film, is covered with a second Au thin film, so that oxidation of the protective metal film is suppressed, and the first metal film other than the Au plating pattern portion is removed. The second metal film, which is the protective metal film on the plating surface, can be etched in the etching time to be removed and does not remain, so that even in the wire bonding in the assembling process, Au-plated wiring with good adhesion can be obtained, and the yield is good. , A highly reliable device can be obtained.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 shows a method for forming an Au-plated wiring according to an embodiment of the present invention.
[0013]
A first metal film 12, for example, Ti serving as a seed layer for forming a plated wiring on a semiconductor substrate 11 on which an active element, for example, a field effect transistor (FET) is formed, is formed to a thickness of 50 nm by a vacuum evaporation method, and is formed thereon. Subsequently, a first Au
[0014]
When removing the first Au
[0015]
【The invention's effect】
As described above, the method of forming an Au plating wiring according to the present invention forms the second metal film and the second Au thin film on the Au plating wiring pattern so that the Au plating can be performed when the plating seed layer is removed. The surface can be protected, and the Au plating surface roughness and a decrease in film thickness can be prevented. Further, when a metal that is easily oxidized, such as Ti, is used for the first metal film for improving the adhesion between the semiconductor substrate and the Au thin film, the second metal having a smaller thickness than the first metal film. By continuously forming an Au thin film on top of the film, the oxidation of the second metal film is suppressed, and the second metal film is simultaneously and uniformly formed by etching the first metal film underlying the Au plating. It can be removed. Therefore, Au-plated wiring with good adhesion can be obtained even in the wire bonding in the assembling process, and a device with high yield and high reliability can be obtained.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a method of forming an Au-plated wiring according to the present invention. FIG. 2 is a process cross-sectional view illustrating a conventional method of forming an Au-plated wiring.
11, 21
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003000253A JP2004214437A (en) | 2003-01-06 | 2003-01-06 | Method for forming au plated wiring |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003000253A JP2004214437A (en) | 2003-01-06 | 2003-01-06 | Method for forming au plated wiring |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004214437A true JP2004214437A (en) | 2004-07-29 |
Family
ID=32818620
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003000253A Pending JP2004214437A (en) | 2003-01-06 | 2003-01-06 | Method for forming au plated wiring |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004214437A (en) |
-
2003
- 2003-01-06 JP JP2003000253A patent/JP2004214437A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7288486B2 (en) | Method for manufacturing semiconductor device having via holes | |
US6548386B1 (en) | Method for forming and patterning film | |
JPH02253628A (en) | Manufacture of semiconductor device | |
JP2004214437A (en) | Method for forming au plated wiring | |
JPS63122248A (en) | Manufacture of semiconductor device | |
KR100620911B1 (en) | Fabrication method for Au bump of a semiconductor element | |
JPH0373535A (en) | Semiconductor device and manufacture thereof | |
JPH11121457A (en) | Manufacture of semiconductor device | |
JP4740536B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2001035854A (en) | Method for formation of film and electrode or wiring | |
JPH06342796A (en) | Forming method of bump electrode | |
JP2007335564A (en) | Manufacturing method of semiconductor element with ridge section | |
JP3723815B2 (en) | Manufacturing method of semiconductor device | |
JP2005038979A (en) | Manufacturing method of semiconductor device | |
JP2991388B2 (en) | Method for manufacturing semiconductor device | |
JPH05326697A (en) | Manufacture of semiconductor device | |
JP2000232156A (en) | Manufacture of semiconductor device | |
JP2004096011A (en) | Minute wiring forming method | |
JP2699389B2 (en) | Method for manufacturing semiconductor device | |
JP3087702B2 (en) | Semiconductor device and manufacturing method thereof | |
JP3438197B2 (en) | Metal wiring film and method of manufacturing the same | |
JP2000357701A (en) | Semiconductor device and manufacture thereof | |
JP2004281602A (en) | Semiconductor device and method for manufacturing the same | |
JP3201369B2 (en) | Method for manufacturing semiconductor chip for high frequency | |
JPH0715909B2 (en) | Method for manufacturing semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20051206 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060112 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
A02 | Decision of refusal |
Effective date: 20081028 Free format text: JAPANESE INTERMEDIATE CODE: A02 |