JP2004207518A

JP2004207518A - Multilayer printed circuit board, method for manufacturing the same passive element array, and method for manufacturing the same

Info

Publication number: JP2004207518A
Application number: JP2002375413A
Authority: JP
Inventors: Kenichi Hashizume; 賢一橋詰; Ulvas Ilkka; ウルバスイルッカ; Takaharu Fujii; 貴晴藤井; Timo Eriksson; エリクソンティモ
Original assignee: Nokia Oyj
Current assignee: Nokia Oyj
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22

Abstract

<P>PROBLEM TO BE SOLVED: To try to save labor in designing in a multilayer printed circuit board, while making it easy to cope with multiple models. <P>SOLUTION: A multilayer printed circuit board 1 has a wiring layer 2 formed with a wiring and an array layer 3 connected electrically with the wiring layer 2. The array layer 3 contains a general-purpose passive element array in which a plurality of passive elements are arrayed regularly. In order to constitute a desired circuit, an electric connection regarding the passive element selected from among passive element arrays is carried out. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、多層プリント回路基板、受動素子アレイ、多層プリント回路基板の製造方法および受動素子アレイの製造方法に関する。
【０００２】
【従来の技術】
従来より、電子部品を内蔵した多層のプリント回路基板（ＰＣＢ）が提案されている。例えば、非特許文献１には、フレキシブル配線板上に各種の受動素子を薄膜形成し、これらを積層することで、回路を三次元的に形成する多層シートデバイス構造が開示されている。部品内蔵型のプリント回路基板では、基板表面に実装される個別部品の数を削減できるため、その分だけ基板表面の省スペース化と基板自体の小型化とを図ることができる。
【０００３】
【非特許文献１】
東田隆亮外５名、”部品内蔵配線板を実現する多層シートデバイス形成技術”「エレクトロニクス実装学会誌」Vol.5 No.7(2002)、P630−P635
【０００４】
【発明が解決しようとする課題】
一般に、多層プリント回路基板の設計は、品種によって機能や仕様が相違するため、品種毎に別個独立に行われることが多い。このようなフルカスタム性より、それぞれの品種の回路設計等に相当な労力および時間を費やすばかりでなく、品種間における共通性・共用性も少ない。
【０００５】
本発明の目的は、多層プリント回路基板における設計の省力化を図りつつ、多品種への対応を容易にすることである。
【０００６】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、複数の層を積層することによって構成された多層プリント回路基板を提供する。このプリント回路基板は、配線が形成された配線層と、複数の受動素子が規則的に配列された汎用的な受動素子アレイを含み、配線層に電気的に接続されたアレイ層とを有する。そして、所望の回路を構成するために、受動素子アレイの中から選択された受動素子に関する電気的な接続が行われている。
【０００７】
ここで、第１の発明において、受動素子アレイは、同一種類の第１の受動素子群を含んでいることが好ましい。この場合、第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを含んでいてもよい。また、受動素子アレイは、第１の受動素子群とは異なる種類の第２の受動素子群を含んでいてもよい。
【０００８】
また、第１の発明において、アレイ層は、基板薄膜と、基板薄膜上に形成され、受動素子アレイを構成する受動素子のそれぞれが、互いに電気的に分離されている受動素子層とを有することが好ましい。
【０００９】
また、第１の発明において、受動素子は、キャパシタであってもよい。この場合、受動素子層は、基板薄膜上に形成され、キャパシタの下部電極となる第１の導電薄膜と、第１の導電薄膜上に形成された誘電薄膜と、誘電薄膜上に形成され、キャパシタの上部電極となる第２の導電薄膜とを有する。
【００１０】
また、第１の発明におけるキャパシタの構成例として、下部電極は、複数のキャパシタに共通する共通電極であって、上部電極は、キャパシタ毎に形成された個別電極であってもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する配線は、上部電極に電気的に接続されている。また、別の構成例として、下部電極は、キャパシタ毎に形成された個別電極であって、上部電極は、キャパシタ毎に形成された個別電極であってもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する第１の配線は、上部電極に電気的に接続されているとともに、受動素子層よりも下側に位置する第２の配線は、基板薄膜を貫通するビアホールを介して、下部電極に電気的に接続されている。さらに、別の構成例として、キャパシタは、所定の方向に延在する下部電極と、所定の方向に延在する上部電極とが交差する部分に相当してもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する第１の配線は、上部電極に電気的に接続されているとともに、受動素子層よりも上側に位置する第２の配線は、誘電体膜を貫通するビアホールを介して、下部電極に電気的に接続されている。
【００１１】
また、第１の発明において、所望の回路を構成するために選択されたキャパシタに関して、上部電極から下部電極を介して基板薄膜の下面に至るビアホールが形成されており、受動素子層よりも上側に位置する第１の配線と、受動素子層よりも下側に位置する第２の配線とは、ビアホールを介して、互いに電気的に接続されていてもよい。なお、ビアホールの内壁には、第１の配線および第２の配線と、上部電極および下部電極とを電気的に分離するための絶縁膜が形成されていることが好ましい。
【００１２】
第２の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイを提供する。この受動素子アレイは、複数の受動素子が規則的に配列された汎用的なアレイであり、受動素子のそれぞれが互いに電気的に分離されており、かつ、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１３】
第３の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイを提供する。この受動素子アレイは、基板薄膜と、基板薄膜上に形成され、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有し、かつ、受動素子のそれぞれが互いに電気的に分離されている受動素子層とを有する。そして、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１４】
ここで、第２または第３の発明において、受動素子アレイは、同一種類の第１の受動素子群を含むことが好ましい。この場合、第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを有していてもよい。また、受動素子アレイは、第１の受動素子群とは異なる種類の第２の受動素子群を含んでいてもよい。
【００１５】
また、第３の発明において、受動素子は、キャパシタであってもよい。この場合、受動素子層は、基板薄膜上に形成され、キャパシタの下部電極となる第１の導電薄膜と、第１の導電薄膜上に形成された誘電薄膜と、誘電薄膜上に形成され、キャパシタの上部電極となる第２の導電薄膜とを有する。
【００１６】
第４の発明は、複数の層を積層することによって構成された多層プリント回路基板の製造方法を提供する。この製造方法は、配線を有する配線層を複数形成する第１のステップと、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有するアレイ層において、所望の回路構成に応じて、受動素子アレイの中から選択された受動素子に関する電気的な接続を行う第２のステップと、複数の配線層の間にアレイ層を挿入することによって、多層プリント回路基板を構成する順序で積層された積層体を形成する第３のステップと、積層体を一体化する第４のステップとを有する。
【００１７】
第５の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイの製造方法を提供する。この製造方法は、基板薄膜を用意する第１のステップと、基板薄膜上に、複数の受動素子が規則的に配列された汎用的な受動素子アレイとなる受動素子層を形成する第２のステップとを有する。そして、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１８】
ここで、第５の発明において、第２のステップは、基板薄膜上に、キャパシタの下部電極となる第１の導電薄膜を形成するステップと、第１の導電薄膜上に誘電薄膜を形成するステップと、誘電薄膜上に、キャパシタの上部電極となる第２の導電薄膜を形成するステップとを含むことが好ましい。
【００１９】
【発明の実施の形態】
図１は、本実施形態にかかる部品内蔵型の多層プリント回路基板の展開斜視図である。この多層プリント回路基板１は、複数の配線層２およびアレイ層３を積層することによって構成されている。それぞれの配線層２の上下面には、配線２ａが形成されている。また、それぞれの配線層２には、その上下を貫通する複数のビアホール２ｂが適宜の箇所に設けられている。ビアホール２ｂの内部には導電体が充填されており、これを介して、回路構成上必要な相互接続（上下面接続および層間接続）が行われる。なお、ビアホール２ｂ内への導電体の充填は、例えば、めっき法、導電体（例えば突起状バンプ）によるビアフィリング、或いは、導電ペーストの埋め込み等によって行われる。
【００２０】
一方、上下の配線層２によって挟持されたアレイ層３は、キャパシタ（Ｃ）、抵抗（Ｒ）、コイル（Ｌ）といった受動素子で構成された受動素子アレイを含み、隣接する上下の配線層２に電気的に接続されている。このアレイ層３には、複数のビアホール３ｂが適宜の箇所に設けられており、その内部に充填された導電体によって、回路構成上必要な相互接続（上下面接続、内部接続および層間接続）が行われる。
【００２１】
なお、本実施形態において、層間接続は、ビアホール２ｂ，３ｂ内に充填された導電体を電気的経路として用いることで行われる。しかしながら、層間接続の形態は、これに限定されるものではなく、例えば、層表面に形成された電極パッド同士の接合等を含めて、周知な接続手法を広く用いることができる。
【００２２】
図２は、アレイ層３として用いられる受動素子アレイの概略斜視図である。この受動素子アレイ４は、”汎用的”な受動素子群、例えばマトリクス状のように規則的に配列された複数の受動素子４ａによって構成されている。受動素子４ａは、受動素子アレイ４の１ユニット（受動素子ユニット）であって、これに対する電気的な接続が行われていない状態において、それぞれは互いに電気的に分離されている。受動素子アレイ４は、多数の個別部品を一体化して形成することも可能であるが、後述するような薄膜の積層体を用いることが好ましい。
【００２３】
ここで、”汎用的”とは、多層プリント回路基板１の品種に依存することなく使用できること、換言すれば、様々な回路構成に柔軟に対応可能なフレキシビリティを有することをいう。それゆえに、受動素子アレイ４は、個々の品種に応じて、受動素子４ａが取捨選択されるという冗長性を有する。ある品種の基板設計を行う場合、回路配置の上で好ましい受動素子４ａが回路要素として選択的に使用され、使用されない受動素子４ａは、この品種では冗長かつ無駄な要素となる（ただし、他品種では用いられるかもしれない）。このような冗長性を有する汎用的な受動素子アレイ４を、品種に関係なく使用することにより、個々の回路設計におけるフレキシビリティの向上と、設計・製造プロセスの共通化とを図ることができる。
【００２４】
受動素子アレイ４の中から選択された受動素子４ａは、これに配線２ａを接続することによって、全体的な回路の一部を構成する回路要素として使用される。選択された受動素子４ａの使用形態としては以下の４つが挙げられ、配線２ａの接続およびビアホール３ｂの形成に応じて、いずれか一つ、或いは、これらの組み合せとして設定される。なお、二端子型素子である受動素子４ａは、一例として、その上下にそれぞれ１つずつ端子が設けられているものとする。また、この例で用いられる配線としては、アレイ層３と隣接する上下の配線層２側の配線２ａを用いているが、これに代えて、或いは、これと併せて、アレイ層３自身に作り込まれた配線を用いてもよい。
【００２５】
（１）単体使用
単一の受動素子４ａを回路要素として使用する。例えば、同図のＡに示すように、単一の受動素子４ａの上下端子のそれぞれより、回路要素の入出力を取り出す。例えば、受動素子４ａがキャパシタの場合、この回路要素の電気的特性値（容量Ｃ）は、キャパシタ固有の容量値Ｃ0となる。受動素子アレイ４によって規定される二次元平面において、回路配置上、最も有利な受動素子４ａが選択される（以下の（２）〜（４）についても同様）。
【００２６】
（２）直列使用
複数の受動素子４ａを直列接続したものを回路要素として使用する。例えば、同図のＢに示すように、２つの受動素子４ａにおいて、下端子同士を共通接続した上で、それぞれの上端子より回路要素の入出力を取り出す。例えば、２つの受動素子４ａが同一容量のキャパシタの場合、この回路要素の容量Ｃは（Ｃ0×Ｃ0）／（Ｃ0＋Ｃ0）となる。この使用形態は、回路要素の電気的特性値として、受動素子４ａの固有値とは異なる値を設定する場合に有効である。
【００２７】
（３）並列使用
複数の受動素子４ａを並列接続したものを回路要素として使用する。例えば、同図のＣに示すように、２つの受動素子４ａにおいて、上端子同士を共通接続して入出力の一方を取り出し、下端子同士を共通接続して入出力の他方を取り出す。例えば、２つの受動素子４ａが同一容量のキャパシタの場合、この回路要素の容量Ｃは（Ｃ0＋Ｃ0）となる。この使用形態は、上記（２）と同様、回路要素の電気的特性値にバリエーションを持たせることで、回路設計におけるフレキシビリティの向上を図る観点より有効である。
【００２８】
（４）上下面間接続のための使用
受動素子４ａとしての機能を無効にして、アレイ層３の上下面を結ぶ電気的経路として使用する。例えば、同図のＤに示すように、単一の受動素子４ａにおいて、その上下を貫通するビアホール３ｂを設け、これを介して上下に配線２ａを電気的に接続する。
【００２９】
受動素子アレイ４は、単一種類の受動素子４ａ（例えばキャパシタユニット）によって構成してもよく、この場合には、これらの電気的特性値（容量値）が同一であってもよい。しかしながら、受動素子アレイ４としての汎用性が維持される限り、すべての受動素子４ａが同一種類である必要性はなく、また、すべての受動素子４ａの電気的特性値が同一である必要もない。したがって、例えば、キャパシタおよび抵抗の如く、種類が異なる複数の受動素子４ａで受動素子アレイ４を構成してもよい。また、単一種類の受動素子４ａで構成する場合であっても、例えば、その形状または材質等を変えることにより、その電気的特性値を変えてもよい。
【００３０】
図３は、多層プリント回路基板１の製造プロセスの説明図である。このプリント回路基板１は、典型的には、熱可塑性一括圧着プロセスによって製造されるが、熱硬化層上に固着する粘着層を用いて製造してもよい。まず、ステップ１では、配線層２のベース基板となる、例えばポリマー薄膜といった基板薄膜１０が用意される。続くステップ２では、基板薄膜１０上に金属薄膜１１が積層される。ステップ３では、金属薄膜１１に対して光露光およびエッチングを施すことにより、層毎に異なるパターンの配線２ａを有する配線層２がプリント形成される。ステップ４では、それぞれのシート状の配線層２において、ビアホール２ｂの形成および必要な相互接続が行われる。ステップ５では、隣り合った上下の配線層２の間に、アレイ層３が挿入され、プリント回路基板１の構成に応じた順序で積層された積層体が形成される。そして、ステップ６において、層２，３よりなる積層体を熱可塑性一括圧着等によって一体化することにより、部品内蔵型のプリント回路基板１が完成する。
【００３１】
つぎに、図４を参照しながら、受動素子アレイの一例として、キャパシタアレイを含むアレイ層３の製造プロセスについて説明する。シート状のアレイ層３には、高密度で配列されたキャパシタユニット２４ａの集合であるキャパシタアレイ２４が形成されている。アレイ層３は、上述した多層プリント回路基板１の製造プロセスとは別個に製造される。アレイ層３の製造者は、プリント回路基板１の製造者自身であってもよいが、それ以外の第三者であってもよい。基板製造者が第三者からの部品供給を受けるケースでは、通常、部品に関する製品保証が当該第三者によって行われることが多い。したがって、アレイ層３の供給を受ける基板製造者にとっては、自己が負うべき品質コントロール上のコストの低減が可能となる。また、通常、基板製造者は、アレイ層３を汎用的な部品として第三者からの供給を受け、これを自身でカスタマイズした後に、多層プリント回路基板１の一層として組み込むケースが想定される。
【００３２】
ステップ１１では、アレイ層３のベース基板となる基板薄膜２０が用意される。この基板薄膜２０は、上述したプリント回路基板１の製造プロセスで用いられる基板薄膜１０と同一材質のもの（例えばポリマー薄膜）を用いることが好ましい。これにより、アレイ層３をプリント回路基板１と同様の製造プロセスで製造でき、各層における材質の親和性も確保できる。
【００３３】
続くステップ１２からステップ１５では、キャパシタアレイ２４としての受動素子層の形成が行われる。まず、ステップ１２では、基板薄膜２０上に受動素子層の一つである金属薄膜２１が積層される。ステップ１３では、金属薄膜２１に対して光露光およびエッチングを施すことにより、行列状に配列した複数の下部電極２１ａがパターン形成される。それぞれの下部電極２１ａは、同一形状かつ同一面積を有するとともに、互いに離間している。ステップ１４では、下部電極２１ａが形成された基板薄膜２０上に、受動素子層の一つである誘電体膜２２が積層される。ステップ１５では、誘電体膜２２上に受動素子層の一つである金属薄膜２３が積層される。ステップ１６では、この金属薄膜２３に対して光露光およびエッチングを施すことにより、行列状に配列した複数の上部電極２３ａがパターン形成される。それぞれの上部電極２３ａは、同一形状かつ同一面積を有するとともに、互いに離間している。これにより、受動素子層２１ａ，２２，２３ａによって構成されるキャパシタアレイ２４が完成する。キャパシタアレイ２４を構成する各キャパシタユニット２４ａは、同一の容量値を有し、互いに電気的に分離されている。そして、ステップ１７では、製造しようとするプリント回路基板１の品種に応じて、電気的接続に関するカスタマイズを行うべく、ビアホール３ｂが適宜の位置に形成される。これにより、特定の品種に適合したカスタマイズされたアレイ層３が完成する。なお、必要に応じてアレイ層３自身に配線を形成してもよい。
【００３４】
キャパシタアレイ２４のカスタマイズの仕方は、キャパシタユニット２４ａの構造に応じて異なる。以下、キャパシタユニット２４ａの構成例を３つ挙げて、それぞれのカスタマイズの仕方について説明する。
【００３５】
（第１の構成例）
図５は、キャパシタユニット２４ａの第１の構成例を示す断面図である。上部電極２３ａは、キャパシタユニット２４ａ毎に形成された個別電極である。これに対して、下部電極２１ａは、複数のキャパシタユニット２４に共通する共通電極であって、これには接地電圧が印加されている。このタイプのカスタマイズは、受動素子層よりも上側に位置する配線２ａの接続に依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、上側の配線２ａをこの上部電極２３ａに接続する。一方、使用しないキャパシタユニット２４ａに関しては、このような上部電極２３ａに対する配線接続を行わない。なお、このタイプでは、下部電極２１ａが共通電極であるため、上述した４つの使用形態（１）〜（４）のうち、（２）の直列使用ができないという制約がある。また、上記使用形態（４）の場合には、ビアホール３ｂを後述する図９のような構造にする必要がある。
【００３６】
（第２の構成例）
図６は、キャパシタユニット２４ａの第２の構成例を示す断面図である。上下の電極２１ａ，２３ａは、キャパシタユニット２４ａ毎に形成された個別電極である。このタイプのカスタマイズは、上下配線２ａの接続と、ビアホール３ｂの形成とに依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、その下部電極２１ａに対応する位置に基板薄膜２０の上下を貫通するビアホール３ｂを形成する。その上で、受動素子層よりも上側に位置する配線２ａを上部電極２３ａに接続するとともに、これよりも下側に位置する配線２ａを下部電極２１ａに接続する。一方、使用しないキャパシタユニット２４ａに関しては、このようなビアホール形成と配線接続とを行わない。このタイプでは、上述した使用形態に関する制約なく、カスタマイズを自由に行うことができる（使用形態（１）〜（４）のすべてを実現可能）。
【００３７】
（第３の構成例）
図７は、キャパシタユニット２４ａの第３の構成例を示す断面図である。上下の電極２１ａ，２３ａは所定の方向に延在しており、これらが交差する部分がキャパシタユニット２４ａとなる。このタイプのカスタマイズは、受動素子層よりも上側に位置する配線２ａの接続と、ビアホール３ｂの形成位置とに依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、その下部電極２１ａに対応する位置に、誘電体膜２２を貫通するビアホール３ｂを形成し、その上で、上下の電極２１ａ，２３ａに配線２ａをそれぞれ接続する。一方、使用しないキャパシタユニット２４ａに関しては、このようなビアホール形成と配線接続とを行わない。このタイプも、図６のタイプと同様、使用形態に関する制約なく、カスタマイズを自由に行うことができる。
【００３８】
なお、上述した使用形態（４）のように、あるキャパシタユニット２４ａに対応するエリアを単なる電気的経路として使用する場合、アレイ層３の上下を貫通するビアホール３ｂを形成する必要がある。以下、このビアホール８ｂの構成例を２つ挙げる。図８は、ビアホール３ｂの第１の構成例を示す断面図である。あるキャパシタユニット２４ａをこの用途で使用する場合、その上部電極２３ａから下部電極２１ａを介して基板薄膜２０の下面に至り、内部に導電体が存在するビアホール３ｂを形成する。そして、受動素子層よりも上側に位置する配線２ａと、受動素子層よりも下側に位置する配線２ａとを、このビアホール３ｂを介して電気的に接続する。これにより、上下の電極２１ａ，２３ａが導通するため、キャパシタとしての機能が無効になり、この部分が単なる電気的経路となる。図９は、ビアホール３ｂの第２の構成例を示す断面図である。図８に示したビアホール８ｂとの相違点は、ビアホール３ｂの内壁に比較的薄い絶縁膜３ｃが形成されている点である。これにより、上下の配線２ａ，２ａと電極２１ａ，２３ａとを電気的に分離できるため、インダクタンス上有利になる。
【００３９】
キャパシタアレイ２４を構成するキャパシタユニット２４ａは、すべてが同一の電極形状を有する必要はなく、例えば、図１０または図１１のような電極形状をあってもよい。図１０は、キャパシタアレイ２４の第１の構成例を示す上面図である。このキャパシタアレイ２４は、ある面積の矩形状電極を有する第１のキャパシタユニット群２４ｂと、これよりも小さな面積の矩形状電極を有する第２のキャパシタユニット群２４ｃとで構成されている。第１のキャパシタユニット群２４ｂのそれぞれは同一の容量値Ｃ1を有する。また、第２のキャパシタユニット２４ｃのそれぞれは同一の容量値Ｃ2を有するが、この容量値Ｃ2は容量値Ｃ1よりも小さい。このように、電気的特性値の異なる複数の受動素子群を設けることにより、回路要素としての容量値設定に関して、フレキシビリティの向上を図ることができる。図１１は、キャパシタアレイ２４の第２の構成例を示す上面図である。この例では、キャパシタユニット２４ａの高密度化を図るべく、その電極形状が六角形状になっている。
【００４０】
本実施形態では、多層プリント回路基板１の一層として、汎用的な受動素子アレイ４を有するアレイ層３が用いられる。そして、プリント回路基板１の品種に応じて、所望の回路を構成上で必要な受動素子４ａが受動素子アレイ４の中から選択され、ビアホール３ｂ等によって、その電気的な接続が行われる。このように、汎用的な受動素子アレイ４を使用することによって、回路設計上のフレキシビリティが向上し、様々な多層プリント回路基板１に対する対応が容易になる。その結果、多層プリント回路基板１の回路設計を省力化できるとともに、多層プリント回路基板１の開発や製造に要するコストの低減を図ることが可能となる。さらに、多層プリント回路基板１に受動素子４ａを内蔵することで、基板表面に実装される個別部品の数を削減できる。その結果、この個数を削減した分だけ、基板表面の省スペース化と基板自体の小型化とを図ることができる。
【００４１】
【発明の効果】
本発明では、多層プリント回路基板の一層として、複数の受動素子が規則的に配列された汎用的な受動素子アレイを含むアレイ層が用いられる。そして、所望の回路を構成するために、受動素子アレイの中から選択された受動素子に関する電気的な接続が行われる。これにより、プリント回路基板に関する回路設計の省力化を図ることができ、多品種への対応が容易になる。
【図面の簡単な説明】
【図１】多層プリント回路基板の展開斜視図
【図２】受動素子アレイの概略斜視図
【図３】多層プリント回路基板の製造プロセスの説明図
【図４】アレイ層の製造プロセスの説明図
【図５】キャパシタユニットの第１の構成例を示す断面図
【図６】キャパシタユニットの第２の構成例を示す断面図
【図７】キャパシタユニットの第３の構成例を示す断面図
【図８】ビアホールの第１の構成例を示す断面図
【図９】ビアホールの第２の構成例を示す断面図
【図１０】キャパシタアレイの第１の構成例を示す上面図
【図１１】キャパシタアレイの第２の構成例を示す上面図
【符号の説明】
１多層プリント回路基板
２配線層
２ａ配線
２ｂビアホール
３アレイ層
３ｂビアホール
３ｃ絶縁膜
４受動素子アレイ
４ａ受動素子
１０基板薄膜
１１金属薄膜
２０基板薄膜
２１金属薄膜
２１ａ下部電極
２２誘電体膜
２３金属薄膜
２３ａ上部電極
２４キャパシタアレイ
２４ａキャパシタユニット
２４ｂ第１のキャパシタユニット群
２４ｃ第２のキャパシタユニット群[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a multilayer printed circuit board, a passive element array, a method for manufacturing a multilayer printed circuit board, and a method for manufacturing a passive element array.
[0002]
[Prior art]
Conventionally, a multilayer printed circuit board (PCB) incorporating electronic components has been proposed. For example, Non-Patent Document 1 discloses a multilayer sheet device structure in which a circuit is formed three-dimensionally by forming various types of passive elements in a thin film on a flexible wiring board and laminating them. In a printed circuit board with a built-in component, the number of individual components mounted on the surface of the substrate can be reduced, so that the space on the substrate surface can be reduced and the size of the substrate itself can be reduced accordingly.
[0003]
[Non-patent document 1]
Takaaki Higashida, 5 others, "Multilayer sheet device formation technology to realize component built-in wiring board", "Journal of Japan Institute of Electronics Packaging" Vol.5 No.7 (2002), P630-P635
[0004]
[Problems to be solved by the invention]
In general, the design of a multilayer printed circuit board is often performed separately and independently for each product type because the functions and specifications differ depending on the product type. Due to such full customizability, not only does a considerable amount of labor and time be spent on circuit design and the like of each type, but also there is little commonality and commonality between types.
[0005]
SUMMARY OF THE INVENTION It is an object of the present invention to facilitate the use of a variety of products while saving labor in designing a multilayer printed circuit board.
[0006]
[Means for Solving the Problems]
In order to solve such a problem, a first invention provides a multilayer printed circuit board configured by stacking a plurality of layers. The printed circuit board has a wiring layer on which wiring is formed, and an array layer including a general-purpose passive element array in which a plurality of passive elements are regularly arranged and electrically connected to the wiring layer. Then, in order to configure a desired circuit, an electrical connection is made to a passive element selected from the passive element array.
[0007]
Here, in the first invention, it is preferable that the passive element array includes a first passive element group of the same type. In this case, the first passive element group includes a first passive element having a predetermined electric characteristic value and a second passive element having an electric characteristic value different from the first passive element. Is also good. Further, the passive element array may include a second passive element group of a type different from the first passive element group.
[0008]
Further, in the first invention, the array layer has a substrate thin film and a passive element layer formed on the substrate thin film and each of the passive elements constituting the passive element array being electrically separated from each other. Is preferred.
[0009]
Further, in the first invention, the passive element may be a capacitor. In this case, the passive element layer is formed on the substrate thin film, a first conductive thin film serving as a lower electrode of the capacitor, a dielectric thin film formed on the first conductive thin film, and formed on the dielectric thin film. And a second conductive thin film serving as an upper electrode of the second conductive thin film.
[0010]
Further, as a configuration example of the capacitor in the first invention, the lower electrode may be a common electrode common to a plurality of capacitors, and the upper electrode may be an individual electrode formed for each capacitor. In this case, with respect to the capacitor selected to form a desired circuit, a wiring located above the passive element layer is electrically connected to the upper electrode. Further, as another configuration example, the lower electrode may be an individual electrode formed for each capacitor, and the upper electrode may be an individual electrode formed for each capacitor. In this case, with respect to the capacitor selected to form the desired circuit, the first wiring located above the passive element layer is electrically connected to the upper electrode and is located below the passive element layer. The second wiring located on the side is electrically connected to the lower electrode through a via hole penetrating the substrate thin film. Further, as another configuration example, the capacitor may correspond to a portion where a lower electrode extending in a predetermined direction intersects with an upper electrode extending in a predetermined direction. In this case, with respect to the capacitor selected to form a desired circuit, the first wiring located above the passive element layer is electrically connected to the upper electrode and is located above the passive element layer. Is electrically connected to the lower electrode through a via hole penetrating the dielectric film.
[0011]
Further, in the first invention, a via hole extending from the upper electrode to the lower surface of the substrate thin film via the lower electrode is formed with respect to the capacitor selected for forming a desired circuit, and the via hole is formed above the passive element layer. The located first wiring and the second wiring located below the passive element layer may be electrically connected to each other via a via hole. It is preferable that an insulating film for electrically separating the first wiring and the second wiring from the upper electrode and the lower electrode be formed on the inner wall of the via hole.
[0012]
A second invention provides a passive element array used as one layer of a multilayer printed circuit board formed by laminating a plurality of layers. This passive element array is a general-purpose array in which a plurality of passive elements are regularly arranged, each of the passive elements is electrically separated from each other, and the passive elements are arranged in accordance with a desired circuit configuration. The passive elements to be used can be arbitrarily selected from the array.
[0013]
A third invention provides a passive element array used as one layer of a multilayer printed circuit board constituted by laminating a plurality of layers. This passive element array has a substrate thin film and a general-purpose passive element array formed on the substrate thin film, in which a plurality of passive elements are regularly arranged, and each of the passive elements is electrically separated from each other. And a passive element layer. Then, a passive element to be used can be arbitrarily selected from the passive element array according to a desired circuit configuration.
[0014]
Here, in the second or third aspect, the passive element array preferably includes a first passive element group of the same type. In this case, the first passive element group includes a first passive element having a predetermined electric characteristic value and a second passive element having an electric characteristic value different from the first passive element. May be. Further, the passive element array may include a second passive element group of a type different from the first passive element group.
[0015]
In the third aspect, the passive element may be a capacitor. In this case, the passive element layer is formed on the substrate thin film, a first conductive thin film serving as a lower electrode of the capacitor, a dielectric thin film formed on the first conductive thin film, and formed on the dielectric thin film. And a second conductive thin film serving as an upper electrode of the second conductive thin film.
[0016]
A fourth invention provides a method for manufacturing a multilayer printed circuit board constituted by laminating a plurality of layers. According to this manufacturing method, in a first step of forming a plurality of wiring layers having wirings, and in an array layer having a general-purpose passive element array in which a plurality of passive elements are regularly arranged, according to a desired circuit configuration, Stacking in order of forming a multilayer printed circuit board by inserting an array layer between a plurality of wiring layers, and a second step of electrically connecting a passive element selected from the passive element array. A third step of forming the stacked body, and a fourth step of integrating the stacked body.
[0017]
A fifth invention provides a method for manufacturing a passive element array used as one layer of a multilayer printed circuit board constituted by laminating a plurality of layers. This manufacturing method includes a first step of preparing a substrate thin film, and a second step of forming a passive element layer on the substrate thin film to be a general-purpose passive element array in which a plurality of passive elements are regularly arranged. And Then, a passive element to be used can be arbitrarily selected from the passive element array according to a desired circuit configuration.
[0018]
Here, in the fifth invention, the second step is a step of forming a first conductive thin film to be a lower electrode of the capacitor on the substrate thin film and a step of forming a dielectric thin film on the first conductive thin film And forming a second conductive thin film to be an upper electrode of the capacitor on the dielectric thin film.
[0019]
BEST MODE FOR CARRYING OUT THE INVENTION
FIG. 1 is an exploded perspective view of a multilayer printed circuit board with a built-in component according to the present embodiment. The multilayer printed circuit board 1 is configured by stacking a plurality of wiring layers 2 and an array layer 3. Wirings 2 a are formed on the upper and lower surfaces of each wiring layer 2. In each wiring layer 2, a plurality of via holes 2b penetrating above and below the wiring layer 2 are provided at appropriate locations. The inside of the via hole 2b is filled with a conductor, through which interconnections necessary for the circuit configuration (upper / lower surface connection and interlayer connection) are made. The filling of the via hole 2b with a conductor is performed by, for example, a plating method, via filling with a conductor (for example, a bump in the form of a protrusion), or embedding of a conductive paste.
[0020]
On the other hand, the array layer 3 sandwiched between the upper and lower wiring layers 2 includes a passive element array including passive elements such as a capacitor (C), a resistor (R), and a coil (L). Is electrically connected to In the array layer 3, a plurality of via holes 3b are provided at appropriate locations, and interconnects (upper / lower surface connections, internal connections, and interlayer connections) necessary for a circuit configuration are provided by conductors filled therein. Done.
[0021]
In the present embodiment, the interlayer connection is performed by using a conductor filled in the via holes 2b and 3b as an electric path. However, the form of interlayer connection is not limited to this, and well-known connection methods including, for example, bonding between electrode pads formed on the layer surface can be widely used.
[0022]
FIG. 2 is a schematic perspective view of a passive element array used as the array layer 3. The passive element array 4 includes a group of “general-purpose” passive elements, for example, a plurality of passive elements 4 a regularly arranged in a matrix. The passive element 4a is one unit (passive element unit) of the passive element array 4, and is electrically separated from each other when no electrical connection is made to the passive element array. Although the passive element array 4 can be formed by integrating a large number of individual components, it is preferable to use a laminate of thin films as described later.
[0023]
Here, “general-purpose” means that it can be used without depending on the type of the multilayer printed circuit board 1, in other words, it has flexibility that can flexibly cope with various circuit configurations. Therefore, the passive element array 4 has a redundancy that the passive elements 4a are selected according to each kind. When designing a board of a certain type, passive elements 4a that are preferable in terms of circuit arrangement are selectively used as circuit elements, and unused passive elements 4a are redundant and useless elements in this type (however, other types are not used). May be used.) By using the general-purpose passive element array 4 having such redundancy regardless of the product type, it is possible to improve the flexibility in designing individual circuits and to make the design and manufacturing processes common.
[0024]
The passive element 4a selected from the passive element array 4 is used as a circuit element constituting a part of the entire circuit by connecting the wiring 2a to the passive element 4a. The following four use modes of the selected passive element 4a can be cited, and one of them or a combination thereof is set according to the connection of the wiring 2a and the formation of the via hole 3b. The passive element 4a, which is a two-terminal element, is provided with one terminal on each of the upper and lower sides, for example. Further, as the wiring used in this example, the wiring 2a on the upper and lower wiring layers 2 adjacent to the array layer 3 is used, but instead of or in addition to this, the wiring 2a is formed on the array layer 3 itself. The embedded wiring may be used.
[0025]
(1) Single use
A single passive element 4a is used as a circuit element. For example, as shown in A of the figure, the input / output of the circuit element is extracted from the upper and lower terminals of the single passive element 4a. For example, when the passive element 4a is a capacitor, the electric characteristic value (capacitance C) of this circuit element is a capacitance value C0 unique to the capacitor. In the two-dimensional plane defined by the passive element array 4, the most advantageous passive element 4a is selected in terms of circuit arrangement (the same applies to the following (2) to (4)).
[0026]
(2) Use in series
One in which a plurality of passive elements 4a are connected in series is used as a circuit element. For example, as shown in FIG. 2B, in the two passive elements 4a, the lower terminals are commonly connected, and the input / output of the circuit element is taken out from each upper terminal. For example, when the two passive elements 4a are capacitors having the same capacitance, the capacitance C of this circuit element is (C0 × C0) / (C0 + C0). This use form is effective when a value different from the characteristic value of the passive element 4a is set as the electrical characteristic value of the circuit element.
[0027]
(3) Parallel use
A circuit in which a plurality of passive elements 4a are connected in parallel is used as a circuit element. For example, as shown in C of the figure, in the two passive elements 4a, the upper terminals are commonly connected to take out one of the input / output, and the lower terminals are commonly connected to take out the other of the input / output. For example, when the two passive elements 4a are capacitors having the same capacitance, the capacitance C of this circuit element is (C0 + C0). This usage mode is effective from the viewpoint of improving the flexibility in circuit design by giving variations to the electrical characteristic values of the circuit elements, as in the above (2).
[0028]
(4) Use for connection between upper and lower surfaces
The function as the passive element 4a is invalidated and used as an electrical path connecting the upper and lower surfaces of the array layer 3. For example, as shown in D of the same figure, in a single passive element 4a, a via hole 3b penetrating the upper and lower sides thereof is provided, and the wiring 2a is electrically connected to the upper and lower sides via this.
[0029]
The passive element array 4 may be composed of a single type of passive element 4a (for example, a capacitor unit), and in this case, these may have the same electrical characteristic value (capacitance value). However, as long as the versatility of the passive element array 4 is maintained, it is not necessary that all the passive elements 4a be of the same type, and it is not necessary that all the passive elements 4a have the same electrical characteristic value. . Therefore, for example, the passive element array 4 may be composed of a plurality of different types of passive elements 4a such as a capacitor and a resistor. Further, even when the passive element 4a is constituted by a single type of passive element, its electrical characteristic value may be changed, for example, by changing its shape or material.
[0030]
FIG. 3 is an explanatory diagram of the manufacturing process of the multilayer printed circuit board 1. The printed circuit board 1 is typically manufactured by a thermoplastic collective pressure bonding process, but may be manufactured by using an adhesive layer fixed on a thermosetting layer. First, in step 1, a substrate thin film 10 such as a polymer thin film, for example, which is a base substrate of the wiring layer 2, is prepared. In the following step 2, the metal thin film 11 is laminated on the substrate thin film 10. In step 3, the metal thin film 11 is subjected to light exposure and etching, so that the wiring layer 2 having the wiring 2a having a different pattern for each layer is formed by printing. In step 4, formation of via holes 2b and necessary interconnection are performed in each sheet-like wiring layer 2. In step 5, the array layer 3 is inserted between the adjacent upper and lower wiring layers 2 to form a stacked body in an order according to the configuration of the printed circuit board 1. Then, in step 6, the printed circuit board 1 with a built-in component is completed by integrating the laminated body composed of the layers 2 and 3 by, for example, thermoplastic batch pressing.
[0031]
Next, a manufacturing process of the array layer 3 including the capacitor array will be described as an example of the passive element array with reference to FIG. On the sheet-like array layer 3, a capacitor array 24 which is a set of capacitor units 24a arranged at high density is formed. The array layer 3 is manufactured separately from the manufacturing process of the multilayer printed circuit board 1 described above. The manufacturer of the array layer 3 may be the manufacturer of the printed circuit board 1 itself, or may be another third party. In a case where a board manufacturer receives a component supply from a third party, the product assurance on the component is usually performed by the third party in many cases. Therefore, it is possible for the substrate manufacturer who receives the supply of the array layer 3 to reduce the quality control cost to be borne by the substrate manufacturer. Usually, it is assumed that the board manufacturer receives the supply of the array layer 3 as a general-purpose component from a third party, customizes the same, and then incorporates it as a layer of the multilayer printed circuit board 1.
[0032]
In step 11, a substrate thin film 20 serving as a base substrate of the array layer 3 is prepared. The substrate thin film 20 is preferably made of the same material (for example, a polymer thin film) as the substrate thin film 10 used in the manufacturing process of the printed circuit board 1 described above. Thereby, the array layer 3 can be manufactured by the same manufacturing process as that of the printed circuit board 1, and the affinity of the material in each layer can be secured.
[0033]
In the following Steps 12 to 15, a passive element layer as the capacitor array 24 is formed. First, in step 12, a metal thin film 21, which is one of the passive element layers, is laminated on the substrate thin film 20. In step 13, the metal thin film 21 is exposed to light and etched to form a pattern of a plurality of lower electrodes 21a arranged in a matrix. Each lower electrode 21a has the same shape and the same area, and is separated from each other. In step 14, a dielectric film 22, which is one of the passive element layers, is stacked on the substrate thin film 20 on which the lower electrode 21a is formed. In step 15, a metal thin film 23, which is one of the passive element layers, is stacked on the dielectric film 22. In step 16, the metal thin film 23 is exposed to light and etched to form a pattern of a plurality of upper electrodes 23a arranged in a matrix. Each upper electrode 23a has the same shape and the same area, and is separated from each other. Thus, the capacitor array 24 including the passive element layers 21a, 22, 23a is completed. Each capacitor unit 24a constituting the capacitor array 24 has the same capacitance value and is electrically separated from each other. Then, in step 17, via holes 3b are formed at appropriate positions in order to customize the electrical connection according to the type of the printed circuit board 1 to be manufactured. As a result, the customized array layer 3 suitable for a specific type is completed. Note that a wiring may be formed on the array layer 3 itself if necessary.
[0034]
The manner of customizing the capacitor array 24 differs depending on the structure of the capacitor unit 24a. Hereinafter, three customizing methods will be described with reference to three configuration examples of the capacitor unit 24a.
[0035]
(First configuration example)
FIG. 5 is a sectional view showing a first configuration example of the capacitor unit 24a. The upper electrode 23a is an individual electrode formed for each capacitor unit 24a. On the other hand, the lower electrode 21a is a common electrode common to the plurality of capacitor units 24, and a ground voltage is applied to the lower electrode 21a. This type of customization depends on the connection of the wiring 2a located above the passive element layer. When a certain capacitor unit 24a is used as a circuit element, the upper wiring 2a is connected to the upper electrode 23a. On the other hand, with respect to the unused capacitor unit 24a, such wiring connection to the upper electrode 23a is not performed. In this type, since the lower electrode 21a is a common electrode, there is a restriction that (2) cannot be used in series among the above four usage modes (1) to (4). Further, in the case of the above usage mode (4), the via hole 3b needs to have a structure as shown in FIG. 9 described later.
[0036]
(Second configuration example)
FIG. 6 is a sectional view showing a second configuration example of the capacitor unit 24a. The upper and lower electrodes 21a and 23a are individual electrodes formed for each capacitor unit 24a. This type of customization depends on the connection of the upper and lower wirings 2a and the formation of the via holes 3b. When a certain capacitor unit 24a is used as a circuit element, a via hole 3b penetrating vertically through the substrate thin film 20 is formed at a position corresponding to the lower electrode 21a. Then, the wiring 2a located above the passive element layer is connected to the upper electrode 23a, and the wiring 2a located below this is connected to the lower electrode 21a. On the other hand, for the unused capacitor unit 24a, such via hole formation and wiring connection are not performed. In this type, customization can be freely performed without any restriction on the above-mentioned usage patterns (all of the usage patterns (1) to (4) can be realized).
[0037]
(Third configuration example)
FIG. 7 is a sectional view showing a third configuration example of the capacitor unit 24a. The upper and lower electrodes 21a and 23a extend in a predetermined direction, and a portion where they intersect becomes a capacitor unit 24a. This type of customization depends on the connection of the wiring 2a located above the passive element layer and the formation position of the via hole 3b. When a certain capacitor unit 24a is used as a circuit element, a via hole 3b penetrating through the dielectric film 22 is formed at a position corresponding to the lower electrode 21a, and a wiring 2a is formed on the upper and lower electrodes 21a and 23a, respectively. Connecting. On the other hand, for the unused capacitor unit 24a, such via hole formation and wiring connection are not performed. This type can be freely customized without restriction on the use form, similarly to the type of FIG.
[0038]
When an area corresponding to a certain capacitor unit 24a is used as a mere electric path as in the usage pattern (4) described above, it is necessary to form a via hole 3b penetrating vertically above and below the array layer 3. Hereinafter, two configuration examples of the via hole 8b will be described. FIG. 8 is a cross-sectional view illustrating a first configuration example of the via hole 3b. When a certain capacitor unit 24a is used for this purpose, a via hole 3b is formed from the upper electrode 23a to the lower surface of the substrate thin film 20 via the lower electrode 21a, in which a conductor is present. Then, the wiring 2a located above the passive element layer and the wiring 2a located below the passive element layer are electrically connected via the via hole 3b. As a result, the upper and lower electrodes 21a and 23a conduct, so that the function as a capacitor is invalidated, and this portion becomes a simple electric path. FIG. 9 is a sectional view showing a second configuration example of the via hole 3b. The difference from the via hole 8b shown in FIG. 8 is that a relatively thin insulating film 3c is formed on the inner wall of the via hole 3b. As a result, the upper and lower wirings 2a, 2a and the electrodes 21a, 23a can be electrically separated, which is advantageous in terms of inductance.
[0039]
The capacitor units 24a constituting the capacitor array 24 need not all have the same electrode shape, and may have, for example, an electrode shape as shown in FIG. 10 or FIG. FIG. 10 is a top view illustrating a first configuration example of the capacitor array 24. This capacitor array 24 is composed of a first capacitor unit group 24b having a rectangular electrode of a certain area and a second capacitor unit group 24c having a rectangular electrode of a smaller area. Each of the first capacitor unit groups 24b has the same capacitance value C1. Also, each of the second capacitor units 24c has the same capacitance value C2, but this capacitance value C2 is smaller than the capacitance value C1. By providing a plurality of passive element groups having different electric characteristic values in this manner, flexibility can be improved with respect to setting of a capacitance value as a circuit element. FIG. 11 is a top view illustrating a second configuration example of the capacitor array 24. In this example, the electrode shape is hexagonal in order to increase the density of the capacitor unit 24a.
[0040]
In this embodiment, an array layer 3 having a general-purpose passive element array 4 is used as one layer of the multilayer printed circuit board 1. Then, a passive element 4a necessary for the configuration of a desired circuit is selected from the passive element array 4 according to the type of the printed circuit board 1, and the electrical connection is made via the via holes 3b and the like. As described above, by using the general-purpose passive element array 4, the flexibility in circuit design is improved, and it is easy to cope with various multilayer printed circuit boards 1. As a result, the circuit design of the multilayer printed circuit board 1 can be saved, and the cost required for developing and manufacturing the multilayer printed circuit board 1 can be reduced. Further, by incorporating the passive element 4a in the multilayer printed circuit board 1, the number of individual components mounted on the surface of the board can be reduced. As a result, it is possible to reduce the space on the substrate surface and reduce the size of the substrate itself by the reduced number.
[0041]
【The invention's effect】
In the present invention, an array layer including a general-purpose passive element array in which a plurality of passive elements are regularly arranged is used as one layer of the multilayer printed circuit board. Then, in order to configure a desired circuit, an electrical connection is made with respect to a passive element selected from the passive element array. Thus, the circuit design of the printed circuit board can be labor-saving, and it is easy to handle various types.
[Brief description of the drawings]
FIG. 1 is an exploded perspective view of a multilayer printed circuit board.
FIG. 2 is a schematic perspective view of a passive element array.
FIG. 3 is an explanatory diagram of a manufacturing process of a multilayer printed circuit board.
FIG. 4 is an explanatory diagram of a manufacturing process of an array layer.
FIG. 5 is a sectional view showing a first configuration example of a capacitor unit;
FIG. 6 is a sectional view showing a second configuration example of the capacitor unit;
FIG. 7 is a sectional view showing a third configuration example of the capacitor unit;
FIG. 8 is a sectional view showing a first configuration example of a via hole.
FIG. 9 is a sectional view showing a second configuration example of the via hole.
FIG. 10 is a top view showing a first configuration example of a capacitor array.
FIG. 11 is a top view showing a second configuration example of the capacitor array.
[Explanation of symbols]
1 multilayer printed circuit board
2 Wiring layer
2a Wiring
2b Via hole
3 Array layer
3b Via hole
3c insulating film
4 Passive element array
4a Passive element
10. Substrate thin film
11 Metal thin film
20 Substrate thin film
21 Metal thin film
21a Lower electrode
22 Dielectric film
23 Metal thin film
23a upper electrode
24 capacitor array
24a capacitor unit
24b First capacitor unit group
24c Second capacitor unit group

Claims

複数の層を積層することによって構成された多層プリント回路基板において、
配線が形成された配線層と、
複数の受動素子が規則的に配列された汎用的な受動素子アレイを含み、前記配線層に電気的に接続されたアレイ層とを有し、
所望の回路を構成するために、前記受動素子アレイの中から選択された前記受動素子に関する電気的な接続が行われていることを特徴とする多層プリント回路基板。In a multilayer printed circuit board configured by laminating a plurality of layers,
A wiring layer on which wiring is formed;
Including a general-purpose passive element array in which a plurality of passive elements are regularly arranged, and having an array layer electrically connected to the wiring layer,
A multilayer printed circuit board, wherein an electrical connection is made with respect to the passive element selected from the passive element array to form a desired circuit.

前記受動素子アレイは、同一種類の第１の受動素子群を含むことを特徴とする請求項１に記載された多層プリント回路基板。The multilayer printed circuit board according to claim 1, wherein the passive element array includes a first passive element group of the same type.

前記第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、前記第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを含むことを特徴とする請求項２に記載された多層プリント回路基板。The first passive element group includes a first passive element having a predetermined electric characteristic value and a second passive element having an electric characteristic value different from the first passive element. The multilayer printed circuit board according to claim 2, wherein

前記受動素子アレイは、前記第１の受動素子群とは異なる種類の第２の受動素子群を含むことを特徴とする請求項２または３に記載された多層プリント回路基板。4. The multilayer printed circuit board according to claim 2, wherein the passive element array includes a second passive element group of a type different from the first passive element group.

前記アレイ層は、
基板薄膜と、
前記基板薄膜上に形成され、前記受動素子アレイを構成する前記受動素子のそれぞれが、互いに電気的に分離されている受動素子層と
を有することを特徴とする請求項１から４のいずれかに記載された多層プリント回路基板。The array layer comprises:
A substrate thin film,
5. The passive element layer formed on the substrate thin film, and each of the passive elements constituting the passive element array has a passive element layer electrically separated from each other. The described multilayer printed circuit board.

前記受動素子は、キャパシタであって、
前記受動素子層は、
前記基板薄膜上に形成され、前記キャパシタの下部電極となる第１の導電薄膜と、
前記第１の導電薄膜上に形成された誘電薄膜と、
前記誘電薄膜上に形成され、前記キャパシタの上部電極となる第２の導電薄膜と
を有することを特徴とする請求項５に記載された多層プリント回路基板。The passive element is a capacitor,
The passive element layer,
A first conductive thin film formed on the substrate thin film and serving as a lower electrode of the capacitor;
A dielectric thin film formed on the first conductive thin film;
The multilayer printed circuit board according to claim 5, further comprising a second conductive thin film formed on the dielectric thin film and serving as an upper electrode of the capacitor.

前記下部電極は、複数の前記キャパシタに共通する共通電極であり、
前記上部電極は、前記キャパシタ毎に形成された個別電極であり、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する配線は、前記上部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。The lower electrode is a common electrode common to a plurality of the capacitors,
The upper electrode is an individual electrode formed for each of the capacitors,
7. The capacitor according to claim 6, wherein a wiring located above the passive element layer is electrically connected to the upper electrode with respect to the capacitor selected to form a desired circuit. Multilayer printed circuit board.

前記下部電極は、前記キャパシタ毎に形成された個別電極であり、
前記上部電極は、前記キャパシタ毎に形成された個別電極であり、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する第１の配線は、前記上部電極に電気的に接続されているとともに、前記受動素子層よりも下側に位置する第２の配線は、前記基板薄膜を貫通するビアホールを介して、前記下部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。The lower electrode is an individual electrode formed for each of the capacitors,
The upper electrode is an individual electrode formed for each of the capacitors,
With respect to the capacitor selected to form a desired circuit, a first wiring located above the passive element layer is electrically connected to the upper electrode and is located above the passive element layer. 7. The multilayer printed circuit board according to claim 6, wherein the lower second wiring is electrically connected to the lower electrode through a via hole penetrating the substrate thin film.

前記キャパシタは、所定の方向に延在する前記下部電極と、所定の方向に延在する前記上部電極とが交差する部分に相当し、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する第１の配線は、前記上部電極に電気的に接続されているとともに、前記受動素子層よりも上側に位置する第２の配線は、前記誘電体膜を貫通するビアホールを介して、前記下部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。The capacitor corresponds to a portion where the lower electrode extending in a predetermined direction and the upper electrode extending in a predetermined direction intersect,
With respect to the capacitor selected to form a desired circuit, a first wiring located above the passive element layer is electrically connected to the upper electrode and is located above the passive element layer. 7. The multilayer printed circuit board according to claim 6, wherein the second wiring located on the upper side is electrically connected to the lower electrode via a via hole penetrating the dielectric film.

所望の回路を構成するために選択された前記キャパシタに関して、前記上部電極から前記下部電極を介して前記基板薄膜の下面に至るビアホールが形成されており、前記受動素子層よりも上側に位置する第１の配線と、前記受動素子層よりも下側に位置する第２の配線とは、前記ビアホールを介して、互いに電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。Regarding the capacitor selected to form a desired circuit, a via hole is formed from the upper electrode to the lower surface of the substrate thin film via the lower electrode, and a via hole located above the passive element layer is formed. 7. The multilayer according to claim 6, wherein the first wiring and the second wiring located below the passive element layer are electrically connected to each other via the via hole. Printed circuit board.

前記ビアホールの内壁には、前記第１の配線および前記第２の配線と、前記上部電極および前記下部電極とを電気的に分離するための絶縁膜が形成されていることを特徴とする請求項１０に記載された多層プリント回路基板。The insulating film for electrically separating the first wiring and the second wiring from the upper electrode and the lower electrode is formed on an inner wall of the via hole. 11. The multilayer printed circuit board according to 10.

複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイにおいて、
前記受動素子アレイは、複数の受動素子が規則的に配列された汎用的なアレイであり、前記受動素子のそれぞれが互いに電気的に分離されており、かつ、所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイ。In a passive element array used as one layer of a multilayer printed circuit board configured by laminating a plurality of layers,
The passive element array is a general-purpose array in which a plurality of passive elements are regularly arranged, each of the passive elements is electrically separated from each other, and according to a desired circuit configuration, The passive element array, wherein the passive element to be used can be arbitrarily selected from the passive element array.

複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイにおいて、
基板薄膜と、
前記基板薄膜上に形成され、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有し、かつ、前記受動素子のそれぞれが互いに電気的に分離されている受動素子層とを有し、
所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイ。In a passive element array used as one layer of a multilayer printed circuit board configured by laminating a plurality of layers,
A substrate thin film,
A passive element layer formed on the substrate thin film, having a general-purpose passive element array in which a plurality of passive elements are regularly arranged, and a passive element layer in which each of the passive elements is electrically separated from each other. Have
The passive element array, wherein the passive element to be used can be arbitrarily selected from the passive element array according to a desired circuit configuration.

前記受動素子アレイは、同一種類の第１の受動素子群を含むことを特徴とする請求項１２または１３に記載された受動素子アレイ。14. The passive element array according to claim 12, wherein the passive element array includes a first passive element group of the same type.

前記第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、前記第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを有することを特徴とする請求項１４に記載された受動素子アレイ。The first passive element group includes a first passive element having a predetermined electric characteristic value and a second passive element having an electric characteristic value different from the first passive element. The passive element array according to claim 14, wherein

前記受動素子アレイは、前記第１の受動素子群とは異なる種類の第２の受動素子群を含むことを特徴とする請求項１４または１５に記載された受動素子アレイ。16. The passive element array according to claim 14, wherein the passive element array includes a second passive element group of a type different from the first passive element group.

前記受動素子は、キャパシタであって、
前記受動素子層は、
前記基板薄膜上に形成され、前記キャパシタの下部電極となる第１の導電薄膜と、
前記第１の導電薄膜上に形成された誘電薄膜と、
前記誘電薄膜上に形成され、前記キャパシタの上部電極となる第２の導電薄膜と
を有することを特徴とする請求項１３に記載された受動素子アレイ。The passive element is a capacitor,
The passive element layer,
A first conductive thin film formed on the substrate thin film and serving as a lower electrode of the capacitor;
A dielectric thin film formed on the first conductive thin film;
14. The passive element array according to claim 13, further comprising a second conductive thin film formed on the dielectric thin film and serving as an upper electrode of the capacitor.

複数の層を積層することによって構成された多層プリント回路基板の製造方法において、
配線を有する配線層を複数形成する第１のステップと、
複数の受動素子が規則的に配列された汎用的な受動素子アレイを有するアレイ層において、所望の回路構成に応じて、前記受動素子アレイの中から選択された前記受動素子に関する電気的な接続を行う第２のステップと、
前記複数の配線層の間に前記アレイ層を挿入することによって、前記多層プリント回路基板を構成する順序で積層された積層体を形成する第３のステップと、
前記積層体を一体化する第４のステップと
を有することを特徴とする多層プリント回路基板の製造方法。In a method for manufacturing a multilayer printed circuit board configured by laminating a plurality of layers,
A first step of forming a plurality of wiring layers having wiring,
In an array layer having a general-purpose passive element array in which a plurality of passive elements are regularly arranged, an electrical connection related to the passive element selected from the passive element array is selected according to a desired circuit configuration. A second step to perform;
A third step of forming a stacked body that is stacked in the order of forming the multilayer printed circuit board by inserting the array layer between the plurality of wiring layers;
And a fourth step of integrating the laminate.

複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイの製造方法において、
基板薄膜を用意する第１のステップと、
前記基板薄膜上に、複数の受動素子が規則的に配列された汎用的な受動素子アレイとなる受動素子層を形成する第２のステップとを有し、
所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイの製造方法。In a method of manufacturing a passive element array used as one layer of a multilayer printed circuit board configured by laminating a plurality of layers,
A first step of preparing a substrate thin film;
A second step of forming a passive element layer that becomes a general-purpose passive element array in which a plurality of passive elements are regularly arranged on the substrate thin film,
A method of manufacturing a passive element array, wherein the passive element to be used can be arbitrarily selected from the passive element array according to a desired circuit configuration.

前記第２のステップは、
前記基板薄膜上に、キャパシタの下部電極となる第１の導電薄膜を形成するステップと、
前記第１の導電薄膜上に誘電薄膜を形成するステップと、
前記誘電薄膜上に、前記キャパシタの上部電極となる第２の導電薄膜を形成するステップと
を含むことを特徴とする請求項１９に記載された受動素子アレイの製造方法。The second step is
Forming a first conductive thin film to be a lower electrode of a capacitor on the substrate thin film;
Forming a dielectric thin film on the first conductive thin film;
20. The method according to claim 19, further comprising: forming a second conductive thin film on the dielectric thin film to be an upper electrode of the capacitor.