JP2004206798A

JP2004206798A - 光ディスク装置のエンコードデータ符号回路

Info

Publication number: JP2004206798A
Application number: JP2002374903A
Authority: JP
Inventors: Isamu Moriwaki; 勇森脇
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2002-12-25
Filing date: 2002-12-25
Publication date: 2004-07-22
Also published as: US8171373B2; US20080250306A1; US20040163031A1; US7406654B2

Abstract

【課題】ＤＶＤディスク等の記録媒体への記録時における高速でしかも効率のよい符号化回路を提供する。
【解決手段】複数のセクタ単位のデータからなるＥＣＣブロック単位データに対してエラー訂正用内符号を生成するＰＩパリティ生成とエラー訂正用外符号を生成するＰＯパリティ生成とからなるＥＣＣ積符号生成を行うエンコードデータプロセッサにおいて、一時記憶メモリと、ｍバイト幅のデータを同時に処理しｎバイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、ｍバイト幅のデータ単位で処理するＥＤＣ符号生成回路と、ｍバイト幅のデータ単位で処理するスクランブル回路と、ｍバイト幅のデータ単位で処理するＰＩパリティ生成回路と、１バイト幅のデータ単位で処理するＰＯパリティ生成基本部をｍ個有するＰＯパリティ生成回路とを含む、エンコードデータ符号回路を提供する。
【選択図】図４

Description

【０００１】
【発明の属する技術分野】
本発明は、ＤＶＤ＋ＲＷ方式の光ディスクに対してデータ記録を行う光ディスクドライブ装置のエンコードデータ符号生成回路に関する。
【０００２】
【従来の技術】
１）従来技術の問題点
ＤＶＤディスクへの記録時における符号化方法、符号化回路に関する従来技術は、大別して２種類が存在する。一つは、特許文献１にあるように、デコード時に使用するＥＣＣ訂正回路を用いてエンコードデータを符号化するものである。もう一つは、特許文献２にあるように、エンコード専用の符号化回路を用いるものである。
【０００３】
前者においては、デコード時に使用するＥＣＣ訂正回路と共通の回路が使用できるという長所があるが、エンコードデータの符号化に最適化されているわけではないので、高速化するには難点が多い。
【０００４】
後者においては、エンコード専用の符号化回路を用いるので、高速化することが比較的容易であると思われるが、その具体的回路構成をどのようにするのが良いかは公知になっていない。
【０００５】
【特許文献１】
特開２００１−３１９４３１号公報
【特許文献２】
特開２００１−１５６６４９号公報
【０００６】
【発明が解決しようとする課題】
近年、ＤＶＤディスクへの記録スピードは、高速化を要求されている。本発明の目的は、ＤＶＤディスクへの記録時における高速でしかも効率のよい符号化回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、上記の目的を達成するために為されたものである。本発明に係る請求項１に記載のエンコードデータプロセッサは、
記録媒体に記録するデジタルデータからエラー訂正（ＥＣＣ）積符号を生成するエンコードデータプロセッサであって、
一時記憶メモリ上の所定の並びで格納されたデジタルデータを、
主走査方向（ＰＩ系列）と副走査方向（ＰＯ系列）とに従って順次ｍバイト幅で出力する手段と、
一つの主走査方向のデジタルデータに基づくエラー訂正用内符号（ＰＩ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータで同時に処理する回路を有したＰＩ系列パリティ生成回路と、
１バイト幅の副走査方向のデジタルデータに基づくエラー訂正用外符号（ＰＯ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータをそれぞれ１バイト幅の単位で処理する基本部をｍ個有したＰＩ系列パリティ生成回路と
を有したことを特徴とするエンコードデータプロセッサである。
【０００８】
本発明に係る請求項２に記載のエンコードデータ符号回路は、
記録媒体に記録するデジタルデータを符号化するエンコードデータプロセッサであって、
セクタ単位のデータに対して、ＩＤと、該ＩＤのエラー検出用符号とを生成するＩＤ生成を行い、
上記セクタ単位のデータに対して、エラー検出用符号を生成するＥＤＣ生成を行い、
上記セクタ単位のデータに対して、スクランブルを行い、
複数の上記セクタ単位のデータからなるＥＣＣブロック単位データに対して、エラー訂正用内符号（ＰＩ系列パリティ）を付加するＰＩパリティ生成と、エラー訂正用外符号（ＰＯ系列パリティ）を付加するＰＯパリティ生成とからなるＥＣＣ積符号生成を行う、
エンコードデータ符号化回路において、
記録する原データと該データの演算途中結果と演算結果とを記憶する一時記憶メモリと、
ｍバイト幅のデータを同時に処理し、ｎバイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、
ｍバイト幅のデータ単位で処理するＥＤＣ符号生成回路と、
ｍバイト幅のデータ単位で処理するスクランブル回路と、
ｍバイト幅のデータ単位で処理するＰＩパリティ生成回路と、
１バイト幅のデータ単位で処理するＰＯパリティ生成基本部をｍ個まで有するＰＯパリティ生成回路とを含み、
上記一時記憶メモリ上の原データをＰＩ系列順に所定のバイト数連続に読み出すと同時に、読み出されたデータに対してＩＤ生成とＥＤＣ生成とスクランブルとＰＩパリティ生成とを行なった後、途中結果として上記一時記憶メモリに所定のバイト数連続に書き込みを行ない、
上記ＥＣＣブロック分終了するまで繰り返し、
続いて上記一時記憶メモリ上の途中結果データをＰＯ系列順に所定のバイト数連続に読み出すと同時に、
読み出されたデータに対してＰＯパリティ生成を行ない生成されたＰＯパリティを上記一時記憶メモリに連続で書き込みを行ない、上記ＥＣＣブロック分終了まで繰り返すことを特徴とするエンコードデータ符号回路である。
【０００９】
本発明に係る請求項３に記載のエンコードデータ生成回路は、
データの演算結果を一時的に記憶する２バイト幅の一時記憶メモリと、
４バイト幅のデータを同時に処理し、２バイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、
４バイト幅のデータ単位で処理するＥＤＣ符号生成回路と、
４バイト幅のデータ単位で処理するスクランブル回路と、
４バイト幅のデータ単位で処理するＰＩパリティ生成回路と、
１バイト幅のデータ単位で処理するＰＯパリティ生成基本部を４個まで有するＰＯパリティ生成回路とを含むことを含むことを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１０】
本発明に係る請求項４に記載のエンコードデータ生成符号は、
一時記憶メモリ上に所定の並びで格納されたデジタルデータを所定のバイト数連続に読み出し、読み出されたデータに対して所定の符号化処理を行なった後、所定のバイト数連続に上記一時記憶メモリに書き込むために符号化回路と一時記憶メモリの間に設けるＦＩＦＯであって、
ＰＩ系列順に読み込み処理されたデータを格納する際は４バイトのデータ幅にて１６段のシフトレジスタとして機能し、
ＰＩ系列順に読み込まれたデータに対するＰＩパリティは４バイトのデータ幅にて上記シフトレジスタ所定の段数位置より並列にロードされ、
ＰＯ系列順に読み込まれたデータに対するＰＯパリティは４バイトのデータ幅にて上記シフトレジスタに並列にロードされる、並列ロード可能なシフトレジスタで構成されたＦＩＦＯを、
更に含むことを特徴とする請求項３に記載のエンコードデータ符号回路である。
【００１１】
本発明に係る請求項５に記載のエンコードデータ符号回路は、
一時記憶メモリ上に格納されたデジタルデータの読み出し及び書き込みの際のアドレス生成回路であって、
第１のカウンタと、第２のカウンタと、第３のカウンタと、第４のカウンタと、第５のカウンタと、第６のカウンタと、第７のカウンタと、第８のカウンタとが更に含まれ、
上記一時記憶メモリは、与えられたアドレスにより連続する４バイトのデータがアクセスされ、
上記ＰＩ系列順に読み出し及び書き込みする場合には、
１６進、１１進、１４進を切りかえられる上記第１のカウンタと、
上記第１のカウンタのキャリーでカウントアップする６進の上記第２のカウンタと、
上記第２のカウンタのキャリーでカウントアップする１２進の上記第３のカウンタと、
上記第３のカウンタのキャリーでカウントアップする１６進の上記第４のカウンタとを利用して、
上記第４のカウンタ、上記第２のカウンタのビット２とビット１、上記第３のカウンタ及び上記第１のカウンタの順で各々の出力を用いてアドレスとし、上記第２のカウンタのビット０で読み出し及び書き込みを区別し、
上記ＰＯ系列順に読み出し及び書き込みする場合には、
１６進、１２進を切りかえられる上記第５のカウンタと、
上記第５のカウンタのキャリーでカウントアップする１７進の上記第６のカウンタと、
上記第６のカウンタのキャリーでカウントアップし、１６進、１４進を切りかえられる上記第７のカウンタと、
上記第７のカウンタのキャリーでカウントアップする３進の上記第８のカウンタとを利用して、
上記第６のカウンタ、上記第８のカウンタ、上記第５のカウンタ及び上記第７のカウンタの順で各々の出力を用いてアドレスとし、上記第６のカウンタのビット４で読み出し及び書き込みを区別することを特徴とする請求項４に記載のエンコードデータ符号回路である。
【００１２】
本発明に係る請求項６に記載のエンコードデータ符号回路は、
上記ＩＤＥ符号生成回路を、
ｎバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１３】
本発明に係る請求項７に記載のエンコードデータ符号回路は、
上記ＥＤＣ符号生成回路を、
ｍバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１４】
本発明に係る請求項８に記載のエンコードデータ符号回路は、
ｍバイト幅のデータ単位で処理するスクランブル回路を、
ｍバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１５】
本発明に係る請求項９に記載のエンコードデータ符号回路は、
上記のＰＩパリティ生成回路を、
１０バイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１６】
本発明に係る請求項１０に記載のエンコードデータ符号回路は、
上記のＰＯパリティ生成基本部を、
１６バイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路である。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明に係る好適な実施の形態を説明する。
【００１８】
１）まず、ＤＶＤで用いられるデータフォーマットに関して説明する。
ＨＯＳＴＩＦ（ホストコンピュータインタフェース）を介して送られてくるＭａｉｎＤａｔａ（メインデータ）は、１セクタ当たり２０４８バイトである。これに、図１に示すように、４バイトのＩＤ、２バイトのＩＥＤ、６バイトのＣＰＲ＿ＭＡＩ、４バイトのＥＤＣを付加して２０６４バイトで１セクタデータを構成する。ここでＩＤ（ＩｄｅｎｔｉｆｉｃａｔｉｏｎＤａｔａ）は、８ビットのＳｅｃｔｏｒ情報と２４ビットのアドレス情報からなる。ＩＥＤ（ＩＤＥｒｒｏｒＤｅｔｅｃｔｉｏｎ）はＩＤのエラー検出符号である。ＣＰＲ＿ＭＡＩ（ＣｏｐｙｒｉｇｈｔＭａｎａｇｅｍｅｎｔＩｎｆｏｒｍａｔｉｏｎ）は詳細を略すが６バイトで構成される。ＥＤＣ（ＥｒｒｏｒＤｅｔｅｃｔｉｏｎＣｏｄｅ）は１セクターデータに対するエラー検出符号である。図には示していないが、ＭａｉｎＤａｔａはスクランブル処理される。
【００１９】
上記の１セクタ当たり２０６４バイトのデータは１６セクタ集めて、ＥＣＣ（エラー訂正）用のパリティが付加される。パリティはリードソロモン積符号で図２のように内符号系列（ＰＩ系列）に１０バイト、外符号系列（ＰＯ系列）に１６バイトである。
【００２０】
図２を説明すると、１セクタ当たり２０６４バイトのデータは、１７２バイト×１２行に分割し１７２バイトのデータに対して１０バイトのＰＩパリテイが付加される。１６セクタで１９２行で、すなわち列方向の１９２バイトに対して１６バイトのＰＯパリティが付加される。このように１６セクタ単位で処理されるので、１６セクタのかたまりを、ＥＣＣブロックと呼ばれている。
【００２１】
２）次に、本発明の回路構成について説明する。
図３は、本発明のエンコード符号化回路を用いた構成例である。ＨＯＳＴＩＦ（ホストコンピュータインタフェース）を介して送られてくるＭａｉｎＤａｔａ（メインデータ）は、ＢｕｆｆｅｒＭａｎａｇｅｒ（バッファマネジャ）で調停されて一時記憶メモリに格納される。エンコードデータの符号化は、まず、一時記憶メモリに格納されたＭａｉｎＤａｔａ（メインデータ）を、ＰＩ系列順に読み出し、ＩＤ、ＩＥＤ、ＣＰＲ＿ＭＡＩ、ＥＤＣ、ＰＩパリティを付加して再び一時記憶メモリに格納する。１ＥＣＣブロックの１９２行のＰＩ系列処理が終わった後、今度はＰＯ系列順に読み出し、ＰＯパリティを一時記憶メモリに格納する。１ＥＣＣブロック１８２列のＰＯ系列処理が終われば１ＥＣＣブロックのエンコードデータ符号化は完了である。符号化されたエンコードデータは、フォーマットに従って読み出し８−１６変調して実際にライト（書き込み）するタイミングでシリアルデータとしてディスクにライト（書き込み）される。
【００２２】
図４は、本発明のエンコード符号化回路の構成例である。図の構成例は、ＢｕｆｆｅｒＭａｎａｇｅｒ（バッファマネジャ）とのデータバスは４バイト（３２ビット）で動作する場合を示している。図示はしていないが、一時記憶メモリはＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＤＲＳＤＲＡＭ（ＤｏｕｂｌｅＤａｔａＲａｔｅＳＤＲＡＭ）のＤＲＡＭを使用する。一般的にＤＲＡＭのデータバスは１バイト（８ビット）又は２バイト（１６ビット）で使用するのが普通であるが、ＳＤＲＡＭとのＩＦ（インタフェース）部のみシステムクロックの倍のクロックで動作させる、或いはＤＤＲＳＤＲＡＭを用いてＤＲＡＭのデータバスの２倍のバス幅でデータをアクセスするのは、比較的容易である。
【００２３】
図中のＩＤは、Ｓｅｃｔｏｒ情報を生成する８ビットのレジスタと、アドレス情報を生成するプリセット可能な２４ビットカウンタで構成され、４バイトのＩＤを生成する。なお、この２４ビットカウンタはセクタ毎にインクリメントする。
【００２４】
図中のＩＥＤは、４バイトのＩＤを入力として、２バイトのエラー検出符号を生成する演算器である。
【００２５】
図中のＣＰＲ＿ＭＡＩは、１６ビットと３２ビットのレジスタで構成され６バイトのＣＰＲ＿ＭＡＩを生成する。
【００２６】
図中のＭＵＸ１は、４バイトのＩＤ、２バイトのＩＥＤ演算器出力とＣＰＲ＿ＭＡＩの２バイトの計４バイト、残り４バイトのＣＰＲ＿ＭＡＩ、及び一時記憶メモリからの４バイトのＤａｔａを切りかえるマルチプレクサである。
【００２７】
図中のＥＤＣは、ＭＵＸ１の４バイト出力を順次入力として、１セクタデータ分入力された時点でエラー検出符号を生成する演算器である。
【００２８】
図中のＳｃｒａｍｂｌｅは、ＭＵＸ１の４バイト出力のうちＭａｉｎＤａｔａ部を順次入力として、スクランブルした４バイトデータを順次出力するスクランブル回路である。
【００２９】
図中のＭＵＸ２は、４バイトのＭＵＸ１出力、４バイトのＥＤＣ演算器出力、及び４バイトずつ出力されるスクランブルデータを切りかえるマルチプレクサである。切りかえられたＭＵＸ２出力は、４バイトずつＦＩＦＯに入力される。
【００３０】
図中のＰＩＰａｒｉｔｙは、ＭＵＸ２の４バイト出力を順次入力として、１行分（１７２バイト）入力された時点で１０バイトのＰＩ系列パリティを生成する演算器である。なお、本発明の構成例では、１０バイト同時ＦＩＦＯに入力される。
【００３１】
図中のＰＯＰａｒｉｔｙは、一時記憶メモリからのＤａｔａを順次入力として、１列分（１９２バイト）入力された時点で１６バイトのＰＯ系列パリティを生成する演算器である。なお、本発明の構成例では４列同時にＰＯ系列演算を行ない、ＰＯ系列パリティは４列分すなわち６４バイトのＰＯ系列パリティを出力する。
【００３２】
図中のＦＩＦＯは、ＰＩ系列処理を行なっている時は、４バイトずつ１６段、すなわち合計６４バイトを格納するシフトレジスタでよい。ＰＯ系列処理時は、前述したようにＰＯ系列パリティは６４バイト同時に出力されるので、６４バイト同時にパラレル入力できるシフトレジスタでよい。
【００３３】
図中の制御回路は、各ＭＵＸのセレクト信号、各演算器とＦＩＦＯへの制御信号、及び一時記憶メモリのアドレスとＲｅａｄ／Ｗｒｉｔｅを指示する信号を発生させる。
各々の詳細は、後で説明する。
【００３４】
３）本発明のＩＥＤ演算器について説明する。
ＩＥＤ演算は、４バイトの入力をＣ_０、Ｃ_１、Ｃ_２、Ｃ_３とし、出力２バイトをＣ_４、Ｃ_５とすると、
【数１】

で定義される。ここで、
【数２】

であり、αは原始多項式
【数３】

の根である。
【００３５】
αはガロア体の要素に対応しており、ベクトル表現では、図５、図６の性質がある。
【００３６】
図５、図６を使って上式を解くと計算の途中は略すが、
【数４】

のようになる。
【００３７】
本発明の構成例のＩＥＤ演算器は、上記解を図５のベクトル表現を使って次のような論理回路で構成している。
IED[15:8] = mulgf( 8'h03, C3) ^ mulgf( 8'h07, C2) ^ mulgf( 8'h0f, C1) ^ mulgf( 8'h1f, C0);
IED[7:0] = mulgf( 8'h02, C3) ^ mulgf( 8'h06, C2) ^ mulgf( 8'h0e, C1) ^ mulgf( 8'h1e, C0);
【００３８】
ここで、mulgfはガロア体の乗算器で入力を AI[7:0], BI[7:0]、出力をmulgf[7:0]として図７のような論理回路で構成される。
【００３９】
なお、上記論理式で＾はＥＸＯＲ回路、＆はＡＮＤ回路を表している。
【００４０】
４）本発明のＥＤＣ演算器について説明する。
ＥＤＣ演算は、ＩＤの最初のバイトのMSBをｂ_{１６５１１}、ＥＤＣの最後のバイトのLSBをｂ_０として、
【数５】

で定義される。ここで
【数６】

である。
【００４１】
本発明の構成例のＥＤＣ演算器は４バイトを順次入力として、１セクタデータ分入力された時点でエラー検出符号を生成する演算器であるので、図８のような構成となる。
【００４２】
図８のＤｉｎは順次入力される４バイトデータ、Ｔは３２ビットレジスタの出力ＥＤＣとＤｉｎのＥＸＯＲである。
【００４３】
図８の４バイトＥＤＣ演算は上式を４バイト毎に演算する式に変換する論理回路で、図９のようなもので実現できる。
【００４４】
５）本発明のスクランブル回路について説明する。
スクランブル後のデータＤ^’ _ｋは、元のデータＤ_ｋとスクランブルデータＳ_ｋをＥＸＯＲ（排他的論理和演算）することで得られる。
【数７】

（ｋ= 0 〜2047）
ここでＳ_ｋは、図１０のフィードバックシフトレジスタのビットｒ_７〜ｒ_０と定義されている。
【００４５】
なお、フィードバックシフトレジスタの初期値は、セクタＩＤによって決められた値になる。
【００４６】
本発明の構成例のスクランブル回路は４バイトを順次入力として、スクランブルされたデータを順次出力する回路であるから、スライスデータも４バイト毎に更新する論理回路にする必要があるので、図１１のような構成になる。
【００４７】
図１１の４バイトスクランブルデータ生成回路は図１２で実現できる。
【００４８】
６）本発明のＰＩパリティ演算器について説明する。
ＰＩパリティ演算は、１７２バイトの入力をＢ_０、Ｂ_１、Ｂ_２〜Ｂ_１７１とし、出力１０バイトをＢ_１７２〜Ｂ_１８１とすると、
【数８】

で定義される。ここで、
【数９】

であり、αは原始多項式
【数１０】

の根である。
【００４９】
αはガロア体の要素に対応しており、ＩＥＤ演算器で述べたと同様ベクトル表現では、図５、図６の性質がある。
【００５０】
本発明の構成例のＰＩパリティ演算器は４バイトを順次入力として、１７２バイト入力された時点で、１０バイトのＰＩパリティ符号を生成する演算器であるので、図１３のような構成となる。
【００５１】
図１３中の４バイトＰＩＰａｒｉｔｙ演算器は、図５、図６を使って上式を解くと計算の途中は略すが、図１４の論理回路で実現できる。
【００５２】
７）本発明のＰＯパリティ演算器について説明する。
ＰＯパリティ演算は、１９２バイトの入力をＢ_０、Ｂ_１、Ｂ_２〜Ｂ_１９１とし、出力１６バイトをＢ_１７２〜Ｂ_１８１とすると、
【数１１】

で定義される。ここで、
【数１２】

であり、αは原始多項式
【数１３】

の根である。
【００５３】
αはガロア体の要素に対応しており、ＩＥＤ演算器で述べたと同様ベクトル表現では、図５、図６の性質がある。
【００５４】
本発明の構成例のＰＯパリティ演算器は１バイトを順次入力として、１９２バイト入力された時点で、１６バイトのＰＯパリティ符号を生成する演算器を４個並列に使用する。ＰＯパリティ演算器は、図１５のような構成となる。
【００５５】
図１５中の１バイトＰＯＰａｒｉｔｙ演算器は、図５、図６を使って上式を解くと計算の途中は略すが、図１６の論理回路で実現できる。
【００５６】
８）本発明のＦＩＦＯに関して説明する。
本発明の構成例のＦＩＦＯを図１７に示す。ＦＩＦＯはパラレル入力可能な４バイト（３２ビット）×１６段のシフトレジスタである。途中、５段目と６段目の間には、Ｓｅｌ４４信号で切り替わるセレクタ（ＭＵＸ）がある。
【００５７】
まず、ＰＩ系列演算時のＦＩＦＯの動作について説明する。ＰＩ系列演算は、１行１７２バイトのデータに１０バイトのＰＩパリティを付加する。これを、６４バイト＋６４バイト＋（４４バイト＋１０バイトＰＩパリティ）というように３回に分けて処理する。つまり、本発明の構成例では、演算は４バイトずつデータが入力されて規定数になると同時に演算が終了するので、まず６４（４×１６）バイト一時記憶メモリからデータをリード（読み取り）し終わった時点で、ＦＩＦＯのデータを一時記憶メモリに４バイトずつライト（書き込み）する。次の６４（４×１６）バイトも同様である。最後は、Ｓｅｌ４４信号を有効にして、ＦＩＦＯの６段目からデータが入力される状態で、４４（４×１１）バイト一時記憶メモリからデータをリード（読み取り）する。リードし終わった時点で、ＰＩパリティ演算も終わるので、ＰＩパリティ１０バイトを３段目の半分と４段目、５段目にロードする。ＦＩＦＯには、合計５４バイトのデータがあるので一時記憶メモリに４バイトづつライト（書き込み）する。その際、最後は２バイト余るがこのデータは意味の無いデータでよい。
【００５８】
次に、ＰＯ系列演算時のＦＩＦＯの動作について説明する。ＰＯ系列演算は、１列１９２バイトのデータに１６バイトのＰＯパリティを付加する。本発明の構成例では、ＰＯ系列演算は、４列同時に演算していく。つまり６４（４×１６）バイトずつ４８回一時記憶メモリからリード（読み取り）すると、ＰＯパリティは４列分計６４バイト演算し終わるので、ＦＩＦＯにロードし、一時記憶メモリに４バイトずつライト（書き込み）する。なお、図２に示すようにＰＯ系列演算は１ＥＣＣブロックで１８２列なので最後は２列の余るが、この２列の演算は意味の無いデータでよい。
【００５９】
９）最後に本発明の制御回路に関して説明する。
本発明の構成例で、ＰＩ系列演算時の一時記憶メモリへのアドレス生成回路を図１８に示す。
【００６０】
図１８のカウンタは上から４ビット（Ａ［３：０］）、３ビット（Ｃ［２：０］）、４ビット（Ｂ［３：０］）、４ビット（Ｄ［３：０］）で、ＥＮ＝１でカウントアップ、ＣＬＲ＝１でカウントクリアするカウンタである。
【００６１】
Ｄｅｃｏｄｅ１は、カウンターＡ［３：０］が１０の時１になるデコード回路、同様にＤｅｃｏｄｅ２はＡ［３：０］が１３の時１に、Ｄｅｃｏｄｅ３はＡ［３：０］が１５の時１に、Ｄｅｃｏｄｅ４はＣ［２：０］が４の時１に、Ｄｅｃｏｄｅ５はＣ［２：０］が５の時１に、Ｄｅｃｏｄｅ６はＢ［３：０］が１１の時１になるデコード回路である。
【００６２】
一時記憶メモリへのアドレスは、カウンタの出力で
｛Ｄ［３：０］，Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝
とする。
【００６３】
カウンタ出力Ｃ［０］は、一時記憶メモリへのリード／ライト信号（０でリード／１でライト）とする。
【００６４】
また、図４に示す各ＭＵＸへのセレクト信号、各演算器のスタート・ストップ信号等の制御信号も、このカウンタ出力をデコードすることで生成できる。例えば、｛Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝が０の時に、ＩＤデータがＦＩＦＯに入力されるようにＭＵＸをセレクトすれば良い。ＩＥＤは｛Ｃ［２：１］，Ｂ［３：０］，Ａ［３：０］｝が１の時である。以下同様なので、詳細は略す。
【００６５】
本発明の構成例で、ＰＯ系列演算時の一時記憶メモリへのアドレス生成回路を図１９に示す。
【００６６】
図１９のカウンタは上から４ビット（Ａ［３：０］）、５ビット（Ｄ［４：０］）、４ビット（Ｂ［３：０］）、２ビット（Ｃ［１：０］）で、ＥＮ＝１でカウントアップ、ＣＬＲ＝１でカウントクリアするカウンタである。
【００６７】
Ｄｅｃｏｄｅ１はＡ［３：０］が１１の時１に、Ｄｅｃｏｄｅ２はＡ［３：０］が１５の時１に、Ｄｅｃｏｄｅ３はＢ［３：０］が１５の時１に、Ｄｅｃｏｄｅ４はＢ［３：０］が１３の時１に、Ｄｅｃｏｄｅ５はＣ［１：０］が２の時１になるデコード回路である。
【００６８】
一時記憶メモリへのアドレスは、カウンタの出力で｛Ｄ［４：０］，Ｃ［１：０］，Ａ［３：０］，Ｂ［３：０］｝とする。
【００６９】
カウンタ出力Ｄ［４］は、一時記憶メモリへのリード／ライト信号（０でリード／１でライト）にも使用する。
【００７０】
図１８、図１９に示すアドレス生成回路により、図１の１セクタのデータ（ＰＩやＰＯを含む）は、図２０、図２１、図２２、図２３、図２４及び図２５のように一時記憶メモリ上に並ぶことになる。
【００７１】
【発明の効果】
書き込み可能なＤＶＤドライブ装置は、年々高速化が計られており、それを実現するためには、高速で処理可能なエンコードデータ符号回路が必要とされている。高速で処理可能な符号回路は、究極的には素子遅延だけで演算終了するロジック回路で全て構成することである。しかしながら、ＤＶＤデータフォーマットの符号化のような場合は膨大なロジック回路になり、現実的には不可能である。本発明に係る請求項１乃至請求項２に記載のエンコードデータ符号回路は、ＤＶＤデータフォーマットのエンコードデータの符号化を並列的に演算する場合の最適な構成を示している。つまり、それらエンコードデータ符号回路は、並列的に演算するので、高速で処理可能であり、かつ低コストな、光ディスク装置のエンコードデータの符号化を提供できる。
【００７２】
本発明に係る請求項３乃至請求項４に記載のエンコードデータ符号回路は、４バイトづつ並列的に演算するエンコードデータ符号回路であるので、従来の１バイトずつ演算するエンコードデータ符号回路に比べて、略４倍の高速化が可能である。
【００７３】
本発明に係る請求項３乃至請求項４に記載のエンコードデータ符号回路のように並列にデータを演算していくエンコードデータ符号回路であっても、演算の結果を一時的に記憶しておくメモリが必要である。このメモリには、一般的なＤＲＡＭを使用するのことでコストを低くできる。しかし、一般的なＤＲＡＭは、ＲＡＳアドレスとＣＡＳアドレスを与えてデータをアクセスするので、特にＰＯ系列のパリティを演算する場合は、アドレスが連続しておらず、データのアクセスに時間がかかり、符号化の処理速度が落ちるという欠点があった。
【００７４】
本発明に係る請求項５に記載のエンコードデータ符号回路の一時記憶メモリへのアドレス生成回路は、ＰＯ系列のパリティを演算する場合においても、同一ＲＡＳアドレス内のデータアクセスになるので、ＣＡＳアドレスのみ与えるアクセス（一般的にバーストアクセスと呼ばれる）を使用できるので、処理速度が落ちるという欠点がない。
【００７５】
本発明に係る請求項４乃至請求項８に記載のエンコードデータ符号回路は、本発明に係る請求項１乃至請求項２に記載のエンコードデータ符号回路の構成要素の具体的内容を示している。従って、作用効果は本発明に係る請求項１乃至請求項２に記載のエンコードデータ符号回路と同じである
【図面の簡単な説明】
【図１】データセクタのフォーマットを示す。
【図２】ＥＣＣブロックのフォーマットを示す。
【図３】本発明に係るエンコードデータプロセッサのブロック図である。
【図４】本発明に係るエンコード符号化回路の構成例のブロック図である。
【図５】ｉとα［ｉ］との対応関係をベクトル表現したテーブルである。
【図６】ｉとｌｏｇα［ｉ］との対応関係をベクトル表現したテーブルである。
【図７】mulgfの論理回路を示す。
【図８】ＥＤＣ演算のブロック図である。
【図９】図８のＥＤＣ演算を実現する論理回路を示す。
【図１０】フィードバックレジスタの構成図である。
【図１１】スクランブル回路のブロック図である。
【図１２】４バイトスクランブルデータ生成回路を実現する論理回路である。
【図１３】ＰＩパリティ演算のブロック図である。
【図１４】４バイトＰＩパリティ演算器を実現する論理回路である。
【図１５】ＰＯパリティ演算のブロック図である。
【図１６】ＰＯパリティ演算器を実現する論理回路である。
【図１７】ＦＩＦＯのブロック図である。
【図１８】ＰＩ系列アドレス生成のブロック図である。
【図１９】ＰＯ系列アドレス生成のブロック図である。
【図２０】一時記憶メモリ上のデータセクタである（１）。
【図２１】一時記憶メモリ上のデータセクタである（２）。
【図２２】一時記憶メモリ上のデータセクタである（３）。
【図２３】一時記憶メモリ上のデータセクタである（４）。
【図２４】一時記憶メモリ上のデータセクタである（５）。
【図２５】一時記憶メモリ上のデータセクタである（６）。

Claims

記録媒体に記録するデジタルデータからエラー訂正（ＥＣＣ）積符号を生成するエンコードデータプロセッサであって、
一時記憶メモリ上の所定の並びで格納されたデジタルデータを、
主走査方向（ＰＩ系列）と副走査方向（ＰＯ系列）とに従って順次ｍバイト幅で出力する手段と、
一つの主走査方向のデジタルデータに基づくエラー訂正用内符号（ＰＩ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータで同時に処理する回路を有したＰＩ系列パリティ生成回路と、
１バイト幅の副走査方向のデジタルデータに基づくエラー訂正用外符号（ＰＯ系列パリティ）を、前記出力手段から出力されたｍバイト幅のデジタルデータをそれぞれ１バイト幅の単位で処理する基本部をｍ個有したＰＩ系列パリティ生成回路と
を有したことを特徴とするエンコードデータプロセッサ。
記録媒体に記録するデジタルデータを符号化するエンコードデータプロセッサであって、
セクタ単位のデータに対して、ＩＤと、該ＩＤのエラー検出用符号とを生成するＩＤ生成を行い、
上記セクタ単位のデータに対して、エラー検出用符号を生成するＥＤＣ生成を行い、
上記セクタ単位のデータに対して、スクランブルを行い、
複数の上記セクタ単位のデータからなるＥＣＣブロック単位データに対して、エラー訂正用内符号（ＰＩ系列パリティ）を付加するＰＩパリティ生成と、エラー訂正用外符号（ＰＯ系列パリティ）を付加するＰＯパリティ生成とからなるＥＣＣ積符号生成を行う、
エンコードデータ符号化回路において、
記録する原データと該データの演算途中結果と演算結果とを記憶する一時記憶メモリと、
ｍバイト幅のデータを同時に処理し、ｎバイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、
ｍバイト幅のデータ単位で処理するＥＤＣ符号生成回路と、
ｍバイト幅のデータ単位で処理するスクランブル回路と、
ｍバイト幅のデータ単位で処理するＰＩパリティ生成回路と、
１バイト幅のデータ単位で処理するＰＯパリティ生成基本部をｍ個まで有するＰＯパリティ生成回路と
を含み、
上記一時記憶メモリ上の原データをＰＩ系列順に所定のバイト数連続に読み出すと同時に、読み出されたデータに対してＩＤ生成とＥＤＣ生成とスクランブルとＰＩパリティ生成とを行なった後、途中結果として上記一時記憶メモリに所定のバイト数連続に書き込みを行ない、
上記ＥＣＣブロック分終了するまで繰り返し、
続いて上記一時記憶メモリ上の途中結果データをＰＯ系列順に所定のバイト数連続に読み出すと同時に、
読み出されたデータに対してＰＯパリティ生成を行ない生成されたＰＯパリティを上記一時記憶メモリに連続で書き込みを行ない、上記ＥＣＣブロック分終了まで繰り返すことを特徴とするエンコードデータ符号回路。
データの演算結果を一時的に記憶する２バイト幅の一時記憶メモリと、
４バイト幅のデータを同時に処理し、２バイトのエラー検出用符号を生成するＩＤＥ符号生成回路と、
４バイト幅のデータ単位で処理するＥＤＣ符号生成回路と、
４バイト幅のデータ単位で処理するスクランブル回路と、
４バイト幅のデータ単位で処理するＰＩパリティ生成回路と、
１バイト幅のデータ単位で処理するＰＯパリティ生成基本部を４個まで有するＰＯパリティ生成回路とを含むことを含むことを特徴とする請求項２に記載のエンコードデータ符号回路。
一時記憶メモリ上に所定の並びで格納されたデジタルデータを所定のバイト数連続に読み出し、読み出されたデータに対して所定の符号化処理を行なった後、所定のバイト数連続に上記一時記憶メモリに書き込むために符号化回路と一時記憶メモリの間に設けるＦＩＦＯであって、
ＰＩ系列順に読み込み処理されたデータを格納する際は４バイトのデータ幅にて１６段のシフトレジスタとして機能し、
ＰＩ系列順に読み込まれたデータに対するＰＩパリティは４バイトのデータ幅にて上記シフトレジスタ所定の段数位置より並列にロードされ、
ＰＯ系列順に読み込まれたデータに対するＰＯパリティは４バイトのデータ幅にて上記シフトレジスタに並列にロードされる、並列ロード可能なシフトレジスタで構成されたＦＩＦＯを、
更に含むことを特徴とする請求項３に記載のエンコードデータ符号回路。
一時記憶メモリ上に格納されたデジタルデータの読み出し及び書き込みの際のアドレス生成回路であって、
第１のカウンタと、第２のカウンタと、第３のカウンタと、第４のカウンタと、第５のカウンタと、第６のカウンタと、第７のカウンタと、第８のカウンタとが更に含まれ、
上記一時記憶メモリは、与えられたアドレスにより連続する４バイトのデータがアクセスされ、
上記ＰＩ系列順に読み出し及び書き込みする場合には、
１６進、１１進、１４進を切りかえられる上記第１のカウンタと、
上記第１のカウンタのキャリーでカウントアップする６進の上記第２のカウンタと、
上記第２のカウンタのキャリーでカウントアップする１２進の上記第３のカウンタと、
上記第３のカウンタのキャリーでカウントアップする１６進の上記第４のカウンタとを利用して、
上記第４のカウンタ、上記第２のカウンタのビット２とビット１、上記第３のカウンタ及び上記第１のカウンタの順で各々の出力を用いてアドレスとし、上記第２のカウンタのビット０で読み出し及び書き込みを区別し、
上記ＰＯ系列順に読み出し及び書き込みする場合には、
１６進、１２進を切りかえられる上記第５のカウンタと、
上記第５のカウンタのキャリーでカウントアップする１７進の上記第６のカウンタと、
上記第６のカウンタのキャリーでカウントアップし、１６進、１４進を切りかえられる上記第７のカウンタと、
上記第７のカウンタのキャリーでカウントアップする３進の上記第８のカウンタとを利用して、
上記第６のカウンタ、上記第８のカウンタ、上記第５のカウンタ及び上記第７のカウンタの順で各々の出力を用いてアドレスとし、上記第６のカウンタのビット４で読み出し及び書き込みを区別することを特徴とする請求項４に記載のエンコードデータ符号回路。
上記ＩＤＥ符号生成回路を、
ｎバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路。
上記ＥＤＣ符号生成回路を、
ｍバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路。
ｍバイト幅のデータ単位で処理するスクランブル回路を、
ｍバイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路。
上記のＰＩパリティ生成回路を、
１０バイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路。
上記のＰＯパリティ生成基本部を、
１６バイトのレジスタと、素子遅延だけで演算終了するロジック回路とで構成することを特徴とする請求項２に記載のエンコードデータ符号回路。