JPH0267825A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH0267825A JPH0267825A JP63218262A JP21826288A JPH0267825A JP H0267825 A JPH0267825 A JP H0267825A JP 63218262 A JP63218262 A JP 63218262A JP 21826288 A JP21826288 A JP 21826288A JP H0267825 A JPH0267825 A JP H0267825A
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- 208000011580 syndromic disease Diseases 0.000 claims description 9
- 239000000872 buffer Substances 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 6
- 125000004122 cyclic group Chemical group 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 239000011203 carbon fibre reinforced carbon Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＲＳ（リードソロモン）符号の誤り訂正及
びＣＲＣ（サイクリックリダンダンシ符号）の誤り検出
により記録体のデータの誤りを訂正する回路に関し、特
にＣＲＣ計算を高速化した誤り訂正回路に関する。
びＣＲＣ（サイクリックリダンダンシ符号）の誤り検出
により記録体のデータの誤りを訂正する回路に関し、特
にＣＲＣ計算を高速化した誤り訂正回路に関する。
［従来の技術］
一般に、Ｄ Ａ Ｃ（ディジタルオーディオディスク）
、ＤＡＴ（ディジタルオーディオチーブ）、光ディスク
等においては、データの誤りを訂正するために、情報饋
ビットを１シンボルとして扱い且つ冗長シンポル２ｔシ
ンボルに対しｔシンボル訂正可能な符号で、Ｉ−８とし
たＲＳ符号が用いられている。
、ＤＡＴ（ディジタルオーディオチーブ）、光ディスク
等においては、データの誤りを訂正するために、情報饋
ビットを１シンボルとして扱い且つ冗長シンポル２ｔシ
ンボルに対しｔシンボル訂正可能な符号で、Ｉ−８とし
たＲＳ符号が用いられている。
このうち、光ディスクにおいては、他の記録装置が２〜
３シンボル訂正のＲＳ符号を用いるのに対し、訂正能力
の大きい８シンボル訂正のＲＳ符号を用いている。８シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたＲＳ符号の復号法に関する一検
討」、吉田他、第９回情報理論とその応用シンポジウム
、第１６７〜１７０頁（１９８６）に示されたガロア体
演算回路を構成し、ユークリッドアルゴリズム又はバー
レンカンプアルゴリズム等の繰返し演算を実行すればよ
い。
３シンボル訂正のＲＳ符号を用いるのに対し、訂正能力
の大きい８シンボル訂正のＲＳ符号を用いている。８シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたＲＳ符号の復号法に関する一検
討」、吉田他、第９回情報理論とその応用シンポジウム
、第１６７〜１７０頁（１９８６）に示されたガロア体
演算回路を構成し、ユークリッドアルゴリズム又はバー
レンカンプアルゴリズム等の繰返し演算を実行すればよ
い。
第３図は、例えば「光ディスク用誤り訂正装置の一検討
」、吉田他、昭６１信総全大、６−５３ （１９８７）
の論文に示された従来の誤り訂正回路のブロック図であ
り、特に大きい符号長に対応するため、受信データから
ＲＳ符号のシンドローム計算するシーケンス回路と並列
構成し、同一回路を用いて誤り位置を求める場合を示し
ている。
」、吉田他、昭６１信総全大、６−５３ （１９８７）
の論文に示された従来の誤り訂正回路のブロック図であ
り、特に大きい符号長に対応するため、受信データから
ＲＳ符号のシンドローム計算するシーケンス回路と並列
構成し、同一回路を用いて誤り位置を求める場合を示し
ている。
図において、（１）はＲ，Ｓ符号（外符号）及びＣＲＣ
（内符号）を含む交錯した複数のデータ系列を格納する
バッファメモリである。
（内符号）を含む交錯した複数のデータ系列を格納する
バッファメモリである。
（２）はバッファメモリ（１）内のデータの交錯を解く
インタフェイス、（３）は各Ｒ８符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値（パターン）を求めてバッファメモリ（１）内のデー
タを訂正するガロア体演算回路、（４）は各データから
ＲＳ符号のシンドロームを計算すると共に四則演算結果
がらチェンサーチを並列演算するシーケンス回路であり
、これらはデータバスを介して連結されている。
インタフェイス、（３）は各Ｒ８符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値（パターン）を求めてバッファメモリ（１）内のデー
タを訂正するガロア体演算回路、（４）は各データから
ＲＳ符号のシンドロームを計算すると共に四則演算結果
がらチェンサーチを並列演算するシーケンス回路であり
、これらはデータバスを介して連結されている。
（５）はインタフェイス（２）、ガロア体演算回路（３
）及びシーケンス回路（４）を制御する制御回路であり
、制御回路（５）には、シーケンス回路（４）とは別チ
ップのＣＲＣ符号化シーケンス回路〈後述する）が接続
されている。
）及びシーケンス回路（４）を制御する制御回路であり
、制御回路（５）には、シーケンス回路（４）とは別チ
ップのＣＲＣ符号化シーケンス回路〈後述する）が接続
されている。
データ系列において、ＣＲＣを内符号とし且つＲＳ符号
を外符号とした構成は、誤り検出能力が高＜、ＲＳ符号
において消失訂正を行なっても誤訂正の確率が小さいと
いう特長を有している。又、これらの符号をインクリー
ブ（交錯）して用いることにより、バースト誤りに対し
ても強い構成となる。尚、ＣＲＣは誤り検出を目的とし
た巡回符号の一種であるが、ＲＳ符号もＣＲＣと同様に
誤り検出に用いることができる。
を外符号とした構成は、誤り検出能力が高＜、ＲＳ符号
において消失訂正を行なっても誤訂正の確率が小さいと
いう特長を有している。又、これらの符号をインクリー
ブ（交錯）して用いることにより、バースト誤りに対し
ても強い構成となる。尚、ＣＲＣは誤り検出を目的とし
た巡回符号の一種であるが、ＲＳ符号もＣＲＣと同様に
誤り検出に用いることができる。
ところで、５．２５インチの追記型光ディスクにおいて
も、Ｒ８符号が用いられて標準化されており（例えば、
１５０／ＴＣ９７／５Ｃ２３，Ｐｒｏｐｏｓａｌ ｆｏ
ｒ ｌ５ＯｆｉｒｓｔｌｓＯＤＰ９１７１／４．Ｊｕｌ
ｙ、１９８７）、第４図は５１２バイト／セクタの標準
フォーマット例を示す。
も、Ｒ８符号が用いられて標準化されており（例えば、
１５０／ＴＣ９７／５Ｃ２３，Ｐｒｏｐｏｓａｌ ｆｏ
ｒ ｌ５ＯｆｉｒｓｔｌｓＯＤＰ９１７１／４．Ｊｕｌ
ｙ、１９８７）、第４図は５１２バイト／セクタの標準
フォーマット例を示す。
ここで用いられるＲＳ符号は、原始多項式ｐ（Ｘ ）が
、 ｐ（Ｘ）＝Ｘ８＋Ｘ５＋Ｘ”＋ｘ２＋１ ・・
・■で表わされ、生成多項式Ｇ（Ｘ）が、 で表わされる。但し、α＋＝（β１）１１８であり、β
は原始多項式ｐ（Ｘ ）の元である。又、ＣＲＣについ
ては、原始多項式がｐ（Ｘ）と同様であり、生成多項式
ｇ（Ｘ ）が、 ＝Ｘ’＋ａ”Ｘ３＋ａ２２８Ｘ２＋ｃｚ”’Ｘ＋ａ４ｏ
、−１■で表わされる。第４図のフォーマットにおいて
、＃０〜＃４の各ＲＳ符号の情報シンボルの最後には、
ＲＳ符号訂正用のＲＳチエツクシンボルが設けられてい
る。
、 ｐ（Ｘ）＝Ｘ８＋Ｘ５＋Ｘ”＋ｘ２＋１ ・・
・■で表わされ、生成多項式Ｇ（Ｘ）が、 で表わされる。但し、α＋＝（β１）１１８であり、β
は原始多項式ｐ（Ｘ ）の元である。又、ＣＲＣについ
ては、原始多項式がｐ（Ｘ）と同様であり、生成多項式
ｇ（Ｘ ）が、 ＝Ｘ’＋ａ”Ｘ３＋ａ２２８Ｘ２＋ｃｚ”’Ｘ＋ａ４ｏ
、−１■で表わされる。第４図のフォーマットにおいて
、＃０〜＃４の各ＲＳ符号の情報シンボルの最後には、
ＲＳ符号訂正用のＲＳチエツクシンボルが設けられてい
る。
次に、ＣＲＣ符号化シーケンス回路でのＣＲＣチエツク
シンボルの生成動作について説明する。
シンボルの生成動作について説明する。
まず、データから以下の０式で表わされるＩ（Ｘ）を求
める。
める。
但し、Ｌは交錯数、ｎは符号長、ｄはＲＳ符号の最小距
離、１・ は情報シンボルであり、１≧Ｌ−４Ｊ、に ならば、＋ ｊ、 ｏ＝Ｑである。
離、１・ は情報シンボルであり、１≧Ｌ−４Ｊ、に ならば、＋ ｊ、 ｏ＝Ｑである。
５１２バイト／セクタでは、Ｌ＝５、ｎ＝１２．２、ｄ
＝ １７であり、このｒ（ｘ）に対するＣＲＣチェック
シンポルを求める。ここで、Ｉ（Ｘ）に対するＣ（Ｘ）
は、Ｃ（Ｘ） −Ｉ （Ｘ） Ｘ’＋Ｒｅ［Ｉ （Ｘ）
Ｘ’／ｇ＜Ｘ）］＝ Ｉ （Ｘ）’ ＋ａ３Ｘ３＋ａ
２ Ｘ２＋ａｌ Ｘ ＋ａ（１−■となる。但し、Ｒｅ
［Ａ／Ｂ］はＡ／Ｂの剰余多項式、ａｋ（ｋ＝Ｏ〜３）
はＣＲＣチエツクシンボルである。
＝ １７であり、このｒ（ｘ）に対するＣＲＣチェック
シンポルを求める。ここで、Ｉ（Ｘ）に対するＣ（Ｘ）
は、Ｃ（Ｘ） −Ｉ （Ｘ） Ｘ’＋Ｒｅ［Ｉ （Ｘ）
Ｘ’／ｇ＜Ｘ）］＝ Ｉ （Ｘ）’ ＋ａ３Ｘ３＋ａ
２ Ｘ２＋ａｌ Ｘ ＋ａ（１−■となる。但し、Ｒｅ
［Ａ／Ｂ］はＡ／Ｂの剰余多項式、ａｋ（ｋ＝Ｏ〜３）
はＣＲＣチエツクシンボルである。
■式のチエツクシンボルａｋは、Ｉ（Ｘ）が得られれば
簡単な回路構成により求めることができる。
簡単な回路構成により求めることができる。
第５図はこのようなＣＲＣ符号化シーケンス回路を示す
構成図であり、（６）はＩ（Ｘ）の入力端子、（７）は
ＣＲＣチエツクシンボルａ０〜ａ、の出力端子、（８）
は制御回路（５）に接続される制御信号入力端子、（９
）〜（１２）は直列接続された各８ビツト構成のレジス
タ、（１３）〜（１６）は各レジスタ（９）〜（１２）
の出力端子側に挿入された論理加算回路、（１７）〜〈
２０）は各レジスタ（９）〜（１２）の入力端子側に接
続されたα闘（０式より、Ｍ ＝ ４０．１１７．２２
Ｂ、９７）借用の乗算回路、〈２１）は論理加算回路（
１６）の出力と制御信号との論理積を各乗算回路（１７
）〜（２０）に入力するゲートである。
構成図であり、（６）はＩ（Ｘ）の入力端子、（７）は
ＣＲＣチエツクシンボルａ０〜ａ、の出力端子、（８）
は制御回路（５）に接続される制御信号入力端子、（９
）〜（１２）は直列接続された各８ビツト構成のレジス
タ、（１３）〜（１６）は各レジスタ（９）〜（１２）
の出力端子側に挿入された論理加算回路、（１７）〜〈
２０）は各レジスタ（９）〜（１２）の入力端子側に接
続されたα闘（０式より、Ｍ ＝ ４０．１１７．２２
Ｂ、９７）借用の乗算回路、〈２１）は論理加算回路（
１６）の出力と制御信号との論理積を各乗算回路（１７
）〜（２０）に入力するゲートである。
次に、第５図のＣＲＣ符号化シーゲンス回路の動作につ
いて説明する。
いて説明する。
制御信号入力端子（８）からレジスタ（９）〜（１２）
にリセット信号を印加して各レジスタの内容をクリアし
、入力端子（６）からＩ（Ｘ）を高次から入力すると、
Ｉ（Ｘ）のシンボルは、論理加算回路（１６）でレジス
タ（１２）の出力と論理加算され、更にゲー）−（２１
）を介して乗算回路（１７）〜（２０）に入力される。
にリセット信号を印加して各レジスタの内容をクリアし
、入力端子（６）からＩ（Ｘ）を高次から入力すると、
Ｉ（Ｘ）のシンボルは、論理加算回路（１６）でレジス
タ（１２）の出力と論理加算され、更にゲー）−（２１
）を介して乗算回路（１７）〜（２０）に入力される。
従って、乗算回路（１７）でα４°倍されたデータは制
御信号入力端子（８）から入力されるタイミング信号に
よりレジスタ（９）にラッチされ、又、乗算回路１８で
α１１７倍されたデータは、論理加算回路（１３）でレ
ジスタ（９）の出力と論理加算され、その加算結果が、
制御信号入力端子（８）から入力されるタイミング信号
によりレジスタ（１０）にラッチされる。
御信号入力端子（８）から入力されるタイミング信号に
よりレジスタ（９）にラッチされ、又、乗算回路１８で
α１１７倍されたデータは、論理加算回路（１３）でレ
ジスタ（９）の出力と論理加算され、その加算結果が、
制御信号入力端子（８）から入力されるタイミング信号
によりレジスタ（１０）にラッチされる。
以下、乗算回路け９）及び（２０）の出力データも同様
の処理がなされる。
の処理がなされる。
こうしてデータＩ（Ｘ）を全て入力した時点で、レジス
タ（９）には■式のａＯのデータが、レジスタ（１０）
にはａｌのデータが、レジスタ（１１）にはＲ２のデー
タが、レジスタ（１２）にはＲＳのデータがラッチされ
る９次に、ゲート（２１）をオフした後、これらデータ
をレジスタ〈９）〜（１２）に順にシフトし、出力端子
（７）からＣＲＣチエツクシンボルａ０〜ａ、として出
力する。
タ（９）には■式のａＯのデータが、レジスタ（１０）
にはａｌのデータが、レジスタ（１１）にはＲ２のデー
タが、レジスタ（１２）にはＲＳのデータがラッチされ
る９次に、ゲート（２１）をオフした後、これらデータ
をレジスタ〈９）〜（１２）に順にシフトし、出力端子
（７）からＣＲＣチエツクシンボルａ０〜ａ、として出
力する。
このＣＲＣチエツクシンボルａ０〜ａ、を、第４図に示
すフォーマットの各チエツクシンボル書込みエリアに対
し、符号化の場合は、 ａ３→１ ａ２″’ ２ ＋ Ｏ ８１°１コ、Ｏ ａＯ°１４＋＋１ のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
すフォーマットの各チエツクシンボル書込みエリアに対
し、符号化の場合は、 ａ３→１ ａ２″’ ２ ＋ Ｏ ８１°１コ、Ｏ ａＯ°１４＋＋１ のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
復号動作は、受信語（誤りを含むデータ）＃０〜＃４に
ついて、以下の手順１）〜４）に従って順次Ｒ８符号が
訂正される。
ついて、以下の手順１）〜４）に従って順次Ｒ８符号が
訂正される。
１）受信語からＲＳ符号のシンドロームを求める。
２）シンドロームから誤り位置多項式及び誤り数値多項
式を求める。
式を求める。
３）誤り位置多項式からチェンサーチにより誤り位置を
求める。
求める。
４）誤り位置、誤り位置多項式及び誤り数値多項式から
誤り数値を求め訂正を行なう。
誤り数値を求め訂正を行なう。
以上の手順のうち、２）及び４）はガロア体演算回路（
３）、１）及び３）はシーケンス回路（４）により、そ
れぞれ分担実行される。
３）、１）及び３）はシーケンス回路（４）により、そ
れぞれ分担実行される。
こうして訂正されたデータは、バッファメモリ（１）に
貯えられる。そして、全ての符号語（符号化されたデー
タ）をＲ８符号で訂正した後、第５図のＣＲＣ符号化シ
ーケンス回路を用いＣＲＣチエツクシンボルを求め、更
に論理加算によりＣＲＣの計算を行なっている。
貯えられる。そして、全ての符号語（符号化されたデー
タ）をＲ８符号で訂正した後、第５図のＣＲＣ符号化シ
ーケンス回路を用いＣＲＣチエツクシンボルを求め、更
に論理加算によりＣＲＣの計算を行なっている。
［発明が解決しようとする課題］
以上のように従来の誤り訂正回路は、Ｉ（Ｘ）が得られ
ればＣＲＣチエツクシンボルａｋを容易に求めることが
できるが、交錯した情報シンボルを論理加算しなければ
ならないうえ、Ｉ（Ｘ）の０次ではＣＲＣチエツクシン
ボル部分を０として計算しなければならず、又、復号時
においては交錯した全ての符号語を訂正した後でないと
、ＣＲＣの計算を開始できないという問題点があった。
ればＣＲＣチエツクシンボルａｋを容易に求めることが
できるが、交錯した情報シンボルを論理加算しなければ
ならないうえ、Ｉ（Ｘ）の０次ではＣＲＣチエツクシン
ボル部分を０として計算しなければならず、又、復号時
においては交錯した全ての符号語を訂正した後でないと
、ＣＲＣの計算を開始できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、Ｉ（Ｘ）を求めることなく高速にＣＲＣチエ
ツクシンボルを計算できる誤り訂正＠路を得ることを目
的とする。
たもので、Ｉ（Ｘ）を求めることなく高速にＣＲＣチエ
ツクシンボルを計算できる誤り訂正＠路を得ることを目
的とする。
［課題を解決するための手段］
この発明に係る誤り訂正回路は、Ｒ９符号シーケンス回
路及びＣＲＣ符号化シーケンス回路を並列回路としてシ
ーケンス回路を構成し、制御回路によりいずれか一方の
演算モードを選択するように構成したものである。
路及びＣＲＣ符号化シーケンス回路を並列回路としてシ
ーケンス回路を構成し、制御回路によりいずれか一方の
演算モードを選択するように構成したものである。
［作用］
この発明においては、ＣＲＣが線形符号であることを利
用して、ガロア体演算回路の演算動作と並行してＣＲＣ
符号化シーケンス回路で各符号語のＣＲＣチエツクシン
ボルを求め、これをガロア体演算回路で論理加算して逐
次ＣＲＣを求める。
用して、ガロア体演算回路の演算動作と並行してＣＲＣ
符号化シーケンス回路で各符号語のＣＲＣチエツクシン
ボルを求め、これをガロア体演算回路で論理加算して逐
次ＣＲＣを求める。
そして、各ＲＳ符号の情報部分のＣＲＣを計算し、各符
号において得られたＣＲＣチエツクシンボルと各ＲＳ符
号のＣＲＣチエツクシンボルを論理加算したデータから
生成されるＣＲＣチエツクシンボルとを論理加算して得
られるデータ系列を、各ＲＳ符号の情報シンボル部分の
最後に配置されたＣＲＣチエツクシンボルと比較して誤
りを検出する。
号において得られたＣＲＣチエツクシンボルと各ＲＳ符
号のＣＲＣチエツクシンボルを論理加算したデータから
生成されるＣＲＣチエツクシンボルとを論理加算して得
られるデータ系列を、各ＲＳ符号の情報シンボル部分の
最後に配置されたＣＲＣチエツクシンボルと比較して誤
りを検出する。
［実施例コ
第１図はこの発明の一実施例を示すブロック図であり、
（１）〜（３）及び（５）は前述と同様のものである。
（１）〜（３）及び（５）は前述と同様のものである。
（４＾）はこの発明の要部をなすシーケンス回路であり
、第５図と同構成のＣＲＣ符号１ヒシーケンス回路（２
２）と、ＲＳ符号のシンドローム計算及びチェンサーチ
を行なうＲ８符号シーケンス回路（２３）との並列回路
から構成されている。ＣＲＣ符号化シーケンス回路（２
２）、ＲＳ符号シーケンス回路（２３）の各出力端子側
には、バス出力制（卸ゲート（２６）、〈２７）が挿入
されている。 （２４）は制御回路（５）からシーケン
ス回路（４＾）に入力される制御信号、（２５）はシー
ケンス回路（４＾）とインタフェイス（２）及びガロア
体演算回路（３）とを連接するデータバスである。
、第５図と同構成のＣＲＣ符号１ヒシーケンス回路（２
２）と、ＲＳ符号のシンドローム計算及びチェンサーチ
を行なうＲ８符号シーケンス回路（２３）との並列回路
から構成されている。ＣＲＣ符号化シーケンス回路（２
２）、ＲＳ符号シーケンス回路（２３）の各出力端子側
には、バス出力制（卸ゲート（２６）、〈２７）が挿入
されている。 （２４）は制御回路（５）からシーケン
ス回路（４＾）に入力される制御信号、（２５）はシー
ケンス回路（４＾）とインタフェイス（２）及びガロア
体演算回路（３）とを連接するデータバスである。
次に、第２図のフローチャート図を参照しながら、第１
図に示したこの発明の一実施例の動作について説明する
。尚、ここでは、第４図の標準フォーマットを用いた光
ディスクを例にとって説明する。
図に示したこの発明の一実施例の動作について説明する
。尚、ここでは、第４図の標準フォーマットを用いた光
ディスクを例にとって説明する。
第２図において、Ｓ０１、Ｓ１１、Ｓ２１、Ｓ３１及び
Ｓ４１は前述の手順１）、Ｓ０２、Ｓ１２、Ｓ２２、Ｓ
３２及びＳ４２は手順２）、ＳＯ３、Ｓ１３、Ｓ２３、
Ｓ３３及びＳ４３は手順３）、ＳＯ４、Ｓ１４、Ｓ２４
、Ｓ３４及びＳ４４は手順４）に相当し、又、ＳＯ５、
Ｓ１５、Ｓ２５、Ｓ３５及びＳ４５はＣＲＣ計算ステッ
プ、ＳＯ６，Ｓ１６、Ｓ２６、Ｓ３６及びＳ４６はＣＲ
Ｃチエツクシンボル記憶ステップ、Ｓ５０は論理加算ス
テップ、Ｓ６０は比較ステップであり、途中の繰り返し
ステップＳ３２〜Ｓ４３は図示しない。
Ｓ４１は前述の手順１）、Ｓ０２、Ｓ１２、Ｓ２２、Ｓ
３２及びＳ４２は手順２）、ＳＯ３、Ｓ１３、Ｓ２３、
Ｓ３３及びＳ４３は手順３）、ＳＯ４、Ｓ１４、Ｓ２４
、Ｓ３４及びＳ４４は手順４）に相当し、又、ＳＯ５、
Ｓ１５、Ｓ２５、Ｓ３５及びＳ４５はＣＲＣ計算ステッ
プ、ＳＯ６，Ｓ１６、Ｓ２６、Ｓ３６及びＳ４６はＣＲ
Ｃチエツクシンボル記憶ステップ、Ｓ５０は論理加算ス
テップ、Ｓ６０は比較ステップであり、途中の繰り返し
ステップＳ３２〜Ｓ４３は図示しない。
尚、シーケンス回路（４＾）内において、最初は、制御
信号（２４）によりＲＳ符号シーケンス回路（２３）が
動作するようにモード選択されている。
信号（２４）によりＲＳ符号シーケンス回路（２３）が
動作するようにモード選択されている。
ＲＳ符号シーケンス回路（２３）は、ステップＳｏｌ〜
ＳＯ４により受信語＃０の訂正が終了した後、受信語＃
１のＲＳ符号のシンドロームを求め（Ｓ １１）、バス
出力制御ゲート（２７）を介してガロア体演算回路（３
）に転送する。
ＳＯ４により受信語＃０の訂正が終了した後、受信語＃
１のＲＳ符号のシンドロームを求め（Ｓ １１）、バス
出力制御ゲート（２７）を介してガロア体演算回路（３
）に転送する。
ガロア体演算回路（３）は、シンドロームデータから受
信語＃１の誤り位置多項式及び誤り数値多項式を求め（
Ｓ１２）、訂正動作を続ける。
信語＃１の誤り位置多項式及び誤り数値多項式を求め（
Ｓ１２）、訂正動作を続ける。
この間に、シーケンス回路（４＾）では、制御信号（２
４）によりＣＲＣ符号化シーケンス回路（２２）が動作
するようにモード選択され、既に訂正された受信語＃０
の情報データが、第４図に示す情報シンボル’Ｏ，ｎ−
ｄ ”０．ｎ−ｄ−１、・・・、’ｏ ｏの順に、バッ
ファメモリ（１）からインターフェイス（２）及びデー
タバス（２５）を介して、ＣＲＣ符号化シーケンス回路
（２２）に入力される。ＣＲＣ符号化シーケンス回路（
２２）は、前述と同様に受信語＃０のＣＲＣチエツクシ
ンボルａｋｅ求める＜５Ｏ５） 、このとき、入力端子
（６）（第５図参照）には、Ｉ（Ｘ）の代わりに１つの
受信語データが入力される。
４）によりＣＲＣ符号化シーケンス回路（２２）が動作
するようにモード選択され、既に訂正された受信語＃０
の情報データが、第４図に示す情報シンボル’Ｏ，ｎ−
ｄ ”０．ｎ−ｄ−１、・・・、’ｏ ｏの順に、バッ
ファメモリ（１）からインターフェイス（２）及びデー
タバス（２５）を介して、ＣＲＣ符号化シーケンス回路
（２２）に入力される。ＣＲＣ符号化シーケンス回路（
２２）は、前述と同様に受信語＃０のＣＲＣチエツクシ
ンボルａｋｅ求める＜５Ｏ５） 、このとき、入力端子
（６）（第５図参照）には、Ｉ（Ｘ）の代わりに１つの
受信語データが入力される。
ステップＳＯ５及びＳ１２が終了した時点で、受信語＃
０のＣＦＲＣチエツクシンボルデータは、ＣＲＣ符号化
シーケンス回路（２２）からバス出力制御ゲー）−（２
６）及びデータバス（２５）を介してガロア体演算回路
（３）に転送され、後のステップＳ１５により受信語＃
１のＣＲＣチエツクシンボルデータが求まるまで記憶さ
れる（ＳＯ６）。
０のＣＦＲＣチエツクシンボルデータは、ＣＲＣ符号化
シーケンス回路（２２）からバス出力制御ゲー）−（２
６）及びデータバス（２５）を介してガロア体演算回路
（３）に転送され、後のステップＳ１５により受信語＃
１のＣＲＣチエツクシンボルデータが求まるまで記憶さ
れる（ＳＯ６）。
次に、シーケンス回路（４＾）は、制御信号（２４）に
よりＲＳ符号シーケンス回路＜２３）が動作するように
モード遷択され、ガロア体演算回路（３）からの各多項
式データに基づいて、チェンサーチ演算により受信語＃
１の誤り位置を求める（Ｓ１３）。
よりＲＳ符号シーケンス回路＜２３）が動作するように
モード遷択され、ガロア体演算回路（３）からの各多項
式データに基づいて、チェンサーチ演算により受信語＃
１の誤り位置を求める（Ｓ１３）。
そして、受信語＃１の誤り位置がすべて求まった時点で
、ガロア体演算回路（３）により誤り数値を求め、受信
語＃１を訂正する（Ｓ１４）。
、ガロア体演算回路（３）により誤り数値を求め、受信
語＃１を訂正する（Ｓ１４）。
以下、同様にして、ステップＳｏｌ〜３４６により、第
４図のフォーマットのセクタ内のすべての受信語＃０〜
＃４についての処理操作を行なう。
４図のフォーマットのセクタ内のすべての受信語＃０〜
＃４についての処理操作を行なう。
このとき、フォーマット（１１，。〜１．。）上のＣＲ
Ｃチエツクシンボル（ａｓ〜ａｏ）も情報データとして
入ってしまうがとりあえずそのままにしておく。
Ｃチエツクシンボル（ａｓ〜ａｏ）も情報データとして
入ってしまうがとりあえずそのままにしておく。
又、ステップＳ１５、Ｓ２５、Ｓ３５及びＳ４５で得ら
れる受信語＃１以降のＣＲＣチエツクシンボルデータは
、ステップＳ１６、Ｓ２６、Ｓ３６及びＳ４６により、
受信語＃０のＣＲＣチエツクシンボルデータに順次論理
加算され、ガロア体演算回路（３）内に記憶される。
れる受信語＃１以降のＣＲＣチエツクシンボルデータは
、ステップＳ１６、Ｓ２６、Ｓ３６及びＳ４６により、
受信語＃０のＣＲＣチエツクシンボルデータに順次論理
加算され、ガロア体演算回路（３）内に記憶される。
＆後に、情報シンボルデータ部分に書込まれていたＣＲ
Ｃチエツクシンボルをガロア体演算回路（３）で論理加
算し、これを情報データとしたＣＲＣチエツクシンボル
を求め、これを受信語＃０〜＃４のＣＲＣチエツクシン
ボルデータを論理加算したデータに更に論理加算する（
Ｓ５０）。
Ｃチエツクシンボルをガロア体演算回路（３）で論理加
算し、これを情報データとしたＣＲＣチエツクシンボル
を求め、これを受信語＃０〜＃４のＣＲＣチエツクシン
ボルデータを論理加算したデータに更に論理加算する（
Ｓ５０）。
そして、得られたＣＲＣチエツクコードデータが、バッ
ファメモリ（１）内のフォーマット上に書込まれたＣＲ
Ｃチエツクコードと一致するかどうかを比較しく５６０
）、ＲＳ符号による訂正語の誤りを検出する。
ファメモリ（１）内のフォーマット上に書込まれたＣＲ
Ｃチエツクコードと一致するかどうかを比較しく５６０
）、ＲＳ符号による訂正語の誤りを検出する。
尚、上記実施例では復号時のＣＲＣを求める操作につい
て説明したが、符号化時のＣＲＣのチエツクシンボルを
求める場合にも同様に適用できることは言うまでもない
。
て説明したが、符号化時のＣＲＣのチエツクシンボルを
求める場合にも同様に適用できることは言うまでもない
。
［発明の効果］
以上述べたようにこの発明によれば、シーケンス回路を
ＲＳ符号シーケンス回路及びＣＲＣ符号符号化シーメン
ス回路列回路で構成し、演算モードにより何れか一方が
動作するように構成したので、ＣＲＣ計算に必要な最小
限の回路を追加するだけで、Ｉ（Ｘ）を求めることなく
ＣＲＣによる誤り検出が可能になり、又、ＲＳ符号の復
号と並列してＣＲＣの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路が
得られるという効果を奏する。
ＲＳ符号シーケンス回路及びＣＲＣ符号符号化シーメン
ス回路列回路で構成し、演算モードにより何れか一方が
動作するように構成したので、ＣＲＣ計算に必要な最小
限の回路を追加するだけで、Ｉ（Ｘ）を求めることなく
ＣＲＣによる誤り検出が可能になり、又、ＲＳ符号の復
号と並列してＣＲＣの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路が
得られるという効果を奏する。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の動（ヤを説明するためのフローチャート図、
第３図は従来の誤り訂正回路を示すブロック図、第４図
は光ディスクの５１２バイト／セクタのデータの標準フ
ォーマットを示す説明図、第５図は一最的なＣＲＣ符号
化シーケンス回路を示す構成図である。 （１）・・・バッファメモリ （２）・・・インタフェ
イス（３）・・・ガロア体演算回路 （４＾）・・・シーケンス回路 （５）・・・制御回路
（２２）・・・ＣＲＣ符号化シーケンス回路（２３）・
・・ＲＳ符号シーケンス回路〈２４〉・・・制御信号 尚、図中、同一符号は同−又は相当部分を示す。 第２図（井の１） 第 ２図（その２） 手続補正書 平成１ 年
は第１図の動（ヤを説明するためのフローチャート図、
第３図は従来の誤り訂正回路を示すブロック図、第４図
は光ディスクの５１２バイト／セクタのデータの標準フ
ォーマットを示す説明図、第５図は一最的なＣＲＣ符号
化シーケンス回路を示す構成図である。 （１）・・・バッファメモリ （２）・・・インタフェ
イス（３）・・・ガロア体演算回路 （４＾）・・・シーケンス回路 （５）・・・制御回路
（２２）・・・ＣＲＣ符号化シーケンス回路（２３）・
・・ＲＳ符号シーケンス回路〈２４〉・・・制御信号 尚、図中、同一符号は同−又は相当部分を示す。 第２図（井の１） 第 ２図（その２） 手続補正書 平成１ 年
Claims (1)
- 【特許請求の範囲】 データの誤りを訂正するＲＳ符号を外符号とし且つ前記
データの誤りを検出するＣＲＣを内符号とする符号系列
を複数個交錯したデータ系列を貯えるバッファメモリと
、 前記データ系列の交錯を解くインタフェイスと、前記Ｒ
Ｓ符号のシンドロームからガロア体上の四則演算を行な
うと共に、誤り位置から誤り数値を求めて訂正するガロ
ア体演算回路と、 前記データから前記シンドロームを計算すると共に、前
記四則演算の結果からチェンサーチにより誤り位置を求
めるＲＳ符号シーケンス回路と、前記ＣＲＣの符号化計
算を行なうＣＲＣ符号化シーケンス回路と、 前記インタフェイス、前記ガロア体演算回路、前記ＲＳ
符号シーケンス回路及び前記ＣＲＣ符号化シーケンス回
路を制御する制御回路と、 を備えた誤り訂正回路において、 前記ＲＳ符号シーケンス回路及び前記ＣＲＣ符号化シー
ケンス回路を並列回路としたシーケンス回路を構成する
と共に、 前記制御回路からの制御信号により前記ＲＳ符号シーケ
ンス回路及び前記ＣＲＣ符号化シーケンス回路のうちの
一方を選択的に動作させるようにしたことを特徴とする
誤り訂正回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
| KR1019890012461A KR930001071B1 (ko) | 1988-09-02 | 1989-08-31 | 에러 정정회로 |
| EP89308902A EP0357461B1 (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
| CN89106740A CN1012400B (zh) | 1988-09-02 | 1989-09-01 | 错误校正电路 |
| DE68924944T DE68924944T2 (de) | 1988-09-02 | 1989-09-01 | Fehlerkorrekturschaltung. |
| US07/401,968 US5068857A (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
| CA000610262A CA1322056C (en) | 1988-09-02 | 1989-09-05 | Error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267825A true JPH0267825A (ja) | 1990-03-07 |
| JP2695195B2 JP2695195B2 (ja) | 1997-12-24 |
Family
ID=16717116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218262A Expired - Fee Related JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5068857A (ja) |
| EP (1) | EP0357461B1 (ja) |
| JP (1) | JP2695195B2 (ja) |
| KR (1) | KR930001071B1 (ja) |
| CN (1) | CN1012400B (ja) |
| CA (1) | CA1322056C (ja) |
| DE (1) | DE68924944T2 (ja) |
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