JPH0267825A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPH0267825A JPH0267825A JP63218262A JP21826288A JPH0267825A JP H0267825 A JPH0267825 A JP H0267825A JP 63218262 A JP63218262 A JP 63218262A JP 21826288 A JP21826288 A JP 21826288A JP H0267825 A JPH0267825 A JP H0267825A
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- 208000011580 syndromic disease Diseases 0.000 claims description 9
- 239000000872 buffer Substances 0.000 claims description 8
- 238000001514 detection method Methods 0.000 abstract description 6
- 125000004122 cyclic group Chemical group 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000003287 optical effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 239000011203 carbon fibre reinforced carbon Substances 0.000 description 1
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- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
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- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、RS(リードソロモン)符号の誤り訂正及
びCRC(サイクリックリダンダンシ符号)の誤り検出
により記録体のデータの誤りを訂正する回路に関し、特
にCRC計算を高速化した誤り訂正回路に関する。
びCRC(サイクリックリダンダンシ符号)の誤り検出
により記録体のデータの誤りを訂正する回路に関し、特
にCRC計算を高速化した誤り訂正回路に関する。
[従来の技術]
一般に、D A C(ディジタルオーディオディスク)
、DAT(ディジタルオーディオチーブ)、光ディスク
等においては、データの誤りを訂正するために、情報饋
ビットを1シンボルとして扱い且つ冗長シンポル2tシ
ンボルに対しtシンボル訂正可能な符号で、I−8とし
たRS符号が用いられている。
、DAT(ディジタルオーディオチーブ)、光ディスク
等においては、データの誤りを訂正するために、情報饋
ビットを1シンボルとして扱い且つ冗長シンポル2tシ
ンボルに対しtシンボル訂正可能な符号で、I−8とし
たRS符号が用いられている。
このうち、光ディスクにおいては、他の記録装置が2〜
3シンボル訂正のRS符号を用いるのに対し、訂正能力
の大きい8シンボル訂正のRS符号を用いている。8シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたRS符号の復号法に関する一検
討」、吉田他、第9回情報理論とその応用シンポジウム
、第167〜170頁(1986)に示されたガロア体
演算回路を構成し、ユークリッドアルゴリズム又はバー
レンカンプアルゴリズム等の繰返し演算を実行すればよ
い。
3シンボル訂正のRS符号を用いるのに対し、訂正能力
の大きい8シンボル訂正のRS符号を用いている。8シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたRS符号の復号法に関する一検
討」、吉田他、第9回情報理論とその応用シンポジウム
、第167〜170頁(1986)に示されたガロア体
演算回路を構成し、ユークリッドアルゴリズム又はバー
レンカンプアルゴリズム等の繰返し演算を実行すればよ
い。
第3図は、例えば「光ディスク用誤り訂正装置の一検討
」、吉田他、昭61信総全大、6−53 (1987)
の論文に示された従来の誤り訂正回路のブロック図であ
り、特に大きい符号長に対応するため、受信データから
RS符号のシンドローム計算するシーケンス回路と並列
構成し、同一回路を用いて誤り位置を求める場合を示し
ている。
」、吉田他、昭61信総全大、6−53 (1987)
の論文に示された従来の誤り訂正回路のブロック図であ
り、特に大きい符号長に対応するため、受信データから
RS符号のシンドローム計算するシーケンス回路と並列
構成し、同一回路を用いて誤り位置を求める場合を示し
ている。
図において、(1)はR,S符号(外符号)及びCRC
(内符号)を含む交錯した複数のデータ系列を格納する
バッファメモリである。
(内符号)を含む交錯した複数のデータ系列を格納する
バッファメモリである。
(2)はバッファメモリ(1)内のデータの交錯を解く
インタフェイス、(3)は各R8符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値(パターン)を求めてバッファメモリ(1)内のデー
タを訂正するガロア体演算回路、(4)は各データから
RS符号のシンドロームを計算すると共に四則演算結果
がらチェンサーチを並列演算するシーケンス回路であり
、これらはデータバスを介して連結されている。
インタフェイス、(3)は各R8符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値(パターン)を求めてバッファメモリ(1)内のデー
タを訂正するガロア体演算回路、(4)は各データから
RS符号のシンドロームを計算すると共に四則演算結果
がらチェンサーチを並列演算するシーケンス回路であり
、これらはデータバスを介して連結されている。
(5)はインタフェイス(2)、ガロア体演算回路(3
)及びシーケンス回路(4)を制御する制御回路であり
、制御回路(5)には、シーケンス回路(4)とは別チ
ップのCRC符号化シーケンス回路〈後述する)が接続
されている。
)及びシーケンス回路(4)を制御する制御回路であり
、制御回路(5)には、シーケンス回路(4)とは別チ
ップのCRC符号化シーケンス回路〈後述する)が接続
されている。
データ系列において、CRCを内符号とし且つRS符号
を外符号とした構成は、誤り検出能力が高<、RS符号
において消失訂正を行なっても誤訂正の確率が小さいと
いう特長を有している。又、これらの符号をインクリー
ブ(交錯)して用いることにより、バースト誤りに対し
ても強い構成となる。尚、CRCは誤り検出を目的とし
た巡回符号の一種であるが、RS符号もCRCと同様に
誤り検出に用いることができる。
を外符号とした構成は、誤り検出能力が高<、RS符号
において消失訂正を行なっても誤訂正の確率が小さいと
いう特長を有している。又、これらの符号をインクリー
ブ(交錯)して用いることにより、バースト誤りに対し
ても強い構成となる。尚、CRCは誤り検出を目的とし
た巡回符号の一種であるが、RS符号もCRCと同様に
誤り検出に用いることができる。
ところで、5.25インチの追記型光ディスクにおいて
も、R8符号が用いられて標準化されており(例えば、
150/TC97/5C23,Proposal fo
r l5OfirstlsODP9171/4.Jul
y、1987)、第4図は512バイト/セクタの標準
フォーマット例を示す。
も、R8符号が用いられて標準化されており(例えば、
150/TC97/5C23,Proposal fo
r l5OfirstlsODP9171/4.Jul
y、1987)、第4図は512バイト/セクタの標準
フォーマット例を示す。
ここで用いられるRS符号は、原始多項式p(X )が
、 p(X)=X8+X5+X”+x2+1 ・・
・■で表わされ、生成多項式G(X)が、 で表わされる。但し、α+=(β1)118であり、β
は原始多項式p(X )の元である。又、CRCについ
ては、原始多項式がp(X)と同様であり、生成多項式
g(X )が、 =X’+a”X3+a228X2+cz”’X+a4o
、−1■で表わされる。第4図のフォーマットにおいて
、#0〜#4の各RS符号の情報シンボルの最後には、
RS符号訂正用のRSチエツクシンボルが設けられてい
る。
、 p(X)=X8+X5+X”+x2+1 ・・
・■で表わされ、生成多項式G(X)が、 で表わされる。但し、α+=(β1)118であり、β
は原始多項式p(X )の元である。又、CRCについ
ては、原始多項式がp(X)と同様であり、生成多項式
g(X )が、 =X’+a”X3+a228X2+cz”’X+a4o
、−1■で表わされる。第4図のフォーマットにおいて
、#0〜#4の各RS符号の情報シンボルの最後には、
RS符号訂正用のRSチエツクシンボルが設けられてい
る。
次に、CRC符号化シーケンス回路でのCRCチエツク
シンボルの生成動作について説明する。
シンボルの生成動作について説明する。
まず、データから以下の0式で表わされるI(X)を求
める。
める。
但し、Lは交錯数、nは符号長、dはRS符号の最小距
離、1・ は情報シンボルであり、1≧L−4J、に ならば、+ j、 o=Qである。
離、1・ は情報シンボルであり、1≧L−4J、に ならば、+ j、 o=Qである。
512バイト/セクタでは、L=5、n=12.2、d
= 17であり、このr(x)に対するCRCチェック
シンポルを求める。ここで、I(X)に対するC(X)
は、C(X) −I (X) X’+Re[I (X)
X’/g<X)]= I (X)’ +a3X3+a
2 X2+al X +a(1−■となる。但し、Re
[A/B]はA/Bの剰余多項式、ak(k=O〜3)
はCRCチエツクシンボルである。
= 17であり、このr(x)に対するCRCチェック
シンポルを求める。ここで、I(X)に対するC(X)
は、C(X) −I (X) X’+Re[I (X)
X’/g<X)]= I (X)’ +a3X3+a
2 X2+al X +a(1−■となる。但し、Re
[A/B]はA/Bの剰余多項式、ak(k=O〜3)
はCRCチエツクシンボルである。
■式のチエツクシンボルakは、I(X)が得られれば
簡単な回路構成により求めることができる。
簡単な回路構成により求めることができる。
第5図はこのようなCRC符号化シーケンス回路を示す
構成図であり、(6)はI(X)の入力端子、(7)は
CRCチエツクシンボルa0〜a、の出力端子、(8)
は制御回路(5)に接続される制御信号入力端子、(9
)〜(12)は直列接続された各8ビツト構成のレジス
タ、(13)〜(16)は各レジスタ(9)〜(12)
の出力端子側に挿入された論理加算回路、(17)〜〈
20)は各レジスタ(9)〜(12)の入力端子側に接
続されたα闘(0式より、M = 40.117.22
B、97)借用の乗算回路、〈21)は論理加算回路(
16)の出力と制御信号との論理積を各乗算回路(17
)〜(20)に入力するゲートである。
構成図であり、(6)はI(X)の入力端子、(7)は
CRCチエツクシンボルa0〜a、の出力端子、(8)
は制御回路(5)に接続される制御信号入力端子、(9
)〜(12)は直列接続された各8ビツト構成のレジス
タ、(13)〜(16)は各レジスタ(9)〜(12)
の出力端子側に挿入された論理加算回路、(17)〜〈
20)は各レジスタ(9)〜(12)の入力端子側に接
続されたα闘(0式より、M = 40.117.22
B、97)借用の乗算回路、〈21)は論理加算回路(
16)の出力と制御信号との論理積を各乗算回路(17
)〜(20)に入力するゲートである。
次に、第5図のCRC符号化シーゲンス回路の動作につ
いて説明する。
いて説明する。
制御信号入力端子(8)からレジスタ(9)〜(12)
にリセット信号を印加して各レジスタの内容をクリアし
、入力端子(6)からI(X)を高次から入力すると、
I(X)のシンボルは、論理加算回路(16)でレジス
タ(12)の出力と論理加算され、更にゲー)−(21
)を介して乗算回路(17)〜(20)に入力される。
にリセット信号を印加して各レジスタの内容をクリアし
、入力端子(6)からI(X)を高次から入力すると、
I(X)のシンボルは、論理加算回路(16)でレジス
タ(12)の出力と論理加算され、更にゲー)−(21
)を介して乗算回路(17)〜(20)に入力される。
従って、乗算回路(17)でα4°倍されたデータは制
御信号入力端子(8)から入力されるタイミング信号に
よりレジスタ(9)にラッチされ、又、乗算回路18で
α117倍されたデータは、論理加算回路(13)でレ
ジスタ(9)の出力と論理加算され、その加算結果が、
制御信号入力端子(8)から入力されるタイミング信号
によりレジスタ(10)にラッチされる。
御信号入力端子(8)から入力されるタイミング信号に
よりレジスタ(9)にラッチされ、又、乗算回路18で
α117倍されたデータは、論理加算回路(13)でレ
ジスタ(9)の出力と論理加算され、その加算結果が、
制御信号入力端子(8)から入力されるタイミング信号
によりレジスタ(10)にラッチされる。
以下、乗算回路け9)及び(20)の出力データも同様
の処理がなされる。
の処理がなされる。
こうしてデータI(X)を全て入力した時点で、レジス
タ(9)には■式のaOのデータが、レジスタ(10)
にはalのデータが、レジスタ(11)にはR2のデー
タが、レジスタ(12)にはRSのデータがラッチされ
る9次に、ゲート(21)をオフした後、これらデータ
をレジスタ〈9)〜(12)に順にシフトし、出力端子
(7)からCRCチエツクシンボルa0〜a、として出
力する。
タ(9)には■式のaOのデータが、レジスタ(10)
にはalのデータが、レジスタ(11)にはR2のデー
タが、レジスタ(12)にはRSのデータがラッチされ
る9次に、ゲート(21)をオフした後、これらデータ
をレジスタ〈9)〜(12)に順にシフトし、出力端子
(7)からCRCチエツクシンボルa0〜a、として出
力する。
このCRCチエツクシンボルa0〜a、を、第4図に示
すフォーマットの各チエツクシンボル書込みエリアに対
し、符号化の場合は、 a3→1 a2″’ 2 + O 81°1コ、O aO°14++1 のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
すフォーマットの各チエツクシンボル書込みエリアに対
し、符号化の場合は、 a3→1 a2″’ 2 + O 81°1コ、O aO°14++1 のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
復号動作は、受信語(誤りを含むデータ)#0〜#4に
ついて、以下の手順1)〜4)に従って順次R8符号が
訂正される。
ついて、以下の手順1)〜4)に従って順次R8符号が
訂正される。
1)受信語からRS符号のシンドロームを求める。
2)シンドロームから誤り位置多項式及び誤り数値多項
式を求める。
式を求める。
3)誤り位置多項式からチェンサーチにより誤り位置を
求める。
求める。
4)誤り位置、誤り位置多項式及び誤り数値多項式から
誤り数値を求め訂正を行なう。
誤り数値を求め訂正を行なう。
以上の手順のうち、2)及び4)はガロア体演算回路(
3)、1)及び3)はシーケンス回路(4)により、そ
れぞれ分担実行される。
3)、1)及び3)はシーケンス回路(4)により、そ
れぞれ分担実行される。
こうして訂正されたデータは、バッファメモリ(1)に
貯えられる。そして、全ての符号語(符号化されたデー
タ)をR8符号で訂正した後、第5図のCRC符号化シ
ーケンス回路を用いCRCチエツクシンボルを求め、更
に論理加算によりCRCの計算を行なっている。
貯えられる。そして、全ての符号語(符号化されたデー
タ)をR8符号で訂正した後、第5図のCRC符号化シ
ーケンス回路を用いCRCチエツクシンボルを求め、更
に論理加算によりCRCの計算を行なっている。
[発明が解決しようとする課題]
以上のように従来の誤り訂正回路は、I(X)が得られ
ればCRCチエツクシンボルakを容易に求めることが
できるが、交錯した情報シンボルを論理加算しなければ
ならないうえ、I(X)の0次ではCRCチエツクシン
ボル部分を0として計算しなければならず、又、復号時
においては交錯した全ての符号語を訂正した後でないと
、CRCの計算を開始できないという問題点があった。
ればCRCチエツクシンボルakを容易に求めることが
できるが、交錯した情報シンボルを論理加算しなければ
ならないうえ、I(X)の0次ではCRCチエツクシン
ボル部分を0として計算しなければならず、又、復号時
においては交錯した全ての符号語を訂正した後でないと
、CRCの計算を開始できないという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、I(X)を求めることなく高速にCRCチエ
ツクシンボルを計算できる誤り訂正@路を得ることを目
的とする。
たもので、I(X)を求めることなく高速にCRCチエ
ツクシンボルを計算できる誤り訂正@路を得ることを目
的とする。
[課題を解決するための手段]
この発明に係る誤り訂正回路は、R9符号シーケンス回
路及びCRC符号化シーケンス回路を並列回路としてシ
ーケンス回路を構成し、制御回路によりいずれか一方の
演算モードを選択するように構成したものである。
路及びCRC符号化シーケンス回路を並列回路としてシ
ーケンス回路を構成し、制御回路によりいずれか一方の
演算モードを選択するように構成したものである。
[作用]
この発明においては、CRCが線形符号であることを利
用して、ガロア体演算回路の演算動作と並行してCRC
符号化シーケンス回路で各符号語のCRCチエツクシン
ボルを求め、これをガロア体演算回路で論理加算して逐
次CRCを求める。
用して、ガロア体演算回路の演算動作と並行してCRC
符号化シーケンス回路で各符号語のCRCチエツクシン
ボルを求め、これをガロア体演算回路で論理加算して逐
次CRCを求める。
そして、各RS符号の情報部分のCRCを計算し、各符
号において得られたCRCチエツクシンボルと各RS符
号のCRCチエツクシンボルを論理加算したデータから
生成されるCRCチエツクシンボルとを論理加算して得
られるデータ系列を、各RS符号の情報シンボル部分の
最後に配置されたCRCチエツクシンボルと比較して誤
りを検出する。
号において得られたCRCチエツクシンボルと各RS符
号のCRCチエツクシンボルを論理加算したデータから
生成されるCRCチエツクシンボルとを論理加算して得
られるデータ系列を、各RS符号の情報シンボル部分の
最後に配置されたCRCチエツクシンボルと比較して誤
りを検出する。
[実施例コ
第1図はこの発明の一実施例を示すブロック図であり、
(1)〜(3)及び(5)は前述と同様のものである。
(1)〜(3)及び(5)は前述と同様のものである。
(4^)はこの発明の要部をなすシーケンス回路であり
、第5図と同構成のCRC符号1ヒシーケンス回路(2
2)と、RS符号のシンドローム計算及びチェンサーチ
を行なうR8符号シーケンス回路(23)との並列回路
から構成されている。CRC符号化シーケンス回路(2
2)、RS符号シーケンス回路(23)の各出力端子側
には、バス出力制(卸ゲート(26)、〈27)が挿入
されている。 (24)は制御回路(5)からシーケン
ス回路(4^)に入力される制御信号、(25)はシー
ケンス回路(4^)とインタフェイス(2)及びガロア
体演算回路(3)とを連接するデータバスである。
、第5図と同構成のCRC符号1ヒシーケンス回路(2
2)と、RS符号のシンドローム計算及びチェンサーチ
を行なうR8符号シーケンス回路(23)との並列回路
から構成されている。CRC符号化シーケンス回路(2
2)、RS符号シーケンス回路(23)の各出力端子側
には、バス出力制(卸ゲート(26)、〈27)が挿入
されている。 (24)は制御回路(5)からシーケン
ス回路(4^)に入力される制御信号、(25)はシー
ケンス回路(4^)とインタフェイス(2)及びガロア
体演算回路(3)とを連接するデータバスである。
次に、第2図のフローチャート図を参照しながら、第1
図に示したこの発明の一実施例の動作について説明する
。尚、ここでは、第4図の標準フォーマットを用いた光
ディスクを例にとって説明する。
図に示したこの発明の一実施例の動作について説明する
。尚、ここでは、第4図の標準フォーマットを用いた光
ディスクを例にとって説明する。
第2図において、S01、S11、S21、S31及び
S41は前述の手順1)、S02、S12、S22、S
32及びS42は手順2)、SO3、S13、S23、
S33及びS43は手順3)、SO4、S14、S24
、S34及びS44は手順4)に相当し、又、SO5、
S15、S25、S35及びS45はCRC計算ステッ
プ、SO6,S16、S26、S36及びS46はCR
Cチエツクシンボル記憶ステップ、S50は論理加算ス
テップ、S60は比較ステップであり、途中の繰り返し
ステップS32〜S43は図示しない。
S41は前述の手順1)、S02、S12、S22、S
32及びS42は手順2)、SO3、S13、S23、
S33及びS43は手順3)、SO4、S14、S24
、S34及びS44は手順4)に相当し、又、SO5、
S15、S25、S35及びS45はCRC計算ステッ
プ、SO6,S16、S26、S36及びS46はCR
Cチエツクシンボル記憶ステップ、S50は論理加算ス
テップ、S60は比較ステップであり、途中の繰り返し
ステップS32〜S43は図示しない。
尚、シーケンス回路(4^)内において、最初は、制御
信号(24)によりRS符号シーケンス回路(23)が
動作するようにモード選択されている。
信号(24)によりRS符号シーケンス回路(23)が
動作するようにモード選択されている。
RS符号シーケンス回路(23)は、ステップSol〜
SO4により受信語#0の訂正が終了した後、受信語#
1のRS符号のシンドロームを求め(S 11)、バス
出力制御ゲート(27)を介してガロア体演算回路(3
)に転送する。
SO4により受信語#0の訂正が終了した後、受信語#
1のRS符号のシンドロームを求め(S 11)、バス
出力制御ゲート(27)を介してガロア体演算回路(3
)に転送する。
ガロア体演算回路(3)は、シンドロームデータから受
信語#1の誤り位置多項式及び誤り数値多項式を求め(
S12)、訂正動作を続ける。
信語#1の誤り位置多項式及び誤り数値多項式を求め(
S12)、訂正動作を続ける。
この間に、シーケンス回路(4^)では、制御信号(2
4)によりCRC符号化シーケンス回路(22)が動作
するようにモード選択され、既に訂正された受信語#0
の情報データが、第4図に示す情報シンボル’O,n−
d ”0.n−d−1、・・・、’o oの順に、バッ
ファメモリ(1)からインターフェイス(2)及びデー
タバス(25)を介して、CRC符号化シーケンス回路
(22)に入力される。CRC符号化シーケンス回路(
22)は、前述と同様に受信語#0のCRCチエツクシ
ンボルake求める<5O5) 、このとき、入力端子
(6)(第5図参照)には、I(X)の代わりに1つの
受信語データが入力される。
4)によりCRC符号化シーケンス回路(22)が動作
するようにモード選択され、既に訂正された受信語#0
の情報データが、第4図に示す情報シンボル’O,n−
d ”0.n−d−1、・・・、’o oの順に、バッ
ファメモリ(1)からインターフェイス(2)及びデー
タバス(25)を介して、CRC符号化シーケンス回路
(22)に入力される。CRC符号化シーケンス回路(
22)は、前述と同様に受信語#0のCRCチエツクシ
ンボルake求める<5O5) 、このとき、入力端子
(6)(第5図参照)には、I(X)の代わりに1つの
受信語データが入力される。
ステップSO5及びS12が終了した時点で、受信語#
0のCFRCチエツクシンボルデータは、CRC符号化
シーケンス回路(22)からバス出力制御ゲー)−(2
6)及びデータバス(25)を介してガロア体演算回路
(3)に転送され、後のステップS15により受信語#
1のCRCチエツクシンボルデータが求まるまで記憶さ
れる(SO6)。
0のCFRCチエツクシンボルデータは、CRC符号化
シーケンス回路(22)からバス出力制御ゲー)−(2
6)及びデータバス(25)を介してガロア体演算回路
(3)に転送され、後のステップS15により受信語#
1のCRCチエツクシンボルデータが求まるまで記憶さ
れる(SO6)。
次に、シーケンス回路(4^)は、制御信号(24)に
よりRS符号シーケンス回路<23)が動作するように
モード遷択され、ガロア体演算回路(3)からの各多項
式データに基づいて、チェンサーチ演算により受信語#
1の誤り位置を求める(S13)。
よりRS符号シーケンス回路<23)が動作するように
モード遷択され、ガロア体演算回路(3)からの各多項
式データに基づいて、チェンサーチ演算により受信語#
1の誤り位置を求める(S13)。
そして、受信語#1の誤り位置がすべて求まった時点で
、ガロア体演算回路(3)により誤り数値を求め、受信
語#1を訂正する(S14)。
、ガロア体演算回路(3)により誤り数値を求め、受信
語#1を訂正する(S14)。
以下、同様にして、ステップSol〜346により、第
4図のフォーマットのセクタ内のすべての受信語#0〜
#4についての処理操作を行なう。
4図のフォーマットのセクタ内のすべての受信語#0〜
#4についての処理操作を行なう。
このとき、フォーマット(11,。〜1.。)上のCR
Cチエツクシンボル(as〜ao)も情報データとして
入ってしまうがとりあえずそのままにしておく。
Cチエツクシンボル(as〜ao)も情報データとして
入ってしまうがとりあえずそのままにしておく。
又、ステップS15、S25、S35及びS45で得ら
れる受信語#1以降のCRCチエツクシンボルデータは
、ステップS16、S26、S36及びS46により、
受信語#0のCRCチエツクシンボルデータに順次論理
加算され、ガロア体演算回路(3)内に記憶される。
れる受信語#1以降のCRCチエツクシンボルデータは
、ステップS16、S26、S36及びS46により、
受信語#0のCRCチエツクシンボルデータに順次論理
加算され、ガロア体演算回路(3)内に記憶される。
&後に、情報シンボルデータ部分に書込まれていたCR
Cチエツクシンボルをガロア体演算回路(3)で論理加
算し、これを情報データとしたCRCチエツクシンボル
を求め、これを受信語#0〜#4のCRCチエツクシン
ボルデータを論理加算したデータに更に論理加算する(
S50)。
Cチエツクシンボルをガロア体演算回路(3)で論理加
算し、これを情報データとしたCRCチエツクシンボル
を求め、これを受信語#0〜#4のCRCチエツクシン
ボルデータを論理加算したデータに更に論理加算する(
S50)。
そして、得られたCRCチエツクコードデータが、バッ
ファメモリ(1)内のフォーマット上に書込まれたCR
Cチエツクコードと一致するかどうかを比較しく560
)、RS符号による訂正語の誤りを検出する。
ファメモリ(1)内のフォーマット上に書込まれたCR
Cチエツクコードと一致するかどうかを比較しく560
)、RS符号による訂正語の誤りを検出する。
尚、上記実施例では復号時のCRCを求める操作につい
て説明したが、符号化時のCRCのチエツクシンボルを
求める場合にも同様に適用できることは言うまでもない
。
て説明したが、符号化時のCRCのチエツクシンボルを
求める場合にも同様に適用できることは言うまでもない
。
[発明の効果]
以上述べたようにこの発明によれば、シーケンス回路を
RS符号シーケンス回路及びCRC符号符号化シーメン
ス回路列回路で構成し、演算モードにより何れか一方が
動作するように構成したので、CRC計算に必要な最小
限の回路を追加するだけで、I(X)を求めることなく
CRCによる誤り検出が可能になり、又、RS符号の復
号と並列してCRCの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路が
得られるという効果を奏する。
RS符号シーケンス回路及びCRC符号符号化シーメン
ス回路列回路で構成し、演算モードにより何れか一方が
動作するように構成したので、CRC計算に必要な最小
限の回路を追加するだけで、I(X)を求めることなく
CRCによる誤り検出が可能になり、又、RS符号の復
号と並列してCRCの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路が
得られるという効果を奏する。
第1図はこの発明の一実施例を示すブロック図、第2図
は第1図の動(ヤを説明するためのフローチャート図、
第3図は従来の誤り訂正回路を示すブロック図、第4図
は光ディスクの512バイト/セクタのデータの標準フ
ォーマットを示す説明図、第5図は一最的なCRC符号
化シーケンス回路を示す構成図である。 (1)・・・バッファメモリ (2)・・・インタフェ
イス(3)・・・ガロア体演算回路 (4^)・・・シーケンス回路 (5)・・・制御回路
(22)・・・CRC符号化シーケンス回路(23)・
・・RS符号シーケンス回路〈24〉・・・制御信号 尚、図中、同一符号は同−又は相当部分を示す。 第2図(井の1) 第 2図(その2) 手続補正書 平成1 年
は第1図の動(ヤを説明するためのフローチャート図、
第3図は従来の誤り訂正回路を示すブロック図、第4図
は光ディスクの512バイト/セクタのデータの標準フ
ォーマットを示す説明図、第5図は一最的なCRC符号
化シーケンス回路を示す構成図である。 (1)・・・バッファメモリ (2)・・・インタフェ
イス(3)・・・ガロア体演算回路 (4^)・・・シーケンス回路 (5)・・・制御回路
(22)・・・CRC符号化シーケンス回路(23)・
・・RS符号シーケンス回路〈24〉・・・制御信号 尚、図中、同一符号は同−又は相当部分を示す。 第2図(井の1) 第 2図(その2) 手続補正書 平成1 年
Claims (1)
- 【特許請求の範囲】 データの誤りを訂正するRS符号を外符号とし且つ前記
データの誤りを検出するCRCを内符号とする符号系列
を複数個交錯したデータ系列を貯えるバッファメモリと
、 前記データ系列の交錯を解くインタフェイスと、前記R
S符号のシンドロームからガロア体上の四則演算を行な
うと共に、誤り位置から誤り数値を求めて訂正するガロ
ア体演算回路と、 前記データから前記シンドロームを計算すると共に、前
記四則演算の結果からチェンサーチにより誤り位置を求
めるRS符号シーケンス回路と、前記CRCの符号化計
算を行なうCRC符号化シーケンス回路と、 前記インタフェイス、前記ガロア体演算回路、前記RS
符号シーケンス回路及び前記CRC符号化シーケンス回
路を制御する制御回路と、 を備えた誤り訂正回路において、 前記RS符号シーケンス回路及び前記CRC符号化シー
ケンス回路を並列回路としたシーケンス回路を構成する
と共に、 前記制御回路からの制御信号により前記RS符号シーケ
ンス回路及び前記CRC符号化シーケンス回路のうちの
一方を選択的に動作させるようにしたことを特徴とする
誤り訂正回路。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
KR1019890012461A KR930001071B1 (ko) | 1988-09-02 | 1989-08-31 | 에러 정정회로 |
EP89308902A EP0357461B1 (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
CN89106740A CN1012400B (zh) | 1988-09-02 | 1989-09-01 | 错误校正电路 |
DE68924944T DE68924944T2 (de) | 1988-09-02 | 1989-09-01 | Fehlerkorrekturschaltung. |
US07/401,968 US5068857A (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
CA000610262A CA1322056C (en) | 1988-09-02 | 1989-09-05 | Error correction circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0267825A true JPH0267825A (ja) | 1990-03-07 |
JP2695195B2 JP2695195B2 (ja) | 1997-12-24 |
Family
ID=16717116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
US (1) | US5068857A (ja) |
EP (1) | EP0357461B1 (ja) |
JP (1) | JP2695195B2 (ja) |
KR (1) | KR930001071B1 (ja) |
CN (1) | CN1012400B (ja) |
CA (1) | CA1322056C (ja) |
DE (1) | DE68924944T2 (ja) |
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