JP2004193281A - Semiconductor device and its manufacturing method - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその製造方法に関する。特に、トレンチが形成された半導体層と、トレンチ内に形成されたゲート電極を備えたトレンチゲート型半導体装置に好適な技術に関する。
【０００２】
【従来の技術】図１７（Ａ）は従来のトレンチゲート型半導体装置の平面図を示す。図１７（Ｂ）は図１７（Ａ）のＢ−Ｂ’線断面図を示す。図１７（Ｃ）は図１７（Ａ）のＣ−Ｃ’線断面図を示す。図１７（Ｄ）は図１７（Ａ）のＤ−Ｄ’線断面図を示す。
この半導体装置は、複数のトレンチ４４が形成された半導体層２０と、トレンチ４４の壁面に沿って形成されたゲート絶縁膜３０ａと、トレンチ４４の上側コーナー部Ｒに位置する半導体層２０を覆うコーナー絶縁膜３０ｂと、層間絶縁膜３６を備えている。この半導体装置はさらに、トレンチ４４内に形成されたゲート電極３８と、複数のゲート電極３８につながっている導電層４０を備えている。ゲート電極３８はポリシリコンによって形成されている。導電層４０は金属材料等によって形成されている。このような導電層４０を設けると、導電層４０に電圧を印加することで、ゲート電極３８群に一括してゲート電圧を印加できる。
【０００３】
図１７（Ｃ）等に示すように、ゲート電極３８は上方に伸びる突出部Ｋを有する。突出部Ｋの頂面は、導電層４０の底面に接触している。突出部Ｋの幅は、トレンチ４４の幅よりも狭い。コーナー絶縁膜３０ｂは、層間絶縁膜３６でさらに覆われている。突出部Ｋは、トレンチ上側コーナー部Ｒに位置する半導体層２０からゲート絶縁膜３０ａの厚さより離れた位置にある。このような半導体装置に関連する構造は、特許文献１に示されている。
【０００４】
【特許文献１】
特開平７−３２６７３８号公報（図１）
【０００５】
熱酸化法等で半導体層２０の表面に絶縁膜３０を形成した場合、図１８に示すように、コーナー絶縁膜３０ｂは一般に、ゲート絶縁膜３０ａに比べて薄くなってしまう。これは、トレンチ上側コーナー部Ｒに位置する半導体層２０には、複数の面方位が存在するため応力が生じ、トレンチ４４の底面や側面に比べて絶縁膜の堆積速度が遅くなる等の理由による。また、トレンチ上側コーナー部Ｒは鋭角コーナーとなるので、電界集中が生じ易い。
【０００６】
このため、ゲート電極３８又は導電層４０が、コーナー絶縁膜３０ｂを覆っていると、そのコーナー絶縁膜３０ｂに電界集中が生じ、絶縁破壊が生じるおそれがある。
【０００７】
これに対し、図１７に示す半導体装置では、上記したように、ゲート電極３８（突出部Ｋ）と導電層４０が、トレンチ上側コーナー部Ｒに位置する半導体層２０からゲート絶縁膜３０ａの厚さより離れた位置にある（図１７（Ｂ）（Ｃ）等参照）。この結果、コーナー絶縁膜３０ｂの絶縁破壊が生じにくくなっている。
【０００８】
【発明が解決しようとする課題】上記した半導体装置では、図１７（Ｃ）に示すように、突出部Ｋの幅がトレンチ４４の幅よりも狭い。よって、ゲート電極３８（突出部Ｋ）の頂面と導電層３８の接触面積Ｍが小さい（図１７（Ａ）（Ｃ）参照）。このため、ゲート部における接触抵抗（この例ではゲート電極３８と導電層４０の接触抵抗）が高くなってしまうという問題があった。
【０００９】
本発明は、トレンチ上側コーナー部に位置する半導体層を覆うコーナー絶縁膜の絶縁破壊が生じにくく、しかも、ゲート部における接触抵抗が低い半導体装置を実現することを目的とする。
【００１０】
【課題を解決するための手段とその作用】
〔１〕本発明に係る半導体装置は、半導体層と、ゲート絶縁膜と、第１コーナー絶縁膜と、第２コーナー絶縁膜と、ゲート電極と、第１導電層を備えている。半導体層には、複数の第１トレンチ及びこれらにつながっている第２トレンチが形成されている。ゲート絶縁膜は、第１トレンチの壁面に沿って形成されている。第１コーナー絶縁膜は、第１トレンチの上側コーナー部に位置する半導体層を覆っている。第２コーナー絶縁膜は、第２トレンチの上側コーナー部に位置する半導体層を覆っている。
ゲート電極は、第１トレンチ内に形成された部位を有するとともに、第１トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にある。第１導電層は、第２トレンチ内に形成された部位を有するとともに、第２トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にあり、かつ、複数のゲート電極につながっている（請求項１）。
【００１１】
この半導体装置は、複数のゲート電極につながっている第１導電層を備えている。この第１導電層は、ゲート電極がそれぞれ形成された複数の第１トレンチにつながっている第２トレンチ内に形成されている。よって、ゲート電極の頂面に他の導電層を接触させるよりも、第１導電層の頂面に他の導電層を接触させる方が、接触面積を広く確保し得る。このため、ゲート部における接触抵抗を低くできる。
また、ゲート電極は、第１トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にある。第１導電層は、第２トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にある。よって、トレンチ（第１トレンチ、第２トレンチ）の上側コーナー部に位置する半導体層を覆うコーナー絶縁膜（第１コーナー絶縁膜、第２コーナー絶縁膜）の絶縁破壊の発生を抑制できる。このため、ゲート電極周辺の絶縁膜（ゲート絶縁膜、コーナー絶縁膜）の信頼性を向上できる。
このように、本発明によると、トレンチ上側コーナー部に位置する半導体層を覆うコーナー絶縁膜の絶縁破壊が生じにくく、しかも、ゲート部における接触抵抗が低い半導体装置を実現できる。
【００１２】
〔２〕第１導電層の頂面に接触するとともに、第２トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にある第２導電層をさらに備えていることが好ましい（請求項２）。この場合、第２導電層は、第１導電層の直上にのみ形成されていることが好ましい。第２導電層は、第１導電層の中間部上にのみ形成されていることが好ましい。
【００１３】
〔３〕第１導電層は、第２トレンチ内であって、第２トレンチの頂面より低い位置に形成されていることが好ましい（請求項３）。
〔４〕あるいは、第１導電層は、第２トレンチ内に形成された部位から突出して第２トレンチ外まで伸びる突出部を有することが好ましい（請求項４）。
【００１４】
〔５〕複数のゲート電極（第１トレンチ）は、第１方向にストライプ状に伸びていることが好ましい。第１導電層（第２トレンチ）は、第１方向と異なる第２方向に伸びていることが好ましい。第１方向と第２方向は直交していることが好ましい。
【００１５】
〔６〕第１導電層（第２トレンチ）の第２方向の長さは、複数のゲート電極（複数の第１トレンチ）の第１方向に直交する方向の長さの合計値よりも広いことが好ましい。
これによると、第１導電層の頂面に導電層を接触させることで、複数のゲート電極の頂面に導電層を接触させるよりも、接触面積を広くできる。よって、ゲート部における接触抵抗を低くできる。
【００１６】
〔７〕第１導電層の第２方向に直交する方向の長さは、ゲート電極の第１方向に直交する方向の長さよりも広いことが好ましい。
これによると、第１導電層又は第２導電層を、第２トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置に設ける構造を形成し易い。
【００１７】
〔８〕第１コーナー絶縁膜及び／又は第２コーナー絶縁膜は、さらに層間絶縁膜で覆われていることが好ましい。
これによると、コーナー絶縁膜の絶縁破壊をより生じにくくすることができる。よって、ゲート電極周辺の絶縁膜（ゲート絶縁膜、コーナー絶縁膜）の信頼性を向上できる。
〔９〕ゲート電極と第１導電層はポリシリコンを有することが好ましい。第２導電層は金属材料を有することが好ましい。
【００１８】
〔１０〕本発明に係る半導体装置の製造方法は、半導体層に形成された複数の第１トレンチ及びこれらにつながっている第２トレンチ内に一括して同じ導電性材料を形成する工程を有する（請求項５）。
この製造方法によると、第１トレンチ内と第２トレンチ内に別個に導電性材料を形成する場合に比べて、製造工程を簡素化できる。
【００１９】
〔１１〕本発明に係る半導体装置の製造方法は、半導体層に形成された複数の第１トレンチにつながっている第２トレンチ内に位置する部位を有する第１導電層を形成する工程と、第１導電層上に絶縁膜を形成する工程と、第１導電層上の絶縁膜を除去して、第１導電層を露出させる工程を有する（請求項６）。この場合、露出させた第１導電層上に第２導電層を形成する工程をさらに有することが好ましい。
この製造方法によると、上記した本発明に係る半導体装置を効率的に製造できる。
【００２０】
〔１２〕第１導電層を形成する工程では、第２トレンチ内であって、第２トレンチの頂面より低い位置に第１導電層を形成し、第１導電層を露出させる工程では、第１導電層上の層間絶縁膜をドライエッチング除去して第１導電層を露出させることが好ましい。
【００２１】
〔１３〕あるいは、第１導電層を形成する工程では、第２トレンチ内に位置する部位及びその部位から突出して第２トレンチ外まで伸びる突出部を有する第１導電層を形成し、第１導電層を露出させる工程では、突出部上の層間絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨して、第１導電層を露出させることが好ましい（請求項７）。
これによると、第１導電層を露出させるためにプラズマを利用したドライエッチングを行わなくてもよい。よって、ドライエッチングの際のプラズマによるダメージが第１導電層に加わることを回避できる。
【００２２】
【発明の実施の形態】
（第１実施例） 図１（Ａ）は第１実施例のトレンチゲート型半導体装置の平面図を示す。図１（Ｂ）は図１（Ａ）のＢ−Ｂ’線断面図を示す。図１（Ｃ）は図１（Ａ）のＣ−Ｃ’線断面図を示す。図１（Ｄ）は（Ａ）のＤ−Ｄ’線断面図を示す。図１（Ｅ）は図１（Ａ）のＥ−Ｅ’線断面図を示す。
なお、本明細書では、図１（Ｄ）を基準として、図１（Ｄ）の左右方向を「幅方向」、上下方向を「深さ方向」、紙面垂直方向を「奥行方向」という。
【００２３】
図１（Ｄ）等に示すように、この半導体装置は、半導体層１２０を備えている。本実施例では、半導体層１２０は、半導体装置をパワーＭＯＳＦＥＴとして動作させるための構造の一部を有する。具体的には、半導体層１２０は、ｎ＋型のドレイン領域１２４と、これに接するｎ−型のドリフト領域１２６と、これに接するｐ型のボディ領域１２８と、これに接するｎ＋型のソース領域１２９等を有する。半導体層１２０には、奥行方向に上記各領域１２４，１２６，１２８，１２９が連続して形成されている。
なお、半導体層１２０には、半導体装置を例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳゲート型サイリスタ等として動作させるための構造の一部を形成してもよい。
【００２４】
図１（Ａ）や（Ｄ）等に示すように、半導体層１２０は、複数の突出部（凸部ともいえる）１２０ａを有する。これらの半導体突出部１２０ａは、半導体層１２０に、複数の第１トレンチ１４４ａと複数の第２トレンチ１４４ｂを形成することでできたものである（図１（Ａ）等参照）。複数の半導体突出部１２０ａは、図１（Ａ）等に示すように、奥行方向に伸びている。半導体突出部１２０ａには、図１（Ｄ）に示すように、ソース領域１２９と、ボディ領域１２８と、一部のドリフト領域１２６が形成されている。半導体突出部１２０ａの頂面の一部には、ソース電極１４２が接触している。詳細には、ソース電極１４２は、ソース領域１２９とボディ領域１２８（ボディコンタクト領域）に接触している。なお、半導体層１２０（ドレイン領域１２４）の裏面には、ドレイン電極１２２が形成されている。
【００２５】
半導体層１２０の表面のうち、ソース電極１４２と接触する部分以外は、絶縁膜１３０で覆われている。ここでいう半導体層１２０の表面には、第１トレンチ１４４ａや第２トレンチ１４４ｂが形成された結果、露出した面も含まれる。即ち、半導体層１２０のうち、第１トレンチ１４４ａと第２トレンチ１４４ｂの側面や底面となる面も含む。なお、第１トレンチ１４４ａの側面は、半導体突出部１２０ａの右側面又は左側面ともいえる（図１（Ａ）参照）。また、第２トレンチ１４４ｂの側面は、半導体突出部１２０ａの前側面又は後側面ともいえる（図１（Ａ）参照）。
【００２６】
半導体層１２０の表面を覆う絶縁膜１３０のうち、第１トレンチ１４４ａの壁面（底面と側面）に沿って形成された絶縁膜をゲート絶縁膜１３０ａという（図１（Ａ）参照）。第２トレンチ１４４ｂの壁面に沿って形成された絶縁膜を引出し部絶縁膜１３０ｃという（図１（Ｃ）参照）。第１トレンチ１４４ａ，１４４ｂの上側コーナー部Ｒ１，Ｒ２に位置する半導体層１２０を覆う絶縁膜をそれぞれ、第１コーナー絶縁膜１３０ｂ，第２コーナー絶縁膜１３０ｄという（図１（Ｄ）、（Ｃ）参照）。半導体層１２０の頂面を覆う絶縁膜を頂面絶縁膜１３０ｅという（図１（Ｃ）参照）。
【００２７】
図１（Ｄ）に示す第１トレンチ１４４ａの上側コーナー部Ｒ１は、第１トレンチ１４４ａの側面と半導体層１２０の頂面の境界部（又は稜線部）ともいえる。同様に、図１（Ｃ）に示す第２トレンチ１４４ｂの上側コーナー部Ｒ２は、第２トレンチ１４４ｂの側面と半導体層１２０の頂面の境界部（又は稜線部）ともいえる。
【００２８】
図１（Ａ）に示すように、半導体突出部１２０ａの右側面又は左側面には、第１トレンチ１４４ａが隣合っている。第１トレンチ１４４ａも半導体突出部１２０ａと同様に、奥行方向に伸びている。半導体突出部１２０ａと第１トレンチ１４４ａは幅方向に交互に形成されている。このように、半導体突出部１２０ａと第１トレンチ１４４ａは共に、奥行方向にストライプ状に伸びている。
【００２９】
図１（Ｄ）に示すように、第１トレンチ１４４ａ内には、ゲート電極１３８ａが形成されている。ゲート電極１３８ａの頂面は、第１トレンチ１４４ａの頂面（半導体層１２０の頂面）よりも低い位置にある。ゲート電極１３８ａは不純物をドープしたポリシリコンによって形成されている。ポリシリコンは、一般の金属材料に比べてゲート絶縁膜（シリコン酸化膜）１３０ａとの密着性が良い等の利点がある。ゲート電極１３８ａは、ゲート絶縁膜１３０ａを介して半導体層１２０に隣合っている。ここでいう半導体層１２０は具体的には、半導体突出部１２０ａの右側部又は左側部と、第１トレンチ１４４ａの底面側に位置する半導体層１２０である。半導体突出部１２０ａの右側部又は左側部には、ソース電極１４２とドリフト領域１２６の間に位置するボディ領域１２８（チャネル領域）が形成されている。
図１（Ｄ）に示すように、ゲート電極１３８ａは、第１トレンチ１４４ａの上側コーナー部Ｒ１に位置する半導体層１２０からゲート絶縁膜１３０ａの厚さより離れた位置にある。
【００３０】
図１（Ａ）に示すように、複数の第１トレンチ１４４ａの前端又は後端には、第２トレンチ１４４ｂがつながっている。第２トレンチ１４４ｂはまた、半導体突出部１２０ａ群の前側面又は後側面に隣合っている。第２トレンチ１４４ｂは、幅方向に伸びている。
図１（Ｃ）に示すように、第２トレンチ１４４ｂ内には、ゲート引出し部（第１導電層の一例）１３８ｂが形成されている。ゲート引出し部１３８ｂの頂面は、第２トレンチ１４４ａの頂面（半導体層１２０の頂面）よりも低い位置にある。ゲート引出し部１３８ｂは、引出し部絶縁膜１３０ｃを介して半導体層１２０に隣合っている。ここでいう半導体層１２０は具体的には、半導体突出部１２０ａの前側部又は後側部と、第２トレンチ１４４ｂの底面側に位置する半導体層１２０である。ゲート引出し部１３８ｂは、複数のゲート電極１３８ａとつながっている。ゲート引出し部１３８ｂはゲート電極１３８ａと同様に、不純物をドープしたポリシリコンで形成されている。
【００３１】
図１（Ａ）に示すように、ゲート引出し部１３８ｂ（第２トレンチ１４４ｂ）の奥行方向の長さは、ゲート電極１３８ａ（第１トレンチ１４４ａ）の幅方向の長さよりも４倍以上長くなっている。
【００３２】
図１（Ｃ）に示すように、ゲート引出し部１３８ｂの頂面の一部には、配線層（第２導電層の一例）１４０が接触している。配線層１４０は、アルミニウムや銅やこれらの合金等の金属材料で形成されている。配線層１４０は、ゲート引出し部１３８ｂの頂面のうち、奥行方向の中間部上に接触している。配線層１４０は、ゲート引出し部１３８ｂの奥行方向の中間部上にのみ位置している。別の表現をすると、配線層１４０の奥行方向の長さは、ゲート引出し部１３８ｂの奥行方向の長さよりも短い。
図１（Ｃ）に示すように、ゲート引出し部１３８ｂは、第２トレンチ１４４ｂの上側コーナー部Ｒ２に位置する半導体層１２０からゲート絶縁膜１３０ａの厚さより離れた位置にある。
【００３３】
図１（Ｂ）〜（Ｄ）に示すように、ゲート電極１３８ａ上と、一部のゲート引出し部１３８ｂ上と、半導体層１２０を覆う一部の絶縁膜１３０上には、層間絶縁膜１３６が形成されている。図１（Ｄ）と（Ｃ）にそれぞれ示すように、トレンチ上側コーナー部Ｒ１，Ｒ２に位置するコーナー絶縁膜１３０ｂ，１３０ｄは、層間絶縁膜１３６でさらに覆われている。
このように、ゲート電極１３８ａは第１コーナー絶縁膜１３０ｂを覆っておらず、両者１３８ａ，１３０ｂの間には層間絶縁膜１３６が介在している（図１（Ｄ）参照）。ゲート引出し部１３８ｂは第２コーナー絶縁膜１３０ｄを覆っておらず、両者１３８ｂ，１３０ｄの間には層間絶縁膜１３６が介在している（図１（Ｃ）参照）。配線層１４０は第２コーナー絶縁膜１３０ｄを覆っておらず、両者１４０，１３０ｄの間には層間絶縁膜１３６が介在している（図１（Ｃ）参照）。
【００３４】
第１実施例の半導体装置によると、ゲート部における接触抵抗を低くできる。このことを、図１７に示す従来の半導体装置と対比して説明する。
従来の半導体装置では、図１７（Ａ）に示すように、単位ピッチＷ当りの接触面積（ゲート電極３８（突出部Ｋ）と導電層４０の接触面積）は、Ｗ×Ｑである。このＱは、トレンチ４４の幅よりも小さい。即ち、従来の半導体装置では、単位ピッチＷ当りで、Ｗ×トレンチ幅よりも小さな接触面積しか確保できない。これに対し、第１実施例の半導体装置では、図１（Ａ）に示すように、単位ピッチＷ当りの接触面積（ゲート引出し部１３８と導電層１４０の接触面積）は、Ｗ×Ｐである。このＰは、第１トレンチ１４４ａの幅と半導体突出部１２０ａの幅の合計値である。即ち、第１実施例の半導体装置では、単位ピッチＷ当りで、Ｗ×（トレンチ幅＋半導体突出部の幅）の接触面積を確保できる。
このように、第１実施例の半導体装置によると、従来の半導体装置に比べて、ゲート部における接触面積を広く確保できる。従って、ゲート部における接触抵抗を低くできる。
【００３５】
また、第１実施例の半導体装置では、第１トレンチ１４４ａ内に形成されたゲート電極１３８ａは、第１トレンチ１４４ａの頂面よりも低い位置にある（図１（Ｄ）参照）。これにより、ゲート電極１３８ａは、第１トレンチ１４４ａの上側コーナー部Ｒ１に位置する半導体層１２０からゲート絶縁膜１３０ａの厚さより離れた位置にある。
第２トレンチ１４４ｂ内に形成されたゲート引出し部１３８ｂは、第２トレンチ１４４ａの頂面よりも低い位置にある（図１（Ｃ）参照）。これにより、ゲート引出し部１３８ｂは、第２トレンチ１４４ｂの上側コーナー部Ｒ２からゲート絶縁膜１３０ａの厚さより離れた位置にある。
配線層１４０は、ゲート引出し部１３８ｂの幅方向の中間部上に位置している（図１（Ｃ）参照）。これにより、配線層１４０は、第２トレンチ１４４ｂの上側コーナー部Ｒ２からゲート絶縁膜１３０ａの厚さより離れた位置にある。
トレンチ上側コーナー部Ｒ１，Ｒ２を覆うコーナー絶縁膜１３０ｂ，１３０ｄは、層間絶縁膜１３６によってさらに覆われている（図１（Ｄ）（Ｃ）参照）。
以上のような構成を有する第１実施例の半導体装置によると、トレンチ上側コーナー部Ｒ１，Ｒ２に位置する半導体層１２０を覆うコーナー絶縁膜１３０ｂ，１３０ｄの絶縁破壊の発生を抑制できる。従って、半導体装置を構成する絶縁膜の信頼性を向上できる。
【００３６】
次に、第１実施例のトレンチゲート型半導体装置の製造方法を説明する。
まず、半導体層１２０に図２に示すような各領域１２４，１２６，１２８，１２９を形成する。具体的には、まず、ｎ＋型の半導体基板（ドレイン領域に相当）１２４を用意する。その半導体基板１２４上にｎ−型エピタキシャル層（ドリフト領域に相当）１２６、ｐ型エピタキシャル層（ボディ領域に相当）１２８を順に成長させる。そのｐ型エピタキシャル層１２８の頂面側からｎ型不純物のイオン注入を行い、ウエル状のｎ＋型領域（ソース領域に相当）１２９を形成する。
【００３７】
次に、図３に示すように、半導体層１２０に複数の第１トレンチ１４４ａと複数の第２トレンチ１４４ｂを形成する。具体的には、半導体層１２０のうち、除去したくない部位上にマスクを配置する。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチング（異方性エッチング）によって、マスクを配置していない部位の半導体層１２０を所定深さまで除去する。
【００３８】
次に、図４に示すように、半導体層１２０の表面を覆う絶縁膜１３０を形成する。具体的には、熱酸化法によって半導体層１２０（シリコン層）の表面部を酸化させてシリコン酸化膜からなる絶縁層１３０を形成する。
【００３９】
次に、図５に示すように、半導体層１２０の第１トレンチ１４４ａ内にゲート電極１３８ａを形成する。また、半導体層１２０の第２トレンチ１４４ｂ内にゲート引出し部１３８ｂを形成する。具体的には、半導体層１２０の表面（第１トレンチ１４４ａ，第２トレンチ１４４ｂを含む）に、ポリシリコンをＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等で積層する。次に、図６に示すように、積層したポリシリコンの不要部分をエッチングして除去する。これによると、ゲート電極１３８ａとゲート引き出し部１３８ｂを一括して形成できる。
【００４０】
次に、図７に示すように、半導体層１２０の表面を覆う絶縁膜１３０と、ゲート電極１３８ａと、ゲート引出し部１３８ｂ上に、層間絶縁膜１３６を形成する。具体的には、例えばＣＶＤ法等によってシリコン酸化膜やシリコン窒化膜等からなる層間絶縁膜１３６を積層する。
【００４１】
次に、図８に示すように、層間絶縁膜１３６にコンタクトホール１４６を形成する。このコンタクトホール１４６は、ゲート引出し部１３８ｂに後述する配線層１４０を接触させるためのものである。具体的には、層間絶縁膜１３６のうち、ゲート引出し部１３８ｂの幅方向の中間部上の部分をＲＩＥ等のドライエッチングにより除去する。これにより、層間絶縁膜１３６にコンタクトホール１４６が形成される。この結果、ゲート引出し部１３８ｂの幅方向の中間部の頂面が露出する。
【００４２】
次に、図９に示すように、ソース電極１４２と、配線層１４０を形成する。具体的には、ゲート引出し部１３８ｂが露出した部分と、半導体層１２０が露出した部分と、層間絶縁膜１３６上に、例えばスパッタリング法等によってアルミニウムや銅等の金属材料を積層する。次に、図１０に示すように、積層した金属材料の不要部分をエッチングして除去する。これにより、ソース電極１４２と、配線層１４０が形成される。
【００４３】
次に、図１に示すように、半導体層１２０の裏面にドレイン電極１２２を形成する。具体的には、スパッタリング法等によってアルミニウムや銅等の金属材料層１２２を半導体層１２０の裏面に形成する。
次に、熱処理工程（炉アニール等）を行う。これにより、ゲート引出し部１３８ｂと配線層１４０のコンタクト性が向上し、接触抵抗が低減される。また、イオン注入した不純物が活性化される。
【００４４】
（第２実施例） 第２実施例のトレンチゲート型半導体装置では、図１１（Ｃ）等に示すように、ゲート引出し部１３８ｂが、第２トレンチ１４４ｂ内に形成された部位から突出する突出部Ｋを有する。突出部Ｋの頂面は、図１１（Ｃ）等に示すように、層間絶縁膜１３６の頂面と同じ高さに位置している。突出部Ｋの奥行方向の長さは、配線層１４０の奥行方向の長さと同じである。突出部Ｋの頂面は、配線層１４０の底面に接触している。これらの点で、第１実施例の半導体装置と異なる。
【００４５】
次に、第２実施例のトレンチゲート型半導体装置の製造方法を説明する。
第２実施例の製造方法は、第１実施例の製造方法と図５に示す工程までは同様である。図５に示す工程以降の工程について、図１２〜図１５等を参照して説明する。図１２〜図１５は、図１１（Ａ）のＢ−Ｂ’線断面図に相当する。
図５に示すようにポリシリコン層１３８を積層した後、図１２に示すように、ポリシリコン層１３８の一部を除去して、突出部Ｋを形成する。具体的には、ポリシリコン層１３８のうち、突出部Ｋを形成したい部分上にマスクを配置する。その後、マスクをしていない部分をＲＩＥ等でドライエッチングする。これにより、突出部Ｋが形成される。
【００４６】
次に、図１３に示すように、層間絶縁膜１３６を形成する。図１３には、層間絶縁膜１３６のうち、の突出部Ｋが形成された部分上が盛り上がった状態が示されている。次に、図１４に示すように、突出部Ｋが露出するまで、層間絶縁膜１３６の一部を除去する。具体的には、ＣＭＰ法によって、層間絶縁膜１３６を研磨する。この研磨は、突出部Ｋの頂面が露出するまで行う。また、この研磨で、盛り上がっていた層間絶縁膜１３６の頂面を平坦化する。次に、図１５に示すように、ソース電極１４２と、配線層１４０を形成する。次に、図１１（Ｂ）に示すように、半導体層１２０の裏面にドレイン電極１２２を形成する。次に、熱処理工程（炉アニール等）を行う。
【００４７】
第２実施例では、ゲート引出し部１３８ｂに突出部Ｋを設けている。これにより、層間絶縁膜１３６をＣＭＰ法で研磨することで、ゲート引出し部１３８ｂ（突出部Ｋ）を露出させることが可能となった。即ち、第２実施例の製造方法によると、ゲート引出し部１３８ｂを露出させるために、第１実施例のようにプラズマを利用したドライエッチングを行わなくてもよい。よって、層間絶縁膜１３６をドライエッチングする際のプラズマによるダメージがゲート引出し部１３８ｂに加わることを回避できる。このため、ゲート部（ゲート引出し部１３８ｂ）の信頼性を向上できる。
【００４８】
また、図１７に示す従来の半導体装置では、幅の狭いゲート電極３８ａ上に突出部Ｋが形成されていた。よって、突出部Ｋの幅も狭くしなければならず、この結果、突出部Ｋの機械的強度が低いという問題があった。
また、突出部Ｋの形状を精度良く制御する必要性が特に大きかった。これは、突出部Ｋの形状が所望の形状から少しでも大きくなると、突出部Ｋとコーナー絶縁膜３０ｂの距離が非常に近くなり、コーナー絶縁膜３０ｂの絶縁破壊が生じ易くなってしまうからである。また、所望の形状から少しでも小さくなると、突出部Ｋの機械的強度がより低くなってしまうからである。さらに、先に述べた特許文献１に記載の方法では、この突出部Ｋを等方性エッチングで形成していたので、突出部Ｋの形状を精度良く制御する必要性が大きいにもかかわらず、精度良く制御するのが困難であった。
【００４９】
これに対し、第１及び第２実施例の半導体装置では、ゲート電極１３８ａの幅方向の長さよりも、奥行方向の長さが大幅に長いゲート引出し部１３８ｂ上に配線層１４０や突出部Ｋが形成されている。よって、配線層１４０や突出部Ｋの奥行方向の長さを大きくできる。このため、配線層１４０や突出部Ｋの機械的強度を高くできる。また、第２実施例では、突出部Ｋの形状が所望の形状から多少ずれても、コーナー絶縁膜１３０ｄや機械的強度に与える影響は少ない。但し、第２実施例では、この突出部Ｋをドライエッチング（異方性エッチング）で形成するので、突出部Ｋの形状を精度良く制御することが可能である。
【００５０】
また、特許文献１には、トレンチ内にポリシリコンからなる電極層を形成した後、その電極層上にさらにポリシリコンからなる突出部を形成する方法が示されている。この方法によると、ポリシリコン層の形成工程を２回行う必要がある。
これに対し、第１及び第２実施例の半導体装置では、ゲート電極１３８ａやゲート引出し部１３８ｂを構成するポリシリコン層の形成工程は１回である。よって、製造工程を簡素化できる。
【００５１】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ゲート電極１３８ａやゲート引出し部１３８ｂは、ポリシリコン以外の導電性材料で形成されていてもよい。配線層１４０は、金属材料以外の導電性材料で形成されていてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【００５２】
【発明の効果】本発明によると、トレンチ上側コーナー部を覆う絶縁膜の絶縁破壊を生じにくくすることができる。従って、半導体装置を構成する絶縁膜（ゲート部の絶縁膜）の信頼性を向上できる。また、半導体装置の耐圧（ゲート部の耐圧）を向上できる。
また、本発明によると、ゲート部における接触抵抗を低くできる。このため、ゲート部の合計の抵抗成分を減少できる。従って、半導体装置の応答性を向上できる。
【図面の簡単な説明】
【図１】（Ａ）は第１実施例のトレンチゲート型半導体装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ’線断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線断面図、（Ｄ）は（Ａ）のＤ−Ｄ’線断面図、（Ｅ）は（Ａ）のＥ−Ｅ’線断面図を示す。
【図２】第１実施例の半導体装置の製造方法の説明図を示す（１）。
【図３】第１実施例の半導体装置の製造方法の説明図を示す（２）。
【図４】第１実施例の半導体装置の製造方法の説明図を示す（３）。
【図５】第１実施例の半導体装置の製造方法の説明図を示す（４）。
【図６】第１実施例の半導体装置の製造方法の説明図を示す（５）。
【図７】第１実施例の半導体装置の製造方法の説明図を示す（６）。
【図８】第１実施例の半導体装置の製造方法の説明図を示す（７）。
【図９】第１実施例の半導体装置の製造方法の説明図を示す（８）。
【図１０】第１実施例の半導体装置の製造方法の説明図を示す（９）。
【図１１】（Ａ）は第２実施例のトレンチゲート型半導体装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ’線断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線断面図、（Ｄ）は（Ａ）のＤ−Ｄ’線断面図、（Ｅ）は（Ａ）のＥ−Ｅ’線断面図を示す。
【図１２】第２実施例の半導体装置の製造方法の説明図を示す（１）。
【図１３】第２実施例の半導体装置の製造方法の説明図を示す（２）。
【図１４】第２実施例の半導体装置の製造方法の説明図を示す（３）。
【図１５】第２実施例の半導体装置の製造方法の説明図を示す（４）。
【図１６】第２実施例の半導体装置の製造方法の説明図を示す（５）。
【図１７】（Ａ）は従来のトレンチゲート型半導体装置の平面図、（Ｂ）は（Ａ）のＢ−Ｂ’線断面図、（Ｃ）は（Ａ）のＣ−Ｃ’線断面図、（Ｄ）は（Ａ）のＤ−Ｄ’線断面図を示す。
【図１８】トレンチ上側コーナー部付近の拡大断面図。
【符号の説明】
Ｒ１，Ｒ２：トレンチ上側コーナー部
１２０：半導体層
１３０ａ：ゲート絶縁膜
１３０ｂ，１３０ｄ：コーナー絶縁膜
１３６：層間絶縁膜
１３８ａ：ゲート電極
１３８ｂ：ゲート引出し部（第１導電層の一例）
１４０：配線層（第２導電層の一例）
１４４ａ：第１トレンチ
１４４ｂ：第２トレンチ[0001]
The present invention relates to a semiconductor device and a method for manufacturing the same. In particular, the present invention relates to a technique suitable for a trench gate type semiconductor device including a semiconductor layer in which a trench is formed and a gate electrode formed in the trench.
[0002]
2. Description of the Related Art FIG. 17A is a plan view of a conventional trench gate type semiconductor device. FIG. 17B is a cross-sectional view taken along line BB ′ of FIG. FIG. 17C is a cross-sectional view taken along line CC ′ of FIG. FIG. 17D is a cross-sectional view taken along line DD ′ of FIG.
This semiconductor device includes a semiconductor layer 20 having a plurality of trenches 44 formed therein, a gate insulating film 30 a formed along a wall surface of the trench 44, and a corner covering the semiconductor layer 20 located at an upper corner R of the trench 44. An insulating film 30b and an interlayer insulating film 36 are provided. The semiconductor device further includes a gate electrode 38 formed in the trench 44 and a conductive layer 40 connected to the plurality of gate electrodes 38. Gate electrode 38 is formed of polysilicon. The conductive layer 40 is formed of a metal material or the like. When such a conductive layer 40 is provided, a gate voltage can be applied to the group of gate electrodes 38 at once by applying a voltage to the conductive layer 40.
[0003]
As shown in FIG. 17C and the like, the gate electrode 38 has a protruding portion K extending upward. The top surface of the protrusion K is in contact with the bottom surface of the conductive layer 40. The width of the protrusion K is smaller than the width of the trench 44. The corner insulating film 30b is further covered with an interlayer insulating film. The protrusion K is located at a position more distant from the semiconductor layer 20 located at the trench upper corner R than the thickness of the gate insulating film 30a. A structure related to such a semiconductor device is disclosed in Patent Document 1.
[0004]
[Patent Document 1]
Japanese Patent Application Laid-Open No. 7-326738 (FIG. 1)
[0005]
When the insulating film 30 is formed on the surface of the semiconductor layer 20 by a thermal oxidation method or the like, as shown in FIG. 18, the corner insulating film 30b generally becomes thinner than the gate insulating film 30a. This is because the semiconductor layer 20 located at the upper corner portion R of the trench has a plurality of plane orientations, so that stress is generated and the deposition rate of the insulating film is lower than the bottom and side surfaces of the trench 44. . In addition, since the trench upper corner R is an acute corner, electric field concentration is likely to occur.
[0006]
For this reason, if the gate electrode 38 or the conductive layer 40 covers the corner insulating film 30b, electric field concentration occurs in the corner insulating film 30b, which may cause dielectric breakdown.
[0007]
On the other hand, in the semiconductor device shown in FIG. 17, as described above, the gate electrode 38 (projection K) and the conductive layer 40 are different from the thickness of the gate insulating film 30a from the semiconductor layer 20 located at the trench upper corner R. It is at a remote position (see FIGS. 17B and 17C). As a result, the dielectric breakdown of the corner insulating film 30b is less likely to occur.
[0008]
In the above-described semiconductor device, the width of the protrusion K is smaller than the width of the trench 44, as shown in FIG. Therefore, the contact area M between the top surface of the gate electrode 38 (projection K) and the conductive layer 38 is small (see FIGS. 17A and 17C). For this reason, there is a problem that the contact resistance at the gate portion (the contact resistance between the gate electrode 38 and the conductive layer 40 in this example) is increased.
[0009]
An object of the present invention is to realize a semiconductor device in which a corner insulating film covering a semiconductor layer located at an upper corner portion of a trench is unlikely to cause dielectric breakdown, and has a low contact resistance in a gate portion.
[0010]
[Means for Solving the Problems and Their Functions]
[1] A semiconductor device according to the present invention includes a semiconductor layer, a gate insulating film, a first corner insulating film, a second corner insulating film, a gate electrode, and a first conductive layer. In the semiconductor layer, a plurality of first trenches and a second trench connected thereto are formed. The gate insulating film is formed along the wall surface of the first trench. The first corner insulating film covers the semiconductor layer located at the upper corner of the first trench. The second corner insulating film covers the semiconductor layer located at the upper corner of the second trench.
The gate electrode has a portion formed in the first trench, and is located at a position more distant from the thickness of the gate insulating film than the semiconductor layer located at the upper corner of the first trench. The first conductive layer has a portion formed in the second trench, is located farther than the thickness of the gate insulating film from a semiconductor layer located at an upper corner of the second trench, and has a plurality of gate electrodes. (Claim 1).
[0011]
This semiconductor device has a first conductive layer connected to a plurality of gate electrodes. The first conductive layer is formed in a second trench connected to the plurality of first trenches in which gate electrodes are respectively formed. Therefore, a larger contact area can be ensured by contacting the top surface of the first conductive layer with another conductive layer than by contacting the top surface of the gate electrode with another conductive layer. Therefore, the contact resistance at the gate portion can be reduced.
Further, the gate electrode is located at a position farther than the thickness of the gate insulating film from the semiconductor layer located at the upper corner of the first trench. The first conductive layer is located at a position farther than the thickness of the gate insulating film from the semiconductor layer located at the upper corner of the second trench. Therefore, it is possible to suppress occurrence of dielectric breakdown of the corner insulating films (the first corner insulating film and the second corner insulating film) covering the semiconductor layer located at the upper corner portion of the trench (the first trench and the second trench). Therefore, the reliability of the insulating film (gate insulating film, corner insulating film) around the gate electrode can be improved.
As described above, according to the present invention, it is possible to realize a semiconductor device in which dielectric breakdown of the corner insulating film covering the semiconductor layer located at the upper corner portion of the trench is unlikely to occur and the contact resistance in the gate portion is low.
[0012]
[2] The semiconductor device may further include a second conductive layer which is in contact with the top surface of the first conductive layer and which is further away from the semiconductor layer located at the upper corner of the second trench than the thickness of the gate insulating film. Preferred (claim 2). In this case, it is preferable that the second conductive layer is formed only immediately above the first conductive layer. It is preferable that the second conductive layer is formed only on an intermediate portion of the first conductive layer.
[0013]
[3] The first conductive layer is preferably formed in the second trench at a position lower than the top surface of the second trench (claim 3).
[4] Alternatively, the first conductive layer preferably has a protruding portion that protrudes from a portion formed in the second trench and extends to the outside of the second trench.
[0014]
[5] The plurality of gate electrodes (first trenches) preferably extend in a stripe shape in the first direction. The first conductive layer (the second trench) preferably extends in a second direction different from the first direction. Preferably, the first direction and the second direction are orthogonal.
[0015]
[6] The length of the first conductive layer (the second trench) in the second direction is wider than the total value of the lengths of the plurality of gate electrodes (the plurality of first trenches) in the direction orthogonal to the first direction. Is preferred.
According to this, by bringing the conductive layer into contact with the top surface of the first conductive layer, the contact area can be made larger than in contacting the conductive layer with the top surfaces of the plurality of gate electrodes. Therefore, the contact resistance in the gate portion can be reduced.
[0016]
[7] It is preferable that the length of the first conductive layer in the direction orthogonal to the second direction is wider than the length of the gate electrode in the direction orthogonal to the first direction.
According to this, it is easy to form a structure in which the first conductive layer or the second conductive layer is provided at a position farther than the thickness of the gate insulating film from the semiconductor layer located at the upper corner of the second trench.
[0017]
[8] It is preferable that the first corner insulating film and / or the second corner insulating film is further covered with an interlayer insulating film.
According to this, the dielectric breakdown of the corner insulating film can be made more difficult to occur. Therefore, the reliability of the insulating film (gate insulating film, corner insulating film) around the gate electrode can be improved.
[9] The gate electrode and the first conductive layer preferably include polysilicon. The second conductive layer preferably contains a metal material.
[0018]
[10] The method for manufacturing a semiconductor device according to the present invention includes a step of collectively forming the same conductive material in a plurality of first trenches formed in a semiconductor layer and a second trench connected to the first trenches ( Claim 5).
According to this manufacturing method, the manufacturing process can be simplified as compared with a case where a conductive material is separately formed in the first trench and the second trench.
[0019]
[11] The method for manufacturing a semiconductor device according to the present invention includes a step of forming a first conductive layer having a portion located in a second trench connected to the plurality of first trenches formed in the semiconductor layer; Forming an insulating film on the one conductive layer; and removing the insulating film on the first conductive layer to expose the first conductive layer. In this case, it is preferable to further include a step of forming a second conductive layer on the exposed first conductive layer.
According to this manufacturing method, the above-described semiconductor device according to the present invention can be efficiently manufactured.
[0020]
[12] In the step of forming the first conductive layer, the step of forming the first conductive layer in the second trench at a position lower than the top surface of the second trench and exposing the first conductive layer includes the step of: It is preferable to dry-etch and remove the interlayer insulating film on the one conductive layer to expose the first conductive layer.
[0021]
[13] Alternatively, in the step of forming the first conductive layer, a first conductive layer having a portion located in the second trench and a protrusion protruding from the portion and extending to the outside of the second trench is formed. In the step of exposing the layer, it is preferable to expose the first conductive layer by polishing the interlayer insulating film on the protruding portion by a CMP (Chemical Mechanical Polishing) method (claim 7).
According to this, it is not necessary to perform dry etching using plasma to expose the first conductive layer. Therefore, it is possible to prevent damage to the first conductive layer due to plasma during dry etching.
[0022]
BEST MODE FOR CARRYING OUT THE INVENTION
First Embodiment FIG. 1A is a plan view of a trench gate type semiconductor device according to a first embodiment. FIG. 1B is a cross-sectional view taken along line BB ′ of FIG. FIG. 1C is a cross-sectional view taken along the line CC ′ of FIG. FIG. 1D is a sectional view taken along line DD ′ of FIG. FIG. 1E is a sectional view taken along line EE ′ of FIG.
In this specification, the horizontal direction in FIG. 1D is referred to as “width direction”, the vertical direction is referred to as “depth direction”, and the vertical direction in FIG. 1D is referred to as “depth direction” with reference to FIG.
[0023]
As shown in FIG. 1D and the like, the semiconductor device includes a semiconductor layer 120. In this embodiment, the semiconductor layer 120 has a part of a structure for operating the semiconductor device as a power MOSFET. Specifically, the semiconductor layer 120 includes n + Drain region 124 and n in contact therewith − -Type drift region 126, p-type body region 128 in contact therewith, and n-type contact + It has a source region 129 and the like. In the semiconductor layer 120, the regions 124, 126, 128, and 129 are continuously formed in the depth direction.
Note that a part of a structure for operating the semiconductor device as, for example, an IGBT (insulated gate bipolar transistor) or a MOS gate thyristor may be formed in the semiconductor layer 120.
[0024]
As shown in FIGS. 1A and 1D, the semiconductor layer 120 has a plurality of projecting portions (also referred to as projecting portions) 120a. These semiconductor protrusions 120a are obtained by forming a plurality of first trenches 144a and a plurality of second trenches 144b in the semiconductor layer 120 (see FIG. 1A and the like). The plurality of semiconductor protrusions 120a extend in the depth direction as shown in FIG. As shown in FIG. 1D, a source region 129, a body region 128, and a part of the drift region 126 are formed in the semiconductor protrusion 120a. The source electrode 142 is in contact with a part of the top surface of the semiconductor protrusion 120a. Specifically, the source electrode 142 is in contact with the source region 129 and the body region 128 (body contact region). Note that a drain electrode 122 is formed on the back surface of the semiconductor layer 120 (drain region 124).
[0025]
The portion of the surface of the semiconductor layer 120 other than the portion that contacts the source electrode 142 is covered with the insulating film 130. The surface of the semiconductor layer 120 here includes a surface exposed as a result of the formation of the first trench 144a and the second trench 144b. That is, in the semiconductor layer 120, the surface including the side surface and the bottom surface of the first trench 144a and the second trench 144b is also included. Note that the side surface of the first trench 144a can also be referred to as the right side surface or the left side surface of the semiconductor protrusion 120a (see FIG. 1A). The side surface of the second trench 144b can be said to be the front side surface or the rear side surface of the semiconductor protrusion 120a (see FIG. 1A).
[0026]
In the insulating film 130 covering the surface of the semiconductor layer 120, an insulating film formed along the wall surface (bottom surface and side surface) of the first trench 144a is referred to as a gate insulating film 130a (see FIG. 1A). The insulating film formed along the wall surface of the second trench 144b is referred to as a lead portion insulating film 130c (see FIG. 1C). The insulating films covering the semiconductor layer 120 located at the upper corner portions R1 and R2 of the first trenches 144a and 144b are referred to as a first corner insulating film 130b and a second corner insulating film 130d, respectively (FIGS. 1D and 1C). reference). The insulating film covering the top surface of the semiconductor layer 120 is referred to as a top insulating film 130e (see FIG. 1C).
[0027]
The upper corner R1 of the first trench 144a illustrated in FIG. 1D can be said to be a boundary (or a ridge) between the side surface of the first trench 144a and the top surface of the semiconductor layer 120. Similarly, the upper corner R2 of the second trench 144b illustrated in FIG. 1C can be said to be a boundary (or a ridge) between the side surface of the second trench 144b and the top surface of the semiconductor layer 120.
[0028]
As shown in FIG. 1A, a first trench 144a is adjacent to a right side surface or a left side surface of the semiconductor protrusion 120a. The first trench 144a also extends in the depth direction, similarly to the semiconductor protrusion 120a. The semiconductor protrusions 120a and the first trenches 144a are formed alternately in the width direction. Thus, both the semiconductor protrusion 120a and the first trench 144a extend in the depth direction in a stripe shape.
[0029]
As shown in FIG. 1D, a gate electrode 138a is formed in the first trench 144a. The top surface of the gate electrode 138a is lower than the top surface of the first trench 144a (the top surface of the semiconductor layer 120). Gate electrode 138a is formed of polysilicon doped with an impurity. Polysilicon has advantages such as better adhesion with a gate insulating film (silicon oxide film) 130a than a general metal material. The gate electrode 138a is adjacent to the semiconductor layer 120 via the gate insulating film 130a. Specifically, the semiconductor layer 120 here is the semiconductor layer 120 located on the right or left side of the semiconductor protrusion 120a and on the bottom side of the first trench 144a. A body region 128 (channel region) located between the source electrode 142 and the drift region 126 is formed on the right or left portion of the semiconductor protrusion 120a.
As shown in FIG. 1D, the gate electrode 138a is located farther than the thickness of the gate insulating film 130a from the semiconductor layer 120 located at the upper corner R1 of the first trench 144a.
[0030]
As shown in FIG. 1A, a second trench 144b is connected to a front end or a rear end of the plurality of first trenches 144a. The second trench 144b is also adjacent to the front side or the rear side of the group of semiconductor protrusions 120a. The second trench 144b extends in the width direction.
As shown in FIG. 1C, a gate lead-out portion (an example of a first conductive layer) 138b is formed in the second trench 144b. The top surface of the gate lead portion 138b is located lower than the top surface of the second trench 144a (the top surface of the semiconductor layer 120). The gate lead portion 138b is adjacent to the semiconductor layer 120 via the lead portion insulating film 130c. Specifically, the semiconductor layer 120 here is the semiconductor layer 120 located on the front side or the rear side of the semiconductor protrusion 120a and on the bottom side of the second trench 144b. The gate lead portion 138b is connected to the plurality of gate electrodes 138a. Like the gate electrode 138a, the gate lead portion 138b is formed of polysilicon doped with an impurity.
[0031]
As shown in FIG. 1A, the length in the depth direction of the gate lead portion 138b (the second trench 144b) is at least four times longer than the width in the width direction of the gate electrode 138a (the first trench 144a). I have.
[0032]
As shown in FIG. 1C, a part of the top surface of the gate lead portion 138b is in contact with a wiring layer (an example of a second conductive layer) 140. The wiring layer 140 is formed of a metal material such as aluminum, copper, or an alloy thereof. The wiring layer 140 is in contact with the middle part in the depth direction on the top surface of the gate lead-out part 138b. The wiring layer 140 is located only on an intermediate portion in the depth direction of the gate lead-out portion 138b. In other words, the length of the wiring layer 140 in the depth direction is shorter than the length of the gate extension 138b in the depth direction.
As shown in FIG. 1C, the gate lead-out portion 138b is located at a position farther from the semiconductor layer 120 located at the upper corner portion R2 of the second trench 144b than the thickness of the gate insulating film 130a.
[0033]
As shown in FIGS. 1B to 1D, an interlayer insulating film 136 is formed over the gate electrode 138a, a part of the gate lead portion 138b, and a part of the insulating film 130 covering the semiconductor layer 120. Is formed. As shown in FIGS. 1D and 1C, the corner insulating films 130b and 130d located at the upper corner portions R1 and R2 of the trench are further covered with an interlayer insulating film 136.
As described above, the gate electrode 138a does not cover the first corner insulating film 130b, and the interlayer insulating film 136 is interposed between the two 138a and 130b (see FIG. 1D). The gate lead portion 138b does not cover the second corner insulating film 130d, and an interlayer insulating film 136 is interposed between the two 138b and 130d (see FIG. 1C). The wiring layer 140 does not cover the second corner insulating film 130d, and an interlayer insulating film 136 is interposed between the two 140 and 130d (see FIG. 1C).
[0034]
According to the semiconductor device of the first embodiment, the contact resistance at the gate can be reduced. This will be described in comparison with the conventional semiconductor device shown in FIG.
In the conventional semiconductor device, as shown in FIG. 17A, the contact area per unit pitch W (the contact area between the gate electrode 38 (projection K) and the conductive layer 40) is W × Q. This Q is smaller than the width of the trench 44. That is, in the conventional semiconductor device, only a contact area smaller than W × trench width can be secured per unit pitch W. On the other hand, in the semiconductor device of the first embodiment, as shown in FIG. 1A, the contact area per unit pitch W (the contact area between the gate lead portion 138 and the conductive layer 140) is W × P. . This P is the sum of the width of the first trench 144a and the width of the semiconductor protrusion 120a. That is, in the semiconductor device of the first embodiment, a contact area of W × (trench width + width of semiconductor protrusion) can be ensured per unit pitch W.
As described above, according to the semiconductor device of the first embodiment, a larger contact area in the gate portion can be secured than in the conventional semiconductor device. Therefore, the contact resistance at the gate can be reduced.
[0035]
In the semiconductor device of the first embodiment, the gate electrode 138a formed in the first trench 144a is located lower than the top surface of the first trench 144a (see FIG. 1D). As a result, the gate electrode 138a is located at a position farther from the semiconductor layer 120 located at the upper corner R1 of the first trench 144a than the thickness of the gate insulating film 130a.
The gate extension 138b formed in the second trench 144b is located lower than the top surface of the second trench 144a (see FIG. 1C). As a result, the gate lead portion 138b is located at a position farther from the upper corner portion R2 of the second trench 144b than the thickness of the gate insulating film 130a.
The wiring layer 140 is located on an intermediate portion in the width direction of the gate lead portion 138b (see FIG. 1C). Thus, the wiring layer 140 is located at a position farther from the upper corner portion R2 of the second trench 144b than the thickness of the gate insulating film 130a.
The corner insulating films 130b and 130d covering the trench upper corner portions R1 and R2 are further covered with an interlayer insulating film 136 (see FIGS. 1D and 1C).
According to the semiconductor device of the first embodiment having the above-described configuration, the occurrence of dielectric breakdown of the corner insulating films 130b and 130d covering the semiconductor layer 120 located at the upper corner portions R1 and R2 of the trench can be suppressed. Therefore, the reliability of the insulating film included in the semiconductor device can be improved.
[0036]
Next, a method of manufacturing the trench gate type semiconductor device of the first embodiment will be described.
First, regions 124, 126, 128, and 129 are formed in the semiconductor layer 120 as shown in FIG. Specifically, first, n + A semiconductor substrate 124 (equivalent to a drain region) 124 is prepared. N on the semiconductor substrate 124 − A p-type epitaxial layer (corresponding to a drift region) 126 and a p-type epitaxial layer (corresponding to a body region) 128 are sequentially grown. N-type impurities are ion-implanted from the top side of the p-type epitaxial layer 128 to form well-shaped n-type impurities. + A mold region (corresponding to a source region) 129 is formed.
[0037]
Next, as shown in FIG. 3, a plurality of first trenches 144a and a plurality of second trenches 144b are formed in the semiconductor layer 120. Specifically, a mask is provided on a portion of the semiconductor layer 120 which is not desired to be removed. After that, by dry etching (anisotropic etching) such as RIE (Reactive Ion Etching), the portion of the semiconductor layer 120 where the mask is not disposed is removed to a predetermined depth.
[0038]
Next, as shown in FIG. 4, an insulating film 130 covering the surface of the semiconductor layer 120 is formed. Specifically, the surface of the semiconductor layer 120 (silicon layer) is oxidized by a thermal oxidation method to form the insulating layer 130 made of a silicon oxide film.
[0039]
Next, as shown in FIG. 5, a gate electrode 138a is formed in the first trench 144a of the semiconductor layer 120. In addition, a gate lead portion 138b is formed in the second trench 144b of the semiconductor layer 120. Specifically, polysilicon is stacked on the surface of the semiconductor layer 120 (including the first trench 144a and the second trench 144b) by a CVD (Chemical Vapor Deposition) method or the like. Next, as shown in FIG. 6, unnecessary portions of the stacked polysilicon are removed by etching. According to this, the gate electrode 138a and the gate lead portion 138b can be formed collectively.
[0040]
Next, as shown in FIG. 7, an interlayer insulating film 136 is formed over the insulating film 130 covering the surface of the semiconductor layer 120, the gate electrode 138a, and the gate extension 138b. Specifically, an interlayer insulating film 136 made of a silicon oxide film, a silicon nitride film, or the like is stacked by, for example, a CVD method or the like.
[0041]
Next, as shown in FIG. 8, a contact hole 146 is formed in the interlayer insulating film 136. The contact hole 146 is for bringing a wiring layer 140 described later into contact with the gate lead portion 138b. Specifically, a portion of the interlayer insulating film 136 above the intermediate portion in the width direction of the gate lead portion 138b is removed by dry etching such as RIE. As a result, a contact hole 146 is formed in the interlayer insulating film 136. As a result, the top surface of the intermediate portion in the width direction of the gate lead portion 138b is exposed.
[0042]
Next, as shown in FIG. 9, a source electrode 142 and a wiring layer 140 are formed. Specifically, a metal material such as aluminum or copper is stacked on the portion where the gate lead portion 138b is exposed, the portion where the semiconductor layer 120 is exposed, and the interlayer insulating film 136 by, for example, a sputtering method. Next, as shown in FIG. 10, unnecessary portions of the laminated metal material are removed by etching. Thus, the source electrode 142 and the wiring layer 140 are formed.
[0043]
Next, as shown in FIG. 1, a drain electrode 122 is formed on the back surface of the semiconductor layer 120. Specifically, a metal material layer 122 such as aluminum or copper is formed on the back surface of the semiconductor layer 120 by a sputtering method or the like.
Next, a heat treatment step (furnace annealing or the like) is performed. Thereby, the contact property between the gate lead portion 138b and the wiring layer 140 is improved, and the contact resistance is reduced. Further, the ion-implanted impurities are activated.
[0044]
Second Embodiment In the trench gate type semiconductor device according to the second embodiment, as shown in FIG. 11C and the like, the gate lead-out portion 138b has a protrusion protruding from a portion formed in the second trench 144b. K. The top surface of the projection K is located at the same height as the top surface of the interlayer insulating film 136 as shown in FIG. The length of the protrusion K in the depth direction is the same as the length of the wiring layer 140 in the depth direction. The top surface of the protrusion K is in contact with the bottom surface of the wiring layer 140. These points are different from the semiconductor device of the first embodiment.
[0045]
Next, a method of manufacturing the trench gate type semiconductor device of the second embodiment will be described.
The manufacturing method of the second embodiment is the same as the manufacturing method of the first embodiment up to the step shown in FIG. The steps after the step shown in FIG. 5 will be described with reference to FIGS. 12 to 15 correspond to cross-sectional views taken along line BB ′ of FIG.
After laminating the polysilicon layer 138 as shown in FIG. 5, a part of the polysilicon layer 138 is removed as shown in FIG. Specifically, a mask is arranged on a portion of the polysilicon layer 138 where the projection K is to be formed. Thereafter, the unmasked portion is dry-etched by RIE or the like. Thereby, the protruding portion K is formed.
[0046]
Next, as shown in FIG. 13, an interlayer insulating film 136 is formed. FIG. 13 shows a state in which the portion of the interlayer insulating film 136 where the protrusion K is formed is raised. Next, as shown in FIG. 14, a part of the interlayer insulating film 136 is removed until the protrusion K is exposed. Specifically, the interlayer insulating film 136 is polished by the CMP method. This polishing is performed until the top surface of the protrusion K is exposed. Further, by this polishing, the top surface of the raised interlayer insulating film 136 is flattened. Next, as shown in FIG. 15, a source electrode 142 and a wiring layer 140 are formed. Next, as shown in FIG. 11B, a drain electrode 122 is formed on the back surface of the semiconductor layer 120. Next, a heat treatment step (furnace annealing or the like) is performed.
[0047]
In the second embodiment, the protruding portion K is provided on the gate lead portion 138b. This makes it possible to expose the gate lead-out portion 138b (projection K) by polishing the interlayer insulating film 136 by the CMP method. That is, according to the manufacturing method of the second embodiment, the dry etching using the plasma as in the first embodiment does not have to be performed in order to expose the gate extraction portion 138b. Therefore, it is possible to avoid that plasma damage when the interlayer insulating film 136 is dry-etched is applied to the gate extraction portion 138b. Therefore, the reliability of the gate portion (gate lead portion 138b) can be improved.
[0048]
In the conventional semiconductor device shown in FIG. 17, the protruding portion K is formed on the narrow gate electrode 38a. Therefore, the width of the protrusion K must be narrowed, and as a result, there is a problem that the mechanical strength of the protrusion K is low.
Further, it is particularly necessary to control the shape of the protrusion K with high accuracy. This is because if the shape of the protrusion K is slightly larger than the desired shape, the distance between the protrusion K and the corner insulating film 30b becomes very short, and the dielectric breakdown of the corner insulating film 30b is likely to occur. . Also, if the size is slightly reduced from the desired shape, the mechanical strength of the protruding portion K is further reduced. Further, in the method described in Patent Document 1 described above, since the protrusion K is formed by isotropic etching, it is necessary to control the shape of the protrusion K with high accuracy. It was difficult to control accurately.
[0049]
On the other hand, in the semiconductor devices of the first and second embodiments, the wiring layer 140 and the protruding portion K are formed on the gate lead portion 138b whose length in the depth direction is much longer than the length in the width direction of the gate electrode 138a. Is formed. Therefore, the length in the depth direction of the wiring layer 140 and the protrusion K can be increased. Therefore, the mechanical strength of the wiring layer 140 and the protrusion K can be increased. In the second embodiment, even if the shape of the protruding portion K slightly deviates from the desired shape, the influence on the corner insulating film 130d and the mechanical strength is small. However, in the second embodiment, since the protrusion K is formed by dry etching (anisotropic etching), the shape of the protrusion K can be accurately controlled.
[0050]
Patent Document 1 discloses a method in which an electrode layer made of polysilicon is formed in a trench, and then a protrusion made of polysilicon is further formed on the electrode layer. According to this method, it is necessary to perform the step of forming the polysilicon layer twice.
On the other hand, in the semiconductor devices of the first and second embodiments, the process of forming the polysilicon layer forming the gate electrode 138a and the gate lead portion 138b is performed once. Therefore, the manufacturing process can be simplified.
[0051]
As mentioned above, although the specific example of this invention was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and alterations of the specific examples illustrated above.
For example, the gate electrode 138a and the gate lead portion 138b may be formed of a conductive material other than polysilicon. The wiring layer 140 may be formed of a conductive material other than a metal material.
In addition, the technical elements described in the present specification or the drawings exert technical utility singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. Further, the technology exemplified in the present specification or the drawings can simultaneously achieve a plurality of objects, and has technical utility by achieving one of the objects.
[0052]
According to the present invention, dielectric breakdown of the insulating film covering the upper corner portion of the trench can be suppressed. Therefore, the reliability of the insulating film (the insulating film of the gate portion) constituting the semiconductor device can be improved. In addition, the withstand voltage (gate withstand voltage) of the semiconductor device can be improved.
Further, according to the present invention, the contact resistance in the gate portion can be reduced. Therefore, the total resistance component of the gate portion can be reduced. Therefore, the responsiveness of the semiconductor device can be improved.
[Brief description of the drawings]
FIG. 1A is a plan view of a trench gate type semiconductor device according to a first embodiment, FIG. 1B is a cross-sectional view taken along the line BB ′ of FIG. 1A, and FIG. (D) is a DD ′ line sectional view of (A), and (E) is a EE ′ line sectional view of (A).
FIG. 2 is an explanatory view of a method for manufacturing a semiconductor device according to a first embodiment (1).
FIG. 3 is an explanatory view (2) of the method for manufacturing the semiconductor device according to the first embodiment;
FIG. 4 is an explanatory view (3) of the method for manufacturing the semiconductor device of the first embodiment.
FIG. 5 is an explanatory view (4) of the method for manufacturing the semiconductor device of the first embodiment.
FIG. 6 is an explanatory view (5) of the method for manufacturing the semiconductor device of the first embodiment.
FIG. 7 is an explanatory view (6) of the method for manufacturing the semiconductor device of the first embodiment.
FIG. 8 is an explanatory diagram of the method for manufacturing the semiconductor device of the first embodiment (7).
FIG. 9 is an explanatory view (8) of the method for manufacturing the semiconductor device according to the first embodiment;
FIG. 10 is an explanatory view (9) of the method for manufacturing the semiconductor device of the first embodiment.
11A is a plan view of the trench gate type semiconductor device of the second embodiment, FIG. 11B is a cross-sectional view taken along the line BB ′ of FIG. 11A, and FIG. 11C is a cross-sectional view of CC ′ of FIG. (D) is a DD ′ line sectional view of (A), and (E) is a EE ′ line sectional view of (A).
FIG. 12 is an explanatory view of the method for manufacturing the semiconductor device of the second embodiment (1).
FIG. 13 is an explanatory view (2) of the method for manufacturing the semiconductor device of the second embodiment.
FIG. 14 is an explanatory diagram (3) of the method for manufacturing the semiconductor device of the second embodiment.
FIG. 15 is an explanatory view of the method for manufacturing the semiconductor device of the second embodiment (4).
FIG. 16 is an explanatory view (5) of the method for manufacturing the semiconductor device of the second embodiment.
17A is a plan view of a conventional trench gate type semiconductor device, FIG. 17B is a cross-sectional view taken along line BB ′ of FIG. 17A, and FIG. 17C is a cross-sectional view taken along line CC ′ of FIG. (D) is a cross-sectional view taken along line DD ′ of (A).
FIG. 18 is an enlarged cross-sectional view near the upper corner portion of the trench.
[Explanation of symbols]
R1, R2: upper corner of trench
120: semiconductor layer
130a: gate insulating film
130b, 130d: corner insulating film
136: interlayer insulating film
138a: Gate electrode
138b: Gate lead-out part (an example of a first conductive layer)
140: wiring layer (an example of a second conductive layer)
144a: First trench
144b: Second trench
Claims (7)
第１トレンチの壁面に沿って形成されたゲート絶縁膜と、
第１トレンチの上側コーナー部に位置する半導体層を覆う第１コーナー絶縁膜と、
第２トレンチの上側コーナー部に位置する半導体層を覆う第２コーナー絶縁膜と、
第１トレンチ内に形成された部位を有するとともに、第１トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にあるゲート電極と、
第２トレンチ内に形成された部位を有するとともに、第２トレンチの上側コーナー部に位置する半導体層からゲート絶縁膜の厚さより離れた位置にあり、かつ、複数のゲート電極につながっている第１導電層を備えた半導体装置。A semiconductor layer in which a plurality of first trenches and a second trench connected thereto are formed;
A gate insulating film formed along the wall surface of the first trench;
A first corner insulating film covering the semiconductor layer located at the upper corner of the first trench;
A second corner insulating film covering the semiconductor layer located at the upper corner of the second trench;
A gate electrode having a portion formed in the first trench, and being located at a position away from the thickness of the gate insulating film from a semiconductor layer located at an upper corner of the first trench;
A first portion having a portion formed in the second trench, located at a position further than the thickness of the gate insulating film from the semiconductor layer located at the upper corner of the second trench, and connected to the plurality of gate electrodes; A semiconductor device including a conductive layer.
第１導電層上に絶縁膜を形成する工程と、
第１導電層上の絶縁膜を除去して、第１導電層を露出させる工程を有する半導体装置の製造方法。Forming a first conductive layer having a portion located in a second trench connected to the plurality of first trenches formed in the semiconductor layer;
Forming an insulating film on the first conductive layer;
A method for manufacturing a semiconductor device, comprising: removing an insulating film on a first conductive layer to expose the first conductive layer.
第１導電層を露出させる工程では、突出部上の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨して、第１導電層を露出させる請求項６に記載の半導体装置の製造方法。In the step of forming the first conductive layer, a first conductive layer having a portion located in the second trench and a protrusion protruding from the portion and extending to the outside of the second trench is formed.
7. The method according to claim 6, wherein, in the step of exposing the first conductive layer, the insulating film on the protrusion is polished by a CMP (Chemical Mechanical Polishing) method to expose the first conductive layer.
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