JP2004186550A

JP2004186550A - インダクタ

Info

Publication number: JP2004186550A
Application number: JP2002353696A
Authority: JP
Inventors: Toru Umeno; 徹梅野; Kaoru Akamatsu; 薫赤松
Original assignee: Sumitomo Special Metals Co Ltd
Current assignee: Hitachi Metals Ltd
Priority date: 2002-12-05
Filing date: 2002-12-05
Publication date: 2004-07-02

Abstract

【課題】マルチフェーズ方式のコンバータにおいて、構成部品点数を低減できるインダクタを提供する。
【解決手段】インダクタは、上側の１個のＥＲ型コア１と下側の１個のＩ型コア２と２個のコイル３とから構成されている。ＥＲ型コア１の各中央脚１ｃ，１ｃに各コイル３，３を嵌挿させた態様で、各コイル３，３を背中合わせに凹部１ｂに収容し、ＥＲ型コア１とＩ型コア２とを突き合わせて閉磁路を構成している。一方のコイル３の端子３ａ，３ａをＩ型コア２の一辺２ａの切欠部２ｂ，２ｂに嵌め込み．他方のコイル３の端子３ａ，３ａをＩ型コア２の他辺２ｃの切欠部２ｂ，２ｂに嵌め込んでいる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、各種の電子機器に使用されるインダクタに関し、特に、上側の第１コア（例えばＥＲ型コア）と下側の第２コア（例えばＩ型コア）とによって閉磁路が構成されるインダクタに関する。
【０００２】
【従来の技術】
パーソナルコンピュータに使用されるＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）に電力を供給する部材は、ＭＯＳ−ＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ−ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）、インダクタ、コンデンサ及び制御回路を有するＤＣ−ＤＣコンバータである。ＤＣ−ＤＣコンバータに用いられるインダクタには種々のものが存在し、ＣＰＵの高速化に応じて、消費電流の増大に対応するための大電流化と、高周波領域での低損失化とがインダクタに要求されている。
【０００３】
図５は、このような大電流化及び低損失化を図れる従来のインダクタの分解斜視図である（例えば、特許文献１参照）。この従来のインダクタは、上側のＥＲ型コア４１と下側のＩ型コア４２とコイル４３と補助端子４４とから構成されている。
【０００４】
【特許文献１】
特開平１０−２２３４５０号公報
【０００５】
図５（ａ）に示すＥＲ型コア４１は、対向する一対の各辺に設けた外側脚４１ａ，４１ａに囲まれている凹部４１ｂの中央に円柱状の中央脚４１ｃを立設し、外側脚４１ａ，４１ａが設けられていない側の二辺を開口部４１ｄ，４１ｄとしている。図５（ｂ）に示すコイル４３は、絶縁被膜処理された平角導線を巻回してなるエッジワイズコイルであり、その巻き始めと巻き終わりとは絶縁被膜が剥がされ、はんだめっきされて更にＬ字状に変形されて端子４３ａ，４３ａを構成している。図５（ｃ）に示すＩ型コア４２は、一辺４２ａにコイル４３の並行的に突出する各端子４３ａ，４３ａを嵌め込む切欠部４２ｂ，４２ｂを設けており、一辺４２ａと対向する他辺４２ｃの中央には、断面がコ字形状である補助端子４４の取付け用の切欠部４２ｄを設けている。
【０００６】
ＥＲ型コア４１の凹部４１ｂにエッジワイズ巻きのコイル４３を収容すると共に、Ｉ型コア４２でＥＲ型コア４１の凹部４１ｂを閉鎖し、更に、Ｉ型コア４２に補助端子４４を取り付ける。ＥＲ型コア４１の中央脚４１ｃにコイル４３を嵌挿させた態様で、コイル４３を凹部４１ｂに収容し、ＥＲ型コア４１とＩ型コア４２とを突き合わせて閉磁路を構成している。この際、コイル４３の端子４３ａ，４３ａをＩ型コア４２の切欠部４２ｂ，４２ｂに嵌め込んでいる。なお、インダクタをプリント回路基板に実装する際の実装強度を得るために、補助端子４４が使用される。
【０００７】
【発明が解決しようとする課題】
上述したような構成を有するインダクタを使用することにより、１台のＤＣ−ＤＣコンバータにて、大電力を消費するＣＰＵへ電力を供給することが可能であった。しかしながら、昨今では、ＣＰＵの処理速度の更なる向上に伴って、ＣＰＵへ供給すべき電力は更に増大しており、ハイエンドＣＰＵの場合には、複数台のＤＣ−ＤＣコンバータを並列に接続して電力を供給するマルチフェーズ方式が採用されている。
【０００８】
このマルチフェーズ方式の場合には、ＤＣ−ＤＣコンバータの台数に応じて複数の構成部材が必要であり、インダクタもＤＣ−ＤＣコンバータの台数分だけ必要となる。この結果、実装スペースとコストとの増大が避けられないという問題がある。具体的には、図５に示すような構成のインダクタを使用する場合、１個のインダクタが４個の部品（ＥＲ型コア４１，Ｉ型コア４２，コイル４３及び補助端子４４）から構成されているので、２フェーズ方式のＤＣ−ＤＣコンバータでは２個のインダクタを使用して８（＝４×２）個の部品点数が必要となる。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、マルチフェーズ方式のコンバータにおいて、構成される部品点数を従来に比して大幅に低減できるインダクタを提供することを目的とする。
【００１０】
【課題を解決するための手段】
第１発明に係るインダクタは、磁性材からなる各１個の第１コア及び第２コアと、夫々が平角導線を巻回してなる複数のコイルとを備えるインダクタであって、前記第１コアは両側に開口部を有しており、前記第１コアの前記開口部を結ぶ方向に列状に柱状の複数の脚部が設けられており、前記複数のコイル夫々を前記複数の脚部夫々に嵌挿しており、前記複数のコイル夫々の両端子は前記開口部から出ており、前記第１コアと前記第２コアとを突き合わせていることを特徴とする。
【００１１】
第１発明のインダクタにあっては、１個の第１コア（例えばＥＲ型コア）に設けられた柱状の複数の脚部夫々に複数のコイル夫々が嵌挿されており、この第１コアと１個の第２コア（例えばＩ型コア）とを突き合わせた構成をなしている。このように一対のコアによって複数のインダクタを一体化させた構成であり、マルチフェーズ方式のコンバータにおいて、複数のインダクタを単に並列構成させる従来例と比べて部品点数が低減する。また、複数のインダクタを個別に実装する場合に比べて実装密度も向上する。また、組立ての作業性は向上して生産コストも低下する。更に、夫々にコイルを嵌挿させた複数の脚部が第１コアの両側の開口部を結ぶ方向に列状に配置され、夫々の開口部から各コイルの両端子が出ている。よって、実装バランスが良好であり、十分な実装強度が得られるように端子は配置されるので、実装強度を得るための補助端子が不要であり、更なる部品点数の低減、組立て工数の削減及び生産コストの低下を図れる。
【００１２】
第２発明に係るインダクタは、第１発明において、前記複数のコイル夫々が嵌挿された前記複数の脚部を複数組備えることを特徴とする。
【００１３】
第２発明のインダクタにあっては、複数の脚部夫々にコイルを嵌挿させて夫々のコイルを第１コアの両側の開口部夫々から出す構成としたものを複数組備えている。よって、ＤＣ−ＤＣコンバータが多数ある場合にも、その台数に応じてその組数を設定すれば良く、容易に対応できる。
【００１４】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面を参照して具体的に説明する。
（第１実施の形態）
図１は、本発明の第１実施の形態に係るインダクタの構成を示す分解斜視図である。この第１実施の形態のインダクタは、上側の１個のＥＲ型コア１と下側の１個のＩ型コア２と２個のコイル３，３とから構成されている。
【００１５】
図１（ａ）に示す第１コアとしてのＥＲ型コア１は、対向する一対の長辺に２個の側脚１ａ，１ａが設けられており、側脚１ａが設けられていない対向する一対の短辺は開口部１ｄ，１ｄとなっている。両側脚１ａ，１ａに囲まれている凹部１ｂの中央に、円柱状の中央脚１ｃ，１ｃが両開口部１ｄ，１ｄを結ぶ方向に（側脚１ａの延設方向に）列状に立設されている。ＥＲ型コア１とＩ型コア２とを突き合わせた際にＥＲ型コア１の中央脚１ｃ，１ｃとＩ型コア２との間にギャップが形成されてインダクタンスを低下し、直流重畳特性を確保できるように、各中央脚１ｃの高さは各側脚１ａよりも低くなっている。
【００１６】
図１（ｂ）に示す２個のコイル３，３夫々は、絶縁被膜処理された平角導線を巻回してなるエッジワイズコイルであり、その巻き始めと巻き終わりとは絶縁被膜が剥がされ、はんだめっきされて更にＬ字状に変形されて端子３ａ，３ａを構成している。
【００１７】
図１（ｃ）に示す第２コアとしてのＩ型コア２は、一辺２ａに一方のコイル３の並行的に突出する各端子３ａ，３ａを嵌め込む切欠部２ｂ，２ｂを設けており、一辺２ａと対向する他辺２ｃに他方のコイル３の並行的に突出する各端子３ａ，３ａを嵌め込む切欠部２ｂ，２ｂを設けている。
【００１８】
ＥＲ型コア１の凹部１ｂにエッジワイズ巻きのコイル３，３を収容すると共に、Ｉ型コア２でＥＲ型コア１の凹部１ｂを閉鎖する。ＥＲ型コア１の各中央脚１ｃ，１ｃに各コイル３，３を嵌挿させた態様で、各コイル３，３を背中合わせに凹部１ｂに収容し、ＥＲ型コア１とＩ型コア２とを突き合わせて閉磁路を構成している。この際、各コイル３，３の端子３ａ，３ａ，３ａ，３ａをＩ型コア２の切欠部２ｂ，２ｂ，２ｂ，２ｂに嵌め込んでいる。
【００１９】
第１実施の形態のインダクタでは、１個のＥＲ型コア１と１個のＩ型コア２と２個のコイル３，３ととから構成されているので、その部品点数は合計で４個であり、４個の部品点数にて２フェーズ方式のＤＣ−ＤＣコンバータで使用するインダクタを構成することができ、８個の部品点数が必要であった従来例と比べて、部品点数を半分に削減することができる。
【００２０】
ここで、本発明と同様に部品点数の低減を図った比較例としてのインダクタについて説明する。
【００２１】
（第１比較例）
まず、第１実施の形態と異なり、コイル３，３の全ての端子３ａを同一方向に出した構成をなす第１比較例について説明する。図２は、この第１比較例のインダクタの構成を示す分解斜視図である。図２において図１と同一または同様な部分には同一番号を付している。
【００２２】
ＥＲ型コア１は、対向する一対の短辺及びその中間に３個の側脚１ａ，１ａ，１ａが設けられており、隣合う側脚１ａ，１ａに囲まれている２箇所の凹部１ｂ，１ｂ夫々の中央に円柱状の中央脚１ｃ，１ｃが立設されている。ＥＲ型コア１の各中央脚１ｃ，１ｃに各コイル３，３を嵌挿させた態様で、各コイル３，３を凹部１ｂ，１ｂに収容し、ＥＲ型コア１とＩ型コア２とを突き合わせる。この際、各コイル３，３の端子３ａ，３ａ，３ａ，３ａをＩ型コア２の一辺２ａに設けた切欠部２ｂ，２ｂ，２ｂ，２ｂに嵌め込む。また、インダクタをプリント回路基板に実装する際の実装強度を得るために、一辺２ａと対向する他辺２ｃの中央に設けた切欠部２ｄに補助端子４を取り付ける。
【００２３】
第１比較例では、１個のＥＲ型コア１と１個のＩ型コア２と２個のコイル３，３とに加えて１個の補助端子４が必要であり、その部品点数は合計で５個である。上述した第１実施の形態は、２個のコイル３，３の４個の端子３ａ全てがＥＲ型コア１の同じ側から出ている第１比較例と違って、一方のコイル３の両端子３ａ，３ａと他方のコイル３の両端子３ａ，３ａとをＥＲ型コア１の異なる側から出す構成としているため、端子３ａが２個ずつＩ型コア２の両側に配置されて実装バランスが良好であるので、実装強度を得るために第１比較例に設けた補助端子４は不要であり、第１比較例よりも部品点数が少なくて低コスト化を図れる。
【００２４】
（第２比較例）
次に、第１実施の形態と同様に両コイル３，３の端子３ａを異なる方向には出しているが、両コイル３，３（両中央脚１ｃ，１ｃ）を側脚１ａに垂直な方向に列状に配した構成をなす第２比較例について説明する。図３は、この第２比較例のインダクタの構成を示す分解斜視図である。図３において図１と同一または同様な部分には同一番号を付している。
【００２５】
ＥＲ型コア１は、対向する一対の短辺及びその中間に３個の側脚１ａ，１ａ，１ａが設けられており、隣合う側脚１ａ，１ａに囲まれている２箇所の凹部１ｂ，１ｂ夫々の中央に円柱状の中央脚１ｃ，１ｃが立設されている。ＥＲ型コア１の各中央脚１ｃ，１ｃに各コイル３，３を嵌挿させた態様で、各コイル３，３を凹部１ｂ，１ｂに収容し、ＥＲ型コア１とＩ型コア２とを突き合わせる。この際、一方のコイル３の端子３ａ，３ａをＩ型コア２の一辺２ａに設けた切欠部２ｂ，２ｂに嵌め込み、他方のコイル３の端子３ａ，３ａをＩ型コア２の一辺２ａと対向する他辺２ｃに設けた切欠部２ｂ，２ｂに嵌め込む。
【００２６】
この第２比較例では、第１実施の形態と同様に、補助端子が不要で合計４個の部品点数で良いが、第１実施の形態に比べて、側脚１ａの個数が多くなる。第１実施の形態では、２つのコイル３，３を背中合わせに突き合わせているため、第２比較例と比べてインダクタの実装面積を小さくできる。また、第１，第２比較例では、中央脚１ｃの高さを側脚１ａより低くするための加工回数は２回必要であるが、第１実施の形態では、この加工回数が１回で済み、生産コストの低下を図れる。
【００２７】
（第２実施の形態）
図４は、本発明の第２実施の形態に係るインダクタの構成を示す分解斜視図である。この第２実施の形態のインダクタは、上述した第１実施の形態での２個一組のものを側脚１ａの垂直方向に２組連ねた構成をなしており、４個のインダクタを一体化させた構成であり、４フェーズ方式のＤＣ−ＤＣコンバータに使用するインダクタである。なお、図４において、図１と同一または同様な部分には同一番号を付して、それらの説明は省略する。
【００２８】
一般的に、ｎ（ｎは２以上の整数）フェーズ方式のＤＣ−ＤＣコンバータで使用するインダクタを構成する場合、図５に示した従来例のインダクタを並列的に配置すると、１個のインダクタにおいて４個の部品点数が必要であるため、全体として４ｎ個の部品点数が必要となる。これに対して本発明にあっては、１個のＥＲ型コア１と１個のＩ型コア２とｎ個のコイル３とが必要であって、全体として（ｎ＋３）個の部品点数が必要となる。このように、本発明では、マルチフェーズ方式のＤＣ−ＤＣコンバータにおけるインダクタを構成する部品点数を低減することができ、そのフェーズ数が多くなればなるほど、部品点数の低減効果は大きくなる。
【００２９】
なお、上述した実施の形態におけるコイルはエッジワイズ巻きのコイルとしたが、フラットワイズ巻きのコイルであっても同様の効果を奏することは言うまでもない。また、ＥＲ型コア、Ｉ型コアはＭｎＺｎフェライト、ＮｉＺｎフェライトまたはメタルダスト系の材料が用いられ、ＥＲ型コアとＩ型コアとで材料が異なっていても良い。
【００３０】
【発明の効果】
以上詳述した如く、本発明では、１個の第１コア（ＥＲ型コア）に設けられた柱状の複数の脚部（中央脚）夫々に複数のコイル夫々を嵌挿しており、この第１コアと１個の第２コア（Ｉ型コア）とを突き合わせるように構成したので、マルチフェーズ方式のコンバータにおいてインダクタの構成部品点数を大幅に低減することができる。この結果、部材コストが低減し、組立ての作業性も向上するので、生産コストを下げることができる。また、一体化した構成としたので、複数のインダクタを個別に実装する場合と比べて、実装効率及び実装密度を向上することができる。また、コイルを嵌挿させた複数の脚部を第１コアの両側の開口部を結ぶ方向に列状に配置して、夫々の開口部から各コイルの両端子が出るように構成したので、実装強度を補助するための補助端子が不要であり、更なる部品点数の低減、組立て工数の削減及び生産コストの低下を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係るインダクタの構成を示す分解斜視図である。
【図２】第１比較例のインダクタの構成を示す分解斜視図である。
【図３】第２比較例のインダクタの構成を示す分解斜視図である。
【図４】本発明の第２実施の形態に係るインダクタの構成を示す分解斜視図である。
【図５】従来のインダクタの構成を示す分解斜視図である。
【符号の説明】
１ＥＲ型コア（第１コア）
２Ｉ型コア（第２コア）
３コイル
１ａ側脚
１ｂ凹部
１ｃ中央脚
１ｄ開口部
２ａ一辺
２ｂ切欠部
２ｃ他辺
３ａ端子

Claims

磁性材からなる各１個の第１コア及び第２コアと、夫々が平角導線を巻回してなる複数のコイルとを備えるインダクタであって、前記第１コアは両側に開口部を有しており、前記第１コアの前記開口部を結ぶ方向に列状に柱状の複数の脚部が設けられており、前記複数のコイル夫々を前記複数の脚部夫々に嵌挿しており、前記複数のコイル夫々の両端子は前記開口部から出ており、前記第１コアと前記第２コアとを突き合わせていることを特徴とするインダクタ。
前記複数のコイル夫々が嵌挿された前記複数の脚部を複数組備えることを特徴とする請求項１記載のインダクタ。