JP2004184869A - 光電子装置 - Google Patents
光電子装置 Download PDFInfo
- Publication number
- JP2004184869A JP2004184869A JP2002354053A JP2002354053A JP2004184869A JP 2004184869 A JP2004184869 A JP 2004184869A JP 2002354053 A JP2002354053 A JP 2002354053A JP 2002354053 A JP2002354053 A JP 2002354053A JP 2004184869 A JP2004184869 A JP 2004184869A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- wiring
- support substrate
- mounting
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Lasers (AREA)
- Optical Couplings Of Light Guides (AREA)
Abstract
【課題】高周波域において高速駆動が可能な光電子装置を提供する。
【解決手段】半導体レーザチップの表面に設ける搭載用電極を接合材を介して支持基板の表面の搭載用配線に接続する構造において、搭載用電極を通電用電極と浮遊電極に分けるとともに、これに対応して搭載用配線も通電用配線と浮遊配線に分ける。搭載用電極及び搭載用配線の下にはそれぞれ絶縁膜があり、それぞれ寄生容量が発生することから、半導体チップ表面の通電用電極及び絶縁膜部分の通電側容量と支持基板側の通電用配線及び絶縁膜部分の通電側容量を直列に接続し、半導体チップ表面の浮遊電極及び絶縁膜部分の浮遊容量と支持基板側の浮遊配線及び絶縁膜部分の浮遊容量を直列に接続する構成にして、実装容量の低減を図る。
【選択図】 図１
【解決手段】半導体レーザチップの表面に設ける搭載用電極を接合材を介して支持基板の表面の搭載用配線に接続する構造において、搭載用電極を通電用電極と浮遊電極に分けるとともに、これに対応して搭載用配線も通電用配線と浮遊配線に分ける。搭載用電極及び搭載用配線の下にはそれぞれ絶縁膜があり、それぞれ寄生容量が発生することから、半導体チップ表面の通電用電極及び絶縁膜部分の通電側容量と支持基板側の通電用配線及び絶縁膜部分の通電側容量を直列に接続し、半導体チップ表面の浮遊電極及び絶縁膜部分の浮遊容量と支持基板側の浮遊配線及び絶縁膜部分の浮遊容量を直列に接続する構成にして、実装容量の低減を図る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は光電子装置に関し、特に、光通信における送信用や受信用の光通信モジュール（光電子装置）の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
情報処理装置用光源や光通信装置用光源として、半導体レーザ（レーザダイオード）が用いられている。光通信においては、送信用光通信モジュールや受信用光通信モジュール等の光電子装置が使用されている。例えば、特開平１０−３０７２３５号公報には送信用の半導体レーザモジュール及びその製造技術が開示されている。この文献には、パッケージケースの内底面に固定したシリコン基板の主面にレーザダイオード，フォトダイオード及び光ファイバを搭載する（所謂パッシブアライメント実装）とともに、前記パッケージケースをキャップで封止した半導体レーザモジュールが記載されている。パッケージケースはプラスチックをモールディング（成形）し、リード端子付きパッド部及びパッケージケース側壁の光ファイバ設置溝と光ファイバ被覆部設置溝を一体に形成した形状になっている。
【０００３】
また、同種の構成として、パッケージが気密封止構造となるセラミックパッケージ構造の光通信モジュールがあるが、この種のセラミックパッケージ構造の光通信モジュールとしては、例えば、Ｌｕｃｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ 社、ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓｇｒｏｕｐ発行、データシートＤＳＯ１−０２０ＯＰＴＯ（Ｒｅｐｌａｃｅｓ ＤＳ９９−０２３ＬＷＰ）、１２月号、２０００年、Ｐ１〜Ｐ８に記載されているようなレーザモジュールが知られている。
【０００４】
一方、光素子実装方法の例として、例えば、光アライランス、Ｖｏｌ．８ Ｎｏ．５，ｐｐ１５−１９（１９９７）に記載された例がある。この例は双方向通信用ＰＬＣモジュールである。導波路（光導波路）を形成したＳｉオプティカルベンチ上にアライメントマークによる位置合わせを行いジャンクションダウン実装する。電極パターンはアライメントマーク以外の部分ほぼ全面に形成されている。しかし、この技術では、電極パターンがアライメントマーク以外の部分ほぼ全面に形成されているため、レーザダイオードの寄生容量成分がそのまま残ってしまい、高速化は困難である。
【０００５】
また、特開平９−５５７８号公報には、光素子をフリップチップボンディングによってシリコン基板からなる光実装基板（プラットフォーム）に搭載して、シリコン基板に搭載した光ファイバまたはシリコン基板上に形成した光導波路との光結合を実現するハイブリッド光集積技術において、ハイブリッド光集積基板上に熱酸化膜を介して形成される電極パターンにおける浮遊容量を低減する技術が開示されている。
【０００６】
この文献には、従来のハイブリッド光集積基板が紹介されている。このハイブリッド光集積基板は、誘電率が大きいＳｉ基板の表面を選択的に除去して、光素子（半導体レーザ）を搭載する帯状の凸部と、この凸部を挟んだ二つの部位とを有する構造になっている。そして、一方の部位には石英系光導波路を形成し、他方の部位には石英系ガラス膜を形成し、前記凸部上には厚さ０．５μｍの熱酸化膜を介して電極パターンを形成し、この電極パターン上に光素子を搭載する構造になっている。
【０００７】
このような構造のプラットフォームでは、電気配線は全て誘電率及び誘電損失の小さい石英系ガラス膜上に形成されるので、高周波信号の損失は小さくなり、プラットフォームの高周波特性は大幅に改善される。
【０００８】
しかし、この構造においても電極パターンは凸部の広い領域にわたって形成されるので、電極パターンでの浮遊容量が大きい。このため凸部上にフォトディテクタ（ＰＤ）を搭載するとＣＲ時定数が大きくなってしまい、高速動作ができないという問題を生じる。
【０００９】
そこで、特開平９−５５７８号公報で開示される発明では、光素子搭載部を、電気配線パターンと接触する導電性固定材で覆われた第１の凸部と、該第１の凸部とほぼ高さが等しくかつ電気配線パターンと接触しない導電性固定材で覆われた第２の凸部（第１の凸部は第２の凸部よりも面積が小さい）とで構成し、光素子（フォトディテクタ）との電気的接続を第１の凸部に行わせ、これによって電気配線パターンでの浮遊容量を小さくする。しかし、凸部形成は製造コストの高騰を招く。
【００１０】
【発明が解決しようとする課題】
インターネットのデータ量（トラヒック）、特に米国の幹線部分に流れるトラヒックは、驚異的なペースで増え続けている。大都市間、都市内を結ぶ高速・長距離用（例えば１０Ｇｂｐｓ，８０ｋｍ）伝送装置の開発が急ピッチで進められている。一方、それらの伝送装置に接続される局内インターフェースやＬＡＮなど、２ｋｍ以下の短い距離を結ぶ伝送装置の高速化も求められている。
【００１１】
光通信装置が広く普及するためには、その低コスト化が課題であり、もはや１０Ｇｂｐｓクラスの高速伝送装置も例外では無くなってきている。低コスト化を実現するには、レーザダイオードや光ファイバをオプチカルサブマウント上にパッシブアライメント実装し、レンズなどを用いず直接光接続する方法が有効である。そのためには、レーザダイオードをオプチカルサブマウント上にいわゆるジャンクションダウン実装する必要がある。
【００１２】
図１９乃至図２１は半導体チップをジャンクションダウン実装によって光素子搭載基板（支持基板）に搭載した従来構造を示す模式図である。図１９に示すように、支持基板５０の上面にはレーザダイオード（半導体レーザ）が組み込まれた半導体チップ５１が接合材５２を介して接続（搭載）されている。即ち、半導体チップ５１の主面側に設けられた太線で示す搭載用電極５３が、支持基板５０の上面に設けられた太線で示す搭載用配線５４に接合材５２によって電気的に接続されている。搭載用配線５４からは引出配線５５が延在している。これら搭載用配線５４及び引出配線５５は同一工程で同時に形成され、一体化している。
【００１３】
図２０は半導体チップの搭載状態を示す模式図であり、支持基板５０上に半導体チップ５１が搭載された平面図である。半導体チップ５１の内側に位置する黒塗り部分のうち、複雑なパターンが搭載用電極５３及び搭載用配線５４である。搭載用電極５３は搭載用配線５４に一致して重なる。また、搭載用電極５３及び搭載用配線５４は左右が対称なパターンになっている。即ち、搭載用電極５３の中央部分は、半導体チップ５１の長さ方向、即ち、光導波路（共振器）の延在方向に沿って端から端まで１本延在するパターンとなるとともに、搭載による接合強度を高めるべく半導体チップ５１の幅方向にも延在し各所で半導体チップ５１の長さ方向に張り出したパターンになっている。
【００１４】
また、前記黒塗り部分から延在し、点々を施して示す部分が引出配線５５である。また、図２０において、５６はアライメントマークであり、５７は光ファイバを案内するＶ字溝である。このＶ字溝５７にコアとクラッドからなる光ファイバが挿入されて位置決めされると、半導体チップ５１の端面から出射されるレーザ光が中心のコア内に取り込まれるようになる。
【００１５】
図２１は前記従来の半導体チップの搭載部分の模式的拡大図である。半導体レーザ（レーザダイオード）はリッジ構造であり、リッジ６０に対応する活性層６１の部分が光導波路（共振器）を構成することになる。この活性層の上下のクラッド層等を含む各層及びそれらの層の記載及びその説明は省略し、レーザダイオード（ＬＤ）の記号のみを示す。半導体チップ５１の主面は、前記リッジ６０部分を除き絶縁膜６２で覆われている。そして、露出するリッジ６０及び絶縁膜６２のほぼ全域上に搭載用電極５３が設けられている。
【００１６】
支持基板５０はＳｉ基板からなり、上面にはほぼ全域に絶縁膜（ＳｉＯ２膜）６３が設けられるとともに、この絶縁膜６３上には搭載用電極５３と同じパターンの搭載用配線５４が設けられている。そして、搭載用配線５４と搭載用電極５３は接合材５２によって電気的・物理的に接続されている。支持基板５０は、光電子装置のパッケージと同電位の電極となり、グランド電位とされる。
【００１７】
この結果、図２１及び図１１（ｂ）に示すように、回路的には支持基板５０と半導体チップ５１において、リッジ６０部分の抵抗（Ｒ１）とレーザダイオード（ＬＤ）が直列に接続される構成になる。また、半導体チップ５１の主面側に設けられる絶縁膜６２は電極間に挟まれる構造となることから、リッジに近接した部分に発生する容量Ｃ１と、リッジから外れた比較的広い面積部分に発生する容量Ｃ２が、直列に接続される抵抗とレーザダイオードに並列に接続される構成になる。
【００１８】
このように広い面積に亘って搭載用電極５３が形成されると、レーザダイオードの実装容量が大きくなり、高周波特性が低下する。即ち、１０Ｇｂｐｓクラスの光通信モジュールでは、レーザダイオードの実装容量が、高周波特性を劣化させる要因となる。実装容量を低減するためには、実装面積を低減する方法が有効であるが、接続面積を減少させると、半導体チップの実装の信頼性が低くなる。例えば、半導体チップにワイヤをボンディングする時、その衝撃によって半導体チップの接続部分にクラックや剥がれが発生することもある。クラックや剥がれの発生は半導体チップの動作時の放熱性の低下を来たし、高温動作が不安定になる。また、信頼性も低くなる。
【００１９】
本発明者は、製品コストの上昇を招くことのないように、平坦なＳｉ基板を使用した配線容量の低減を検討した。一般にＳｉ基板からなる支持基板（プラットフォーム）の表面にはＳｉＯ２膜（絶縁膜）が設けられ、この絶縁膜上に搭載用配線やアライメントマーク等必要な導電パターンが形成される。
【００２０】
そこで、本発明者は、半導体チップと支持基板のそれぞれの搭載用の導電パターン（搭載用電極及び搭載用配線）を分割させ（スタッド化）て所定の実装面積を得るとともに、半導体チップの表面の絶縁膜による容量と、支持基板の表面の絶縁膜による容量を直列に接続することによって実装容量の低減を図ることができることに気が付き本発明をなした。
【００２１】
本発明の目的は、高速駆動が可能な光電子装置を提供することにある。
【００２２】
本発明の他の目的は、信頼性や製造歩留りを高めることができる光電子装置を提供することにある。
【００２３】
本発明の他の目的は、製造コストの低減が可能な光電子装置を提供することにある。
【００２４】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２６】
（１）本発明の光電子装置は、
レーザダイオードが形成され、主面に搭載用電極を有し、かつレーザダイオードのｐｎ接合は前記主面の反対側に位置する裏面よりも主面に近く位置している半導体チップと、
上面側に設ける絶縁膜上に前記半導体チップを搭載する搭載用配線を有するＳｉ基板からなる支持基板（抵抗率が５００Ωｃｍ以上）とを有し、
前記半導体チップは前記搭載用電極が導電性の接合材を介して前記搭載用配線に接続されて前記支持基板に固定されてなる光電子装置であって、
前記半導体チップの前記搭載用電極は前記レーザダイオードを動作させるための通電用電極と、前記通電用電極から独立しかつ前記半導体チップの主面側に設けられる絶縁膜上に形成される単一または複数の浮遊電極とからなり、
前記支持基板の前記搭載用配線は前記通電用電極に接続される通電用配線と、前記通電用配線から独立しかつ前記浮遊電極に接続される浮遊配線とからなり、
前記搭載用配線及び前記浮遊配線はグランド電位に接続されることを特徴とし、
前記半導体チップの主面側の前記絶縁膜及び前記浮遊電極に起因する光素子側の浮遊容量と、前記支持基板の上面側の絶縁膜及び前記浮遊配線に起因する支持基板側の浮遊容量が直列に接続され、
前記半導体チップの主面側の前記絶縁膜及び前記通電用電極に起因する光素子側の通電側容量と、前記支持基板の上面側の絶縁膜及び前記通電用配線に起因する支持基板側の通電側容量が直列に接続され、
前記浮遊容量と前記通電側容量は並列に接続されていることを特徴とする。
【００２７】
通電用電極はレーザダイオードの光導波路に沿って延在する細長形状である。浮遊電極は通電用電極を挟んでそれぞれ一つ以上配置され、かつ通電用電極に対して対称に配置されている。浮遊電極の面積は前記通電用電極の面積よりも広くなっている。支持基板の上面に厚さ１μｍ以下のＳｉＯ２膜（絶縁膜）が形成され、このＳｉＯ２膜上に搭載用配線及び浮遊配線が形成されている。接合材は１０μｍ以下の厚さである。支持基板の上面には、レーザダイオードと光の授受を行う光ファイバを案内するガイド溝が設けられている。前記半導体チップの主面側の前記絶縁膜は下層のＳｉＯ２膜と上層のＳｉＮ膜で形成されている。
【００２８】
前記（１）の手段によれば、（ａ）半導体チップにおいて、搭載用電極を通電用電極と浮遊電極に分け、支持基板においては前記搭載用電極が接続される搭載用配線を通電用配線と浮遊配線に分け、半導体チップの固定においては通電用電極は通電用配線に接続し、浮遊電極は浮遊配線に接続し、かつ通電用配線及び浮遊配線はグランドに接続する。この結果、半導体チップ表面の通電用電極及び絶縁膜部分の通電側容量と支持基板側の通電用配線及び絶縁膜部分の通電側容量は直列に接続され、半導体チップ表面の浮遊電極及び絶縁膜部分の浮遊容量と支持基板側の浮遊配線及び絶縁膜部分の浮遊容量は直列に接続されることになり、半導体チップの実装容量の低減を図ることができる。実装容量が低減されるため、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性（高速動作化）向上が可能になる。
【００２９】
（ｂ）通電用電極と浮遊電極の合計の面積は、従来の低・中速半導体チップ（半導体レーザチップ）と同程度となるため、半導体レーザチップの実装時や半導体レーザチップの電極にワイヤを接続するワイヤボンディング時の支持基板からの半導体レーザチップが剥がれる確率を小さくすることができ実装やワイヤボンディングの信頼性の向上及び歩留り向上を達成することができる。
【００３０】
（ｃ）従来の半導体レーザチップの実装方式が使用でき、特殊な工程を用いる必要が無いため、低コストな光電子装置を作製することができる。
【００３１】
（ｄ）通電用電極はレーザダイオードの光導波路に沿って延在する細長形状であり、効率的な給電が可能になり、安定したレーザ発振が可能になる。
【００３２】
（ｅ）浮遊電極は通電用電極を挟んでそれぞれ一つ以上対称に配置されていることから、半導体チップの表面は片当たりすることなく均一に支持基板に接続することができる。また、浮遊電極は対称に設けられていることから、接合材が溶けた場合、接合材の表面張力作用によって自己整合的に半導体チップの取り付け位置が決まり、実装の歩留りが向上する。接合材の厚さが１０μｍ以下の厚さとなることは、この自己整合的位置合わせが再現性良く行える条件でもある。
【００３３】
（ｆ）レーザダイオードのｐｎ接合は支持基板に近接し、いわゆるジャンクションダウン実装となっていることから、ｐｎ接合で発生する熱を支持基板を介して外部に効果的に放散することができる。
【００３４】
（ｇ）支持基板は抵抗率が５００Ωｃｍ以上となっていることから、洩れ電流の発生を抑止することができる。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３６】
（実施形態１）
図１乃至図１２は本発明の一実施形態（実施形態１）である送信用光通信モジュール（光電子装置）に係わる図である。本実施形態１では、１０Ｇｂｐｓクラス以上の高速伝送にも使用できる送信用光通信モジュール（光電子装置）に本発明を適用した例について説明する。
【００３７】
本実施形態１の送信用光通信モジュール１０は、図２に示すように、偏平矩形状のセラミック製のケース１１と、このケース１１を塞ぐように重ねられ、かつ接合材によって固定される金属製のキャップ１２とによって封止体（パッケージ）１３が形成されている。ケース１１はアルミナ（Ａｌ２Ｏ３）であり、多層配線構造になっている。キャップ１２はコバール等の鉄−ニッケル合金で形成されている。
【００３８】
ケース１１の両側面にはＬ字状（ガルウィング型）の金属製のリード１４が４本づつ合計８本固定されている。リード１４は外部電極端子となり、ケース１１の側面にメタライズされた電極部１５に図示しない導電性の接合材で接続されている。従って、外部電極端子は表面実装型となる。また、一部の電極部１５はキャップ１２に接続されている。図２において示す点々を施した部分は導電性であることを示すものである。従って、封止体１３の上面は金属製のキャップ１２によって電磁シールドされる構造になっている。
【００３９】
ケース１１の一端からは光ファイバケーブル１７が突出している。この光ファイバケーブル１７はケース１１に設けられた溝に挿入され、図示しない接着剤でケース１１に固定されている。光ファイバケーブル１７はその中心を光ファイバ芯線１８が貫いている。光ファイバ芯線１８はジャケット等によって被覆される構造になっている。光ファイバ芯線１８は、図示はしないが、１０μｍ直径のコアと、このコアを覆う１２５μｍ直径のクラッドとからなっている。
【００４０】
一例であるが、封止体（パッケージ）１３の長さは１８．５ｍｍ、幅は７．４ｍｍ、高さは２．７ｍｍである。また、リード１４の下面である実装面と封止体１３の底面との高さの差は０．５ｍｍであり、リード１４の下面が封止体１３の底面よりも突出している。
【００４１】
本実施形態１の送信用光通信モジュール１０は、外部電極端子が８ピン（リード）となるセラミックパッケージである。図３は本実施形態１の送信用光通信モジュール１０の等価回路図である。封止体１３内には、レーザダイオード（ＬＤ），モニター用のフォトダイオード（ＰＤ），温度検出用のサーミスタ（Ｔｈ）、インダクタ（Ｌ：チップインダクタ）、抵抗（Ｒ：調整抵抗）が組み込まれている。図３において、端子に付した１〜８の番号はピン１〜ピン８であることを示す。
【００４２】
ピン１とピン２間にサーミスタ（Ｔｈ）が接続され、ピン４とピン５はフォトダイオード（ＰＤ：受光素子）が接続され、ピン４はＰＤ用のカソード電極となり、ピン５はＰＤ用のアノード電極となる。ピン６はＬＤ（半導体レーザ）に接続され、ＬＤ用のアノード電極となり、グランド（ＧＮＤ）電位にされる。ピン３はインダクタ（Ｌ）を介してＬＤに接続され、ＤＣバイアス用のカソード電極となる。ピン７は抵抗（Ｒ：調整抵抗）を介してＬＤに接続され、高周波信号を入力するカソード電極となる。ピン８はグランド端子である。
【００４３】
図４はキャップ１２を取り外した送信用光通信モジュール１０の平面図、図５は光ファイバ芯線１８の延在方向に沿う模式的断面図、図６は光ファイバ芯線１８に直交する方向に沿う模式的断面図である。
【００４４】
図４及び図５に示すように、セラミックからなるケース１１の一端側の中央に沿って、光ファイバケーブル１７及び光ファイバ芯線１８を案内する溝１７ａ，１８ａが設けられている。光ファイバケーブル１７の先端側は保護チューブとしてのジャケットが取り除かれて光ファイバ芯線１８が露出している。光ファイバ芯線１８を単に光ファイバとも呼称する。光ファイバケーブル１７は溝１７ａ内に入れられ、光ファイバケーブル１７の先端側の光ファイバ芯線１８は溝１８ａ部分に入れられて案内されている。光ファイバ芯線１８は、図５に示すように溝１８ａ部分で接着剤１９で固定されている。なお、光ファイバケーブル１７のケース１１の付け根部分は、図示しない接着剤で塞がれ、光ファイバケーブル１７を伝わってパッケージ１３内に進入する水分を阻止するようになっている。
【００４５】
光ファイバ芯線１８が延在する先端側は、図５及び図６に示すように、ケース１１の中底がさらに一段低くなり、この低い部分にはＳｉ基板からなる支持基板（プラットフォーム）２０が固定されている。光ファイバ芯線１８の先端部分は、支持基板２０の上面に設けられたガイド溝２２（図１参照）に挿入され、接着剤３０によって支持基板２０に固定されている。
【００４６】
図７はケース１１の一部と支持基板（シリコンプラットフォーム）２０を拡大した模式図である。支持基板２０の上面において点々を付けた部分は導電部分であることを示し、導体層で形成されている。導体層は半導体レーザチップや受光素子を固定する搭載パッドやワイヤを接続するワイヤパッドを構成している。一部の導電層は配線を構成している。支持基板２０の外側において点々を付けて示される部分は、セラミックからなるケース１１の上面に形成された導電層であり、インダクタ，調整抵抗，サーミスタを搭載する接続・搭載パッドやワイヤパッドを構成している。また、ケース１１に設けられる導電層はスルーホールや内層等を介して前述のケース１１の両側に形成される電極部１５に電気的に接続されている。そして、部品が搭載され、所定箇所をワイヤで接続することによって、図３に示すような等価回路を構成するようになる。高速伝送線路として、図７の下部中央に示すように、グラウンデッドコプレーナ伝送線路が形成されている。
【００４７】
図７に示すように、支持基板２０の上面中央にはレーザダイオードが組み込まれた半導体チップ（半導体レーザチップ）２１が搭載されている。また、支持基板２０の上面には、その一端（図では右端）から前記半導体チップの搭載部近傍まで１本のガイド溝２２（図１参照）が設けられている。また、このガイド溝２２に交差して樹脂逃げ溝２３が設けられている。支持基板２０は、結晶面方位（１００）のシリコン基板からなり、断面がＶ字となるガイド溝２２の幅は１３８〜１４３μｍとなる（図１参照）。光ファイバ芯線１８と半導体レーザチップ２１とはガイド溝２２を利用して光軸合わせが行われ、その後に光ファイバ芯線１８は接着剤３０によって支持基板２０に固定される。従って、半導体レーザチップ２１の前方出射光（レーザ光）は光ファイバ芯線１８のコア内に取り込まれ、光ファイバによって所定箇所に伝送されるようになる。
【００４８】
搭載された半導体レーザチップの左側には半導体レーザチップから出射される後方出射光（レーザ光）を受光する受光素子（フォトダイオード）２６が固定されている。半導体レーザチップ２１はＩｎＰ系半導体からなる端面発光型レーザダイオードである。また、受光素子２６はＩｎＰ系半導体からなる導波路型フォトダイオードである。
【００４９】
半導体レーザチップ２１及び受光素子２６は共に上面及び下面に電極を有し、下面の電極が厚さ３〜５μｍ程度のＡｕ−Ｓｎで支持基板２０の配線に接続される。半導体レーザチップ２１はｐｎ接合が下側に位置する接続状態、いわゆるジャンクションダウン実装である。このため、レーザ光の発光高さは支持基板２０の上面から７〜１０μｍ程度の高さになる。電極はＡｕ／Ｐｔ／Ｔｉ膜またはＡｕ／Ｎｉ／Ｃｒ膜で形成されている。
【００５０】
支持基板２０の周囲のケース１１上には、インダクタ３５，抵抗（調整抵抗）３６及びサーミスタ３７がそれぞれ搭載されている。インダクタ３５，抵抗３６は両端に電極を有する構造であり、サーミスタ３７は上面及び下面に電極を有する構造である。インダクタ３５，抵抗３６及びサーミスタ３７はＡｕ−Ｓｎ半田を介してケース１１の電気的に独立した導体層部分に固定されている。
【００５１】
半導体チップ２１，受光素子２６，インダクタ３５と所定の導体層は、図７に示すように導電性のワイヤ３８によって接続され、図３に示すような等価回路を構成している。ワイヤ３８は、図７において太線で示してある。ワイヤ３８の接続関係についての説明は省略する。
【００５２】
また、図５及び図６に示すように、ケース１１の窪み部分には、光ファイバ芯線１８で伝送される光に対して透明でありかつ耐湿性の保護膜３９が充填されている。この保護膜３９は、半導体チップ２１，受光素子２６，インダクタ３５，抵抗３６，サーミスタ３７，ワイヤ３８を始めとして支持基板２０及びケース１１や支持基板２０の導体層部分、さらには光ファイバ芯線１８等をも被っている。これにより、送信用光通信モジュール１０の耐湿性が高められる。
【００５３】
半導体チップ２１から出射した前方出射光（レーザ光）はこの保護膜３９を透過して光ファイバ芯線１８のコアに取り込まれ、後方出射光（レーザ光）はこの保護膜３９を透過して受光素子２６の受光面に到達する。保護膜３９は例えば、柔軟なゲル状のシリコン樹脂である。シリコン樹脂の波長１．３μｍにおける屈折率は１．４であり、光ファイバの屈折率と概ね整合している。なお、保護膜３９は、シリコン樹脂に限らずシリコーンゴム，低応力エポキシ樹脂，アクリル樹脂，ウレタン樹脂等他のものであっても良い。
【００５４】
このような送信用光通信モジュール１０の製造においては、最初に支持基板２０に部品搭載を行った後、支持基板２０をケース１１に搭載する。また、ケース１１に必要を部品も搭載する。その後、所定部分を導電性のワイヤで接続し、ついで光ファイバ芯線（光ファイバ）１８を取り付ける。さらに、ケース１１の上面の支持基板２０や各種部品等を保護膜３９で被った後、キャップ１２を取り付けて送信用光通信モジュール１０を製造する。
【００５５】
具体的な製造工程は、例えば、（１）半導体チップ２１及び受光素子２６と支持基板２０のアライメントマーク４６を赤外線画像により認識し、これら相互のアライメントを行う。
【００５６】
（２）半導体チップ２１及び受光素子２６に所定の荷重をかけ、予備加熱した支持基板２０に仮圧着する。
【００５７】
（３）Ａｕ−Ｓｎ半田をリフローし、半導体チップ２１及び受光素子２６を支持基板２０に固定（搭載）する。
【００５８】
（４）インダクタ３５，調整抵抗３６及びサーミスタ３７をＡｕＳｎ半田でケース１１に固定（搭載）する。
【００５９】
（５）支持基板２０をケース１１に導電性でかつ高熱伝導性のエポキシ樹脂によって固定する。
【００６０】
（６）半導体チップ２１及び受光素子２６と支持基板２０の配線（導体層）を導電性のワイヤ３８で接続する。この際、必要な配線間もワイヤ３８で接続する。
【００６１】
（７）光ファイバ芯線１８を支持基板２０の上面のガイド溝２２に挿入するとともに、レーザダイオードとの光軸合わせを行い、接着剤３０で支持基板２０に固定する。接着剤３０としては、例えば紫外線硬化樹脂を用い、紫外線照射によって樹脂を硬化させて光ファイバ芯線１８を支持基板２０に固定する。
【００６２】
（８）シリコン樹脂をケース１１内に所定量滴下し、かつ熱硬化させて保護膜３９を形成し、この保護膜３９でケース１１内の半導体チップ２１，受光素子２６，インダクタ３５，抵抗３６，サーミスタ３７，ワイヤ３８等を被う。
【００６３】
（９）ケース１１にキャップ１２を接着させてパッケージ１３を構成する。例えば、キャップ１２をエポキシ樹脂によってケース１１に固着し、ケース１１の内部に搭載した部品や保護膜３９を見えないように封止する。
【００６４】
一方、これが本発明の特徴の一つであるが、図１及び図１０に示すように、半導体レーザチップ２１のジャンクションダウン実装を担う搭載用電極は、通電用電極４１と、半導体レーザチップ２１を固定するための浮遊電極４２からなる。通電用電極４１は半導体レーザチップ２１の光導波路に沿って延在する細長形状からなるパターンとなり、浮遊電極４２は通電用電極４１の両側にそれぞれ設けられ、通電用電極４１に対して対称に配置されている。浮遊電極４２は半導体レーザチップ２１を支持基板２０に固定するための補強部材となる。従って、浮遊電極４２の面積は通電用電極４１の面積よりも広くなり（大きくなり）、半導体レーザチップ２１の固定の信頼性を高めるようになっている。
【００６５】
本実施形態１では浮遊電極４２は通電用電極４１の両側にそれぞれ１本設けられるが、一つ以上、即ち複数本であってもよい。この場合も浮遊電極４２は通電用電極４１に対して対称に配置され、半導体レーザチップ２１の搭載時、搭載の片当たりや半田溶融時の位置ずれ防止を起こすことなく確実に安定して搭載がなされるようになっている。
【００６６】
支持基板２０の上面に設けられる搭載用配線も、前記通電用電極４１に対応したパターンからなる通電用配線４３と、浮遊電極４２に対応したパターンからなる浮遊配線４４で構成されている。
【００６７】
これにより、図１０及び図１１（ａ）に示すように寄生抵抗Ｒ１，Ｒ２，Ｒ１０や寄生容量Ｃ１，Ｃ１１，Ｃ２，Ｃ２１を含む回路が形成される。Ｒ１はＬＤと直列に接続され、Ｃ１とＣ１１は直列に接続され、Ｃ２とＣ２１は直列に接続され、両者は並列に接続され、Ｒ２は両者を接続する支持基板２０における抵抗であり、Ｒ１０はグランド電位に接続される支持基板２０の抵抗である。
【００６８】
図１０から分かるように、Ｃ１は半導体チップ２１の主面の絶縁膜８２を挟んだ通電用電極４１と半導体との間の寄生容量であり、Ｃ１１は支持基板２０の上面の絶縁膜８５を挟む通電用配線４３と支持基板２０との間の寄生容量である。また、Ｃ２は半導体チップ２１の主面の絶縁膜８２を挟んだ浮遊電極４２と半導体との間の寄生容量であり、Ｃ２１は支持基板２０の上面の絶縁膜８５を挟む浮遊配線４４と支持基板２０との間の寄生容量である。
【００６９】
また、支持基板２０は抵抗率が５００Ωｃｍ以上のＳｉ基板からなり、上面に厚さ１μｍ以下の絶縁膜（ＳｉＯ２膜）８５が形成され、この絶縁膜８５上に通電用配線４３及び浮遊配線４４が形成されている。支持基板２０は抵抗率が５００Ωｃｍ以上となることから、洩れ電流の発生を抑止することができる。絶縁膜８５は熱放散効果を大きくするため、例えば０．３μｍ以下の厚さになっている。即ち、絶縁膜８５は熱放散効果を大きくするため１μｍ以下の厚さにする必要がある。
【００７０】
半導体チップ２１の絶縁膜８２も同程度の厚さであり、浮遊電極４２の１個あたりの容量は約０．７ｐＦである。半導体チップ２１を支持基板２０にＡｕ−Ｓｎ半田を介して寄生容量を直列に接続することにより、レーザダイオード部単独の容量のおよそ１／２以下の実装容量を実現できる。
【００７１】
本実施形態１の送信用光通信モジュール１０の周波数帯域の実測結果を、電極を分割しない一体構造をも含めて、図１２（ａ），（ｂ）に示す。測定試料は、半導体チップ２１を搭載し、かつ光ファイバ芯線１８も固定した支持基板２０を５０Ω終端抵抗付サブマウントに搭載したものである。図１２（ａ），（ｂ）はこの測定試料の周波数（ＧＨｚ）と強度（ｄＢ）との相関を示すグラフである。
【００７２】
電極を分割しない一体構造の場合、図１２（ｂ）に示すように、低周波数領域から落ち込むロールオフが見られるが、電極を分割した本実施形態１の分割構造の場合は、図１２（ａ）に示すように、ロールオフが見られず、レーザの緩和振動周波数の立ち上がりを含め、１３ＧＨｚ程度まで帯域が伸びていることが分かる。これにより、高周波特性が向上する。また、高い周波数域での高速駆動が達成できる。
【００７３】
支持基板２０の上面には通電用配線４３に繋がりグランド電極４９に繋がる引出配線４５が設けられている。引出配線４５が細長くなることによるインダクタンス成分の増加が懸念されるため、インダクタンス成分を最小にするために、ＬＤ後部（後方出射面側）の浮遊電極４２の面積を小さくするパターンにし、最短距離でグランド電極４９に接続されるようにしてある。
【００７４】
また、通電用配線４３に対して対称にアライメントマーク４６が設けられている。半導体レーザチップ２１の裏面、即ちジャンクションダウン実装される実装面である主面の反対面には、他方の電極４７が設けられている。この電極４７には、図７に示すようにワイヤ３８が接続される。支持基板２０の上面には絶縁膜（ＳｉＯ２膜）８５が設けられ、この絶縁膜８５上に通電用配線４３，浮遊配線４４，引出配線４５，アライメントマーク４６が形成されている。これら通電用配線４３，浮遊配線４４，引出配線４５，アライメントマーク４６は、支持基板２０の上面に一定厚さに絶縁膜８５を形成した後、常用のホトリソグラフィ技術やエッチング技術によって形成される。
【００７５】
図９は支持基板２０の上面に半導体レーザチップ２１を搭載した模式図である。図９に示すように、半導体レーザチップ２１の通電用電極４１と支持基板２０の通電用配線４３は導電性の接合材８６によって接続され、半導体レーザチップ２１の浮遊電極４２と支持基板２０の浮遊配線４４は、厚さ１０μｍ以下の導電性の接合材８６によって接続されている。接合材８６は、例えば、Ａｕ−Ｓｎ半田であり、３〜５μｍの厚さである。これにより、半導体レーザチップ２１のレーザ光を出射する高さは支持基板２０の上面から７〜１０μｍの高さになる。
【００７６】
なお、支持基板２０をＡｌ２Ｏ３等の絶縁性のもので形成する際は、上面に直接搭載用配線を形成でき、絶縁膜８５の形成は不要になる。
【００７７】
図１０に示すように、本実施形態１の半導体レーザチップ２１には、リッジ構造（凸部構造）の半導体レーザ（レーザダイオード）が形成されている。レーザダイオードはＩｎＰ系半導体で形成される端面発光型構造である。リッジ８０に対応する活性層８１の部分が光導波路（共振器）を構成することになる。この活性層の上下のクラッド層等を含む各層及びそれらの層の記載及びその説明は省略し、レーザダイオード（ＬＤ）の記号のみを示す。半導体レーザチップ２１の主面は、前記リッジ８０部分を除き絶縁膜（ＳｉＯ２膜）８２で覆われている。
【００７８】
通電用電極４１は所定の幅を有する帯状（ストライプ状）であり、レーザダイオードのｐｎ接合のうちの一方の導電型領域に電気的に接続される構造になっている。他方の導電型領域は電極４７に電気的に接続される構造になる。
【００７９】
しかし、浮遊電極４２は絶縁膜８２上に前記通電用電極４１から分離独立して形成されている。即ち、半導体レーザチップ２１の状態では浮遊電極４２は電気的に独立しかつ浮遊状態にある。この浮遊電極４２は半導体レーザチップ２１を支持基板２０に固定するための電気的・機械的に分離された電極（スタッド電極）を構成し、電気を供給する給電電極を構成しない。通電用電極４１に比較して浮遊電極４２の面積が大きく（広く）なっている。これは浮遊電極４２が実装強度（接合強度）を高める役割を果たすことによる。通電用電極４１はレーザダイオードを発振させるための給電電極が主たる役割である。
【００８０】
一方、Ｓｉからなる支持基板２０の上面には絶縁膜（ＳｉＯ２膜）８５が設けられ、この絶縁膜８５上に通電用配線４３，浮遊配線４４，引出配線４５及びアライメントマーク４６が設けられている。また、支持基板２０はグランド電位にされる。
【００８１】
本実施形態１の送信用光通信モジュール１０におけるレーザダイオード部分の回路構成は、図１０及び図１１（ａ）に示すようになる。また、図２０乃至図２１に示すレーザダイオード部分の回路構成は、図２１及び図１１（ｂ）に示すようになる。
【００８２】
本実施形態１の場合は、搭載用電極及び搭載用配線を給電電極と固定用電極に分割した分割構造となり、図２１のような一体構造とは異なる。送信用光通信モジュール１０における寄生容量は、ＬＤの表面の絶縁膜を挟んだ電極と半導体間に存在する。ｐｎ接合部にも容量は存在するが、動作時、即ち電流注入時には容量として寄与しない。従って、ＬＤの電極面積に比例する寄生容量がＬＤには存在する。一方、支持基板２０の寄生容量は、支持基板２０の上面に設けた絶縁膜を挟んだ電極と半導体間に存在する。支持基板２０の上部と半導体の電位が同じであれば、容量として機能しないが、電位が異なる場合、寄生容量として影響する。そのため、支持基板上部と半導体の電位が同じで電極を分割しない一体構造の場合、ＬＤの容量が実効容量となる。互いに分離，絶縁させる分割構造の場合、ＬＤの容量（Ｃ１）と支持基板の容量（Ｃ１１）が直列に接続される。
【００８３】
よく知られているように、容量Ｃ１，Ｃ１１を直列に接続する場合、その合成容量Ｃは、
【００８４】
【数１】
１／Ｃ＝１／Ｃ１＋１／Ｃ１１
即ち、
【００８５】
【数２】
Ｃ＝Ｃ１・Ｃ１１／（Ｃ１＋Ｃ１１）
で表される。従って、ＬＤと支持基板、各々単独でもつ容量よりも低い合成容量が得られる。各々の容量が同程度である場合には、約１／２の合成容量御となる。
【００８６】
Ｃ１＝Ｃ１１の場合Ｃ＝Ｃ１／２
これにより、ＣＲ時定数を小さくすることができる。支持基板の低効率が大きい場合、分割電極側のインピーダンスがより高くなるため、高周波電流が流れ難くなり、より効果的となる。
【００８７】
支持基板５０はＳｉ基板からなり、上面にはほぼ全域に絶縁膜（ＳｉＯ２膜）６３が設けられるとともに、この絶縁膜６３上には搭載用電極５３と同じパターンの搭載用配線５４が設けられている。そして、搭載用配線５４と搭載用電極５３は接合材５２によって電気的・物理的に接続されている。支持基板５０は、光電子装置のパッケージと同電位の電極となり、グランド電位とされる。
【００８８】
この結果、図２１及び図１１（ｂ）に示すように、回路的には支持基板５０と半導体チップ５１において、リッジ６０部分の抵抗（Ｒ１）とレーザダイオード（ＬＤ）が直列に接続される構成になる。また、半導体チップ５１の主面側に設けられる絶縁膜６２は電極間に挟まれる構造となることから、リッジに近接した部分に発生する容量Ｃ１と、リッジから外れた比較的広い面積部分に発生する容量Ｃ２が、直列に接続される抵抗とレーザダイオードに並列に接続される構成になる。
【００８９】
本実施形態１によれば以下の効果を有する。
【００９０】
（１）半導体チップ２１において、搭載用電極を通電用電極４１と浮遊電極４２に分け、支持基板２０においては前記搭載用電極が接続される搭載用配線を通電用配線４３と浮遊配線４４に分け、半導体チップ２１の固定においては通電用電極４１は通電用配線４３に接続し、浮遊電極４２は浮遊配線４４に接続し、かつ通電用配線４３及び浮遊配線４４はグランドに接続する。この結果、半導体チップ表面の通電用電極４１及び絶縁膜８２部分の通電側容量Ｃ１と支持基板側の通電用配線４３及び絶縁膜８５部分の通電側容量Ｃ１１は直列に接続され、半導体チップ表面の浮遊電極４２及び絶縁膜８２部分の浮遊容量Ｃ２と支持基板側の浮遊配線４４及び絶縁膜８５部分の浮遊容量Ｃ２１は直列に接続されることになり、半導体チップ２１の実装容量の低減を図ることができる。実装容量が低減されるため、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性（高速動作化）向上が可能になる。
【００９１】
（２）通電用電極４１と浮遊電極４２の合計の面積は、従来の低・中速半導体チップ（半導体レーザチップ）と同程度となるため、半導体レーザチップ２１の実装時や半導体レーザチップの電極４７にワイヤ３８を接続するワイヤボンディング時の支持基板２０からの半導体レーザチップが剥がれる確率を小さくすることができ実装やワイヤボンディングの信頼性の向上及び歩留り向上を達成することができる。
【００９２】
（３）従来の半導体レーザチップの実装方式が使用でき、特殊な工程を用いる必要が無いため、低コストな光電子装置を作製することができる。
【００９３】
（４）通電用電極４１はレーザダイオードの光導波路に沿って延在する細長形状であり、効率的な給電が可能になり、安定したレーザ発振が可能になる。
【００９４】
（５）浮遊電極４２は通電用電極４１を挟んでそれぞれ一つ以上対称に配置されていることから、半導体レーザチップ２１の表面は片当たりすることなく均一に支持基板２０に接続することができる。また、浮遊電極４２は対称に設けられていることから、接合材８６が溶けた場合、接合材８６の表面張力作用によって自己整合的に半導体レーザチップ２１の取り付け位置が決まり、実装の歩留りが向上する。接合材８６の厚さが１０μｍ以下の厚さとなることは、この自己整合的位置合わせが再現性良く行える条件でもある。
【００９５】
（６）レーザダイオードのｐｎ接合は支持基板に近接し、いわゆるジャンクションダウン実装となっていることから、ｐｎ接合で発生する熱を支持基板２０を介して外部に効果的に放散することができる。
【００９６】
（７）支持基板２０は抵抗率が５００Ωｃｍ以上となっていることから、洩れ電流の発生を抑止することができる。
【００９７】
（実施形態２）
図１３は本発明の他の実施形態（実施形態２）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【００９８】
本実施形態２の光電子装置は、実施形態１の光電子装置において、半導体レーザチップ２１のリッジ８０の先端部分の通電用電極４１を接合材８６で通電用配線４３接続するようにしたものであり、実施形態１の光電子装置に比較して接続面積を小さくしたもので、図１０および図１１（ａ）のＣ１１を小さくする効果がある。本実施形態２の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【００９９】
（実施形態３）
図１４は本発明の他の実施形態（実施形態３）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【０１００】
本実施形態３の光電子装置は、実施形態１の光電子装置において、半導体レーザチップ２１を支持基板２０に固定する際、通電用電極４１の両側の縁部分をそれぞれ接合材８６で通電用配線４３に接続するものであり、リッジ８０にある光導波路（発光部）に加わる応力を減少させる効果もある。本実施形態２の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【０１０１】
（実施形態４）
図１５乃至図１８は本発明の他の実施形態（実施形態４）である光電子装置において、半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。図１５は半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図、図１６は半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図、図１７は半導体チップの搭載部分の模式的拡大図、図１８は光電子装置における半導体レーザ部分の等価回路図である。
【０１０２】
本実施形態４の光電子装置は、実施形態１の光電子装置において、通電用電極４１を挟んで配置する浮遊電極４２を複数、即ち３個づつとした例である。浮遊電極４２は通電用電極４１に対して対称に配置され、半導体レーザチップ２１を支持基板２０に搭載する際、片当たりや位置ずれが発生しないように配慮されている。
【０１０３】
本実施形態４の光電子装置は、浮遊電極４２をさらに分割することによって、ＬＤの容量と電極の容量との合成容量がさらに小さくなり、ＣＲ時定数がより小さくなる効果がある。また、浮遊電極４２全体の面積が大きくなることより、機械的強度がより増加するという効果もある。本実施形態４の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施形態では光素子としてレーザダイオードの例を示したが、他の光素子でも同様に適用でき同様の効果を得ることができる。例えば、端面発光型ダイオードでも同様に適用することができる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０６】
（１）半導体レーザチップの実装容量を低減できることから、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性が向上し、高速駆動が可能な光電子装置を提供することができる。
【０１０７】
（２）信頼性や製造歩留りを高めることができる光電子装置を提供することができる。
【０１０８】
（３）製造コストの低減が可能な光電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である光電子装置におけるレーザダイオードが組み込まれた半導体チップと、この半導体チップを搭載する支持基板を示す分解斜視図である。
【図２】本実施形態１の光電子装置の外観を示す斜視図である。
【図３】本実施形態１の光電子装置の等価回路図である。
【図４】本実施形態１の光電子装置のキャップを取り外した模式的平面図である。
【図５】本実施形態１の光電子装置のキャップを取り外した模式的断面図である。
【図６】本実施形態１の光電子装置のキャップを取り外した他の断面を示す模式的断面図である。
【図７】本実施形態１の光電子装置におけるパッケージ内部の模式的拡大平面図である。
【図８】本実施形態１の光電子装置における支持基板への半導体チップの搭載状態を示す模式的平面図である。
【図９】図８のＡ−Ａ線に沿う模式的断面図である。
【図１０】本実施形態１の光電子装置における半導体チップの搭載部分の模式的拡大図である。
【図１１】本実施形態１の光電子装置及び図２１に示す半導体レーザ部分の等価回路図である。
【図１２】本実施形態１の光電子装置及び図２１に示す半導体レーザの周波数特性を示すグラフである。
【図１３】本発明の他の実施形態（実施形態２）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【図１４】本発明の他の実施形態（実施形態３）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【図１５】本発明の他の実施形態（実施形態４）である光電子装置において、半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。
【図１６】本実施形態４の光電子装置において、半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図である。
【図１７】本実施形態４の光電子装置において、半導体チップの搭載部分の模式的拡大図である。
【図１８】本実施形態４の光電子装置における半導体レーザ部分の等価回路図である。
【図１９】従来の半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。
【図２０】前記従来の半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図である。
【図２１】前記従来の半導体チップの搭載部分の模式的拡大図である。
【符号の説明】
１０…送信用光通信モジュール、１１…ケース、１２…キャップ、１３…封止体（パッケージ）、１４…リード、１５…電極部、１７…光ファイバケーブル、１７ａ，１８ａ…溝、１８…光ファイバ芯線、１９…接着剤、２０…支持基板、２１…半導体チップ（半導体レーザチップ）、２２…ガイド溝、２３…樹脂逃げ溝、２６…受光素子（フォトダイオード）、３０…接着剤、３５…インダクタ、３６…抵抗（調整抵抗）、３７…サーミスタ、３８…ワイヤ、３９…保護膜、４１…通電用電極、４２…浮遊電極、４３…通電用配線、４４…浮遊配線、４５…引出配線、４６…アライメントマーク、４７…電極、４９…グランド電極、５０…光素子搭載基板（支持基板）、５１…半導体チップ、５２…接合材、５３…搭載用電極、５４…搭載用配線、５５…引出配線、５６…アライメントマーク、５７…Ｖ字溝、６０…リッジ、６１…活性層、６２…絶縁膜、６３…絶縁膜（ＳｉＯ２膜）、８０…リッジ、８１…活性層、８２…絶縁膜、８５…絶縁膜（ＳｉＯ２膜）、８６…接合材。
【発明の属する技術分野】
本発明は光電子装置に関し、特に、光通信における送信用や受信用の光通信モジュール（光電子装置）の製造技術に適用して有効な技術に関する。
【０００２】
【従来の技術】
情報処理装置用光源や光通信装置用光源として、半導体レーザ（レーザダイオード）が用いられている。光通信においては、送信用光通信モジュールや受信用光通信モジュール等の光電子装置が使用されている。例えば、特開平１０−３０７２３５号公報には送信用の半導体レーザモジュール及びその製造技術が開示されている。この文献には、パッケージケースの内底面に固定したシリコン基板の主面にレーザダイオード，フォトダイオード及び光ファイバを搭載する（所謂パッシブアライメント実装）とともに、前記パッケージケースをキャップで封止した半導体レーザモジュールが記載されている。パッケージケースはプラスチックをモールディング（成形）し、リード端子付きパッド部及びパッケージケース側壁の光ファイバ設置溝と光ファイバ被覆部設置溝を一体に形成した形状になっている。
【０００３】
また、同種の構成として、パッケージが気密封止構造となるセラミックパッケージ構造の光通信モジュールがあるが、この種のセラミックパッケージ構造の光通信モジュールとしては、例えば、Ｌｕｃｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ 社、ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓｇｒｏｕｐ発行、データシートＤＳＯ１−０２０ＯＰＴＯ（Ｒｅｐｌａｃｅｓ ＤＳ９９−０２３ＬＷＰ）、１２月号、２０００年、Ｐ１〜Ｐ８に記載されているようなレーザモジュールが知られている。
【０００４】
一方、光素子実装方法の例として、例えば、光アライランス、Ｖｏｌ．８ Ｎｏ．５，ｐｐ１５−１９（１９９７）に記載された例がある。この例は双方向通信用ＰＬＣモジュールである。導波路（光導波路）を形成したＳｉオプティカルベンチ上にアライメントマークによる位置合わせを行いジャンクションダウン実装する。電極パターンはアライメントマーク以外の部分ほぼ全面に形成されている。しかし、この技術では、電極パターンがアライメントマーク以外の部分ほぼ全面に形成されているため、レーザダイオードの寄生容量成分がそのまま残ってしまい、高速化は困難である。
【０００５】
また、特開平９−５５７８号公報には、光素子をフリップチップボンディングによってシリコン基板からなる光実装基板（プラットフォーム）に搭載して、シリコン基板に搭載した光ファイバまたはシリコン基板上に形成した光導波路との光結合を実現するハイブリッド光集積技術において、ハイブリッド光集積基板上に熱酸化膜を介して形成される電極パターンにおける浮遊容量を低減する技術が開示されている。
【０００６】
この文献には、従来のハイブリッド光集積基板が紹介されている。このハイブリッド光集積基板は、誘電率が大きいＳｉ基板の表面を選択的に除去して、光素子（半導体レーザ）を搭載する帯状の凸部と、この凸部を挟んだ二つの部位とを有する構造になっている。そして、一方の部位には石英系光導波路を形成し、他方の部位には石英系ガラス膜を形成し、前記凸部上には厚さ０．５μｍの熱酸化膜を介して電極パターンを形成し、この電極パターン上に光素子を搭載する構造になっている。
【０００７】
このような構造のプラットフォームでは、電気配線は全て誘電率及び誘電損失の小さい石英系ガラス膜上に形成されるので、高周波信号の損失は小さくなり、プラットフォームの高周波特性は大幅に改善される。
【０００８】
しかし、この構造においても電極パターンは凸部の広い領域にわたって形成されるので、電極パターンでの浮遊容量が大きい。このため凸部上にフォトディテクタ（ＰＤ）を搭載するとＣＲ時定数が大きくなってしまい、高速動作ができないという問題を生じる。
【０００９】
そこで、特開平９−５５７８号公報で開示される発明では、光素子搭載部を、電気配線パターンと接触する導電性固定材で覆われた第１の凸部と、該第１の凸部とほぼ高さが等しくかつ電気配線パターンと接触しない導電性固定材で覆われた第２の凸部（第１の凸部は第２の凸部よりも面積が小さい）とで構成し、光素子（フォトディテクタ）との電気的接続を第１の凸部に行わせ、これによって電気配線パターンでの浮遊容量を小さくする。しかし、凸部形成は製造コストの高騰を招く。
【００１０】
【発明が解決しようとする課題】
インターネットのデータ量（トラヒック）、特に米国の幹線部分に流れるトラヒックは、驚異的なペースで増え続けている。大都市間、都市内を結ぶ高速・長距離用（例えば１０Ｇｂｐｓ，８０ｋｍ）伝送装置の開発が急ピッチで進められている。一方、それらの伝送装置に接続される局内インターフェースやＬＡＮなど、２ｋｍ以下の短い距離を結ぶ伝送装置の高速化も求められている。
【００１１】
光通信装置が広く普及するためには、その低コスト化が課題であり、もはや１０Ｇｂｐｓクラスの高速伝送装置も例外では無くなってきている。低コスト化を実現するには、レーザダイオードや光ファイバをオプチカルサブマウント上にパッシブアライメント実装し、レンズなどを用いず直接光接続する方法が有効である。そのためには、レーザダイオードをオプチカルサブマウント上にいわゆるジャンクションダウン実装する必要がある。
【００１２】
図１９乃至図２１は半導体チップをジャンクションダウン実装によって光素子搭載基板（支持基板）に搭載した従来構造を示す模式図である。図１９に示すように、支持基板５０の上面にはレーザダイオード（半導体レーザ）が組み込まれた半導体チップ５１が接合材５２を介して接続（搭載）されている。即ち、半導体チップ５１の主面側に設けられた太線で示す搭載用電極５３が、支持基板５０の上面に設けられた太線で示す搭載用配線５４に接合材５２によって電気的に接続されている。搭載用配線５４からは引出配線５５が延在している。これら搭載用配線５４及び引出配線５５は同一工程で同時に形成され、一体化している。
【００１３】
図２０は半導体チップの搭載状態を示す模式図であり、支持基板５０上に半導体チップ５１が搭載された平面図である。半導体チップ５１の内側に位置する黒塗り部分のうち、複雑なパターンが搭載用電極５３及び搭載用配線５４である。搭載用電極５３は搭載用配線５４に一致して重なる。また、搭載用電極５３及び搭載用配線５４は左右が対称なパターンになっている。即ち、搭載用電極５３の中央部分は、半導体チップ５１の長さ方向、即ち、光導波路（共振器）の延在方向に沿って端から端まで１本延在するパターンとなるとともに、搭載による接合強度を高めるべく半導体チップ５１の幅方向にも延在し各所で半導体チップ５１の長さ方向に張り出したパターンになっている。
【００１４】
また、前記黒塗り部分から延在し、点々を施して示す部分が引出配線５５である。また、図２０において、５６はアライメントマークであり、５７は光ファイバを案内するＶ字溝である。このＶ字溝５７にコアとクラッドからなる光ファイバが挿入されて位置決めされると、半導体チップ５１の端面から出射されるレーザ光が中心のコア内に取り込まれるようになる。
【００１５】
図２１は前記従来の半導体チップの搭載部分の模式的拡大図である。半導体レーザ（レーザダイオード）はリッジ構造であり、リッジ６０に対応する活性層６１の部分が光導波路（共振器）を構成することになる。この活性層の上下のクラッド層等を含む各層及びそれらの層の記載及びその説明は省略し、レーザダイオード（ＬＤ）の記号のみを示す。半導体チップ５１の主面は、前記リッジ６０部分を除き絶縁膜６２で覆われている。そして、露出するリッジ６０及び絶縁膜６２のほぼ全域上に搭載用電極５３が設けられている。
【００１６】
支持基板５０はＳｉ基板からなり、上面にはほぼ全域に絶縁膜（ＳｉＯ２膜）６３が設けられるとともに、この絶縁膜６３上には搭載用電極５３と同じパターンの搭載用配線５４が設けられている。そして、搭載用配線５４と搭載用電極５３は接合材５２によって電気的・物理的に接続されている。支持基板５０は、光電子装置のパッケージと同電位の電極となり、グランド電位とされる。
【００１７】
この結果、図２１及び図１１（ｂ）に示すように、回路的には支持基板５０と半導体チップ５１において、リッジ６０部分の抵抗（Ｒ１）とレーザダイオード（ＬＤ）が直列に接続される構成になる。また、半導体チップ５１の主面側に設けられる絶縁膜６２は電極間に挟まれる構造となることから、リッジに近接した部分に発生する容量Ｃ１と、リッジから外れた比較的広い面積部分に発生する容量Ｃ２が、直列に接続される抵抗とレーザダイオードに並列に接続される構成になる。
【００１８】
このように広い面積に亘って搭載用電極５３が形成されると、レーザダイオードの実装容量が大きくなり、高周波特性が低下する。即ち、１０Ｇｂｐｓクラスの光通信モジュールでは、レーザダイオードの実装容量が、高周波特性を劣化させる要因となる。実装容量を低減するためには、実装面積を低減する方法が有効であるが、接続面積を減少させると、半導体チップの実装の信頼性が低くなる。例えば、半導体チップにワイヤをボンディングする時、その衝撃によって半導体チップの接続部分にクラックや剥がれが発生することもある。クラックや剥がれの発生は半導体チップの動作時の放熱性の低下を来たし、高温動作が不安定になる。また、信頼性も低くなる。
【００１９】
本発明者は、製品コストの上昇を招くことのないように、平坦なＳｉ基板を使用した配線容量の低減を検討した。一般にＳｉ基板からなる支持基板（プラットフォーム）の表面にはＳｉＯ２膜（絶縁膜）が設けられ、この絶縁膜上に搭載用配線やアライメントマーク等必要な導電パターンが形成される。
【００２０】
そこで、本発明者は、半導体チップと支持基板のそれぞれの搭載用の導電パターン（搭載用電極及び搭載用配線）を分割させ（スタッド化）て所定の実装面積を得るとともに、半導体チップの表面の絶縁膜による容量と、支持基板の表面の絶縁膜による容量を直列に接続することによって実装容量の低減を図ることができることに気が付き本発明をなした。
【００２１】
本発明の目的は、高速駆動が可能な光電子装置を提供することにある。
【００２２】
本発明の他の目的は、信頼性や製造歩留りを高めることができる光電子装置を提供することにある。
【００２３】
本発明の他の目的は、製造コストの低減が可能な光電子装置を提供することにある。
【００２４】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００２５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２６】
（１）本発明の光電子装置は、
レーザダイオードが形成され、主面に搭載用電極を有し、かつレーザダイオードのｐｎ接合は前記主面の反対側に位置する裏面よりも主面に近く位置している半導体チップと、
上面側に設ける絶縁膜上に前記半導体チップを搭載する搭載用配線を有するＳｉ基板からなる支持基板（抵抗率が５００Ωｃｍ以上）とを有し、
前記半導体チップは前記搭載用電極が導電性の接合材を介して前記搭載用配線に接続されて前記支持基板に固定されてなる光電子装置であって、
前記半導体チップの前記搭載用電極は前記レーザダイオードを動作させるための通電用電極と、前記通電用電極から独立しかつ前記半導体チップの主面側に設けられる絶縁膜上に形成される単一または複数の浮遊電極とからなり、
前記支持基板の前記搭載用配線は前記通電用電極に接続される通電用配線と、前記通電用配線から独立しかつ前記浮遊電極に接続される浮遊配線とからなり、
前記搭載用配線及び前記浮遊配線はグランド電位に接続されることを特徴とし、
前記半導体チップの主面側の前記絶縁膜及び前記浮遊電極に起因する光素子側の浮遊容量と、前記支持基板の上面側の絶縁膜及び前記浮遊配線に起因する支持基板側の浮遊容量が直列に接続され、
前記半導体チップの主面側の前記絶縁膜及び前記通電用電極に起因する光素子側の通電側容量と、前記支持基板の上面側の絶縁膜及び前記通電用配線に起因する支持基板側の通電側容量が直列に接続され、
前記浮遊容量と前記通電側容量は並列に接続されていることを特徴とする。
【００２７】
通電用電極はレーザダイオードの光導波路に沿って延在する細長形状である。浮遊電極は通電用電極を挟んでそれぞれ一つ以上配置され、かつ通電用電極に対して対称に配置されている。浮遊電極の面積は前記通電用電極の面積よりも広くなっている。支持基板の上面に厚さ１μｍ以下のＳｉＯ２膜（絶縁膜）が形成され、このＳｉＯ２膜上に搭載用配線及び浮遊配線が形成されている。接合材は１０μｍ以下の厚さである。支持基板の上面には、レーザダイオードと光の授受を行う光ファイバを案内するガイド溝が設けられている。前記半導体チップの主面側の前記絶縁膜は下層のＳｉＯ２膜と上層のＳｉＮ膜で形成されている。
【００２８】
前記（１）の手段によれば、（ａ）半導体チップにおいて、搭載用電極を通電用電極と浮遊電極に分け、支持基板においては前記搭載用電極が接続される搭載用配線を通電用配線と浮遊配線に分け、半導体チップの固定においては通電用電極は通電用配線に接続し、浮遊電極は浮遊配線に接続し、かつ通電用配線及び浮遊配線はグランドに接続する。この結果、半導体チップ表面の通電用電極及び絶縁膜部分の通電側容量と支持基板側の通電用配線及び絶縁膜部分の通電側容量は直列に接続され、半導体チップ表面の浮遊電極及び絶縁膜部分の浮遊容量と支持基板側の浮遊配線及び絶縁膜部分の浮遊容量は直列に接続されることになり、半導体チップの実装容量の低減を図ることができる。実装容量が低減されるため、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性（高速動作化）向上が可能になる。
【００２９】
（ｂ）通電用電極と浮遊電極の合計の面積は、従来の低・中速半導体チップ（半導体レーザチップ）と同程度となるため、半導体レーザチップの実装時や半導体レーザチップの電極にワイヤを接続するワイヤボンディング時の支持基板からの半導体レーザチップが剥がれる確率を小さくすることができ実装やワイヤボンディングの信頼性の向上及び歩留り向上を達成することができる。
【００３０】
（ｃ）従来の半導体レーザチップの実装方式が使用でき、特殊な工程を用いる必要が無いため、低コストな光電子装置を作製することができる。
【００３１】
（ｄ）通電用電極はレーザダイオードの光導波路に沿って延在する細長形状であり、効率的な給電が可能になり、安定したレーザ発振が可能になる。
【００３２】
（ｅ）浮遊電極は通電用電極を挟んでそれぞれ一つ以上対称に配置されていることから、半導体チップの表面は片当たりすることなく均一に支持基板に接続することができる。また、浮遊電極は対称に設けられていることから、接合材が溶けた場合、接合材の表面張力作用によって自己整合的に半導体チップの取り付け位置が決まり、実装の歩留りが向上する。接合材の厚さが１０μｍ以下の厚さとなることは、この自己整合的位置合わせが再現性良く行える条件でもある。
【００３３】
（ｆ）レーザダイオードのｐｎ接合は支持基板に近接し、いわゆるジャンクションダウン実装となっていることから、ｐｎ接合で発生する熱を支持基板を介して外部に効果的に放散することができる。
【００３４】
（ｇ）支持基板は抵抗率が５００Ωｃｍ以上となっていることから、洩れ電流の発生を抑止することができる。
【００３５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３６】
（実施形態１）
図１乃至図１２は本発明の一実施形態（実施形態１）である送信用光通信モジュール（光電子装置）に係わる図である。本実施形態１では、１０Ｇｂｐｓクラス以上の高速伝送にも使用できる送信用光通信モジュール（光電子装置）に本発明を適用した例について説明する。
【００３７】
本実施形態１の送信用光通信モジュール１０は、図２に示すように、偏平矩形状のセラミック製のケース１１と、このケース１１を塞ぐように重ねられ、かつ接合材によって固定される金属製のキャップ１２とによって封止体（パッケージ）１３が形成されている。ケース１１はアルミナ（Ａｌ２Ｏ３）であり、多層配線構造になっている。キャップ１２はコバール等の鉄−ニッケル合金で形成されている。
【００３８】
ケース１１の両側面にはＬ字状（ガルウィング型）の金属製のリード１４が４本づつ合計８本固定されている。リード１４は外部電極端子となり、ケース１１の側面にメタライズされた電極部１５に図示しない導電性の接合材で接続されている。従って、外部電極端子は表面実装型となる。また、一部の電極部１５はキャップ１２に接続されている。図２において示す点々を施した部分は導電性であることを示すものである。従って、封止体１３の上面は金属製のキャップ１２によって電磁シールドされる構造になっている。
【００３９】
ケース１１の一端からは光ファイバケーブル１７が突出している。この光ファイバケーブル１７はケース１１に設けられた溝に挿入され、図示しない接着剤でケース１１に固定されている。光ファイバケーブル１７はその中心を光ファイバ芯線１８が貫いている。光ファイバ芯線１８はジャケット等によって被覆される構造になっている。光ファイバ芯線１８は、図示はしないが、１０μｍ直径のコアと、このコアを覆う１２５μｍ直径のクラッドとからなっている。
【００４０】
一例であるが、封止体（パッケージ）１３の長さは１８．５ｍｍ、幅は７．４ｍｍ、高さは２．７ｍｍである。また、リード１４の下面である実装面と封止体１３の底面との高さの差は０．５ｍｍであり、リード１４の下面が封止体１３の底面よりも突出している。
【００４１】
本実施形態１の送信用光通信モジュール１０は、外部電極端子が８ピン（リード）となるセラミックパッケージである。図３は本実施形態１の送信用光通信モジュール１０の等価回路図である。封止体１３内には、レーザダイオード（ＬＤ），モニター用のフォトダイオード（ＰＤ），温度検出用のサーミスタ（Ｔｈ）、インダクタ（Ｌ：チップインダクタ）、抵抗（Ｒ：調整抵抗）が組み込まれている。図３において、端子に付した１〜８の番号はピン１〜ピン８であることを示す。
【００４２】
ピン１とピン２間にサーミスタ（Ｔｈ）が接続され、ピン４とピン５はフォトダイオード（ＰＤ：受光素子）が接続され、ピン４はＰＤ用のカソード電極となり、ピン５はＰＤ用のアノード電極となる。ピン６はＬＤ（半導体レーザ）に接続され、ＬＤ用のアノード電極となり、グランド（ＧＮＤ）電位にされる。ピン３はインダクタ（Ｌ）を介してＬＤに接続され、ＤＣバイアス用のカソード電極となる。ピン７は抵抗（Ｒ：調整抵抗）を介してＬＤに接続され、高周波信号を入力するカソード電極となる。ピン８はグランド端子である。
【００４３】
図４はキャップ１２を取り外した送信用光通信モジュール１０の平面図、図５は光ファイバ芯線１８の延在方向に沿う模式的断面図、図６は光ファイバ芯線１８に直交する方向に沿う模式的断面図である。
【００４４】
図４及び図５に示すように、セラミックからなるケース１１の一端側の中央に沿って、光ファイバケーブル１７及び光ファイバ芯線１８を案内する溝１７ａ，１８ａが設けられている。光ファイバケーブル１７の先端側は保護チューブとしてのジャケットが取り除かれて光ファイバ芯線１８が露出している。光ファイバ芯線１８を単に光ファイバとも呼称する。光ファイバケーブル１７は溝１７ａ内に入れられ、光ファイバケーブル１７の先端側の光ファイバ芯線１８は溝１８ａ部分に入れられて案内されている。光ファイバ芯線１８は、図５に示すように溝１８ａ部分で接着剤１９で固定されている。なお、光ファイバケーブル１７のケース１１の付け根部分は、図示しない接着剤で塞がれ、光ファイバケーブル１７を伝わってパッケージ１３内に進入する水分を阻止するようになっている。
【００４５】
光ファイバ芯線１８が延在する先端側は、図５及び図６に示すように、ケース１１の中底がさらに一段低くなり、この低い部分にはＳｉ基板からなる支持基板（プラットフォーム）２０が固定されている。光ファイバ芯線１８の先端部分は、支持基板２０の上面に設けられたガイド溝２２（図１参照）に挿入され、接着剤３０によって支持基板２０に固定されている。
【００４６】
図７はケース１１の一部と支持基板（シリコンプラットフォーム）２０を拡大した模式図である。支持基板２０の上面において点々を付けた部分は導電部分であることを示し、導体層で形成されている。導体層は半導体レーザチップや受光素子を固定する搭載パッドやワイヤを接続するワイヤパッドを構成している。一部の導電層は配線を構成している。支持基板２０の外側において点々を付けて示される部分は、セラミックからなるケース１１の上面に形成された導電層であり、インダクタ，調整抵抗，サーミスタを搭載する接続・搭載パッドやワイヤパッドを構成している。また、ケース１１に設けられる導電層はスルーホールや内層等を介して前述のケース１１の両側に形成される電極部１５に電気的に接続されている。そして、部品が搭載され、所定箇所をワイヤで接続することによって、図３に示すような等価回路を構成するようになる。高速伝送線路として、図７の下部中央に示すように、グラウンデッドコプレーナ伝送線路が形成されている。
【００４７】
図７に示すように、支持基板２０の上面中央にはレーザダイオードが組み込まれた半導体チップ（半導体レーザチップ）２１が搭載されている。また、支持基板２０の上面には、その一端（図では右端）から前記半導体チップの搭載部近傍まで１本のガイド溝２２（図１参照）が設けられている。また、このガイド溝２２に交差して樹脂逃げ溝２３が設けられている。支持基板２０は、結晶面方位（１００）のシリコン基板からなり、断面がＶ字となるガイド溝２２の幅は１３８〜１４３μｍとなる（図１参照）。光ファイバ芯線１８と半導体レーザチップ２１とはガイド溝２２を利用して光軸合わせが行われ、その後に光ファイバ芯線１８は接着剤３０によって支持基板２０に固定される。従って、半導体レーザチップ２１の前方出射光（レーザ光）は光ファイバ芯線１８のコア内に取り込まれ、光ファイバによって所定箇所に伝送されるようになる。
【００４８】
搭載された半導体レーザチップの左側には半導体レーザチップから出射される後方出射光（レーザ光）を受光する受光素子（フォトダイオード）２６が固定されている。半導体レーザチップ２１はＩｎＰ系半導体からなる端面発光型レーザダイオードである。また、受光素子２６はＩｎＰ系半導体からなる導波路型フォトダイオードである。
【００４９】
半導体レーザチップ２１及び受光素子２６は共に上面及び下面に電極を有し、下面の電極が厚さ３〜５μｍ程度のＡｕ−Ｓｎで支持基板２０の配線に接続される。半導体レーザチップ２１はｐｎ接合が下側に位置する接続状態、いわゆるジャンクションダウン実装である。このため、レーザ光の発光高さは支持基板２０の上面から７〜１０μｍ程度の高さになる。電極はＡｕ／Ｐｔ／Ｔｉ膜またはＡｕ／Ｎｉ／Ｃｒ膜で形成されている。
【００５０】
支持基板２０の周囲のケース１１上には、インダクタ３５，抵抗（調整抵抗）３６及びサーミスタ３７がそれぞれ搭載されている。インダクタ３５，抵抗３６は両端に電極を有する構造であり、サーミスタ３７は上面及び下面に電極を有する構造である。インダクタ３５，抵抗３６及びサーミスタ３７はＡｕ−Ｓｎ半田を介してケース１１の電気的に独立した導体層部分に固定されている。
【００５１】
半導体チップ２１，受光素子２６，インダクタ３５と所定の導体層は、図７に示すように導電性のワイヤ３８によって接続され、図３に示すような等価回路を構成している。ワイヤ３８は、図７において太線で示してある。ワイヤ３８の接続関係についての説明は省略する。
【００５２】
また、図５及び図６に示すように、ケース１１の窪み部分には、光ファイバ芯線１８で伝送される光に対して透明でありかつ耐湿性の保護膜３９が充填されている。この保護膜３９は、半導体チップ２１，受光素子２６，インダクタ３５，抵抗３６，サーミスタ３７，ワイヤ３８を始めとして支持基板２０及びケース１１や支持基板２０の導体層部分、さらには光ファイバ芯線１８等をも被っている。これにより、送信用光通信モジュール１０の耐湿性が高められる。
【００５３】
半導体チップ２１から出射した前方出射光（レーザ光）はこの保護膜３９を透過して光ファイバ芯線１８のコアに取り込まれ、後方出射光（レーザ光）はこの保護膜３９を透過して受光素子２６の受光面に到達する。保護膜３９は例えば、柔軟なゲル状のシリコン樹脂である。シリコン樹脂の波長１．３μｍにおける屈折率は１．４であり、光ファイバの屈折率と概ね整合している。なお、保護膜３９は、シリコン樹脂に限らずシリコーンゴム，低応力エポキシ樹脂，アクリル樹脂，ウレタン樹脂等他のものであっても良い。
【００５４】
このような送信用光通信モジュール１０の製造においては、最初に支持基板２０に部品搭載を行った後、支持基板２０をケース１１に搭載する。また、ケース１１に必要を部品も搭載する。その後、所定部分を導電性のワイヤで接続し、ついで光ファイバ芯線（光ファイバ）１８を取り付ける。さらに、ケース１１の上面の支持基板２０や各種部品等を保護膜３９で被った後、キャップ１２を取り付けて送信用光通信モジュール１０を製造する。
【００５５】
具体的な製造工程は、例えば、（１）半導体チップ２１及び受光素子２６と支持基板２０のアライメントマーク４６を赤外線画像により認識し、これら相互のアライメントを行う。
【００５６】
（２）半導体チップ２１及び受光素子２６に所定の荷重をかけ、予備加熱した支持基板２０に仮圧着する。
【００５７】
（３）Ａｕ−Ｓｎ半田をリフローし、半導体チップ２１及び受光素子２６を支持基板２０に固定（搭載）する。
【００５８】
（４）インダクタ３５，調整抵抗３６及びサーミスタ３７をＡｕＳｎ半田でケース１１に固定（搭載）する。
【００５９】
（５）支持基板２０をケース１１に導電性でかつ高熱伝導性のエポキシ樹脂によって固定する。
【００６０】
（６）半導体チップ２１及び受光素子２６と支持基板２０の配線（導体層）を導電性のワイヤ３８で接続する。この際、必要な配線間もワイヤ３８で接続する。
【００６１】
（７）光ファイバ芯線１８を支持基板２０の上面のガイド溝２２に挿入するとともに、レーザダイオードとの光軸合わせを行い、接着剤３０で支持基板２０に固定する。接着剤３０としては、例えば紫外線硬化樹脂を用い、紫外線照射によって樹脂を硬化させて光ファイバ芯線１８を支持基板２０に固定する。
【００６２】
（８）シリコン樹脂をケース１１内に所定量滴下し、かつ熱硬化させて保護膜３９を形成し、この保護膜３９でケース１１内の半導体チップ２１，受光素子２６，インダクタ３５，抵抗３６，サーミスタ３７，ワイヤ３８等を被う。
【００６３】
（９）ケース１１にキャップ１２を接着させてパッケージ１３を構成する。例えば、キャップ１２をエポキシ樹脂によってケース１１に固着し、ケース１１の内部に搭載した部品や保護膜３９を見えないように封止する。
【００６４】
一方、これが本発明の特徴の一つであるが、図１及び図１０に示すように、半導体レーザチップ２１のジャンクションダウン実装を担う搭載用電極は、通電用電極４１と、半導体レーザチップ２１を固定するための浮遊電極４２からなる。通電用電極４１は半導体レーザチップ２１の光導波路に沿って延在する細長形状からなるパターンとなり、浮遊電極４２は通電用電極４１の両側にそれぞれ設けられ、通電用電極４１に対して対称に配置されている。浮遊電極４２は半導体レーザチップ２１を支持基板２０に固定するための補強部材となる。従って、浮遊電極４２の面積は通電用電極４１の面積よりも広くなり（大きくなり）、半導体レーザチップ２１の固定の信頼性を高めるようになっている。
【００６５】
本実施形態１では浮遊電極４２は通電用電極４１の両側にそれぞれ１本設けられるが、一つ以上、即ち複数本であってもよい。この場合も浮遊電極４２は通電用電極４１に対して対称に配置され、半導体レーザチップ２１の搭載時、搭載の片当たりや半田溶融時の位置ずれ防止を起こすことなく確実に安定して搭載がなされるようになっている。
【００６６】
支持基板２０の上面に設けられる搭載用配線も、前記通電用電極４１に対応したパターンからなる通電用配線４３と、浮遊電極４２に対応したパターンからなる浮遊配線４４で構成されている。
【００６７】
これにより、図１０及び図１１（ａ）に示すように寄生抵抗Ｒ１，Ｒ２，Ｒ１０や寄生容量Ｃ１，Ｃ１１，Ｃ２，Ｃ２１を含む回路が形成される。Ｒ１はＬＤと直列に接続され、Ｃ１とＣ１１は直列に接続され、Ｃ２とＣ２１は直列に接続され、両者は並列に接続され、Ｒ２は両者を接続する支持基板２０における抵抗であり、Ｒ１０はグランド電位に接続される支持基板２０の抵抗である。
【００６８】
図１０から分かるように、Ｃ１は半導体チップ２１の主面の絶縁膜８２を挟んだ通電用電極４１と半導体との間の寄生容量であり、Ｃ１１は支持基板２０の上面の絶縁膜８５を挟む通電用配線４３と支持基板２０との間の寄生容量である。また、Ｃ２は半導体チップ２１の主面の絶縁膜８２を挟んだ浮遊電極４２と半導体との間の寄生容量であり、Ｃ２１は支持基板２０の上面の絶縁膜８５を挟む浮遊配線４４と支持基板２０との間の寄生容量である。
【００６９】
また、支持基板２０は抵抗率が５００Ωｃｍ以上のＳｉ基板からなり、上面に厚さ１μｍ以下の絶縁膜（ＳｉＯ２膜）８５が形成され、この絶縁膜８５上に通電用配線４３及び浮遊配線４４が形成されている。支持基板２０は抵抗率が５００Ωｃｍ以上となることから、洩れ電流の発生を抑止することができる。絶縁膜８５は熱放散効果を大きくするため、例えば０．３μｍ以下の厚さになっている。即ち、絶縁膜８５は熱放散効果を大きくするため１μｍ以下の厚さにする必要がある。
【００７０】
半導体チップ２１の絶縁膜８２も同程度の厚さであり、浮遊電極４２の１個あたりの容量は約０．７ｐＦである。半導体チップ２１を支持基板２０にＡｕ−Ｓｎ半田を介して寄生容量を直列に接続することにより、レーザダイオード部単独の容量のおよそ１／２以下の実装容量を実現できる。
【００７１】
本実施形態１の送信用光通信モジュール１０の周波数帯域の実測結果を、電極を分割しない一体構造をも含めて、図１２（ａ），（ｂ）に示す。測定試料は、半導体チップ２１を搭載し、かつ光ファイバ芯線１８も固定した支持基板２０を５０Ω終端抵抗付サブマウントに搭載したものである。図１２（ａ），（ｂ）はこの測定試料の周波数（ＧＨｚ）と強度（ｄＢ）との相関を示すグラフである。
【００７２】
電極を分割しない一体構造の場合、図１２（ｂ）に示すように、低周波数領域から落ち込むロールオフが見られるが、電極を分割した本実施形態１の分割構造の場合は、図１２（ａ）に示すように、ロールオフが見られず、レーザの緩和振動周波数の立ち上がりを含め、１３ＧＨｚ程度まで帯域が伸びていることが分かる。これにより、高周波特性が向上する。また、高い周波数域での高速駆動が達成できる。
【００７３】
支持基板２０の上面には通電用配線４３に繋がりグランド電極４９に繋がる引出配線４５が設けられている。引出配線４５が細長くなることによるインダクタンス成分の増加が懸念されるため、インダクタンス成分を最小にするために、ＬＤ後部（後方出射面側）の浮遊電極４２の面積を小さくするパターンにし、最短距離でグランド電極４９に接続されるようにしてある。
【００７４】
また、通電用配線４３に対して対称にアライメントマーク４６が設けられている。半導体レーザチップ２１の裏面、即ちジャンクションダウン実装される実装面である主面の反対面には、他方の電極４７が設けられている。この電極４７には、図７に示すようにワイヤ３８が接続される。支持基板２０の上面には絶縁膜（ＳｉＯ２膜）８５が設けられ、この絶縁膜８５上に通電用配線４３，浮遊配線４４，引出配線４５，アライメントマーク４６が形成されている。これら通電用配線４３，浮遊配線４４，引出配線４５，アライメントマーク４６は、支持基板２０の上面に一定厚さに絶縁膜８５を形成した後、常用のホトリソグラフィ技術やエッチング技術によって形成される。
【００７５】
図９は支持基板２０の上面に半導体レーザチップ２１を搭載した模式図である。図９に示すように、半導体レーザチップ２１の通電用電極４１と支持基板２０の通電用配線４３は導電性の接合材８６によって接続され、半導体レーザチップ２１の浮遊電極４２と支持基板２０の浮遊配線４４は、厚さ１０μｍ以下の導電性の接合材８６によって接続されている。接合材８６は、例えば、Ａｕ−Ｓｎ半田であり、３〜５μｍの厚さである。これにより、半導体レーザチップ２１のレーザ光を出射する高さは支持基板２０の上面から７〜１０μｍの高さになる。
【００７６】
なお、支持基板２０をＡｌ２Ｏ３等の絶縁性のもので形成する際は、上面に直接搭載用配線を形成でき、絶縁膜８５の形成は不要になる。
【００７７】
図１０に示すように、本実施形態１の半導体レーザチップ２１には、リッジ構造（凸部構造）の半導体レーザ（レーザダイオード）が形成されている。レーザダイオードはＩｎＰ系半導体で形成される端面発光型構造である。リッジ８０に対応する活性層８１の部分が光導波路（共振器）を構成することになる。この活性層の上下のクラッド層等を含む各層及びそれらの層の記載及びその説明は省略し、レーザダイオード（ＬＤ）の記号のみを示す。半導体レーザチップ２１の主面は、前記リッジ８０部分を除き絶縁膜（ＳｉＯ２膜）８２で覆われている。
【００７８】
通電用電極４１は所定の幅を有する帯状（ストライプ状）であり、レーザダイオードのｐｎ接合のうちの一方の導電型領域に電気的に接続される構造になっている。他方の導電型領域は電極４７に電気的に接続される構造になる。
【００７９】
しかし、浮遊電極４２は絶縁膜８２上に前記通電用電極４１から分離独立して形成されている。即ち、半導体レーザチップ２１の状態では浮遊電極４２は電気的に独立しかつ浮遊状態にある。この浮遊電極４２は半導体レーザチップ２１を支持基板２０に固定するための電気的・機械的に分離された電極（スタッド電極）を構成し、電気を供給する給電電極を構成しない。通電用電極４１に比較して浮遊電極４２の面積が大きく（広く）なっている。これは浮遊電極４２が実装強度（接合強度）を高める役割を果たすことによる。通電用電極４１はレーザダイオードを発振させるための給電電極が主たる役割である。
【００８０】
一方、Ｓｉからなる支持基板２０の上面には絶縁膜（ＳｉＯ２膜）８５が設けられ、この絶縁膜８５上に通電用配線４３，浮遊配線４４，引出配線４５及びアライメントマーク４６が設けられている。また、支持基板２０はグランド電位にされる。
【００８１】
本実施形態１の送信用光通信モジュール１０におけるレーザダイオード部分の回路構成は、図１０及び図１１（ａ）に示すようになる。また、図２０乃至図２１に示すレーザダイオード部分の回路構成は、図２１及び図１１（ｂ）に示すようになる。
【００８２】
本実施形態１の場合は、搭載用電極及び搭載用配線を給電電極と固定用電極に分割した分割構造となり、図２１のような一体構造とは異なる。送信用光通信モジュール１０における寄生容量は、ＬＤの表面の絶縁膜を挟んだ電極と半導体間に存在する。ｐｎ接合部にも容量は存在するが、動作時、即ち電流注入時には容量として寄与しない。従って、ＬＤの電極面積に比例する寄生容量がＬＤには存在する。一方、支持基板２０の寄生容量は、支持基板２０の上面に設けた絶縁膜を挟んだ電極と半導体間に存在する。支持基板２０の上部と半導体の電位が同じであれば、容量として機能しないが、電位が異なる場合、寄生容量として影響する。そのため、支持基板上部と半導体の電位が同じで電極を分割しない一体構造の場合、ＬＤの容量が実効容量となる。互いに分離，絶縁させる分割構造の場合、ＬＤの容量（Ｃ１）と支持基板の容量（Ｃ１１）が直列に接続される。
【００８３】
よく知られているように、容量Ｃ１，Ｃ１１を直列に接続する場合、その合成容量Ｃは、
【００８４】
【数１】
１／Ｃ＝１／Ｃ１＋１／Ｃ１１
即ち、
【００８５】
【数２】
Ｃ＝Ｃ１・Ｃ１１／（Ｃ１＋Ｃ１１）
で表される。従って、ＬＤと支持基板、各々単独でもつ容量よりも低い合成容量が得られる。各々の容量が同程度である場合には、約１／２の合成容量御となる。
【００８６】
Ｃ１＝Ｃ１１の場合Ｃ＝Ｃ１／２
これにより、ＣＲ時定数を小さくすることができる。支持基板の低効率が大きい場合、分割電極側のインピーダンスがより高くなるため、高周波電流が流れ難くなり、より効果的となる。
【００８７】
支持基板５０はＳｉ基板からなり、上面にはほぼ全域に絶縁膜（ＳｉＯ２膜）６３が設けられるとともに、この絶縁膜６３上には搭載用電極５３と同じパターンの搭載用配線５４が設けられている。そして、搭載用配線５４と搭載用電極５３は接合材５２によって電気的・物理的に接続されている。支持基板５０は、光電子装置のパッケージと同電位の電極となり、グランド電位とされる。
【００８８】
この結果、図２１及び図１１（ｂ）に示すように、回路的には支持基板５０と半導体チップ５１において、リッジ６０部分の抵抗（Ｒ１）とレーザダイオード（ＬＤ）が直列に接続される構成になる。また、半導体チップ５１の主面側に設けられる絶縁膜６２は電極間に挟まれる構造となることから、リッジに近接した部分に発生する容量Ｃ１と、リッジから外れた比較的広い面積部分に発生する容量Ｃ２が、直列に接続される抵抗とレーザダイオードに並列に接続される構成になる。
【００８９】
本実施形態１によれば以下の効果を有する。
【００９０】
（１）半導体チップ２１において、搭載用電極を通電用電極４１と浮遊電極４２に分け、支持基板２０においては前記搭載用電極が接続される搭載用配線を通電用配線４３と浮遊配線４４に分け、半導体チップ２１の固定においては通電用電極４１は通電用配線４３に接続し、浮遊電極４２は浮遊配線４４に接続し、かつ通電用配線４３及び浮遊配線４４はグランドに接続する。この結果、半導体チップ表面の通電用電極４１及び絶縁膜８２部分の通電側容量Ｃ１と支持基板側の通電用配線４３及び絶縁膜８５部分の通電側容量Ｃ１１は直列に接続され、半導体チップ表面の浮遊電極４２及び絶縁膜８２部分の浮遊容量Ｃ２と支持基板側の浮遊配線４４及び絶縁膜８５部分の浮遊容量Ｃ２１は直列に接続されることになり、半導体チップ２１の実装容量の低減を図ることができる。実装容量が低減されるため、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性（高速動作化）向上が可能になる。
【００９１】
（２）通電用電極４１と浮遊電極４２の合計の面積は、従来の低・中速半導体チップ（半導体レーザチップ）と同程度となるため、半導体レーザチップ２１の実装時や半導体レーザチップの電極４７にワイヤ３８を接続するワイヤボンディング時の支持基板２０からの半導体レーザチップが剥がれる確率を小さくすることができ実装やワイヤボンディングの信頼性の向上及び歩留り向上を達成することができる。
【００９２】
（３）従来の半導体レーザチップの実装方式が使用でき、特殊な工程を用いる必要が無いため、低コストな光電子装置を作製することができる。
【００９３】
（４）通電用電極４１はレーザダイオードの光導波路に沿って延在する細長形状であり、効率的な給電が可能になり、安定したレーザ発振が可能になる。
【００９４】
（５）浮遊電極４２は通電用電極４１を挟んでそれぞれ一つ以上対称に配置されていることから、半導体レーザチップ２１の表面は片当たりすることなく均一に支持基板２０に接続することができる。また、浮遊電極４２は対称に設けられていることから、接合材８６が溶けた場合、接合材８６の表面張力作用によって自己整合的に半導体レーザチップ２１の取り付け位置が決まり、実装の歩留りが向上する。接合材８６の厚さが１０μｍ以下の厚さとなることは、この自己整合的位置合わせが再現性良く行える条件でもある。
【００９５】
（６）レーザダイオードのｐｎ接合は支持基板に近接し、いわゆるジャンクションダウン実装となっていることから、ｐｎ接合で発生する熱を支持基板２０を介して外部に効果的に放散することができる。
【００９６】
（７）支持基板２０は抵抗率が５００Ωｃｍ以上となっていることから、洩れ電流の発生を抑止することができる。
【００９７】
（実施形態２）
図１３は本発明の他の実施形態（実施形態２）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【００９８】
本実施形態２の光電子装置は、実施形態１の光電子装置において、半導体レーザチップ２１のリッジ８０の先端部分の通電用電極４１を接合材８６で通電用配線４３接続するようにしたものであり、実施形態１の光電子装置に比較して接続面積を小さくしたもので、図１０および図１１（ａ）のＣ１１を小さくする効果がある。本実施形態２の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【００９９】
（実施形態３）
図１４は本発明の他の実施形態（実施形態３）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【０１００】
本実施形態３の光電子装置は、実施形態１の光電子装置において、半導体レーザチップ２１を支持基板２０に固定する際、通電用電極４１の両側の縁部分をそれぞれ接合材８６で通電用配線４３に接続するものであり、リッジ８０にある光導波路（発光部）に加わる応力を減少させる効果もある。本実施形態２の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【０１０１】
（実施形態４）
図１５乃至図１８は本発明の他の実施形態（実施形態４）である光電子装置において、半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。図１５は半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図、図１６は半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図、図１７は半導体チップの搭載部分の模式的拡大図、図１８は光電子装置における半導体レーザ部分の等価回路図である。
【０１０２】
本実施形態４の光電子装置は、実施形態１の光電子装置において、通電用電極４１を挟んで配置する浮遊電極４２を複数、即ち３個づつとした例である。浮遊電極４２は通電用電極４１に対して対称に配置され、半導体レーザチップ２１を支持基板２０に搭載する際、片当たりや位置ずれが発生しないように配慮されている。
【０１０３】
本実施形態４の光電子装置は、浮遊電極４２をさらに分割することによって、ＬＤの容量と電極の容量との合成容量がさらに小さくなり、ＣＲ時定数がより小さくなる効果がある。また、浮遊電極４２全体の面積が大きくなることより、機械的強度がより増加するという効果もある。本実施形態４の光電子装置も実施形態１の光電子装置と同様な効果を有する。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施形態では光素子としてレーザダイオードの例を示したが、他の光素子でも同様に適用でき同様の効果を得ることができる。例えば、端面発光型ダイオードでも同様に適用することができる。
【０１０５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０６】
（１）半導体レーザチップの実装容量を低減できることから、ＣＲ時定数から決まるレーザダイオード動作時の立ち上がり・立ち下がり時間を低減することができ、伝送特性が向上し、高速駆動が可能な光電子装置を提供することができる。
【０１０７】
（２）信頼性や製造歩留りを高めることができる光電子装置を提供することができる。
【０１０８】
（３）製造コストの低減が可能な光電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である光電子装置におけるレーザダイオードが組み込まれた半導体チップと、この半導体チップを搭載する支持基板を示す分解斜視図である。
【図２】本実施形態１の光電子装置の外観を示す斜視図である。
【図３】本実施形態１の光電子装置の等価回路図である。
【図４】本実施形態１の光電子装置のキャップを取り外した模式的平面図である。
【図５】本実施形態１の光電子装置のキャップを取り外した模式的断面図である。
【図６】本実施形態１の光電子装置のキャップを取り外した他の断面を示す模式的断面図である。
【図７】本実施形態１の光電子装置におけるパッケージ内部の模式的拡大平面図である。
【図８】本実施形態１の光電子装置における支持基板への半導体チップの搭載状態を示す模式的平面図である。
【図９】図８のＡ−Ａ線に沿う模式的断面図である。
【図１０】本実施形態１の光電子装置における半導体チップの搭載部分の模式的拡大図である。
【図１１】本実施形態１の光電子装置及び図２１に示す半導体レーザ部分の等価回路図である。
【図１２】本実施形態１の光電子装置及び図２１に示す半導体レーザの周波数特性を示すグラフである。
【図１３】本発明の他の実施形態（実施形態２）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【図１４】本発明の他の実施形態（実施形態３）である光電子装置においてレーザダイオードが組み込まれた半導体チップの支持基板への接続状態を示す模式的断面図である。
【図１５】本発明の他の実施形態（実施形態４）である光電子装置において、半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。
【図１６】本実施形態４の光電子装置において、半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図である。
【図１７】本実施形態４の光電子装置において、半導体チップの搭載部分の模式的拡大図である。
【図１８】本実施形態４の光電子装置における半導体レーザ部分の等価回路図である。
【図１９】従来の半導体レーザが組み込まれた半導体チップの搭載状態を示す模式図である。
【図２０】前記従来の半導体チップの搭載部分における搭載用電極及び搭載用配線等を示す模式的平面図である。
【図２１】前記従来の半導体チップの搭載部分の模式的拡大図である。
【符号の説明】
１０…送信用光通信モジュール、１１…ケース、１２…キャップ、１３…封止体（パッケージ）、１４…リード、１５…電極部、１７…光ファイバケーブル、１７ａ，１８ａ…溝、１８…光ファイバ芯線、１９…接着剤、２０…支持基板、２１…半導体チップ（半導体レーザチップ）、２２…ガイド溝、２３…樹脂逃げ溝、２６…受光素子（フォトダイオード）、３０…接着剤、３５…インダクタ、３６…抵抗（調整抵抗）、３７…サーミスタ、３８…ワイヤ、３９…保護膜、４１…通電用電極、４２…浮遊電極、４３…通電用配線、４４…浮遊配線、４５…引出配線、４６…アライメントマーク、４７…電極、４９…グランド電極、５０…光素子搭載基板（支持基板）、５１…半導体チップ、５２…接合材、５３…搭載用電極、５４…搭載用配線、５５…引出配線、５６…アライメントマーク、５７…Ｖ字溝、６０…リッジ、６１…活性層、６２…絶縁膜、６３…絶縁膜（ＳｉＯ２膜）、８０…リッジ、８１…活性層、８２…絶縁膜、８５…絶縁膜（ＳｉＯ２膜）、８６…接合材。
Claims (18)
- 内部にｐｎ接合を有する光素子が形成され、主面に搭載用電極を有し、かつ前記ｐｎ接合は前記主面の反対側に位置する裏面よりも主面に近く位置している半導体チップと、
上面側に設ける絶縁層上に前記半導体チップを搭載する搭載用配線を有する支持基板とを有し、
前記半導体チップの前記搭載用電極は前記支持基板の前記搭載用配線に導電性の接合材を介して接続されてなる光電子装置であって、
前記半導体チップの前記搭載用電極は前記光素子を動作させるための通電用電極と、前記通電用電極から独立しかつ前記半導体チップの主面側に設けられる絶縁膜上に形成される単一または複数の浮遊電極とからなり、
前記支持基板の前記搭載用配線は前記通電用電極に接続される通電用配線と、前記通電用配線から独立しかつ前記浮遊電極に接続される浮遊配線とからなることを特徴とする光電子装置。 - 前記半導体チップの主面側の前記絶縁膜及び前記浮遊電極に起因する光素子側の浮遊容量と、前記支持基板の上面側の絶縁膜及び前記浮遊配線に起因する支持基板側の浮遊容量が直列に接続されていることを特徴とする請求項１に記載の光電子装置。
- 前記半導体チップの主面側の前記絶縁膜及び前記浮遊電極に起因する光素子側の浮遊容量と、前記支持基板の上面側の絶縁膜及び前記浮遊配線に起因する支持基板側の浮遊容量が直列に接続され、
前記半導体チップの主面側の前記絶縁膜及び前記通電用電極に起因する光素子側の通電側容量と、前記支持基板の上面側の絶縁膜及び前記通電用配線に起因する支持基板側の通電側容量が直列に接続され、
前記浮遊容量と前記通電側容量は並列に接続されていることを特徴とする請求項１に記載の光電子装置。 - 前記通電用電極は前記光素子の光導波路に沿って延在する細長形状であることを特徴とする請求項１に記載の光電子装置。
- 前記浮遊電極は前記通電用電極を挟んで左右にそれぞれ一つ以上設けられていることを特徴とする請求項１に記載の光電子装置。
- 前記浮遊電極は前記通電用電極に対して対称に配置されていることを特徴とする請求項５に記載の光電子装置。
- 前記浮遊電極の面積は前記通電用電極の面積よりも広いことを特徴とする請求項１に記載の光電子装置。
- 前記搭載用配線及び前記浮遊配線はグランド電位に接続されることを特徴とする請求項１に記載の光電子装置。
- 前記支持基板の抵抗率が５００Ωｃｍ以上であることを特徴とする請求項１に記載の光電子装置。
- 前記支持基板はシリコン基板であることを特徴とする請求項１に記載の光電子装置。
- 前記支持基板の上面に厚さ１μｍ以下のＳｉＯ２膜が形成され、このＳｉＯ２膜上に前記搭載用配線及び浮遊配線が形成されていることを特徴とする請求項１に記載の光電子装置。
- 前記接合材は１０μｍ以下の厚さであることを特徴とする請求項１に記載の光電子装置。
- 前記通電用電極と前記通電用配線を接続する接合材は鉛錫半田以外の導電性の接合材であり、前記浮遊電極と前記浮遊配線を接続する接合材は鉛錫半田であることを特徴とする請求項１に記載の光電子装置。
- 前記半導体チップの主面及び前記支持基板の上面には対応する位置合わせ用のマークが設けられていることを特徴とする請求項１に記載の光電子装置。
- 前記支持基板の上面には、前記光素子と光の授受を行う光ファイバを案内する断面がガイド溝が設けられていることを特徴とする請求項１に記載の光電子装置。
- 前記半導体チップの主面側の前記絶縁膜は下層のＳｉＯ２膜と、上層のＳｉＮ膜で形成されていることを特徴とする請求項１に記載の光電子装置。
- 前記光素子はレーザダイオードであることを特徴とする請求項１に記載の光電子装置。
- レーザダイオードが形成され、主面に搭載用電極を有し、かつレーザダイオードのｐｎ接合は前記主面の反対側に位置する裏面よりも主面に近く位置している半導体チップと、
前記半導体チップを搭載する搭載用配線を有する支持基板とを有し、
前記半導体チップは前記搭載用電極が導電性の接合材を介して前記搭載用配線に接続されて前記支持基板に固定されてなる光電子装置であって、
前記半導体チップの前記搭載用電極は前記レーザダイオードを動作させるための通電用電極と、前記通電用電極から独立しかつ前記半導体チップの主面側に設けられる絶縁膜上に形成される単一または複数の浮遊電極とからなり、
前記支持基板の前記搭載用配線は前記通電用電極に接続される通電用配線と、前記通電用配線から独立しかつ前記浮遊電極に接続される浮遊配線とからなり、
前記搭載用配線及び前記浮遊配線はグランド電位に接続されることを特徴とする光電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002354053A JP2004184869A (ja) | 2002-12-05 | 2002-12-05 | 光電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002354053A JP2004184869A (ja) | 2002-12-05 | 2002-12-05 | 光電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004184869A true JP2004184869A (ja) | 2004-07-02 |
Family
ID=32755186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002354053A Pending JP2004184869A (ja) | 2002-12-05 | 2002-12-05 | 光電子装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004184869A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073644A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
| JP2008090004A (ja) * | 2006-10-02 | 2008-04-17 | Matsushita Electric Works Ltd | 光電変換コネクタ及びその製造方法 |
| US7561610B2 (en) * | 2004-03-30 | 2009-07-14 | Sanyo Electric Co., Ltd. | Semiconductor laser apparatus and optical apparatus |
-
2002
- 2002-12-05 JP JP2002354053A patent/JP2004184869A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7561610B2 (en) * | 2004-03-30 | 2009-07-14 | Sanyo Electric Co., Ltd. | Semiconductor laser apparatus and optical apparatus |
| US8098699B2 (en) | 2004-03-30 | 2012-01-17 | Sanyo Electric Co., Ltd. | Semiconductor laser apparatus and optical apparatus |
| JP2006073644A (ja) * | 2004-08-31 | 2006-03-16 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
| JP4530768B2 (ja) * | 2004-08-31 | 2010-08-25 | 三洋電機株式会社 | 半導体レーザ装置 |
| JP2008090004A (ja) * | 2006-10-02 | 2008-04-17 | Matsushita Electric Works Ltd | 光電変換コネクタ及びその製造方法 |
| US7510336B2 (en) | 2006-10-02 | 2009-03-31 | Matsushita Electric Works, Ltd. | Plug-socket connector apparatus for optical fiber termination |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6467972B2 (en) | Optical interconnection module | |
| JP3803596B2 (ja) | パッケージ型半導体装置 | |
| JP3990090B2 (ja) | 光電子装置およびその製造方法 | |
| JP4670384B2 (ja) | 光送信アセンブリの製造方法 | |
| US6726375B2 (en) | Optical module, method for manufacturing optical module and optical communication apparatus | |
| US6368890B1 (en) | Top contact VCSEL with monitor | |
| JP4015440B2 (ja) | 光通信モジュール | |
| US7127142B2 (en) | Optical communication device | |
| EP1681729A1 (en) | Sealed structure of optical device, optical coupler, and method for sealing optical device | |
| US20050201666A1 (en) | Optical module, manufacturing method therefor, protective component, and protective component with electric wiring | |
| JP3921940B2 (ja) | 光送受信モジュール | |
| JPWO2002089274A1 (ja) | 光通信装置 | |
| CN111293582A (zh) | 一种光信号发射器件 | |
| US6808316B2 (en) | Optical communication module | |
| JP2002252407A (ja) | 発光モジュール | |
| JP2001318283A (ja) | 光モジュール | |
| JP3543189B2 (ja) | 半導体素子パッケージおよび半導体装置 | |
| JP3888525B2 (ja) | 光通信モジュール | |
| US6990262B2 (en) | Optical module | |
| JP3434473B2 (ja) | 光モジュール用シリコンプラットフォーム | |
| JP2004184869A (ja) | 光電子装置 | |
| CN211456208U (zh) | 一种光信号发射器件 | |
| JP2004200279A (ja) | 光電子装置 | |
| US7192201B2 (en) | Optical transmitting module having a de-coupling inductor therein | |
| US7206518B2 (en) | High speed optoelectronic subassembly and package for optical devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051130 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070807 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090414 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090611 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100209 |